JP2973941B2 - 非同期ｆｉｆｏバッファ装置 - Google Patents
非同期ｆｉｆｏバッファ装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は非同期に入出力され
るＦＩＦＯバッファ装置に関し、特にＦＩＦＯバッファ
に対するデータの入出力制御方式に関する。
るＦＩＦＯバッファ装置に関し、特にＦＩＦＯバッファ
に対するデータの入出力制御方式に関する。
【０００２】
【従来の技術】従来、異なるクロックで動作している２
つの装置の間のデータ転送を行う場合、データは各装置
内においてそれぞれの装置内のクロックに同期して扱わ
れる。そのため、異なるクロックの装置から送られてく
るデータに対しては、そのデータを自己のクロックに同
期化させなくてはならない。この非同期タイミングで扱
われるデータの同期化には、通常非同期ＦＩＦＯバッフ
ァが使用される。この非同期ＦＩＦＯバッファは、ＦＩ
ＦＯバッファへの書き込みタイミングとＦＩＦＯバッフ
ァからの読み出しタイミングが完全に独立しており、転
送データを容易に装置内のクロックに同期化することが
できる。
つの装置の間のデータ転送を行う場合、データは各装置
内においてそれぞれの装置内のクロックに同期して扱わ
れる。そのため、異なるクロックの装置から送られてく
るデータに対しては、そのデータを自己のクロックに同
期化させなくてはならない。この非同期タイミングで扱
われるデータの同期化には、通常非同期ＦＩＦＯバッフ
ァが使用される。この非同期ＦＩＦＯバッファは、ＦＩ
ＦＯバッファへの書き込みタイミングとＦＩＦＯバッフ
ァからの読み出しタイミングが完全に独立しており、転
送データを容易に装置内のクロックに同期化することが
できる。
【０００３】例えば、ＳＣＳＩバスに接続されたハード
ディスク装置内部では、ＳＣＳＩバス上から送られてく
るデータを受け取る際、ハードディスク装置内の動作と
は非同期にＳＣＳＩバスから転送されてくるため、非同
期ＦＩＦＯを置くことによって送られてきたデータをハ
ードディスク装置内の動作クロックに合わせて装置内に
取り込むことが容易にできるる。例えば、特開平３−１
０２４５０号公報には非同期ＦＩＦＯバッファを使用し
てデータを効率よく転送することが記載されている。
ディスク装置内部では、ＳＣＳＩバス上から送られてく
るデータを受け取る際、ハードディスク装置内の動作と
は非同期にＳＣＳＩバスから転送されてくるため、非同
期ＦＩＦＯを置くことによって送られてきたデータをハ
ードディスク装置内の動作クロックに合わせて装置内に
取り込むことが容易にできるる。例えば、特開平３−１
０２４５０号公報には非同期ＦＩＦＯバッファを使用し
てデータを効率よく転送することが記載されている。
【０００４】この非同期ＦＩＦＯバッファの基本的な構
成を図３に示す。このＦＩＦＯバッファはｎビット×８
段のレジスタから構成されるＦＩＦＯレジスタ１と、そ
のレジスタの１つを選択するためのライトポインタ２及
びリードポインタ３と、ＦＩＦＯレジスタが空きか、あ
るいはデータが存在するかを示すためのステータス信号
を生成するステータス生成回路４から構成される。ライ
トポインタ２、リードポインタ３は基本的な構成は同じ
であり、例えば、ライトポインタであれば、このＦＩＦ
Ｏにデータを書き込む毎に順にＦＩＦＯレジスタ内の１
本のレジスタを指し示して行く。そして、ライトポイン
タ２の更新は、ライト制御信号によってのみ更新され、
リード制御側には影響を受けない。同様に、リードポイ
ンタ３の更新はリード制御信号によってのみ更新され、
ライト制御側の影響を受けない。
成を図３に示す。このＦＩＦＯバッファはｎビット×８
段のレジスタから構成されるＦＩＦＯレジスタ１と、そ
のレジスタの１つを選択するためのライトポインタ２及
びリードポインタ３と、ＦＩＦＯレジスタが空きか、あ
るいはデータが存在するかを示すためのステータス信号
を生成するステータス生成回路４から構成される。ライ
トポインタ２、リードポインタ３は基本的な構成は同じ
であり、例えば、ライトポインタであれば、このＦＩＦ
Ｏにデータを書き込む毎に順にＦＩＦＯレジスタ内の１
本のレジスタを指し示して行く。そして、ライトポイン
タ２の更新は、ライト制御信号によってのみ更新され、
リード制御側には影響を受けない。同様に、リードポイ
ンタ３の更新はリード制御信号によってのみ更新され、
ライト制御側の影響を受けない。
【０００５】図４に、図３の非同期ＦＩＦＯバッファの
内部構成を示す。ライトポインタ２、リードポインタ３
の内部は１ビット×８段の巡回型シフトレジスタで構成
される。これらのシフトレジスタば初期化された状態で
は、どちらも同じＦＩＦＯレジスタを示すように１ビッ
トだけが“１”となり、それ以外は全て“０”となるよ
うに設定される。ＦＩＦＯレジスタ１への書き込みにお
いては、ライト制御信号によってライトポインタ２の示
すＦＩＦＯレジスタにデータが１つ書き込まれる。ま
た、書き込みが終了する毎にライトポインタ２内のシフ
トレジスタが１ビットだけシフトされ、次のＦＩＦＯレ
ジスタ１を選択することになる。
内部構成を示す。ライトポインタ２、リードポインタ３
の内部は１ビット×８段の巡回型シフトレジスタで構成
される。これらのシフトレジスタば初期化された状態で
は、どちらも同じＦＩＦＯレジスタを示すように１ビッ
トだけが“１”となり、それ以外は全て“０”となるよ
うに設定される。ＦＩＦＯレジスタ１への書き込みにお
いては、ライト制御信号によってライトポインタ２の示
すＦＩＦＯレジスタにデータが１つ書き込まれる。ま
た、書き込みが終了する毎にライトポインタ２内のシフ
トレジスタが１ビットだけシフトされ、次のＦＩＦＯレ
ジスタ１を選択することになる。
【０００６】ＦＩＦＯレジスタ１からの読み出しの場合
は、リードポインタ３によって選択されたＦＩＦＯレジ
スタ１のデータがリード制御信号によって出力される。
そして、読み出しの終了とともにリードポインタ３内の
シフトレジスタが１ビットだけシフトされ、次のＦＩＦ
Ｏレジスタが選択される。これら、書き込み動作と読み
出し動作には互いに同期して行う必要がなく、ＦＩＦＯ
レジスタに対する書き込みと読み出しはそれぞれ独立に
行うことができる。
は、リードポインタ３によって選択されたＦＩＦＯレジ
スタ１のデータがリード制御信号によって出力される。
そして、読み出しの終了とともにリードポインタ３内の
シフトレジスタが１ビットだけシフトされ、次のＦＩＦ
Ｏレジスタが選択される。これら、書き込み動作と読み
出し動作には互いに同期して行う必要がなく、ＦＩＦＯ
レジスタに対する書き込みと読み出しはそれぞれ独立に
行うことができる。
【０００７】また、ステータス生成回路４では、各ポイ
ンタの出力信号を元にリード動作後に２つのポインタの
状態が一致した場合には空きであることから、ｅｍｐｔ
ｙ信号１７を、逆にライト動作後に２つのポインタの状
態が一致した場合には占領されていることを示すことか
らｆｕｌｌ信号１６をアクティブにする。これらの信号
は、２つのポインタの状態が一致しなくなった時点でク
リアされる。
ンタの出力信号を元にリード動作後に２つのポインタの
状態が一致した場合には空きであることから、ｅｍｐｔ
ｙ信号１７を、逆にライト動作後に２つのポインタの状
態が一致した場合には占領されていることを示すことか
らｆｕｌｌ信号１６をアクティブにする。これらの信号
は、２つのポインタの状態が一致しなくなった時点でク
リアされる。
【０００８】
【発明が解決しようとする課題】前記したように非同期
ＦＩＦＯバッファの役割は２つの異なるクロックで動作
するシステム間でのデータ転送をスムーズに行うことで
あり、従来の非同期ＦＩＦＯバッファは、その点におい
てはＦＩＦＯへの書き込み、ＦＩＦＯからの読み出しが
互いに影響を与えないで行えることから、十分にその役
割を果している。しかし、ＦＩＦＯにどれだけのデータ
が存在するのかを知ることは、書き込みと読み出しが非
同期であるためにリアルタイムで得ることは難しい。従
来の非同期ＦＩＦＯバッファを例にとると、ＦＩＦＯに
データがあるか無いかはリードポインタとライトポイン
タの内容が異なるかどうかで判断できる。しかし、デー
タがどれだけ格納されているかは２つのポインタの差を
求めなければならない。差を求めるのに、２つが同じ動
作クロックで動作するものであれば、ポインタの内容を
比較することは容易であり、差を求めるまでの時間も短
いが、２つ動作か非同期である場合には、どちらかのポ
インタの内容をもう一方のポインタの動作クロックに同
期化して取り出した後でなくては比較ができない。２つ
のポインタの動作速度か大きく異なる場合には、このポ
インタの比較に要する時間は大きくなる。
ＦＩＦＯバッファの役割は２つの異なるクロックで動作
するシステム間でのデータ転送をスムーズに行うことで
あり、従来の非同期ＦＩＦＯバッファは、その点におい
てはＦＩＦＯへの書き込み、ＦＩＦＯからの読み出しが
互いに影響を与えないで行えることから、十分にその役
割を果している。しかし、ＦＩＦＯにどれだけのデータ
が存在するのかを知ることは、書き込みと読み出しが非
同期であるためにリアルタイムで得ることは難しい。従
来の非同期ＦＩＦＯバッファを例にとると、ＦＩＦＯに
データがあるか無いかはリードポインタとライトポイン
タの内容が異なるかどうかで判断できる。しかし、デー
タがどれだけ格納されているかは２つのポインタの差を
求めなければならない。差を求めるのに、２つが同じ動
作クロックで動作するものであれば、ポインタの内容を
比較することは容易であり、差を求めるまでの時間も短
いが、２つ動作か非同期である場合には、どちらかのポ
インタの内容をもう一方のポインタの動作クロックに同
期化して取り出した後でなくては比較ができない。２つ
のポインタの動作速度か大きく異なる場合には、このポ
インタの比較に要する時間は大きくなる。
【０００９】通常、非同期ＦＩＦＯバッファが使用され
ているシステムでは、読み出し側、あるいは書き込み側
の一方のデータバスは、同じデータバスをアクセスする
他のデバイスと共有されていることが多い。例えば、Ｓ
ＣＳＩバスに接続するコンピュータの場合、ＳＣＳＩバ
ス上のデータの送受信に使用される非同期ＦＩＦＯバッ
ファは、一方をコンピュータのデータバスに接続する
が、このデータバスは通常ＣＰＵやＤＭＡコントローラ
等が共有している。このとき、データバスを効率良く使
用するには、バスのアクセス権の獲得のための手続きを
減らし、１回データバスを獲得したら連続してデータ転
送を行わなければならない。そのためには、ＦＩＦＯバ
ッファ内のデータ数を把握し、ある所定のレベルに達し
てからＦＩＦＯバッファにアクセスしなければならな
い。しかし、前記したように、非同期ＦＩＦＯバッファ
は、ＦＩＦＯバッファ内のデータ数量を把握するのが難
しく、所定のレベルに達したかどうかの判断に時間を要
していた。そのため、転送の開始までの判断時間がなが
くなる。または、非同期ＦＩＦＯバッファに対するアク
セスは、書き込みであれば空きがあるかどうかを、読み
出しであればデータが有るかどうかを１回のアクセスご
とに行い、その都度アクセス権獲得のためのオーバヘッ
ドを必要としている。
ているシステムでは、読み出し側、あるいは書き込み側
の一方のデータバスは、同じデータバスをアクセスする
他のデバイスと共有されていることが多い。例えば、Ｓ
ＣＳＩバスに接続するコンピュータの場合、ＳＣＳＩバ
ス上のデータの送受信に使用される非同期ＦＩＦＯバッ
ファは、一方をコンピュータのデータバスに接続する
が、このデータバスは通常ＣＰＵやＤＭＡコントローラ
等が共有している。このとき、データバスを効率良く使
用するには、バスのアクセス権の獲得のための手続きを
減らし、１回データバスを獲得したら連続してデータ転
送を行わなければならない。そのためには、ＦＩＦＯバ
ッファ内のデータ数を把握し、ある所定のレベルに達し
てからＦＩＦＯバッファにアクセスしなければならな
い。しかし、前記したように、非同期ＦＩＦＯバッファ
は、ＦＩＦＯバッファ内のデータ数量を把握するのが難
しく、所定のレベルに達したかどうかの判断に時間を要
していた。そのため、転送の開始までの判断時間がなが
くなる。または、非同期ＦＩＦＯバッファに対するアク
セスは、書き込みであれば空きがあるかどうかを、読み
出しであればデータが有るかどうかを１回のアクセスご
とに行い、その都度アクセス権獲得のためのオーバヘッ
ドを必要としている。
【００１０】本発明の目的は、非同期情報を簡易な制御
方法によって同期化し、非同期ＦＩＦＯバッファのデー
タ数量を把握して確実な連続アクセスを保証し、アクセ
ス効率の高い非同期ＦＩＦＯバッファ装置を提供するこ
とにある。
方法によって同期化し、非同期ＦＩＦＯバッファのデー
タ数量を把握して確実な連続アクセスを保証し、アクセ
ス効率の高い非同期ＦＩＦＯバッファ装置を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明は、データが非同
期で書き込み、読み出し可能な第１非同期ＦＩＦＯバッ
ファと、前記書き込みのデータ数が書き込み、読み出し
可能な第２非同期ＦＩＦＯバッファとを備えており、前
記第１非同期ＦＩＦＯバッファへの書き込みデータ数が
所定数に達したときに、該データ数を前記第２非同期Ｆ
ＩＦＯバッファに書き込み、該データ数のデータを前記
第１非同期ＦＩＦＯバッファから連続的に読み出すこと
を特徴としている。また、本発明は、データが非同期で
書き込み、読み出し可能な第１非同期ＦＩＦＯバッファ
と、前記書き込みのデータ数が書き込み、読み出し可能
な第２非同期ＦＩＦＯバッファとを備えており、前記第
１非同期ＦＩＦＯバッファからの読み出しデータ数が所
定数に達したときに、該データ数を前記第２非同期ＦＩ
ＦＯバッファに書き込み、該データ数のデータを前記第
１非同期ＦＩＦＯバッファに連続的に書き込むことを特
徴としている。
期で書き込み、読み出し可能な第１非同期ＦＩＦＯバッ
ファと、前記書き込みのデータ数が書き込み、読み出し
可能な第２非同期ＦＩＦＯバッファとを備えており、前
記第１非同期ＦＩＦＯバッファへの書き込みデータ数が
所定数に達したときに、該データ数を前記第２非同期Ｆ
ＩＦＯバッファに書き込み、該データ数のデータを前記
第１非同期ＦＩＦＯバッファから連続的に読み出すこと
を特徴としている。また、本発明は、データが非同期で
書き込み、読み出し可能な第１非同期ＦＩＦＯバッファ
と、前記書き込みのデータ数が書き込み、読み出し可能
な第２非同期ＦＩＦＯバッファとを備えており、前記第
１非同期ＦＩＦＯバッファからの読み出しデータ数が所
定数に達したときに、該データ数を前記第２非同期ＦＩ
ＦＯバッファに書き込み、該データ数のデータを前記第
１非同期ＦＩＦＯバッファに連続的に書き込むことを特
徴としている。
【００１２】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の第１の実施形
態の構成図てある。この実施形態のＦＩＦＯバッファ
は、ｎビット×ｍ段（ｎ，ｍは１以上の整数）の非同期
ＦＩＦＯバッファ、ここではｍ＝８の８段非同期ＦＩＦ
Ｏバッファ２０に対してデータの入出力を行う例であ
り、この非同期ＦＩＦＯバッファ２０に加えてｎ’ビッ
ト×ｍ’段（ｎ’，ｍ’は１以上の整数）、ここでは
ｍ’＝２の２段非同期ＦＩＦＯバッファ２４を設けてい
る。８段非同期ＦＩＦＯバッファには、入力データバス
１０を通してライト制御回路２１の生成するライト制御
信号１２によったデータが書き込まれる。また、リード
制御回路２２の生成するリード制御信号１３によって８
段非同期ＦＩＦＯバッファ２０のデータが読み出され、
出力データバス１１に出力される。また、前記ライト制
御回路２１にはカウンタ２３とＡＮＤゲート２５が接続
され、カウンタ２３のデータバス３２の出力がＡＮＤゲ
ート２５の出力に基づいて前記２段非同期ＦＩＦＯバッ
ファ２４に書き込むことが可能な構成とされる。さら
に、前記リード制御回路２２は、この２段非同期ＦＩＦ
Ｏバッファ２４に入力されたデータを読み出すことが可
能な構成とされる。
図面を参照して説明する。図１は本発明の第１の実施形
態の構成図てある。この実施形態のＦＩＦＯバッファ
は、ｎビット×ｍ段（ｎ，ｍは１以上の整数）の非同期
ＦＩＦＯバッファ、ここではｍ＝８の８段非同期ＦＩＦ
Ｏバッファ２０に対してデータの入出力を行う例であ
り、この非同期ＦＩＦＯバッファ２０に加えてｎ’ビッ
ト×ｍ’段（ｎ’，ｍ’は１以上の整数）、ここでは
ｍ’＝２の２段非同期ＦＩＦＯバッファ２４を設けてい
る。８段非同期ＦＩＦＯバッファには、入力データバス
１０を通してライト制御回路２１の生成するライト制御
信号１２によったデータが書き込まれる。また、リード
制御回路２２の生成するリード制御信号１３によって８
段非同期ＦＩＦＯバッファ２０のデータが読み出され、
出力データバス１１に出力される。また、前記ライト制
御回路２１にはカウンタ２３とＡＮＤゲート２５が接続
され、カウンタ２３のデータバス３２の出力がＡＮＤゲ
ート２５の出力に基づいて前記２段非同期ＦＩＦＯバッ
ファ２４に書き込むことが可能な構成とされる。さら
に、前記リード制御回路２２は、この２段非同期ＦＩＦ
Ｏバッファ２４に入力されたデータを読み出すことが可
能な構成とされる。
【００１３】この構成において、８段非同期ＦＩＦＯバ
ッファ２０へのデータの書き込み時には、ライト制御回
路２１は、８段非同期ＦＩＦＯバッファ２０より出力さ
れるステータス信号１６（８段非同期ＦＩＦＯバッファ
が占領されていることを示す信号）によってライト制御
信号１２を生成し、８段非同期ＦＩＦＯバッファ２０へ
のデータの書き込みを行う。カウンタ２３は、ライト制
御信号１２をクロックとしてカウンタ動作を行い、所定
の数に達すると制御信号３３をアクティブにする。ＡＮ
Ｄゲート２５は、この制御信号３３とライト制御信号１
６の論理積を生成し、その信号３４を２段非同期ＦＩＦ
Ｏバッファ２４のライト制御信号とする。このとき、２
段非同期ＦＩＦＯバッファ２４に書き込まれる値は、カ
ウンタ２３から出力される値であり、この値はそれまで
に８段非同期ＦＩＦＯバッファ２０に書き込まれたデー
タの数を示している。
ッファ２０へのデータの書き込み時には、ライト制御回
路２１は、８段非同期ＦＩＦＯバッファ２０より出力さ
れるステータス信号１６（８段非同期ＦＩＦＯバッファ
が占領されていることを示す信号）によってライト制御
信号１２を生成し、８段非同期ＦＩＦＯバッファ２０へ
のデータの書き込みを行う。カウンタ２３は、ライト制
御信号１２をクロックとしてカウンタ動作を行い、所定
の数に達すると制御信号３３をアクティブにする。ＡＮ
Ｄゲート２５は、この制御信号３３とライト制御信号１
６の論理積を生成し、その信号３４を２段非同期ＦＩＦ
Ｏバッファ２４のライト制御信号とする。このとき、２
段非同期ＦＩＦＯバッファ２４に書き込まれる値は、カ
ウンタ２３から出力される値であり、この値はそれまで
に８段非同期ＦＩＦＯバッファ２０に書き込まれたデー
タの数を示している。
【００１４】２段非同期ＦＩＦＯバッファ２４への書き
込みが終了すると、カウンタ２３はクリアされ、次に所
定の数の８段非同期ＦＩＦＯバッファ２０へのデータ書
き込みが行われると、再び制御信号３３がアクティブと
なって同じ動作が繰り返される。例えば、８段非同期Ｆ
ＩＦＯバッファ２０に対して４回のデータ書き込みが行
われる毎に前記動作が行われるとすると、４回目のデー
タ書き込み時に、それまで書き込んだデータ数の“４”
の値が２段非同期ＦＩＦＯバッファ２４に書き込まれ
る。
込みが終了すると、カウンタ２３はクリアされ、次に所
定の数の８段非同期ＦＩＦＯバッファ２０へのデータ書
き込みが行われると、再び制御信号３３がアクティブと
なって同じ動作が繰り返される。例えば、８段非同期Ｆ
ＩＦＯバッファ２０に対して４回のデータ書き込みが行
われる毎に前記動作が行われるとすると、４回目のデー
タ書き込み時に、それまで書き込んだデータ数の“４”
の値が２段非同期ＦＩＦＯバッファ２４に書き込まれ
る。
【００１５】一方、８段非同期ＦＩＦＯバッファ２０か
らのデータの読み出し時には、リード制御回路２２で
は、２段非同期ＦＩＦＯバッファ２４から出力されてい
るステータス信号３１（２段非同期ＦＩＦＯバッファ２
４が空きであるかどうかを示す信号）から２段非同期Ｆ
ＩＦＯバッファ２４内にデータがあることを認識する
と、２段非同期ＦＩＦＯバッファ２４の先頭のデータを
読み出す。２段非同期ＦＩＦＯバッファ２４はリード制
御信号３０によって先頭のデータをデータバス３５に出
力し、そのデータがリード制御回路２２に入力される。
このデータは８段非同期ＦＩＦＯバッファ２０に対し
て、そのデータの示す数のデータが書き込まれているこ
とを示すものであるので、リード制御回路２２はその数
だけのデータを８段非同期ＦＩＦＯバッファ２０から読
み出すべくリード制御信号１３を連続して出力し、デー
タを読み出す。
らのデータの読み出し時には、リード制御回路２２で
は、２段非同期ＦＩＦＯバッファ２４から出力されてい
るステータス信号３１（２段非同期ＦＩＦＯバッファ２
４が空きであるかどうかを示す信号）から２段非同期Ｆ
ＩＦＯバッファ２４内にデータがあることを認識する
と、２段非同期ＦＩＦＯバッファ２４の先頭のデータを
読み出す。２段非同期ＦＩＦＯバッファ２４はリード制
御信号３０によって先頭のデータをデータバス３５に出
力し、そのデータがリード制御回路２２に入力される。
このデータは８段非同期ＦＩＦＯバッファ２０に対し
て、そのデータの示す数のデータが書き込まれているこ
とを示すものであるので、リード制御回路２２はその数
だけのデータを８段非同期ＦＩＦＯバッファ２０から読
み出すべくリード制御信号１３を連続して出力し、デー
タを読み出す。
【００１６】このように、８段非同期ＦＩＦＯバッファ
２０の書き込み側から所定数のデータを書き込むと、こ
のデータ数を示す情報データが２段非同期ＦＩＦＯバッ
ファ２４に書き込まれる。そして、読み出し側からこの
２段非同期ＦＩＦＯバッファ２４に書き込まれている情
報データを読み出すことにより、その情報データの示す
回数だけ無条件で８段非同期ＦＩＦＯバッファ２０から
データを取り出すことが可能となる。これは、書き込み
側に対して読み出し側のデータ転送速度が速い場合で、
かつ読み出し側のデータバスが複数のアクセス回路と共
有している場合に、データ転送を効率的に行うことが可
能となる。すなわち、読み出し側のデータバスを獲得し
たときに、連続して転送できる数が保証されるため、バ
ス獲得のためのオーバヘッドを減らすことが可能となる
ためである。
２０の書き込み側から所定数のデータを書き込むと、こ
のデータ数を示す情報データが２段非同期ＦＩＦＯバッ
ファ２４に書き込まれる。そして、読み出し側からこの
２段非同期ＦＩＦＯバッファ２４に書き込まれている情
報データを読み出すことにより、その情報データの示す
回数だけ無条件で８段非同期ＦＩＦＯバッファ２０から
データを取り出すことが可能となる。これは、書き込み
側に対して読み出し側のデータ転送速度が速い場合で、
かつ読み出し側のデータバスが複数のアクセス回路と共
有している場合に、データ転送を効率的に行うことが可
能となる。すなわち、読み出し側のデータバスを獲得し
たときに、連続して転送できる数が保証されるため、バ
ス獲得のためのオーバヘッドを減らすことが可能となる
ためである。
【００１７】図２は本発明の第２の実施形態の構成図で
ある。ここで、図１の第１の実施形態と等価な部分には
同一符号を付してある。この第２の実施形態では、リー
ド制御回路２２におけるリード回数をカウンタ２３がカ
ウントし、その値３２をＡＮＤゲート２５の信号３４に
よって２段非同期ＦＩＦＯバッファ２４に書き込むよう
に構成される。また、この２段非同期ＦＩＦＯバッファ
２４に書き込まれたリード回数は、ライト制御回路２１
において読み出すことができるように構成される。
ある。ここで、図１の第１の実施形態と等価な部分には
同一符号を付してある。この第２の実施形態では、リー
ド制御回路２２におけるリード回数をカウンタ２３がカ
ウントし、その値３２をＡＮＤゲート２５の信号３４に
よって２段非同期ＦＩＦＯバッファ２４に書き込むよう
に構成される。また、この２段非同期ＦＩＦＯバッファ
２４に書き込まれたリード回数は、ライト制御回路２１
において読み出すことができるように構成される。
【００１８】この構成では、ライト制御回路２１は従来
と同様に８段非同期ＦＩＦＯバッファ２０に対してデー
タを書き込む。一方、リード制御回路２２では、８段非
同期ＦＩＦＯバッファ２０から出力されるステータス信
号１７（８段非同期ＦＩＦＯバッファ２０が空であるか
どうかを示す信号）によって８段非同期ＦＩＦＯバッフ
ァ２０からデータを読み出せるがどうかを判断しながら
リード制御信号１３によってデータを読み出す。そし
て、このデータ読み出しの回数はカウンタ２３でカウン
トされ、ＡＮＤゲート２５からの制御信号３３とリード
制御信号１３との論理積の信号３４によって読み出し回
数を２段非同期ＦＩＦＯバッファ２４に書き込む。
と同様に８段非同期ＦＩＦＯバッファ２０に対してデー
タを書き込む。一方、リード制御回路２２では、８段非
同期ＦＩＦＯバッファ２０から出力されるステータス信
号１７（８段非同期ＦＩＦＯバッファ２０が空であるか
どうかを示す信号）によって８段非同期ＦＩＦＯバッフ
ァ２０からデータを読み出せるがどうかを判断しながら
リード制御信号１３によってデータを読み出す。そし
て、このデータ読み出しの回数はカウンタ２３でカウン
トされ、ＡＮＤゲート２５からの制御信号３３とリード
制御信号１３との論理積の信号３４によって読み出し回
数を２段非同期ＦＩＦＯバッファ２４に書き込む。
【００１９】そして、２段非同期ＦＩＦＯバッファ２４
はリード制御信号３０によって先頭のデータをデータバ
ス３５に出力し、そのデータがライト制御回路２１に入
力される。このデータは８段非同期ＦＩＦＯバッファ２
０に対して、そのデータの示す数の空きが存在している
ことを示すものであるので、ライト制御回路２１はその
数だけのデータが８段非同期ＦＩＦＯバッファ２０から
読み出され、空きが生じてその数のデータの書き込みが
可能とされたことを認識する。したがって、ライト制御
回路２１は、次のデータ書き込みを所定の数だけ連続し
て行うことが可能となる。
はリード制御信号３０によって先頭のデータをデータバ
ス３５に出力し、そのデータがライト制御回路２１に入
力される。このデータは８段非同期ＦＩＦＯバッファ２
０に対して、そのデータの示す数の空きが存在している
ことを示すものであるので、ライト制御回路２１はその
数だけのデータが８段非同期ＦＩＦＯバッファ２０から
読み出され、空きが生じてその数のデータの書き込みが
可能とされたことを認識する。したがって、ライト制御
回路２１は、次のデータ書き込みを所定の数だけ連続し
て行うことが可能となる。
【００２０】このように、８段非同期ＦＩＦＯバッファ
２０の書き込み側から所定数のデータを読み出すと、こ
のデータ数を示す情報データが２段非同期ＦＩＦＯバッ
ファ２４に書き込まれる。そして、書き込み側からこの
２段非同期ＦＩＦＯバッファ２４に書き込まれている情
報データを読み出すことにより、その情報データの示す
回数だけ無条件で８段非同期ＦＩＦＯバッファ２０にデ
ータを書き込むことが可能となる。これは、読み出し側
に対して書き込み側のデータ転送速度が速い場合で、か
つ書き込み側のデータバスが複数のアクセス回路と共有
している場合に、データ転送を効率的に行うことが可能
となる。すなわち、書き込み側のデータバスを獲得した
ときに、連続して転送できる数が保証されるため、バス
獲得のためのオーバヘッドを減らすことが可能となるた
めである。
２０の書き込み側から所定数のデータを読み出すと、こ
のデータ数を示す情報データが２段非同期ＦＩＦＯバッ
ファ２４に書き込まれる。そして、書き込み側からこの
２段非同期ＦＩＦＯバッファ２４に書き込まれている情
報データを読み出すことにより、その情報データの示す
回数だけ無条件で８段非同期ＦＩＦＯバッファ２０にデ
ータを書き込むことが可能となる。これは、読み出し側
に対して書き込み側のデータ転送速度が速い場合で、か
つ書き込み側のデータバスが複数のアクセス回路と共有
している場合に、データ転送を効率的に行うことが可能
となる。すなわち、書き込み側のデータバスを獲得した
ときに、連続して転送できる数が保証されるため、バス
獲得のためのオーバヘッドを減らすことが可能となるた
めである。
【００２１】ここで、前記各実施形態では、第１及び第
２の各非同期ＦＩＦＯバッファの段数がｍ＝８，ｍ’＝
２の場合について説明したが、システム構成によって最
も好適な段数の非同期ＦＩＦＯバッファとして構成でき
ることは言うまでもない。
２の各非同期ＦＩＦＯバッファの段数がｍ＝８，ｍ’＝
２の場合について説明したが、システム構成によって最
も好適な段数の非同期ＦＩＦＯバッファとして構成でき
ることは言うまでもない。
【００２２】
【発明の効果】以上説明したように本発明は、読み出し
可能な第１非同期ＦＩＦＯバッファと、前記書き込みデ
ータ数または読み出しデータ数が書き込み、読み出し可
能な第２非同期ＦＩＦＯバッファとを備えており、第１
非同期ＦＩＦＯバッファに対するデータの書き込みデー
タ数又はデータの読み出しデータ数が所定数に達したと
きに該データ数を第２非同期ＦＩＦＯバッファに書き込
み、この第２非同期ＦＩＦＯバッファから読み出したデ
ータ数に基づいて該データ数のデータを第１非同期ＦＩ
ＦＯバッファへ書き込み又は読み出しを連続的に行う構
成としているので、書き込み側や読み出し側のデータバ
スが複数のアクセス回路と共有している場合でも、バス
獲得のためのオーバヘッドを減らすことができ、データ
転送を効率的に行うことができるという効果がある。ま
た、書き込み量、読み出し量が第２の非同期ＦＩＦＯバ
ッファを介して書き込み側と読み出し側との間で伝達さ
れるため、受けて側でのその情報の取り出し制御が非常
に容易となり、複雑なタイミング制御やそのための回路
が不要になるという効果も得られる。
可能な第１非同期ＦＩＦＯバッファと、前記書き込みデ
ータ数または読み出しデータ数が書き込み、読み出し可
能な第２非同期ＦＩＦＯバッファとを備えており、第１
非同期ＦＩＦＯバッファに対するデータの書き込みデー
タ数又はデータの読み出しデータ数が所定数に達したと
きに該データ数を第２非同期ＦＩＦＯバッファに書き込
み、この第２非同期ＦＩＦＯバッファから読み出したデ
ータ数に基づいて該データ数のデータを第１非同期ＦＩ
ＦＯバッファへ書き込み又は読み出しを連続的に行う構
成としているので、書き込み側や読み出し側のデータバ
スが複数のアクセス回路と共有している場合でも、バス
獲得のためのオーバヘッドを減らすことができ、データ
転送を効率的に行うことができるという効果がある。ま
た、書き込み量、読み出し量が第２の非同期ＦＩＦＯバ
ッファを介して書き込み側と読み出し側との間で伝達さ
れるため、受けて側でのその情報の取り出し制御が非常
に容易となり、複雑なタイミング制御やそのための回路
が不要になるという効果も得られる。
【図１】本発明の第１の実施形態の回路構成図である。
【図２】本発明の第２の実施形態の回路構成図である。
【図３】従来の一般的な非同期ＦＩＦＯバッファの構成
図である。
図である。
【図４】従来の非同期ＦＩＦＯバッファレジスタの構成
図である。
図である。
２０ ８段非同期ＦＩＦＯバッファ（第１の非同期ＦＩ
ＦＯバッファ） ２１ ライト制御回路 ２２ リード制御回路 ２３ カウンタ ２４ ２段非同期ＦＩＦＯバッファ（第２の非同期ＦＩ
ＦＯバッファ） ２５ ＡＮＤゲート ３０ リード制御信号 ３１ ステータス信号 ３２ データバス ３３ 制御信号 ３４ ライト制御信号 ３５ データバス
ＦＯバッファ） ２１ ライト制御回路 ２２ リード制御回路 ２３ カウンタ ２４ ２段非同期ＦＩＦＯバッファ（第２の非同期ＦＩ
ＦＯバッファ） ２５ ＡＮＤゲート ３０ リード制御信号 ３１ ステータス信号 ３２ データバス ３３ 制御信号 ３４ ライト制御信号 ３５ データバス
Claims (4)
- 【請求項１】 データが非同期で書き込み、読み出し可
能な第１非同期ＦＩＦＯバッファと、前記書き込みのデ
ータ数が書き込み、読み出し可能な第２非同期ＦＩＦＯ
バッファとを備え、前記第１非同期ＦＩＦＯバッファへ
の書き込みデータ数が所定数に達したときに、該データ
数を前記第２非同期ＦＩＦＯバッファに書き込み、該デ
ータ数のデータを前記第１非同期ＦＩＦＯバッファから
連続的に読み出すことを特徴とする非同期ＦＩＦＯバッ
ファ装置。 - 【請求項２】 データが非同期で書き込み、読み出し可
能な第１非同期ＦＩＦＯバッファと、前記書き込みのデ
ータ数が書き込み、読み出し可能な第２非同期ＦＩＦＯ
バッファとを備え、前記第１非同期ＦＩＦＯバッファか
らの読み出しデータ数が所定数に達したときに、該デー
タ数を前記第２非同期ＦＩＦＯバッファに書き込み、該
データ数のデータを前記第１非同期ＦＩＦＯバッファに
連続的に書き込むことを特徴とする非同期ＦＩＦＯバッ
ファ装置。 - 【請求項３】 ｎビット×ｍ段（ｎ，ｍは１以上の整
数）の第１非同期ＦＩＦＯバッファと、ｎ’ビット×
ｍ’段（ｎ’，ｍ’は１以上の整数）の第２非同期ＦＩ
ＦＯバッファと、前記第１非同期ＦＩＦＯバッファに対
するデータの書き込みを制御するライト制御回路と、前
記第１非同期ＦＩＦＯバッファからのデータの読み出し
を制御するリード制御回路とを備え、前記ライト制御回
路には前記第１非同期ＦＩＦＯバッファへの書き込みデ
ータ数が所定数に達したときに、該データ数を前記第２
非同期ＦＩＦＯバッファに書き込む手段が設けられ、前
記リード制御回路は前記第２非同期ＦＩＦＯバッファに
書き込まれた前記データ数を読み出し、この読み出した
データ数のデータを連続的に前記第１非同期ＦＩＦＯバ
ッファから読み出す機能を備えることを特徴とする非同
期ＦＩＦＯバッファ装置。 - 【請求項４】 ｎビット×ｍ段（ｎ，ｍは１以上の整
数）の第１非同期ＦＩＦＯバッファと、ｎ’ビット×
ｍ’段（ｎ’，ｍ’は１以上の整数）の第２非同期ＦＩ
ＦＯバッファと、前記第１非同期ＦＩＦＯバッファに対
するデータの書き込みを制御するライト制御回路と、前
記第１非同期ＦＩＦＯバッファからのデータの読み出し
を制御するリード制御回路とを備え、前記リード制御回
路には前記 第１非同期ＦＩＦＯバッファからの読み出し
データ数が所定数に達したときに、該データ数を前記第
２非同期ＦＩＦＯバッファに書き込む手段が設けられ、
前記ライト制御回路は前記第２非同期ＦＩＦＯバッファ
に書き込まれた前記データ数を読み出し、この読み出し
たデータ数のデータを連続的に前記第１非同期ＦＩＦＯ
バッファに書き込む機能を備えることを特徴とする非同
期ＦＩＦＯバッファ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256239A JP2973941B2 (ja) | 1996-09-27 | 1996-09-27 | 非同期ｆｉｆｏバッファ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256239A JP2973941B2 (ja) | 1996-09-27 | 1996-09-27 | 非同期ｆｉｆｏバッファ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10105375A JPH10105375A (ja) | 1998-04-24 |
| JP2973941B2 true JP2973941B2 (ja) | 1999-11-08 |
Family
ID=17289876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8256239A Expired - Fee Related JP2973941B2 (ja) | 1996-09-27 | 1996-09-27 | 非同期ｆｉｆｏバッファ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973941B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4060097B2 (ja) | 2002-03-07 | 2008-03-12 | シャープ株式会社 | 自己同期型ｆｉｆｏメモリ装置および非同期型情報処理装置 |
| JP4517741B2 (ja) * | 2004-06-23 | 2010-08-04 | 富士ゼロックス株式会社 | 記憶装置 |
-
1996
- 1996-09-27 JP JP8256239A patent/JP2973941B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10105375A (ja) | 1998-04-24 |
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