JP2000276435A - データ転送装置及びデータ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部デバイスへの送信データの送信がすべて
終了した時点で、プロセッサに対して送信終了割り込み
を発生させるデータ転送装置を提供する。 【解決手段】 プロセッサから送信バッファ２０１へデ
ータを書き込み、送信バッファ２０１からのデータを送
信レジスタ２２１で受けてから、外部デバイス３００へ
出力する。このとき、送信バッファ２０２及び送信レジ
スタフラグ２２２から出力されるフラグ及びカウンタ２
１２からの信号に基づいて、送信終了割り込み信号２５
５を割込み要求部２０３で生成する。送信終了割込み信
号２５５を受けたプロセッサ１００は、クロック制御部
２１４に対し、出力インターフェースオン信号２４２を
オフにし、クロック制御部２１４は、出力インターフェ
ース動作クロック２４３の出力を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサから外
部デバイス間へのデータ送信を行なうデータ出力装置と
データ転送方法に関する。

【０００２】

【従来の技術】半導体の設計及び製造技術の進歩によ
り、１チップの大規模集積回路（ＬＳＩ：large scale
integrated circuit）に搭載可能なトランジスタの数は
年々増え、従来複数のチップで実現されていたシステム
が単一のＬＳＩで実現できるようになった。以上のよう
なＬＳＩ１チップには、プロセッサと外部デバイスとの
間のデータ転送を行う出力インターフェースが、プロセ
ッサと共に内蔵されている。プロセッサは、出力インタ
ーフェースのデータバッファに送信データを書き込み、
外部デバイスは、書き込まれた送信データをプロセッサ
とは非同期に読み出す。

【０００３】システムの１チップ化は、 小型で携帯可
能なシステムを実現可能にした。現在、システム開発上
の最優先課題として、携帯型システムのバッテリ持続時
間の向上が挙げられる。また、システムの構成要素であ
るＬＳＩには、高機能・ 高速化と同時に低消費電力化
が求められている。

【０００４】低消費電力化の手法の１つに、クロック供
給の停止が挙げられる。これは、未使用の回路に対する
クロック供給を停止することで、クロックラインやフリ
ップフロップの動作電力を削減するものである。例え
ば、プロセッサと外部デバイスがデータ転送を行なって
いない間、出力インターフェースへのクロック供給を停
止すると、 出力インターフェースの未使用時の消費電
力を削減できる。

【０００５】

【発明が解決しようとする課題】しかしながら、出力イ
ンターフェースの送信終了タイミングが外部デバイスに
よって決定されるので、出力インターフェースに対する
クロック供給の停止は困難であった。実際、プロセッサ
が出力インターフェースの送信終了タイミングを求める
ためには、外部デバイスから転送終了を表す新たな信号
を外部デバイスからプロセッサへ出力する、あるいは出
力インターフェースの各種状態フラグをプロセッサのプ
ログラムでポーリングする必要があり、回路規模やコス
トの増大につながるという問題点があった。本発明は、
上記の問題に鑑み、外部デバイスへの送信データの送
信がすべて終了した時点で、プロセッサに対して送信終
了割り込みを発生させるデータ転送装置を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係るデータ転送装置は、プロセッサから
外部デバイスへのデータの送信を行なうデータ転送装置
において、プロセッサから送信されたデータを書き込
み、外部デバイスへデータを出力するレジスタと、レジ
スタが書き込むデータの数を数え、予め設定される初期
値と比較するカウンタと、カウンタの値が初期値未満
で、且つ、外部デバイスがレジスタを読み出したとき、
第１の割り込み要求信号をプロセッサに出力し、カウン
タの値が該初期値と等しく、且つ、外部デバイスがレジ
スタを読み出したとき、第２の割り込み要求信号をプロ
セッサに出力する制御部と、を備えることを特徴とす
る。

【０００７】また、請求項２に係るデータ転送装置は、
プロセッサから外部デバイスへのデータの送信を行なう
データ転送装置において、プロセッサから外部デバイス
へ送信されるデータを書き込む第１のレジスタと、第１
のレジスタに書き込まれたデータを書き込み、外部デバ
イスに出力する第２のレジスタと、第１のレジスタ内に
第２のレジスタへ未出力のデータがあるか否かを示す第
１のフラグを設定する第１のフラグ設定部と、第２のレ
ジスタ内に外部デバイスへ未出力のデータがあるか否か
を示す第２のフラグを設定する第２のフラグ設定部と、
第２のレジスタが書き込むデータの数を数え、予め設定
される初期値と比較するカウンタと、カウンタの値が初
期値未満で、且つ、第２のフラグが未出力データのない
ことを示すとき、第１の割り込み要求信号をプロセッサ
に出力し、カウンタの値が該初期値と等しく、且つ、第
２のフラグが未出力データのないことを示すとき、第２
の割り込み要求信号をプロセッサに出力する制御部と、
を備えることを特徴とする。

【０００８】また、請求項３に係るデータ転送装置は、
請求項２記載のデータ転送装置において、第１のレジス
タと第２のレジスタが２以上の整数で構成されることを
特徴とする。

【０００９】また、請求項４に係るデータ転送装置は、
請求項２記載のデータ転送装置において、第２のレジス
タが、２以上の整数Ｎビットで構成され、第１のレジス
タに書き込まれたデータを書き込み、外部デバイスが出
力する転送クロックに同期して、データを最上位ビット
から順にシフトしながら外部デバイスに出力し、第２の
フラグ設定部が、第２のレジスタのシフト回数をカウン
トする第２のカウンタを備え、第２のフラグとして、第
２のカウンタの値がＮに等しい場合、第２のレジスタ内
に未出力のデータはないことを表すフラグを、第２のカ
ウンタの値がＮに等しくなければ第２のレジスタ内に未
出力のデータがあることを表すフラグを設定する、こと
を特徴とする。

【００１０】また、請求項５に係るデータ転送装置は、
請求項１から４のいずれかに記載のデータ転送装置にお
いて、さらに、プロセッサのクロック信号をデータ転送
装置の動作クロックとして受信し、クロック信号を制御
部へ送信し、第２の割り込み要求信号をプロセッサが受
信したことを受けて、制御部への該クロック信号の送信
を停止するクロック制御部を備えることを特徴とする。

【００１１】また、請求項６に係るデータ転送装置は、
請求項１から４のいずれかに記載のデータ転送装置にお
いて、初期値が、プロセッサから出力されるデータの総
数であり、カウンタは、レジスタあるいは第２のレジス
タがデータを書き込む毎に設定値から１減じることを特
徴とする。

【００１２】また、請求項７に係るデータ転送方法は、
データ転送装置を介してプロセッサから外部デバイスに
データを送信するデータ転送方法において、プロセッサ
からのデータをデータ転送装置内に一旦書き込み、プロ
セッサから上記データ転送装置内にデータが書き込まれ
る数をカウントし、カウントされた値が予め設定される
初期値未満で、且つ、外部デバイスがデータ転送装置か
ら上記データを読み出したとき、データ転送装置から第
１の割り込み要求信号を上記プロセッサに出力し、カウ
ンタされた値が初期値と等しくなり、且つ、外部デバイ
スがデータ転送装置からデータを読み出したとき、デー
タ転送装置から第２の割り込み要求信号をプロセッサに
出力する、ことを特徴とする。

【００１３】さらに請求項８に係るデータ転送方法は、
データ転送装置を介してプロセッサから外部デバイスに
データの送信を行なうデータ転送方法において、データ
転送装置内に備えられた第１のレジスタに、プロセッサ
から外部デバイスに送信されるデータを書き込み、デー
タ転送装置内に備えられた第２のレジスタに、第１のレ
ジスタに書き込まれたデータをさらに書き込み、外部デ
バイスからの指示により、第２のレジスタから外部デバ
イスへデータを出力し、第１のレジスタ内に第２のレジ
スタへ未出力のデータがあるか否かを示す第１のフラグ
を設定し、第２のレジスタ内に外部デバイスへ未出力の
データがあるか否かを示す第２のフラグを設定し、第２
のレジスタがデータを書き込む回数をカウントし、カウ
ンタした値が予め設定される初期値未満で、且つ、第２
のフラグが未出力データのないことを示すとき、データ
転送装置から第１の割り込み要求信号を上記プロセッサ
に出力し、カウンタした値が初期値と等しく、且つ、第
２のフラグが未出力データのないことを示すとき、デー
タ転送装置から第２の割り込み要求信号をプロセッサに
出力する、ことを特徴とする。

【００１４】また、請求項９に係るデータ転送方法は、
請求項８記載のデータ転送方法において、第２のレジス
タが、２以上の整数Ｎビットで構成され、第２のレジス
タから外部デバイスへデータを出力する際、外部デバイ
スが出力する転送クロックに同期して、最上位ビットか
ら順にデータをシフトしながら外部デバイスへ出力し、
第２のフラグ設定の際、第２のレジスタのシフト回数を
カウントし、カウンタの値がＮに等しい場合、第２のレ
ジスタ内に未出力のデータはないことを表すフラグを、
第２のカウンタの値がＮに等しくなければ第２のレジス
タ内に未出力のデータがあることを表すフラグを設定す
る、ことを特徴とする。

【００１５】また、請求項１０に係るデータ転送方法
は、請求項７から９のいずれかに記載のデータ転送方法
において、データ転送装置が備えたクロック制御部によ
り、プロセッサのクロック信号をデータ転送装置の動作
クロックとして受信し、クロック信号を制御部へ送信
し、第２の割り込み要求信号をプロセッサが受信したこ
とを受けて、制御部へのクロック信号の送信を停止する
ことを特徴とする。

【００１６】また、請求項１１に係るデータ転送方法
は、請求項７から９のいずれかに記載のデータ転送方法
において、初期値が、プロセッサから出力されるデータ
の総数であり、データの書き込み回数のカウントが、設
定値から１減じることであることを特徴とする。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 実施の形態１．図１は、実施の形態１によるデータ転送
装置すなわち出力インターフェース２００の構成を示す
ブロック図である。出力インターフェース２００は、プ
ロセッサ１００から外部デバイス３００へデータを送信
し、通常、プロセッサ１００と同一のチップの上に設け
られる。外部デバイス３００はプロセッサ１００の出力
の対象であり、 例えばプロセッサ１００以外の別のプ
ロセッサや周辺ＬＳＩである。

【００１８】出力インターフェース２００は、第１のレ
ジスタすなわち送信バッファ２０１と、第１のフラグ設
定部すなわち送信バッファフラグ２０２と、データの送
信を制御する制御部を構成する割り込み要求部２０３及
び送信制御部２１１と、第２のレジスタすなわち送信レ
ジスタ２２１と、第２のフラグ設定部すなわち送信レジ
スタフラグ２２２と、カウンタ２１２と、クロック制御
部２１４とを備える。なお、第１のレジスタと第２のレ
ジスタは、共にＮビット（Ｎは２以上の整数）で構成さ
れる。

【００１９】出力インターフェース２００は、プロセッ
サ１００から送信されたｎビット（ｎは１以上の整数）
のデータを、送信バッファ２０１と、送信レジスタ２２
１とを介して、外部デバイス３００に送信する。

【００２０】出力インターフェース２００の各構成要素
について詳細に説明する。送信バッファ２０１は、プロ
セッサ１００から出力されたｎビットの送信データを保
持する。プロセッサ１００から出力されてくる送信バッ
ファライト信号２５２が例えば“１”の時、 送信バッ
ファ２０１は、送信データバス２５１上のデータを書き
込むとともに、書き込んだ送信バッファ２０１の内容
を、送信バッファ出力２７１に出力する。

【００２１】送信レジスタ２２１は、送信バッファ２０
１から出力されたデータを保持し、データを外部デバイ
ス３００に出力する。送信レジスタライト信号２８１が
例えば“１”の時、 送信レジスタ２２１は送信バッフ
ァ出力２７１のデータを書き込み、外部デバイス３００
の送信レジスタリード信号２９２を受けて、書き込んだ
データを外部デバイス３００へ送信する。

【００２２】送信バッファフラグ２０２は、 送信バッ
ファライト信号２５２と、送信レジスタライト信号２８
１とを受けて、送信バッファ２０１の状態を示すフラグ
を設定する。例えば、送信バッファライト信号２５２
が、送信バッファ２０１にデータの書き込みを指示する
信号であれば、フラグ“０”を設定し、送信レジスタラ
イト信号２８１が送信レジスタ２２１へのデータ書き込
みを指示する信号であれば、“１”と設定する。つま
り、送信バッファ２０１に送信レジスタ２２１に転送さ
れていないデータが存在するとき、送信バッファフラグ
２０２には“０”が設定され、送信バッファ２０１内の
データが送信レジスタ２２１に転送されると“１”が設
定される。設定されたフラグは、送信バッファフラグ信
号２５３として、プロセッサ１００、割込み要求部２０
３、及び送信制御部２１１に出力される。

【００２３】送信レジスタフラグ２２２は、送信レジス
タライト信号２８１と、送信レジスタリード信号２９２
とを受けて、送信レジスタ２２１の状態を表すフラグを
設定する。例えば、送信レジスタライト信号２８１が、
送信レジスタ２２１にデータの書き込みを指示する信号
であれば、フラグ“０”を設定し、送信レジスタリード
信号２９２が外部デバイス３００へのデータ読み出しを
指示する信号であれば、“１”と設定する。つまり、送
信レジスタ２２１に外部デバイス３００が読み込んでい
ないデータが格納されているとき、送信レジスタフラグ
２２２には“０”が設定され、送信レジスタ２２１内の
データが外部デバイス３００に読み出されると、“１”
が設定される。設定されたフラグは、送信レジスタフラ
グ信号２５６として、外部デバイス３００、送信制御部
２１１、割込み要求部２０３、及びプロセッサ１００へ
出力される。

【００２４】送信制御部２１１は、動作クロック２４３
に同期して動作し、入力信号である送信バッファフラグ
信号２５３及び送信レジスタフラグ信号２５６を基に、
送信バッファ２０１の出力を送信レジスタ２２１へ書き
込むよう指示する送信レジスタライト信号２８１を生成
し、送信バッファフラグ２０２、カウンタ２１２、送信
レジスタ２２１、および送信レジスタフラグ２２２に送
信する。

【００２５】図２は、送信制御部２１１による送信レジ
スタライト信号２８１の設定方法を例示した表である。
例えば、送信制御部２１１は、送信バッファフラグ信号
２５３が“０”で送信レジスタフラグ信号２５６が
“０”の時、送信レジスライト信号２８１を“０”に、
送信バッファフラグ信号２５３が“０”で送信レジスタ
フラグ信号２５６が”１”の時、 送信レジスライト信
号２８１を“１”に、送信バッファフラグ信号２５３が
“１”で送信レジスタフラグ信号２５６が“０”の時、
送信レジスライト信号２８１を“１”に、それぞれ設
定する。

【００２６】カウンタ２１２は、送信レジスタライト信
号２８１を基に、送信レジスタに書き込まれるデータの
数（以下、送信ワード数）をダウンカウントする。カウ
ンタ２１２の初期値は、プロセッサ１００のカウンタ設
定信号２５７で決定され、例えばプロセッサ１００から
外部デバイス３００へ出力するデータの総数が初期値と
して設定される。カウンタ２１２の値は、送信レジスタ
ライト信号２８１が“１”から“０”に変化する度に１
減少する。カウンタ２１２の値が“０”の間、カウンタ
零検出信号２７２を“１”にして割込み要求部２０３へ
出力する。

【００２７】割り込み要求部２０３は、入力信号である
カウンタ零検出信号２７２と送信バッファフラグ信号２
５３と送信レジスタフラグ信号２５６とを基に、プロセ
ッサ１００に対する出力信号である、送信割り込み信号
２５４及び送信終了割り込み信号２５５を生成する。

【００２８】図３は、割込み要求部２０３による送信割
込み信号２５４及び送信終了割込み信号２５５の設定の
一例を示す表である。図３の例では、送信バッファフラ
グ信号２５３が“０”から“１”に変化した時、あるい
は“１”の時、カウンタ零検出信号２７２が“０”であ
れば、送信割り込み信号２５４を“１”に設定する。ま
た、送信バッファフラグ信号２５３が“０”から“１”
に変化したとき、カウンタ零検出信号２７２が“１”に
なり、さらに送信レジスタフラグ信号２５６が“１”に
変化すると、 送信終了割り込み信号２５５を“１”に
設定する。

【００２９】クロック制御部２１４は、出力インターフ
ェース２００を使用する時にプロセッサ１００が出力す
る動作クロック２４１を受信し、受信した動作クロック
２４１を送信制御部２４３の動作クロック２４３として
出力する。出力インターフェース２００が使用されない
ときは、クロック制御部２１４は動作クロック２４３を
出力しない。

【００３０】図４は、クロック制御部２１４の一構成例
を示すブロック図である。図４に例示したクロック制御
部２１４は、フラグ２４４と、ＡＮＤゲート２４５とを
備える。フラグ２４４は、プロセッサ１００からクロッ
ク出力インターフェースオン信号２４２を受信し、クロ
ック出力インターフェースオン信号２４２がオンである
ことを示すフラグ信号をＡＮＤゲート２４５に送信す
る。

【００３１】ＡＮＤゲート２４５は、フラグ２４４から
のフラグ信号と、プロセッサ１００が出力する動作クロ
ック２４１とを受信し、フラグ信号に従い、動作クロッ
ク２４３を出力する。例えば、クロック出力インターフ
ェースオン信号２４２がオン（例えば“１”）の時、フ
ラグ２４４はフラグ信号例えば“１”を設定して、ＡＮ
Ｄゲート２４５に出力する。フラグ信号“１”を受信し
たＡＮＤゲート２４５は、受信した動作クロック２４１
を動作クロック２４３として出力する。一方、出力イン
ターフェースオン信号２４２が“０”の時、フラグ２４
４はフラグ信号“０”を設定し、フラグ信号“０”を受
信したＡＮＤゲート２４５は動作クロック２４３として
“０”を出力する。

【００３２】次に図１及び図５を参照して出力インター
フェース２００の動作を説明する。図５は、実施の形態
１の動作タイミングの一例を示すチャートである。尚、
チャートを説明しやすいように、チャートを８個の期
間、すなわち期間（ａ）〜（ｈ）に分け、図５の一番上
に期間を示した。

【００３３】まず、期間（ａ）のチャートに示された出
力インターフェース２００の各構成要素の初期状態につ
いて説明する。出力インターフェースオン信号２４２は
“０”で、動作クロック２４３は“０”に固定されてい
る。 送信バッファフラグ信号２５３と送信レジスタフ
ラグ信号２５６は共に“１”である。カウンタ零検出信
号２７２、送信レジスタライト信号２８１、送信割り込
み信号２５４、送信終了割り込み信号２５５は全て
“０”である。

【００３４】データ送信を開始するにあたって、 プロ
セッサ１００は、カウンタ設定信号２５７を用いて、
送信データ数ｍ（ｍは２以上の整数、例えば図５ではｍ
＝２）をカウンタ２１２に設定した後、出力インターフ
ェースオン信号２４２を“１”にして、プロセッサ動作
クロック２４１をクロック制御部２１４に出力する。ク
ロック制御部２１４は、上述したように、出力インター
フェースオン信号２４２に従い、プロセッサ動作クロッ
ク２４１を出力インターフェース動作クロック２４３と
して送信制御部２１１に出力する。送信制御部２１１
は、出力インターフェース動作クロック２４３を受け
て、動作を開始する。このとき、カウンタ零検出信号２
７２の値が“０”で、送信バッファフラグ信号２５３が
“１”であることから、割り込み要求部２０３は送信割
り込み信号２５４を“１”にする。

【００３５】次に期間（ｂ）を参照する。送信割り込み
信号２５４が“１” に変化したので、プロセッサ１０
０は最初の送信データ（図５ではｄ１と示した）を送信
データバス２５１に出力し、 送信バッファライト信号
２５２を“１”にする。送信バッファライト信号２５２
が“１”になると、 送信データバス２５１のｄ１デー
タが送信バッファ２０１に書き込まれ、 送信バッファ
フラグ信号２５３の値が“１”から“０”に変化する。

【００３６】次に期間（ｃ）を参照する。送信バッファ
フラグ信号２５３が“０”になり、送信レジスタフラグ
信号２５６が初期設定値“１”のままなので、送信制御
部２１１は送信レジスタライト信号２８１を“１”にす
る。送信レジスタライト信号２８１が“１”になると、
ｄ１データが送信レジスタ２２１に書き込まれ、 送信
バッファフラグ信号２５３が“０”から“１”に変化
し、 送信レジスタフラグ信号２５６が“１”から
“０”に変化する。

【００３７】次に期間（ｄ）を参照する。送信レジスタ
ライト信号２８１が“０”に変化すると、 カウンタ２
１２はカウンタ値を“１”減ずる。このとき、図５で
は、カウンタ２１２の最初の設定値が２なので、カウン
タ値は“１”となる。カウンタ値は“０”でないためカ
ウンタ零検出信号２７２は“０”のままであり、送信バ
ッファフラグ信号２５３が“１”であることから、割り
込み要求部２０３は送信割り込み信号２５４を“１”に
する。

【００３８】次に期間（ｅ）を参照する。プロセッサ１
００は、送信割込み信号２５４の“１”を受信すると、
２番目の送信データ（図５ではｄ２と示す）を送信デー
タバス２５１に出力し、送信バッファライト信号２５２
を“１”にする。送信バッファライト信号２５２が
“１”になると、送信データバッファ２０１にｄ２デー
タが書き込まれ、 送信バッファフラグ信号２５３が
“１”から“０”に変化する。送信バッファフラグ信号
２５３と送信レジスタフラグ信号２５６が共に“０”、
即ち送信レジスタ２２１に未送信のデータが存在するた
め、送信制御部２１１の出力信号の送信レジスタライト
信号２８１は、“０”のままである。

【００３９】次に期間（ｆ）を参照する。外部デバイス
３００が送信レジスタリード信号２９２を“１”にする
と、送信レジスタ２２１は送信レジスタ出力２９１にｄ
１データを出力し、 送信レジスタフラグ信号２５６の
値が“０”から“１”に変化する。送信レジスタフラグ
信号２５６が“１”に変化すると、 送信制御部２１１
は送信レジスタライト信号２８１を“１”に変更する。
送信レジスタライト信号２８１が“１”になると、送信
バッファ２０１のデータが送信レジスタ２２１に書き込
まれ、 送信バッファフラグ信号２５３が“０”から
“１”に変化し、送信レジスタフラグ２５６が“１”か
ら“０”に変化する。

【００４０】次に期間（ｇ）を参照する。カウンタ２１
２の値は、 送信レジスタライト信号２８１が“１”か
ら“０”に変化する際に１減じる。図５の場合、カウン
タ２１２の値が“０”となるので、カウンタ零検出信号
２７２が“１”となる。外部デバイス３００が再度送信
レジスタリード信号２９２を“１”にすると、送信レジ
スタ２２１のｄ２データが送信レジスタ出力２９１に出
力され、 送信レジスタフラグ信号２５６の値が“０”
から“１”に変化する。

【００４１】次に期間（ｈ）を参照する。カウンタ２１
２のカウンタ値が“０”、すなわちカウンタ零検出信号
２７２の値が“１”で、送信レジスタフラグ信号２５６
の値が“１”の時に、割込み要求部２０３が送信終了割
り込み信号２５５を“１”にする。送信終了割り込み信
号２５５が“１”に変化すると、 プロセッサ１００は
出力インターフェースオン信号２４２を“０”にする。
これにより、クロック制御部２１４のフラグ２４４の値
は“０”となり、動作クロック２４３として“０”が出
力される。すなわち送信制御部２１１に入力するクロッ
クを、出力インターフェース２００の送信終了に合わせ
て、停止させることができる。

【００４２】以上説明したように、本実施の形態では出
力インターフェース２００によるデータ送信が終了した
時点で、プロセッサ１００に対して送信終了割り込みを
発生させるため、出力インターフェース２００の送信終
了に合わせてクロック供給を停止することができ、消費
電力の削減を達成できる。

【００４３】実施の形態２．図６は実施の形態２による
データ転送装置すなわち出力インターフェース５００の
構成を示すブロック図である。図１と同様の構成につい
ては、同じ参照符号を付す。出力インターフェース５０
０は、実施の形態１における第２のレジスタである送信
レジスタ２２１をシフトレジスタ５２３に、送信レジス
タフラグ２２２をシフトカウンタ５２２に置き換えた構
成と同じである。

【００４４】送信制御部２１１は、送信バッファ２０１
の出力をシフトレジスタ５２３へ書き込むよう指示する
シフトレジスタライト信号５８１を生成し、送信バッフ
ァフラグ２０２、シフトレジスタ５２３、シフトカウン
タ５２２、及びカウンタ２１２に送信する。

【００４５】シフトレジスタ５２３は、シフトレジスタ
ライト信号５８１が例えば“１”の時、送信バッファ出
力２７１のｎビット（ｎは１以上の整数）のデータを保
持する。また、外部デバイス３００から送られてくる転
送クロック５９２を受けると、最上位ビットの値からシ
リアル（１ビット毎）に、シフトレジスタ出力２９１を
経て外部デバイス３００にデータを出力する。このと
き、シフトレジスタ５２３は、転送クロック５９２の立
ち上がりのエッジ毎に１ビットシフトする。

【００４６】シフトカウンタ５２２は、シフトレジスタ
ライト信号５８１によって、値ｎに初期化され、 シフ
トレジスタ５２３の転送クロック５９２の立ち下がりに
同期してカウンタの１減算を行ない、シフトレジスタフ
ラグ信号５５６を生成し、送信制御部２２１、割り込み
要求部２０３、及びプロセッサ１００に出力する。シフ
トレジスタフラグ信号５５６の値は、例えばカウンタの
値が０の時に“１”、０以外の値の時に“０”となる。

【００４７】図７は、実施の形態２の動作タイミングを
示すチャートの一例である。尚、チャートを説明しやす
いように、チャートを８個の期間（ａ）〜（ｈ）にわ
け、図７の一番上に、期間（ａ）〜（ｈ）を示した。ま
ず、期間（ａ）を参照しながら、出力インターフェース
５００の各構成要素の初期状態について説明する。出力
インターフェースオン信号２４２は“０”で、動作クロ
ック２４３は“０”に固定されている。送信バッファフ
ラグ信号２５３とシフトレジスタフラグ信号５５６は共
に“１”である。カウンタ零検出信号２７２、シフトレ
ジスタライト信号５８１、送信割り込み信号２５４、送
信終了割り込み信号２５５は全て“０”である。

【００４８】データ送信を開始するにあたって、 プロ
セッサ１００はカウンタ設定信号２５７を用いて、 送
信データ数ｍ（ｍは２以上の整数、図７ではｍ＝２）を
カウンタ２１２に設定する。その後出力インターフェー
スオン信号２４２を“１”にして、プロセッサ動作クロ
ック２４１をクロック制御部２１４に出力する。

【００４９】クロック制御部２１４は、上述したよう
に、出力インターフェースオン信号２４２に従い、プロ
セッサ動作クロック２４１を出力インターフェース動作
クロック２４３として送信制御部２１１に出力する。動
作クロック２４３を受けて送信制御部２１１は動作を開
始する。このとき、カウンタ零検出信号２７２の値が
“０”で、送信バッファフラグ信号２５３が“１”であ
ることから、割り込み要求部２０３は送信割り込み信号
２５４を“１”にする。

【００５０】次に期間（ｂ）を参照する。送信割り込み
信号２５４が“１”に変化すると、プロセッサ１００は
最初の送信データ（図７ではｄ１とし、ｄ１データには
ｄ１−１とｄ１−２の２つのデータが含まれているとす
る。）を送信データバス２５１に出力し、 送信バッフ
ァライト信号２５２を“１”にする。送信バッファライ
ト信号２５２が“１”の時、 送信データバス２５１の
出力信号が送信バッファ２０１に書き込まれ、 送信バ
ッファフラグ信号２５３の値が“１”から“０”に変化
する。

【００５１】次に期間（ｃ）を参照する。送信バッファ
フラグ信号２５３が“０”に変化したとき、シフトレジ
スタフラグ信号５５６は“１”のままなので、送信制御
部２１１はシフトレジスタライト信号５８１を“１”に
する。シフトレジスタライト信号５８１が“１”になる
と、送信バッファ２０１の出力がシフトレジスタ５２３
に書き込まれ、 送信バッファフラグ信号２５３が
“０”から“１”に変化し、 シフトレジスタフラグ信
号５５６が“１”から“０”に変化し、シフトカウンタ
５２２の値が“０”から“ｄ１データに含まれるデータ
数”、図７では“２”、に変化する。

【００５２】次に期間（ｄ）を参照する。シフトレジス
タライト信号５８１が“０”に変化すると、 カウンタ
２１２はカウント値を“１”減ずる。このとき、図７で
は、カウンタ２１２の最初の設定値は２なので、カウン
タ値は“１”となる。従って、カウンタ値は“０”でな
いためカウンタ零検出信号２７２は“０”のままであ
り、送信バッファフラグ信号２５３が“１”であること
から、割り込み要求部２０３は送信割り込み信号２５４
を“１”にする。また、シフトレジスタライト信号５８
１の“０”になると、シフトカウンタ５２２の値がｄ１
データに含まれているデータの数ｎ、図７では“２”に
設定される。

【００５３】次に期間（ｅ）を参照する。プロセッサ１
００は、送信割込み信号２５４の“１”を受信すると、
２番目の送信データ（図７ではｄ２とし、ｄ２データに
はｄ２−１とｄ２−２の２つのデータが含まれていると
する。）を送信データバス２５１に出力し、 送信バッ
ファライト信号２５２を“１”にする。送信バッファラ
イト信号２５２が“１”になると、ｄ２データが送信バ
ッファ２０１に書き込まれ、 送信バッファフラグ信号
２５３が“１”から“０”に変化する。送信バッファフ
ラグ信号２５３とシフトレジスタフラグ信号５５６が共
に“０”、即ちシフトレジスタ５２３に未送信のデータ
が存在するため、 送信制御部２１１のシフトレジスタ
ライト信号５８１は、“０”のままである。

【００５４】次に期間（ｆ）を参照する。外部デバイス
３００がシフトカウンタ５２２及びシフトレジスタ５２
３に転送クロック５９２を出力すると、シフトレジスタ
５２３に保持されているｄ１データの最上位ビットのデ
ータ（図７ではｄ１−１）がシフトレジスタ出力２９１
として出力されるとともに、シフトカウンタ５２２はカ
ウンタ値を１減ずる。図７では、シフトカウンタ５２２
の値は“１”となる。

【００５５】続いて、外部デバイス３００が転送クロッ
ク５９２を出力すると、シフトレジスタ５２３に保持さ
れているｄ１データの最上位ビットから１ビットシフト
させたデータを出力し、シフトカウンタ５２２の値を１
減ずる。以上のように、外部デバイス３００の転送クロ
ック５９２を受けるたびに、シフトレジスタ５２３に保
持されているデータをシフトさせて出力し、最終ビット
つまりｎ番目のビット、図７ではｄ１−２、の送信が終
了する、すなわちシフトカウンタ５２２のカウント値が
ゼロになると、シフトレジスタフラグ信号５５６の値が
“０”から“１”に変化する。

【００５６】シフトレジスタフラグ信号５５６が“１”
に変化すると、 送信制御部２１１はシフトレジスタラ
イト信号５８１を“１”に変更する。シフトレジスタラ
イト信号５８１が“１”になると、送信バッファ２０１
から出力された送信バッファ出力２７１のｄ２データが
シフトレジスタ５２３に書き込まれ、 送信バッファフ
ラグ信号２５３が“０”から“１”に変化し、 シフト
レジスタフラグ信号５５６が“１”から“０”に変化し
する。

【００５７】さらに、カウンタ２１２は、シフトレジス
タライト信号５８１が“１”から“０”に変化する際
に、 カウント値を１減ずる。図７では、カウント値は
“０”になる。また、シフトカウンタ５２２のカウンタ
値がｄ２データに含まれているデータの数、図７では
“２”になる。

【００５８】次に期間（ｇ）を参照する。外部デバイス
３００がシフトカウンタ５２２及びシフトレジスタ５２
３に転送クロック５９２を出力すると、シフトレジスタ
５２３に保持されているｄ２データの最上位ビットデー
タ、図７ではｄ２−１、がシフトレジスタ出力２９１と
して出力される。

【００５９】続いて、ｄ１データと同様に、転送クロッ
ク５９２を受けると、ｄ２データがシフトしてシフトレ
ジスタ出力２９１として出力され、最終ビットつまりｎ
番目のビット、図７ではｄ２−２、の送信が終了する、
すなわちシフトカウンタ５２２のカウンタ値がゼロにな
ると、 シフトレジスタフラグ信号５５６の値が“０”
から“１”に変化する。

【００６０】次に期間（ｈ）を参照する。カウンタ２１
２の値が“０”で、シフトレジスタフラグ信号５５６の
値が“１”になると、割込み要求部２０３が送信終了割
り込み信号２５５を“１”にする。図７では送信される
データはｄ１とｄ２の２組であったが、送信されるデー
タが３組以上になるときは、カウンタ２１２の値が
“０”で、シフトレジスタフラグ信号５５６の値が
“１”になるまで、上記説明した動作と同様にデータ送
信を繰り返す。送信終了割り込み信号２５５が“１”に
変化すると、 プロセッサ１００は出力インターフェー
スオン信号２４２を“０”にする。これによりクロック
制御部２１４のフラグ２４４の値は“０”となり動作ク
ロック２４３として“０”が出力される。すなわち、送
信制御部２１１に入力するクロックが停止した状態とな
る。

【００６１】以上説明したように、実施の形態２におい
ても、出力インターフェース５００によるデータ送信が
終了した時点で、プロセッサ１００に対して送信終了割
り込みを発生させるため、出力インターフェース５００
の送信終了に合わせてクロック供給を停止することがで
き、消費電力の削減を達成できる。

【００６２】なお、実施の形態１及び２において、クロ
ック制御部２１４を図４に示すような構成としたが、プ
ロセッサ１００の制御により送信制御部２１１に入力す
るクロック２４３が制御できさえすればよく、図４の構
成に限定されるものではない。

【００６３】また、送信バッファフラグ信号２５３、送
信レジスタフラグ信号２５６、シフトレジスタフラグ信
号５５６において、それぞれ送信バッファ２０１、送信
レジスタ２２１、シフトレジスタ５２３に未送信のデー
タが存在するとき“０”、送信し終わったら“１”とし
たが、未送信か否かの判別ができればよく本値に限るも
のではない。

【００６４】またカウンタ２１２は、送信レジスタ２２
１及びシフトレジスタ５２３が書き込むデータの数と、
予め設定される初期値とを比較し、データ数が初期値に
等しいか、あるいは初期値未満であるかを認識できる構
成であれば良く、図１及び図４の構成に限られない。ま
た、第１のレジスタとして送信バッファ２０１を、第２
のレジスタである送信レジスタ２２１あるいはシフトレ
ジスタ５２３の前に設けたが、プロセッサ１００や外部
デバイス３００の種類や規模に応じて、第１のレジスタ
を省略しても良い。

【００６５】

【発明の効果】以上説明したように、本発明によるデー
タ転送装置は、プロセッサから外部デバイスへ送信され
るデータを書き込む第１のレジスタと、第１のレジスタ
に書き込まれたデータを書き込み、外部デバイスに出力
する第２のレジスタと、第１のレジスタ内に第２のレジ
スタへ未出力のデータがあるか否かを示す第１のフラグ
を設定する第１のフラグ設定部と、第２のレジスタ内に
外部デバイスへ未出力のデータがあるか否かを示す第２
のフラグを設定する第２のフラグ設定部と、第２のレジ
スタが書き込むデータの数を数え、予め設定される初期
値と比較するカウンタと、カウンタの値が初期値未満
で、且つ、第２のフラグが未出力データのないことを示
すとき、第１の割り込み要求信号をプロセッサに出力
し、カウンタの値が該初期値と等しく、且つ、第２のフ
ラグが未出力データのないことを示すとき、第２の割り
込み要求信号をプロセッサに出力する制御部と、を備え
る。

【００６６】従って、本発明では、データ転送装置によ
るデータ送信が終了した時点で、プロセッサに対して送
信終了割り込みを発生させるため、プロセッサはデータ
転送装置の送信動作の終了タイミングを検出でき、デー
タ転送装置の送信終了に合わせてクロック供給を停止す
ることができ、消費電力の削減を達成できる。

【図面の簡単な説明】

【図１】実施の形態１の出力インターフェース２００の
構成を示すブロック図である。

【図２】送信レジスタライト信号２８１の設定方法を例
示した表である。

【図３】送信割込み信号２５４及び送信終了割込み信号
２５５の設定の一例を示す表である。

【図４】クロック制御部２１４の一構成例を示すブロッ
ク図である。

【図５】実施の形態１の動作タイミングの一例を示すチ
ャートである。

【図６】実施の形態１の出力インターフェース２００の
構成を示すブロック図である。

【図７】実施の形態２の動作タイミングの一例を示すチ
ャートである。

【符号の説明】

１００ プロセッサ ２００ 出力インターフェース ２０１ 送信バッファ ２０２ 送信バッファフラグ ２０３ 割り込み要求部 ２１１ 送信制御部 ２１２ カウンタ ２１４ クロック制御部 ２２１ 送信レジスタ ２２２ 送信レジスタフラグ ２４１ プロセッサ動作クロック ２４２ 出力インターフェースオン信号 ２４３ 出力インターフェース動作クロック ２５１ 送信データバス ２５２ 送信バッファライト信号 ２５３ 送信バッファフラグ信号 ２５４ 送信割り込み信号 ２５５ 送信終了割り込み信号 ２５６ シフトレジスタフラグ信号 ２５７ カウンタ初期化信号 ２７１ 送信バッファ出力 ２７２ カウンタ零信号 ２８１ 送信レジスタライト信号 ２９１ 送信レジスタ出力、シフトレジスタ出力 ２９２ 送信レジスタリード信号 ３００ 外部デバイス ５００ 出力インターフェース ５２２ シフトカウンタ ５２３ シフトレジスタ ５５６ シフトレジスタフラグ信号 ５８１ シフトレジスタライト信号 ５９２ 転送クロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 29/10 Ｈ０４Ｌ 13/08 13/08 13/00 ３０９Ｃ (72)発明者 岡本 稔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B061 CC06 SS03 5B062 AA05 CC01 DD06 EE02 HH01 5B077 AA33 AA45 BA02 BA03 BB05 DD05 DD13 DD17 GG34 MM02 NN01 5B079 BA12 BB10 BC01 DD05 DD17 5K034 AA15 CC01 DD01 FF01 FF02 GG05 GG06 HH01 HH02 HH24 HH26 HH42 HH45 HH49 HH50 NN11 PP01

Claims (11)

【特許請求の範囲】
1. 【請求項１】 プロセッサから外部デバイスへのデータ
   の送信を行なうデータ転送装置において、 上記プロセッサから送信されたデータを書き込み、上記
   外部デバイスへ該データを出力するレジスタと、 上記レジスタが書き込むデータの数を数え、予め設定さ
   れる初期値と比較するカウンタと、 上記カウンタの値が上記初期値未満で、且つ、上記外部
   デバイスが上記レジスタを読み出したとき、第１の割り
   込み要求信号を上記プロセッサに出力し、上記カウンタ
   の値が該初期値と等しく、且つ、上記外部デバイスが上
   記レジスタを読み出したとき、第２の割り込み要求信号
   を上記プロセッサに出力する制御部と、を備えることを
   特徴とするデータ転送装置。
2. 【請求項２】 プロセッサから外部デバイスへのデータ
   の送信を行なうデータ転送装置において、 上記プロセッサから上記外部デバイスへ送信されるデー
   タを書き込む第１のレジスタと、 上記第１のレジスタに書き込まれたデータを書き込み、
   上記外部デバイスに出力する第２のレジスタと、 上記第１のレジスタ内に上記第２のレジスタへ未出力の
   データがあるか否かを示す第１のフラグを設定する第１
   のフラグ設定部と、 上記第２のレジスタ内に上記外部デバイスへ未出力のデ
   ータがあるか否かを示す第２のフラグを設定する第２の
   フラグ設定部と、 上記第２のレジスタが書き込むデータの数を数え、予め
   設定される初期値と比較するカウンタと、 上記カウンタの値が上記初期値未満で、且つ、上記第２
   のフラグが未出力データのないことを示すとき、第１の
   割り込み要求信号を上記プロセッサに出力し、上記カウ
   ンタの値が該初期値と等しく、且つ、上記第２のフラグ
   が未出力データのないことを示すとき、第２の割り込み
   要求信号を上記プロセッサに出力する制御部と、を備え
   ることを特徴とするデータ転送装置。
3. 【請求項３】 請求項２記載のデータ転送装置におい
   て、 上記第１のレジスタと上記第２のレジスタが２以上の整
   数で構成されることを特徴とするデータ転送装置。
4. 【請求項４】 請求項２記載のデータ転送装置におい
   て、 上記第２のレジスタは、２以上の整数Ｎビットで構成さ
   れ、上記第１のレジスタに書き込まれたデータを書き込
   み、上記外部デバイスが出力する転送クロックに同期し
   て、該データを最上位ビットから順にシフトしながら上
   記外部デバイスに出力し、 上記第２のフラグ設定部は、上記第２のレジスタのシフ
   ト回数をカウントする第２のカウンタを備え、上記第２
   のフラグとして、該第２のカウンタの値が上記Ｎに等し
   い場合、該第２のレジスタ内に未出力のデータはないこ
   とを表すフラグを、該第２のカウンタの値が該Ｎに等し
   くなければ該第２のレジスタ内に未出力のデータがある
   ことを表すフラグを設定する、ことを特徴とするデータ
   転送装置。
5. 【請求項５】 請求項１から４のいずれかに記載のデー
   タ転送装置において、 さらに、上記プロセッサのクロック信号を上記データ転
   送装置の動作クロックとして受信し、該クロック信号を
   上記制御部へ送信し、上記第２の割り込み要求信号を上
   記プロセッサが受信したことを受けて、該制御部への該
   クロック信号の送信を停止するクロック制御部を備える
   ことを特徴とするデータ転送装置。
6. 【請求項６】 請求項１から４のいずれかに記載のデー
   タ転送装置において、 上記初期値は、上記プロセッサから出力されるデータの
   総数であり、上記カウンタは、上記レジスタあるいは第
   ２のレジスタがデータを書き込む毎に該設定値から１減
   じることを特徴とするデータ転送装置。
7. 【請求項７】 データ転送装置を介してプロセッサから
   外部デバイスにデータを送信するデータ転送方法におい
   て、 上記プロセッサからのデータを上記データ転送装置内に
   一旦書き込み、 上記プロセッサから上記データ転送装置内に該データが
   書き込まれる数をカウントし、 上記カウントされた値が予め設定される初期値未満で、
   且つ、上記外部デバイスが上記データ転送装置から上記
   データを読み出したとき、該データ転送装置から第１の
   割り込み要求信号を上記プロセッサに出力し、 上記カウンタされた値が上記初期値と等しくなり、且
   つ、上記外部デバイスが上記データ転送装置から上記デ
   ータを読み出したとき、該データ転送装置から第２の割
   り込み要求信号を上記プロセッサに出力する、工程を有
   することを特徴とするデータ転送方法。
8. 【請求項８】 データ転送装置を介してプロセッサから
   外部デバイスにデータの送信を行なうデータ転送方法に
   おいて、 上記データ転送装置内に備えられた第１のレジスタに、
   上記プロセッサから上記外部デバイスに送信されるデー
   タを書き込み、 上記データ転送装置内に備えられた第２のレジスタに、
   上記第１のレジスタに書き込まれた上記データをさらに
   書き込み、 上記外部デバイスからの指示により、上記第２のレジス
   タから該外部デバイスへ上記データを出力し、 上記第１のレジスタ内に上記第２のレジスタへ未出力の
   データがあるか否かを示す第１のフラグを設定し、 上記第２のレジスタ内に上記外部デバイスへ未出力のデ
   ータがあるか否かを示す第２のフラグを設定し、 上記第２のレジスタがデータを書き込む回数をカウント
   し、 上記カウンタした値が予め設定される初期値未満で、且
   つ、上記第２のフラグが未出力データのないことを示す
   とき、上記データ転送装置から第１の割り込み要求信号
   を上記プロセッサに出力し、 上記カウンタした値が上記初期値と等しく、且つ、上記
   第２のフラグが未出力データのないことを示すとき、上
   記データ転送装置から第２の割り込み要求信号を上記プ
   ロセッサに出力する、ことを特徴とするデータ転送方
   法。
9. 【請求項９】 請求項８記載のデータ転送方法におい
   て、 上記第２のレジスタは、２以上の整数Ｎビットで構成さ
   れ、 上記第２のレジスタから上記外部デバイスへ上記データ
   を出力する際、該外部デバイスが出力する転送クロック
   に同期して、最上位ビットから順に該データをシフトし
   ながら該外部デバイスへ出力し、 上記第２のフラグ設定の際、上記第２のレジスタのシフ
   ト回数をカウントし、該カウンタの値が上記Ｎに等しい
   場合、該第２のレジスタ内に未出力のデータはないこと
   を表すフラグを、該第２のカウンタの値が該Ｎに等しく
   なければ該第２のレジスタ内に未出力のデータがあるこ
   とを表すフラグを設定する、ことを特徴とするデータ転
   送方法。
10. 【請求項１０】 請求項７から９のいずれかに記載のデ
    ータ転送方法において、 上記データ転送装置が備えたクロック制御部により、上
    記プロセッサのクロック信号を上記データ転送装置の動
    作クロックとして受信し、該クロック信号を上記制御部
    へ送信し、上記第２の割り込み要求信号を上記プロセッ
    サが受信したことを受けて、該制御部への該クロック信
    号の送信を停止することを特徴とするデータ転送方法。
11. 【請求項１１】 請求項７から９のいずれかに記載のデ
    ータ転送方法において、 上記初期値は、上記プロセッサから出力されるデータの
    総数であり、上記データの書き込み回数のカウントは、
    該設定値から１減じることであることを特徴とするデー
    タ転送方法。