CN106487372B - 包括单线接口的装置和具有该装置的数据处理系统 - Google Patents

包括单线接口的装置和具有该装置的数据处理系统 Download PDF

Info

Publication number
CN106487372B
CN106487372B CN201610716336.7A CN201610716336A CN106487372B CN 106487372 B CN106487372 B CN 106487372B CN 201610716336 A CN201610716336 A CN 201610716336A CN 106487372 B CN106487372 B CN 106487372B
Authority
CN
China
Prior art keywords
signal
data
delay
output
speed signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610716336.7A
Other languages
English (en)
Other versions
CN106487372A (zh
Inventor
许峻豪
张虎郎
托马斯·舍雷尔
李在源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106487372A publication Critical patent/CN106487372A/zh
Application granted granted Critical
Publication of CN106487372B publication Critical patent/CN106487372B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Information Transfer Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

一种包括单线接口的装置和具有该装置的数据处理系统。一种系统包括：主装置，被配置为生成具有周期脉冲的第一信号，其中，第一信号包括数据；以及从装置，包括引脚、延迟电路、缓冲器和处理电路，其中，从装置在引脚接收第一信号，使用延迟电路延迟第一信号以生成具有第一延迟的第二信号，使用缓冲器延迟第一信号以生成具有第二延迟的第三信号，并且在处理电路使用第三信号从第二信号读取数据。

Description

包括单线接口的装置和具有该装置的数据处理系统
本申请要求于2015年08月24日提交的第10-2015-0118994号韩国专利申请以及2016年06月23日提交的第15/190,629号美国专利申请的优先权，它们的全部公开通过引用并入本文。
技术领域
本发明构思的示例性实施例涉及一种集成电路，更具体地，涉及一种使用单线接口彼此通信的主装置和从装置以及包括主装置和从装置的数据处理系统。
背景技术
串行通信是在通信信道或计算机总线上按顺序一次发送一个比特数据的处理。并行通信是同时传送多个二进制数字(比特)的方法。
许多通信系统被设计为在印刷电路板(PCB)上连接两个集成电路。当集成电路具有更多引脚时，集成电路成本更高。为了减少引脚数量，集成电路可以使用串行总线来传送数据。这种低成本串行总线的一些示例包括串行外围接口(SPI)、内部集成电路(I2C)等。
SPI总线是用于短距离通信的同步串行通信接口，尤其是在嵌入式系统中。SPI总线使用三个引脚或四个引脚。然而，输出驱动器和输入缓冲器与每个引脚连接，并且因此，具有SPI的芯片的成本增加。
I2C是多主机多从机单端串行计算机总线。I2C通常用于将嵌入式系统、移动电话等中的低速外围装置连接到处理器和微控制器。I2C使用两个双向开漏极线，换句话说，串行数据线(SDA)和串行时钟线(SCL)，使用电阻器拉升。然而，由于I2C使用用于使两个连接装置同步的串行时钟发送串行数据，因此具有I2C的芯片会消耗大量的电力。此外，由于I2C使用电阻器给输出电容器充电，因此具有I2C的芯片的运行速度较慢。
发明内容
本发明概念的示例性实施例提供一种系统。所述系统包括：主装置，被配置为生成具有周期脉冲的第一信号，其中，第一信号包括数据；以及从装置，包括引脚、延迟电路、缓冲器和处理电路，其中，从装置在引脚接收第一信号，使用延迟电路延迟第一信号以生成具有第一延迟的第二信号，使用缓冲器延迟第一信号以生成具有第二延迟的第三信号，并且在处理电路使用第三信号从第二信号读取数据。
第一延迟可以大于第二延迟。
可以在第三信号的上升沿从第二信号读取数据。
可以在第三信号的下降沿从第二信号读取数据。
数据的值可以基于第一信号的占空比。
当第一信号的占空比小于0.5时，数据的值可以是0，当第一信号的占空比大于0.5时，数据的值可以是1。
当第一信号的占空比小于0.5时，数据的值可以是1，当第一信号的占空比大于0.5时，数据的值可以是0。
处理电路可以包括锁存器。
所述系统还可以包括：地址解码寄存器，被配置为从锁存器串行接收数据。
地址解码寄存器可以包括：数据存储单元，被配置为存储从锁存器接收的数据；控制逻辑，被配置为对第三信号的周期数计数，并且当达到预定周期数时输出控制信号；以及输出寄存器，被配置为响应于来自控制逻辑的控制信号并行输出存储在数据存储单元中的数据。
地址解码寄存器可以包括：数据存储单元，被配置为存储从锁存器接收的数据，其中，所述数据包括头数据、尾数据和有效载荷数据；控制逻辑，被配置为当头数据和尾数据满足预定条件时输出控制信号；以及输出寄存器，被配置为响应于来自控制逻辑的控制信号并行输出有效载荷数据。
主装置可以包括输出第一信号的引脚。
主装置的引脚和从装置的引脚使用单线彼此连接。
主装置可以包括信号生成器，以生成第一信号。
本发明概念的示例性实施例提供一种装置。所述装置包括：单引脚，被配置为接收第一信号，所述第一信号包括数据且具有周期脉冲；延迟电路，被配置为延迟第一信号，并且生成具有第一延迟的第二信号；缓冲器，被配置为延长第一信号，并且生成具有第二延迟的第三信号；以及处理电路，被配置为使用第三信号从第二信号读取数据。
第一延迟可以大于第二延迟。
第三信号可以是时钟信号，第二信号可以是数据信号。
可以在第一信号的上升沿或下降沿从第二信号读取数据。
数据可以根据第一信号的占空比改变。
当从第二信号读取数据时，装置以低功率模式操作。
装置可以不包括内部时钟源。
本发明概念的示例性实施例提供一种操作从装置的方法。所述方法包括：通过引脚接收包括数据且具有周期脉冲的第一信号；延迟电路延迟第一信号以生成具有第一延迟的第二信号；缓冲器延迟第一信号以生成具有第二延迟的第三信号；以及处理电路使用第三信号从第二信号读取数据，其中，在第三信号的上升沿或下降沿从第二信号读取数据。
数据的值可以对应于第一信号的占空比。
当第一信号的占空比小于0.5时，数据的值可以是0，当第一信号的占空比大于0.5时，数据的值可以是1。
附图说明
图1是示出根据本发明构思的示例性实施例的数据处理系统的框图。
图2是示出根据本发明构思的示例性实施例的图1的主装置生成SPEEDY信号的操作的时序图。
图3是示出根据本发明构思的示例性实施例的图1的从装置的数据读取操作的时序图。
图4是示出根据本发明构思的示例性实施例的图1的从装置的操作的流程图。
图5是示出根据本发明构思的示例性实施例的从装置的框图。
图6是更加详细地示出根据本发明构思的示例性实施例的图5所示的从装置的框图。
图7是示出根据本发明构思的示例性实施例的图6所示的从装置的操作的时序图。
图8是根据本发明构思的示例性实施例的图6所示的从装置的操作的流程图。
图9是示出根据本发明构思的示例性实施例的从装置的框图。
图10是示出根据本发明构思的示例性实施例的图9的从装置的操作的流程图。
图11是示出根据本发明构思的示例性实施例的数据处理系统的框图。
图12是示出根据本发明构思的示例性实施例的数据处理系统的框图。
图13是示出根据本发明构思的示例性实施例的生成具有周期下降沿的SPEEDY信号的时序图。
图14是示出根据本发明构思的示例性实施例的使用具有周期下降沿的SPEEDY信号读取数据的时序图。
图15是示出根据本发明构思的示例性实施例的数据处理系统的框图。
图16是示出根据本发明构思的示例性实施例的图15的数据处理系统的操作的时序图。
图17是示出根据本发明概念的示例性实施例的数据处理系统的框图。
图18是示出根据本发明构思的示例性实施例的图17的数据处理系统的操作的时序图。
图19是示出根据本发明构思的示例性实施例的数据处理系统的框图。
图20是示出根据本发明构思的示例性实施例的数据处理系统的框图。
具体实施方式
现将参照示出示例性实施例的附图在下面更加完整地描述本发明构思。然而，本发明构思可以以多种不同形式体现，并且不应被解释为限制于本文阐述的实施例。
图1是示出根据本发明构思的示例性实施例的数据处理系统100的框图。参照图1，数据处理系统100可以包括主装置110和从装置120，并且可以通过单线发送和接收SPEEDY信号。SPEEDY信号可以是通过串行协议发送的数字信号。
主装置110可以是能够控制从装置120的控制器电路或处理器。例如，可以使用但不限于基带调制解调器处理器芯片、能够执行调制解调器的功能和应用处理器(AP)的功能的芯片、AP或移动AP实现主装置110。
主装置110可以包括信号生成器111和第一引脚112。信号生成器111可以从外部时钟源113接收时钟信号，并且可以使用接收的时钟信号生成SPEEDY信号。信号生成器111可以通过第一引脚112将SPEEDY信号发送到从装置120。
根据本发明构思的示例性实施例，信号生成器111可以生成包括时钟信息和数据信息两者的SPEEDY信号。换句话说，SPEEDY信号可以包括时钟信息和数据信息两者。为了在SPEEDY信号中包括时钟信息，例如，信号生成器111可以持续保持SPEEDY信号的上升沿之间的间隔或SPEEDY信号的下降沿之间的间隔。换句话说，可以周期生成SPEEDY信号的下降沿或上升沿。以下，术语“下降沿之间的间隔”可以对应于术语“下降沿周期”或“周期下降沿”。术语“上升沿之间的间隔”可以对应于术语“上降沿周期”或“周期上降沿”。此外，为了将数据信息包括在SPEEDY信号中，信号生成器111可以调整SPEEDY信号的占空比以根据相应数据信息改变。
可以使用但不限于射频集成电路(RFIC)、连接芯片、指纹识别芯片、电力管理IC、电源模块、数字显示接口芯片、显示驱动器IC(DDIC)或触摸屏控制器实现从装置120。
从装置120可以包括第二引脚121、延迟电路122、缓冲器122a和处理电路123。从装置120可以通过第二引脚121接收SPEEDY信号，并且可以使用SPEEDY信号和延迟的SPEEDY(D_SPEEDY)信号读取包括在SPEEDY信号中的数据信息。
例如，第二引脚121可以从主装置110的第一引脚112接收SPEEDY信号。可以使用但不限于接触引脚或接触焊盘实现第一引脚112和第二引脚121。第一引脚112和第二引脚121可以构成单线，并且可以提供通过单线发送时钟信息和数据信息两者的单引脚接口或单总线接口。可以使用但不限于电传输线，例如能够使用印刷电路板(PCB)技术制造的微带线实现单线。
延迟电路122可以从第二引脚121接收SPEEDY信号。延迟电路122可以延迟SPEEDY信号，并且可以生成延迟的SPEEDY信号D_SPEEDY。例如，可以以延迟单元彼此串联连接的延迟链的形式实现延迟电路122。
处理电路123可以通过缓冲器122a从第二引脚121接收SPEEDY信号，并且可以从延迟电路122接收延迟的SPEEDY信号D_SPEEDY。缓冲器122a可以延迟SPEEDY信号。缓冲器122a可将SPEEDY信号延迟小于延迟电路122引入的延迟的量。根据本发明构思的示例性实施例，处理电路123可以通过使用SPEEDY信号作为时钟信号，并且使用延迟的SPEEDY信号D_SPEEDY作为数据信号，读取包括在SPEEDY信号中的数据信息。
例如，处理电路123可以在对应于SPEEDY信号的上升沿或下降沿的时间点对延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电平)进行采样，因此可以读取SPEEDY信号中包括的数据信息。例如，当SPEEDY信号的上升沿是周期的(或周期生成)时，处理电路123可以在SPEEDY信号的每个上升沿对延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电平)进行采样，因此可以读取SPEEDY信号中包括的数据信息。
如上所述，根据本发明构思的示例性实施例的数据处理系统100可以使用包括数据信息和时钟信息两者的SPEEDY信号执行接口操作。这可意味着数据处理系统100中的主装置110和从装置120中的每一个仅使用一个引脚用于数据信息和时钟信息的发送和接收。因此，可以减少用于实现数据处理系统100的引脚的数量。随着引脚数量减少，也可以减小用于实现集成电路的面积。
例如，根据集成电路间(I2C)接口技术，主装置和从装置中的每一个可以使用至少两个引脚，以发送和接收时钟信号和数据信号。换句话说，主装置和从装置中的每一个可以使用用于发送和接收时钟信号的引脚以及用于发送和接收数据信号的引脚。然而，根据本发明构思的示例性实施例的数据处理装置100中的主装置110和从装置120中的每一个可以仅包括用于发送和接收SPEEDY信号的一个引脚，从而与I2C接口技术相比，减小用于实现集成电路的面积。
此外，由于从装置120从主装置110接收时钟信息，因此从装置120可不包括诸如环形振荡器或电阻器-电容器(RC)振荡器的组件。在这种情况下，由于不必驱动用于生成内部时钟的组件，因此不会消耗用于生成内部时钟的电力，从而能够以较少电力驱动数据处理系统100。
图2是示出图1的主装置100生成SPEEDY信号的操作的时序图。为了描述方便，假设SPEEDY信号的上升沿(或低到高的转变)是周期的。然而，本发明构思可不限于此。例如，在SPEEDY信号中，下降沿(或高到低的转变)可以是周期的。在此，术语“具有周期上升沿的信号”可以意味着信号具有周期上升沿(或以周期方式发生的低到高的转变)。
参照图2，主装置110的信号生成器111可以基于时钟信号CLK生成具有周期上升沿的SPEEDY信号。换句话说，可以使用时钟信号CLK的上升沿将信号生成器111同步，并且可以持续保持SPEEDY信号的上升沿之间的间隔以具有周期T。由于周期生成SPEEDY信号的上升沿，因此SPEEDY信号可以在从装置120中用作时钟信号。
此外，主装置110的信号生成器111可以生成具有根据相应数据信息改变的占空比的SPEEDY信号。例如，当生成对应于数据“0”的SPEEDY信号时，信号生成器111可以调整SPEEDY信号的占空比，使得t1短于t2，换句话说，占空比(t1/T)小于0.5。另外，当生成对应于数据“1”的SPEEDY信号时，信号生成器111可以调整SPEEDY信号的占空比，使得t3长于t4，换句话说，占空比(t3/T)大于0.5。作为另一示例，信号生成器111可以调整SPEEDY信号的占空比，使得对应于数据“0”的SPEEDY信号的占空比(t1/T)大于对应于数据“1”的SPEEDY信号的占空比(t3/T)。
由于根据相应数据不同地调整SPEEDY信号的占空比，因此延迟的SPEEDY信号D_SPEEDY可以用作从装置120中的数据信号。
可以对SPEEDY信号的占空比做出不同的调整。例如，信号生成器111可以使用过采样主时钟信号CLK调整占空比。另外，信号生成器111可以包括延迟单元，可以使用延迟单元调整SPEEDY信号的占空比。
图3是示出根据本发明构思的示例性实施例的图1的从装置120的数据读取操作的时序图。为了描述方便，假设图2中生成的SPEEDY信号从主装置110发送到从装置120。
参照图3，可以通过延迟电路122将通过第二引脚121接收的SPEEDY信号延迟“td”。延迟的SPEEDY信号D_SPEEDY和SPEEDY信号可以被传送到处理电路123，并且处理电路123可以使用延迟的SPEEDY信号D_SPEEDY作为数据信号并且使用SPEEDY信号作为时钟信号读取数据。
下面，将更加完全地描述处理电路123的操作。处理电路123可以接收SPEEDY信号的上升沿作为时钟，并且可以在对应于SPEEDY信号的上升沿的时间点检查延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电平)。例如，在对应于SPEEDY信号的上升沿的时间点延迟的SPEEDY信号D_SPEEDY的电压电平是“L”(例如，低)的情况下，处理电路123可以将对应于SPEEDY信号的上升沿的数据确定为“0”。在对应于SPEEDY信号的上升沿的时间点延迟的SPEEDY信号D_SPEEDY的电压电平是“H”(例如，高)的情况下，处理电路123可以将对应于SPEEDY信号的上升沿的数据确定为“1”。处理电路123可以以上述方式读取从主装置110发送的数据信息。
当延迟电路122延迟SPEEDY信号并且生成延迟的SPEEDY信号D_SPEEDY时，可发生延迟时间变为短于或长于用户设置的延迟时间“td”的延迟误差。延迟电路122的延迟误差可根据工艺的缺陷、电压电平、温度等改变。
为了防止由于延迟误差导致的数据读取操作失败，根据本发明构思的示例性实施例的数据处理系统100可以基于预期的延迟误差范围调整SPEEDY信号的占空比。例如，由于延迟电路122的准确度降低(例如，预期大的延迟误差)，因此可以做出调整，使得对应于数据“0”的占空比(t1/T)(参照图2)和对应于数据“1”的占空比(t3/T)(参照图2)之间的差增加。
例如，在延迟电路122的延迟误差大的情况下，对应于数据“0”的占空比与对应于数据“1”的占空比可以被设置为0.1:0.9。另外，在延迟电路122的延迟误差小的情况下，对应于数据“0”的占空比与对应于数据“1”的占空比可以被设置为0.3:0.7。
上述描述是示例性的，因此，本发明构思可不限于此。例如，在图1中，时钟源113置于主装置110的外部。然而，本发明构思可以不限于此。例如，时钟源113可以安装在主装置110上。此外，在图1中，从装置120不从外部装置接收时钟信号，并且不包括时钟生成组件。然而，从装置120可以被实现为从外部装置接收时钟信号，或者其中包括用于生成时钟的电路。在此情况下，从装置120可使用从主装置110发送的SPEEDY信号的时钟信息以高速锁存数据，并且可以使用来自外部装置的时钟信号作为用于休眠模式的低速时钟。
图4是示出根据本发明构思的示例性实施例的图1的从装置120的操作的流程图。
在步骤S110，从装置120可通过第二焊盘121接收SPEEDY信号。SPEEDY信号在图4中被示出为SPI。SPEEDY信号可以分别提供给延迟电路122和处理电路123。
在步骤S120，延迟电路122可以将SPEEDY信号延迟，以生成延迟的SPEEDY信号D_SPEEDY。延迟电路122可以将SPEEDY信号延迟例如“td”，“td”可以具有对应于SPEEDY信号的占空比50％(或0.5)的延迟时间。
在步骤S130，处理电路123可以在对应于SPEEDY信号的上升沿或下降沿的每个时间点读取延迟的SPEEDY信号D_SPEEDY的数据信息。例如，处理电路123可以通过第二焊盘121接收SPEEDY信号，并且可以从延迟电路122接收延迟的SPEEDY信号D_SPEEDY。处理电路123可以使用SPEEDY信号的每个上升沿(或每个下降沿)作为时钟信号，并且使用延迟的SPEEDY信号D_SPEEDY作为数据信号。处理电路123可以在对应于SPEEDY信号的每个上升沿(或每个下降沿)的时间点读取延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电平)。
以这种方式，从装置120可以通过一个引脚接收SPEEDY信号，并且读取包括在SPEEDY信号中的数据信息，而不从外部装置单独接收时钟信号。
图5是示出根据本发明构思的示例性实施例的从装置220的框图。图5所示的从装置220可与图1所示的从装置120相似。因此，将使用相似标号描述相似组件。此外，为了描述方便，将描述从装置120和220之间的差异。参照图5，从装置220可以包括第二引脚221、延迟电路222、触发器223和地址解码寄存器224。从装置220还可以包括图1的缓冲器122a。
如图5所示，从装置220可以通过引脚221接收SPEEDY信号，并且可以输出包括在SPEEDY信号中的数据信息作为多个通用输入/输出(GPIO)值。换句话说，从装置220可以通过一个引脚221串行接收数据，并且可以对串行接收的数据进行解码，并且并行输出多个GPIO值GPIO_1至GPIO_n。
通常，对于主装置和从装置通过GPIO接口交换数据，从装置可以具有对应于GPIO接口的多个物理GPIO引脚。例如，如果在从装置接收到8比特并行数据，则从装置将具有8个物理GPIO引脚。然而，根据本发明构思的示例性实施例的从装置220可以包括用于与主装置数据交换的一个物理引脚，因此与支持一般GPIO功能的从装置相比，可以以小面积实现从装置220。将参照图6至图10描述支持图5的GPIO功能的本发明构思的示例性实施例。
图6是示出根据本发明构思的示例性实施例的图5所示的从装置220的框图，图7是示出根据本发明构思的示例性实施例的图6所示的从装置220的操作的时序图。
参照图6，从装置220可以包括第二引脚221、延迟电路222、触发器223和地址解码寄存器224。地址解码寄存器224可以包括数据存储单元225、输出单元226和控制逻辑227。
从装置220可以通过第二引脚221接收从主装置发送的SPEEDY信号。如图7所示，可以按周期生成SPEEDY信号的上升沿，SPEEDY信号的占空比可以根据数据改变。
SPEEDY信号可以分别提供给延迟电路222和触发器223，并且延迟电路222可以将SPEEDY信号延迟“td”，并且可以生成如图7所示的延迟的SPEEDY信号D_SPEEDY。延迟电路222可以将延迟的SPEEDY信号D_SPEEDY提供给触发器223。
触发器223可以接收SPEEDY信号和延迟的SPEEDY信号D_SPEEDY。触发器223可以在SPEEDY信号的每个上升时间点锁存延迟的SPEEDY信号D_SPEEDY。换句话说，如图7所示，当在SPEEDY信号的每个上升时间点，延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电平)是“L”时，触发器223可以锁存数据“0”。另外，当在SPEEDY信号的每个上升时间点，延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电平)是“H”时，触发器223可以锁存数据“1”。触发器223锁存的数据可以按顺序被传送到数据存储单元225。
数据存储单元225可以从触发器223接收数据，并且可从SPEEDY信号接收时钟(例如，周期上升沿或周期下降沿)。如图6所示，可以但不限于以多个触发器225_1至225_n串联连接的移位寄存器的形式实现数据存储单元225。在以移位寄存器的形式实现数据存储单元225的情况下，数据存储单元225可以按顺序移位，并且存储从触发器223接收的数据。例如，如图7所示，数据存储单元225的触发器225_1至225_n可以临时存储数据“00101101”。
输出单元226可以连接到数据存储单元225，并且可以并行输出存储在数据存储单元225中的数据。可以如图6所示使用但不限于并联连接的多个触发器226_1至226_n实现输出单元226。在使用多个触发器226_1至226_n实现输出单元226的情况下，触发器226_1至226_n的输入端子可以分别连接到数据存储单元225的触发器225_1至225_n的输出端子。触发器226_1至226_n中的每一个可以从控制逻辑227接收时钟信号。
控制逻辑227可以控制数据存储单元225和输出单元226，存储在数据存储单元225的数据可以在控制逻辑227的控制下通过输出单元226同时输出。控制单元227可以被设计为使用如图6所示的AND电路控制数据存储单元225和输出单元226。在这种情况下，控制逻辑227可以对SPEEDY信号的时钟(例如，上升沿或下降沿)计数，以控制输出单元226的输出操作。
例如，如图6所示，控制逻辑227的输出信号和SPEEDY信号可以被提供作为AND门的输入，并且AND门的输出可以作为时钟被提供到输出单元226的触发器226_1至226_n。控制逻辑227可以对SPEEDY信号的时钟(例如，上升沿或下降沿)计数，并且当计数结果与预定值相同时，可以将低到高转变的信号输出到AND门。控制逻辑227可以包括用于计数的计数器，并且可以从单独的装置接收预定值。
在对SPEEDY信号的第8上升沿进行计数的时间点，如图7所示，提供到AND门的控制逻辑227的输出信号可以具有低到高的转变。在这种情况下，由于两个高电平信号被施加到AND门的输入端子，AND门可以将高电平信号输出到输出单元226的触发器226_1至226_n的时钟端子。因此，输出单元226的触发器226_1至226_n可以同时输出数据存储单元225中存储的数据作为GPIO值。如图7所示，输出单元226的触发器226_1至226_n可以输出触发器225_1至225_n中存储的数据作为第一GPIO值GPIO_1至第八GPIO值GPIO_8。
如上所述，根据本发明构思的示例性实施例的从装置220可以通过一个物理引脚接收包括数据信息和时钟信息的信号，并且可以并行输出接收的信号作为多个GPIO值。因此，与支持一般GPIO功能的从装置相比，根据本发明构思的示例性实施例的从装置220可以以小面积实现。
图8是根据本发明构思的示例性实施例的图6所示的从装置220的操作的流程图。
在步骤S210，从装置220可以通过第二引脚221接收SPEEDY信号，并且SPEEDY信号可以被提供到延迟电路222和触发器223。
在步骤S220，延迟电路222可以将SPEEDY信号延迟预定时间，并且可以将延迟的SPEEDY信号D_SPEEDY提供到触发器223。
在步骤S230，触发器223可以使用SPEEDY信号作为时钟信号并且使用延迟的SPEEDY信号D_SPEEDY作为数据信号从延迟的SPEEDY信号D_SPEEDY读取数据。
在步骤S240，触发器223读取的数据可以被发送到数据存储单元225，并且数据存储单元225可以临时存储读取的数据。例如，数据存储单元225可以在如图6所示的移位寄存器中存储读取的数据。在这种情况下，数据存储单元225可以响应于SPEEDY信号的时钟按顺序存储输入的数据，使得数据按顺序移位到触发器225_1至225_n。
在步骤S250，控制逻辑227可以确定SPEEDY信号的时钟的计数结果与预定值是否相同。如图6和图7所示，控制逻辑227可以对SPEEDY信号的上升沿计数，并且可以确定计数的上升沿的数量是否达到预定值。
如果计数的上升沿的数量不与预定值相同，则控制逻辑227可以不输出存储在数据存储单元225的数据。在这种情况下，在SPEEDY信号的下一上升沿(S260)，触发器223可以再次执行操作S230、S240和S250。
如果计数的上升沿的数量与预定值相同，则控制逻辑227可以控制数据存储单元225和输出单元226，使得并行输出存储在数据存储单元225的数据作为多个GPIO值(S270)。
因此，可以并行输出包括在SPEEDY信号中的数据作为多个GPIO值。
图9是示出根据本发明构思的示例性实施例的从装置的框图。除了控制逻辑的配置和操作之外，图9所示的从装置320与图6所示的从装置220相似，因此，下面将描述图6和图9中的从装置之间的差异。因此，将使用相似标号描述相似组件，并且可以省略对与图6中的组件相同或相似的组件的描述。
参照图9，包括在SPEEDY信号中的数据可以包括头数据和尾数据以及分配给多个GPIO GPIO_1至GPIO_n的数据。控制逻辑(327_1,327_2)可以基于头条件和尾条件执行控制，使得存储在数据存储单元325的数据可以通过输出单元326的触发器226_1至226_n并行输出。
例如，包括在SPEEDY信号中的数据可以包括头条件和尾条件以及对应于图9所示的多个GPIO的数据。第一控制电路327_1和第二控制电路327_2的输出可以连接到AND门的输入，并且当头条件和尾条件分别被满足时，可以从低转变到高。此外，AND门的输出可以共同连接到输出单元326的触发器326_1至326_n的时钟端子。
鉴于上面的描述，当包括在SPEEDY信号中的头条件和尾条件中的相应一个被满足时，提供到AND门的第一控制电路327_1和第二控制电路327_2的输出中的每一个可以从低转变为高。当包括在SPEEDY信号中的头条件和尾条件两者都被满足时，AND门可以将高电平信号提供给输出单元326的触发器326_1至326_n的时钟端子中的每一个。在这种情况下，存储在数据存储单元325的数据可以通过输出单元326的触发器326_1至326_n被并行输出。
如上所述，由于输出存储在数据存储单元325的数据的时间点可以根据头条件和尾条件调整，因此可以减少从装置320的小故障的出现。
尽管图9示出控制逻辑被划分为第一控制电路327_1和第二控制电路327_2，但是本发明构思可不限于此。例如，第一控制电路327_1和第二控制电路327_2可以物理上集成到一个电路中。此外，尽管图6的控制逻辑227和图9的控制逻辑(327_1,327_2)中的每一个连接到AND门，但是图6的控制逻辑227和图9的控制逻辑(327_1,327_2)中的每一个可以连接到不同于AND门的逻辑门。此外，图6的控制逻辑227和图9的控制逻辑(327_1,327_2)中的每一个可以被实现为执行逻辑门的操作。
图9示出SPEEDY信号包括头条件和尾条件以及数据。然而，根据本发明构思的示例性实施例的SPEEDY信号可以包括与从装置相关的附加信息。例如，在从装置支持误差检测功能或误差校正功能的情况下，SPEEDY信号可以包括奇偶校验信息以及数据。
图10是根据本发明构思的示例性实施例的图9的从装置320的操作的流程图。
在步骤S310，触发器223(参照图6)可以使用SPEEDY信号作为时钟信号并且使用延迟的SPEEDY信号D_SPEEDY作为数据信号从延迟的SPEEDY信号D_SPEEDY读取数据。
在步骤S320，通过触发器223读取的数据可以被发送到数据存储单元325，并且数据存储单元325可以临时存储输入的数据。
在步骤S330，第一控制电路327_1可以检查SPEEDY信号的头条件是否被满足，并且第二控制电路327_2可以检查SPEEDY信号的尾条件是否被满足。
如果不满足头条件和尾条件，则第一控制电路327_1和第二控制电路327_2可以延迟输出存储在数据存储单元325的数据(S340)。在这种情况下，在SPEEDY信号的下一上升沿，可以再次执行操作S310、S320和S330。
如果头条件和尾条件两者都被满足，则第一控制电路327_1和第二控制电路327_2可以控制输出单元326，使得并行输出存储在数据存储单元325的数据作为多个GPIO(S350)。
这样，根据本发明构思的示例性实施例的从装置可以通过使用头条件和尾条件代替对SPEEDY信号的上升沿的数量计数调整并行输出数据的时间点。
图11是示出根据本发明构思的示例性实施例的数据处理系统400的框图。图11所示的数据处理系统400可以与图1所示的数据处理系统100相似。因此，将使用相似标号描述相似组件。下面，将主要描述数据处理系统100和400之间的差异。
参照图11，从装置410和主装置420可以以使用SPEEDY信号的SPEEDY接口技术交换数据。不同于图1，图11的从装置410可以是处理器，例如，主装置420可以是DDIC。
在图11中，可以使用但不限于基带调制解调器处理器芯片、能够执行调制解调器的功能和AP的功能的芯片、AP或移动AP实现从装置410。可以使用但不限于RFIC、连接芯片、指纹识别芯片、电力管理IC、电源模块、数字显示接口芯片、DDIC或触摸屏控制器实现主装置420。从装置410可以包括处理电路413、延迟电路412和第一引脚411。主装置420可以包括信号生成器422和第二引脚421。主装置420可以连接到时钟源423。
如图11所示，当AP进入用于省电的休眠模式时，例如，AP可以作为SPEEDY接口的从装置操作，DDIC可以作为SPEEDY接口的主装置操作。
通常，当AP进入休眠模式时，可以从外部装置接收32KHz休眠时钟信号，或者可以从内部生成休眠时钟信号。例如，在需要唤醒的情况下，DDIC可以发送低速的数据包，以向AP传送中断信号。AP可以通过使用32KHz休眠时钟信号对数据包进行解码，并且可以响应于中断信号执行唤醒操作。鉴于以上描述，AP可以继续以低速与DDIC通信，以应对睡眠模式下的唤醒操作。在这种情况下，可以保持低速休眠时钟信号的开启状态。
相反，作为从装置410，AP可以在休眠模式下从SPEEDY信号接收时钟信息和数据信息两者。此外，从装置410可以使用包括在SPEEDY信号中的时钟信息和数据信息生成请求唤醒操作的中断信号。由于包括在SPEEDY信号中的时钟信息频率高于休眠时钟信号，因此与之前段落中描述的一般AP相比，可以更快地将从装置410从休眠模式切换到唤醒状态。此外，由于从装置410不必检查通过使用休眠模式下的休眠时钟信号是否接收到数据，因此从装置410可以保持其时钟信号都关闭，因此，与一般AP相比，可以减少图11所示的AP的功耗。
图12是示出根据本发明构思的示例性实施例的数据处理系统500的框图。图12所示的数据处理系统500可以与图1和图11所示的数据处理系统100和400相似，因此，将使用相似标号描述相似组件，并且下面将描述它们之间的差异。
参照图12，数据处理系统500可以包括主装置510和从装置520，主装置510和从装置520中的每一个包括信号生成器、延迟电路和处理电路。例如，主装置150可以包括用于生成SPEEDY信号的信号生成器515以及用于接收和处理SPEEDY信号的延迟电路513和处理电路514，从装置520可以包括用于生成SPEEDY信号的信号生成器522以及用于接收和处理SPEEDY信号的延迟电路524和处理电路525。因此，数据处理系统500可以通过SPEEDY接口提供双向通信。为了使用单线提供双向SPEEDY接口，主装置510和从装置520还可以分别包括切换电路512和切换电路523。主装置510可以连接到时钟源516，从装置520可以连接到时钟源526。
例如，在主装置510生成SPEEDY信号并将其传送到从装置520的情况下，主装置510的切换电路512可以在信号生成器515和第一引脚511之间提供通信路径，并且从装置520的切换电路523可以在第二引脚521和延迟电路524之间提供通信路径。在从装置520生成SPEEDY信号并将其传送到主装置510的情况下，从装置520的切换电路523可以在信号生成器522和第二引脚521之间提供通信路径，并且主装置510的切换电路512可以在第一引脚511和延迟电路513之间提供通信路径。
鉴于上述切换操作和SPEEDY信号发送和接收方法，数据处理系统500可以使用单线提供双向SPEEDY接口。
图13是示出根据本发明构思的示例性实施例的生成具有周期下降沿的SPEEDY信号的时序图。图14是示出根据本发明构思的示例性实施例的使用具有周期下降沿的SPEEDY信号读取数据的时序图。可以通过图1所示的数据处理系统100完成参照图13和图14描述的操作。参照图13和图14描述的操作可与参照图2和图3描述的操作相似，因此下面可描述其间的差异。
参照图1和图13，主装置110的信号生成器111可以生成下降沿与下一下降沿之间的间隔恒定的SPEEDY信号。由于周期生成下降沿，因此从装置120可以使用SPEEDY信号作为时钟信号。
为了将数据信息包括在SPEEDY信号中，主装置110的信号生成器111可以基于相应数据调整SPEEDY信号的占空比。在这种情况下，不同于图2的SPEEDY信号，图13的SPEEDY信号可以改变，使得对应于数据“0”的SPEEDY信号的占空比(t2/T)大于对应于数据“1”的SPEEDY信号的占空比(t4/T)。例如，对应于数据“0”的SPEEDY信号的占空比(t2/T)可以大于0.5，对应于数据“1”的SPEEDY信号的占空比(t4/T)可以小于0.5。
参照图1和图14，从装置120的延迟电路122可以将SPEEDY信号延迟“td”，并且可以生成延迟的SPEEDY信号D_SPEEDY。从装置120的处理电路123可以从第二引脚121接收SPEEDY信号，并且可以从延迟电路122接收延迟的SPEEDY信号D_SPEEDY。处理电路123可以使用SPEEDY信号作为时钟信号并且使用延迟的SPEEDY信号D_SPEEDY作为数据信号读取数据信息。
在这种情况下，不同于图3，当延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电路)是“H”时，处理电路123可以将与其相应的数据读取为“0”；当延迟的SPEEDY信号D_SPEEDY的电压电平(或逻辑电路)是“L”时，处理电路123可以将与其相应的数据读取为“1”。
如参照图13和图14所述，根据本发明构思的示例性实施例的数据处理系统可以使用下降沿将时钟信号传送到从装置。
图15是示出根据本发明构思的示例性实施例的数据处理系统600的框图，图16是根据本发明构思的示例性实施例的图15的数据处理系统600的操作的时序图。图15所示的数据处理系统600可与图1所示的数据处理系统100相似。因此，将使用相似标号描述相似组件，并且可以省略重复或反复的描述。为了方便描述，假设具有周期上升沿的SPEEDY信号被传送到参照图1和图2描述的从装置。
不同于从装置120(参见图1)，图15所示的从装置620还可以包括第二引脚621和延迟电路623之间的反相电路622。从装置620的延迟电路623可以接收并延迟反相的SPEEDY信号I_SPEEDY，并且可以生成延迟的I_SPEEDY信号DI_SPEEDY。处理电路624可以接收I_SPEEDY信号和DI_SPEEDY信号，并且可以使用I_SPEEDY信号作为时钟信号并且使用DI_SPEEDY信号作为数据信号执行读取操作。
例如，参照图16，反相电路622可将SPEEDY信号反相，以生成I_SPEEDY信号。在这种情况下，通过反相电路622可能会发生延迟“ti”。此外，不同于上升沿是周期的SPEEDY信号，反相可以允许I_SPEEDY信号的下降沿是周期的。延迟电路623可以将I_SPEEDY信号延迟“td”，并且可以生成DI_SPEEDY信号。
处理电路624可以通过使用I_SPEEDY信号的下降沿作为时钟信号并且使用DI_SPEEDY信号的占空比作为数据信号读取包括在SPEEDY信号中的数据。当在I_SPEEDY信号的下降沿DI_SPEEDY信号是“H”时，处理电路624可以将与其相应的数据读取为“0”。当在I_SPEEDY信号的下降沿DI_SPEEDY信号是“L”时，处理电路624可以将与其相应的数据读取为“1”。
这样，根据本发明构思的示例性实施例的数据处理系统可以通过使用反相电路622将SPEEDY信号的上升沿转换成下降沿，并且可使用下降沿作为时钟信号读取包括在SPEEDY信号中的数据信息。
尽管在图15和图16中本发明构思的示例性实施例被示例为生成具有周期上升沿的SPEEDY信号的主装置和将SPEEDY信号反相并且使用反相的SPEEDY信号的下降沿作为时钟信号的从装置，但是本发明构思不限于此。例如，主装置可以生成具有周期下降沿的SPEEDY信号，并且从装置可以将SPEEDY信号反相并且可以使用反相的SPEEDY信号的上升沿作为时钟信号。
在图15和图16中，本发明构思的示例性实施例被示例为具有一个反相器的反相电路622。然而，本发明构思不限于此。例如，可以使用诸如反相器链等的各种电路实现反相电路622。
图17是示出根据本发明构思的示例性实施例的数据处理系统700的框图，图18是根据本发明构思的示例性实施例的图17的数据处理系统700的操作的时序图。图17所示的数据处理系统700可以与图15所示的数据处理系统600相似。因此，将使用相似标号描述相似组件，并且可以省略重复或反复的描述。为了方便描述，假设具有周期上升沿的SPEEDY信号被传送到参照图1和图2描述的从装置。
与图15所示的从装置620不同，图17所示的从装置720可以被实现为使得延迟电路723包括反相电路722。在这种情况下，延迟电路723可以接收SPEEDY信号，可以延迟SPEEDY信号，并且可以将延迟的SPEEDY信号反相。换句话说，延迟电路723可以接收SPEEDY信号，并且可以输出DI_SPEEDY信号。如图17所示，处理电路724可以使用SPEEDY信号作为时钟信号并且使用DI_SPEEDY信号作为数据信号执行读取操作。
例如，参照图18，延迟电路723可以从第二引脚721接收SPEEDY信号，可以将其反相，并且可以将反相的SPEEDY信号延迟“td”。因此，延迟电路723可以生成DI_SPEEDY信号。
处理电路724可以通过使用SPEEDY信号的上升沿作为时钟信号并且使用DI_SPEEDY信号的占空比作为数据信号读取包括在SPEEDY信号中的数据。当在SPEEDY信号的上升沿DI_SPEEDY信号是“H”时，处理电路724可以将与其相应的数据读取为“0”。当在SPEEDY信号的上升沿DI_SPEEDY信号是“L”时，处理电路724可以将与其相应的数据读取为“1”。
这样，根据本发明构思的示例性实施例的数据处理系统可以通过使用SPEEDY信号作为时钟信号并且使用DI_SPEEDY信号作为数据信号读取包括在SPEEDY信号中的数据信息。
尽管在图17和图18中本发明构思的示例性实施例被示例为生成具有周期上升沿的SPEEDY信号的主装置和使用SPEEDY信号的上升沿作为时钟信号并且使用DI_SPEEDY信号作为数据信号的从装置，但是本发明构思不限于此。例如，主装置可以生成具有周期下降沿的SPEEDY信号，并且从装置可以使用SPEEDY信号的下降沿作为时钟信号。
图19是示出根据本发明构思的示例性实施例的数据处理系统的示图。在图19中，本发明构思的示例性实施例被示例为应用到电力管理集成电路(PMIC)中的数据处理系统。
参照图19，数据处理系统1800可以包括片上系统(SoC)810和PMIC 820。PMIC 820可以提供SoC 810使用的电压。例如，PMIC 820可以包括第二引脚821、延迟电路822、处理电路823、电源824和开关电路825。延迟电路822和处理电路823可以用于读取SPEEDY信号，并且向开关电路825传送关于SoC 810使用的电压的信息。可以通过信号生成器811生成SPEEDY信号。开关电路825可以基于接收的电压信息调整来自电源824的电压，并且可以将调整的电压V提供到SoC 810。
通常，可以在SoC和PMIC之间交换数据和时钟信号，以向PMIC发送关于SoC使用的电压的信息。例如，在对于I2C接口在SoC和PMIC之间执行接口操作的情况下，SoC和PMIC中的每一个可以具有至少两个引脚。
然而，根据本发明构思的示例性实施例的SoC 810可以通过SPEEDY接口技术向PMIC 820发送数据和时钟信号。因此，SoC 810和PMIC 820中的每一个可以仅包括一个引脚。因此，减少了用于实现SoC 810和PMIC 820的面积。
图20是示出根据本发明构思的示例性实施例的数据处理系统1000的框图。
参照图1和图20，主装置1100可以是能够分别控制从装置1200至1900的处理器。主装置1100和从装置1200至1900中的每一个可以通过独立的单线连接。可以使用但不限于基带调制解调器处理器芯片、能够执行调制解调器的功能和AP的功能的芯片、AP或移动AP实现主装置110。用于生成时钟TCLK的时钟源1110也可以包括在数据处理系统1000中。
从装置1200至1900可以包括但不限于RFIC 1200、PMIC 1300、电源模块1400、辅助RFIC 1500、传感器1600、指纹识别芯片1700、触摸屏控制器1800和DDIC或数字显示接口芯片1900。RFIC 1200可以包括至少一个连接芯片。例如，连接芯片可以是但不限于用于移动通信(蜂窝)的芯片、用于无线局域网络(WLAN)通信的芯片、用于蓝牙(BT)通信的芯片、用于全球导航卫星系统(GNSS)通信的芯片、用于处理频率调制(FM)音频/视频的芯片和/或用于近场通信(NFC)的芯片。
可以使用SPEEDY信号在主装置1100和从装置1200至1900中的每一个之间执行接口操作，从而减少用于实现主装置1100和从装置1200至1900中的每一个的引脚的数量。因此，减少用于实现主装置1100和从装置1200至1900中的每一个的面积。根据本发明构思的示例性实施例，数据处理系统可以使用一个引脚发送数据，从而减少芯片的价格并减少功耗。
尽管已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域的普通技术人员将理解，在不脱离所附权利要求限定的本发明构思的精神和范围的情况下可以对其做出各种改变和修改。

Claims (21)

1.一种数据处理系统，包括：
主装置，被配置为生成具有周期脉冲的第一信号，其中，第一信号包括数据；以及
从装置，包括引脚、延迟电路、缓冲器、地址解码寄存器和处理电路，其中，从装置在引脚接收第一信号，使用延迟电路延迟第一信号以生成具有第一延迟的第二信号，使用缓冲器延迟第一信号以生成具有第二延迟的第三信号，并且在处理电路使用第三信号从第二信号读取数据，
其中，地址解码寄存器被配置为从处理电路串行接收数据，
其中，地址解码寄存器包括：数据存储单元，被配置为存储从处理电路接收的数据；控制逻辑，被配置为对第三信号的周期数计数，并且当达到预定周期数时输出控制信号；以及输出寄存器，被配置为响应于来自控制逻辑的控制信号并行输出存储在数据存储单元中的数据，或者
地址解码寄存器包括：数据存储单元，被配置为存储从处理电路接收的数据，其中，所述数据包括头数据、尾数据和有效载荷数据；控制逻辑，被配置为当头数据和尾数据满足预定条件时输出控制信号；以及输出寄存器，被配置为响应于从控制逻辑输出的控制信号并行输出有效载荷数据。
2.如权利要求1所述的数据处理系统，其中，第一延迟大于第二延迟。
3.如权利要求1所述的数据处理系统，其中，在第三信号的上升沿从第二信号读取数据。
4.如权利要求1所述的数据处理系统，其中，在第三信号的下降沿从第二信号读取数据。
5.如权利要求1所述的数据处理系统，其中，数据的值基于第一信号的占空比。
6.如权利要求5所述的数据处理系统，其中，当第一信号的占空比小于0.5时，数据的值是0，当第一信号的占空比大于0.5时，数据的值是1。
7.如权利要求5所述的数据处理系统，其中，当第一信号的占空比小于0.5时，数据的值是1，当第一信号的占空比大于0.5时，数据的值是0。
8.如权利要求1所述的数据处理系统，其中，处理电路包括触发器，其中，地址解码寄存器被配置为从触发器串行接收数据。
9.如权利要求1所述的数据处理系统，其中，主装置包括输出第一信号的引脚。
10.如权利要求1所述的数据处理系统，其中，主装置的引脚和从装置的引脚使用单线彼此连接。
11.如权利要求1所述的数据处理系统，其中，主装置包括信号生成器，以生成第一信号。
12.一种用于数据处理的装置，包括：
单引脚，被配置为接收第一信号，所述第一信号包括数据且具有周期脉冲；
延迟电路，被配置为延迟第一信号，并且生成具有第一延迟的第二信号；
缓冲器，被配置为延迟第一信号，并且生成具有第二延迟的第三信号；
处理电路，被配置为使用第三信号从第二信号读取数据；以及
地址解码寄存器，被配置为从处理电路串行接收数据，
其中，地址解码寄存器包括：数据存储单元，被配置为存储从处理电路接收的数据；控制逻辑，被配置为对第三信号的周期数计数，并且当达到预定周期数时输出控制信号；以及输出寄存器，被配置为响应于来自控制逻辑的控制信号并行输出存储在数据存储单元中的数据，或者
地址解码寄存器包括：数据存储单元，被配置为存储从处理电路接收的数据，其中，所述数据包括头数据、尾数据和有效载荷数据；控制逻辑，被配置为当头数据和尾数据满足预定条件时输出控制信号；以及输出寄存器，被配置为响应于从控制逻辑输出的控制信号并行输出有效载荷数据。
13.如权利要求12所述的装置，其中，第一延迟长于第二延迟。
14.如权利要求12所述的装置，其中，第三信号是时钟信号，第二信号是数据信号。
15.如权利要求12所述的装置，其中，在第一信号的上升沿或下降沿从第二信号读取数据。
16.如权利要求12所述的装置，其中，数据根据第一信号的占空比改变。
17.如权利要求12所述的装置，其中，当从第二信号读取数据时，装置以低功率模式操作。
18.如权利要求12所述的装置，其中，装置不包括内部时钟源。
19.一种操作从装置的方法，包括：
通过引脚接收包括数据且具有周期脉冲的第一信号；
利用延迟电路延迟第一信号以生成具有第一延迟的第二信号；
利用缓冲器延迟第一信号以生成具有第二延迟的第三信号；
利用处理电路使用第三信号从第二信号读取数据，其中，在第三信号的上升沿或下降沿从第二信号读取数据；以及
利用地址解码寄存器从处理电路串行接收数据，
其中，地址解码寄存器包括：数据存储单元，被配置为存储从处理电路接收的数据；控制逻辑，被配置为对第三信号的周期数计数，并且当达到预定周期数时输出控制信号；以及输出寄存器，被配置为响应于来自控制逻辑的控制信号并行输出存储在数据存储单元中的数据，或者
地址解码寄存器包括：数据存储单元，被配置为存储从处理电路接收的数据，其中，所述数据包括头数据、尾数据和有效载荷数据；控制逻辑，被配置为当头数据和尾数据满足预定条件时输出控制信号；以及输出寄存器，被配置为响应于从控制逻辑输出的控制信号并行输出有效载荷数据。
20.如权利要求19所述的方法，其中，数据的值对应于第一信号的占空比。
21.如权利要求20所述的方法，其中，当第一信号的占空比小于0.5时，数据的值是0，当第一信号的占空比大于0.5时，数据的值是1。
CN201610716336.7A 2015-08-24 2016-08-24 包括单线接口的装置和具有该装置的数据处理系统 Active CN106487372B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020150118994A KR102328014B1 (ko) 2015-08-24 2015-08-24 싱글 와이어 인터페이스를 포함하는 장치와 이를 포함하는 데이터 처리 시스템
KR10-2015-0118994 2015-08-24
US15/190,629 US10133692B2 (en) 2015-08-24 2016-06-23 Device including a single wire interface and a data processing system having the same
US15/190,629 2016-06-23

Publications (2)

Publication Number Publication Date
CN106487372A CN106487372A (zh) 2017-03-08
CN106487372B true CN106487372B (zh) 2021-10-08

Family

ID=58095619

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610716336.7A Active CN106487372B (zh) 2015-08-24 2016-08-24 包括单线接口的装置和具有该装置的数据处理系统

Country Status (4)

Country Link
US (1) US10133692B2 (zh)
KR (1) KR102328014B1 (zh)
CN (1) CN106487372B (zh)
TW (1) TWI720005B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10212658B2 (en) * 2016-09-30 2019-02-19 Kinetic Technologies Systems and methods for managing communication between devices
KR102585215B1 (ko) 2016-12-22 2023-10-05 삼성전자주식회사 타 장치와 단일 와이어를 통해 연결되는 장치 및 이를 포함하는 시스템의 동작 방법
US10757484B2 (en) 2017-01-05 2020-08-25 Kinetic Technologies Systems and methods for pulse-based communication
KR20180106495A (ko) * 2017-03-20 2018-10-01 에스케이하이닉스 주식회사 반도체장치
US10855527B2 (en) * 2018-04-03 2020-12-01 Infineon Technologies Ag Bidirectional communication using edge timing in a signal
US10693458B2 (en) * 2018-07-16 2020-06-23 Super Micro Computer, Inc. Switch circuit and method of operating the same
CN109101448B (zh) * 2018-09-29 2024-01-26 上海艾为电子技术股份有限公司 地址扩展电路和具有该电路的i2c通信接口芯片
CN113906402B (zh) * 2019-05-31 2023-10-27 ams国际有限公司 集成电路间（i2c）装置
US10887074B1 (en) * 2019-08-02 2021-01-05 Infineon Technologies Ag Full duplex communication using edge timing in a signal
US10958412B1 (en) 2020-01-22 2021-03-23 Infineon Technologies Ag Communication using edge timing in a signal
KR102335001B1 (ko) 2020-02-04 2021-12-06 주식회사 리딩유아이 싱글-와이어 통신 시스템 및 이의 제어 방법
KR102414408B1 (ko) * 2020-09-07 2022-06-30 (주)파인디어칩 이종의 직렬통신 프로토콜을 위한 제어 집적회로 및 이를 포함하는 시스템 제어 장치
US11601254B2 (en) * 2020-09-18 2023-03-07 Sony Semiconductor Solutions Corporation Communication apparatus, communications system, and communication method
KR102599375B1 (ko) 2021-06-22 2023-11-08 주식회사 리딩유아이 싱글-와이어 통신 시스템 및 이의 제어 방법
CN113640656B (zh) * 2021-07-30 2024-04-09 深圳速跃芯仪科技有限公司 基于延时的数字测试码型生成方法
TWI771233B (zh) * 2021-11-24 2022-07-11 佳必琪國際股份有限公司 電路元件保護裝置及其方法
US20230253960A1 (en) * 2022-02-08 2023-08-10 Psemi Corporation PIN Determination for Single-Conductor Interface
CN115269491B (zh) * 2022-07-18 2024-03-22 北京中科银河芯科技有限公司 一种单线通信装置以及单线通信方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292015B1 (en) * 1998-05-26 2001-09-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device including logic gate that attains reduction of power consumption and high-speed operation
CN1820445A (zh) * 2004-06-30 2006-08-16 株式会社理光 串行通信设备及其方法、和使用串行通信设备的通信系统
CN104111902A (zh) * 2013-04-19 2014-10-22 联芯科技有限公司 基于双倍速率同步动态随机存储器接口的通信系统及方法
CN104317766A (zh) * 2008-10-29 2015-01-28 晶像股份有限公司 用于改进串行端口存储器通信等待时间和可靠性的方法和系统

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4001955B2 (ja) 1996-06-18 2007-10-31 ソニー株式会社 ディジタル信号の伝送方法
US6178161B1 (en) 1997-10-31 2001-01-23 Nortel Networks Corporation Communications methods and apparatus
JP2003157230A (ja) 2001-11-20 2003-05-30 Land Computer:Kk マルチドロップ方式で構成されたクロック信号・データ分離型シリアルデータ通信方式におけるクロック信号・データタイムスキューの低減方法とクロック信号伝送線の単線化
WO2003096036A1 (en) 2002-05-08 2003-11-20 Semtech Corporation Single-wire communication bus for miniature low-power systems
US7406100B2 (en) 2003-05-21 2008-07-29 Atmel Corporation Bi-directional single wire interface
US7315585B2 (en) * 2004-02-11 2008-01-01 Micrel, Inc. Clock-less serial data interface using a single pin
US20050259609A1 (en) 2004-05-20 2005-11-24 Hansquine David W Single wire bus interface
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
US7376020B2 (en) 2005-12-13 2008-05-20 Microchip Technology Incorporated Memory using a single-node data, address and control bus
TWI459207B (zh) * 2006-10-17 2014-11-01 Monolithic Power Systems Inc 單線串列協定實施系統及方法
US7881415B2 (en) 2006-12-29 2011-02-01 Atmel Corporation Communication protocol method and apparatus for a single wire device
JP5614791B2 (ja) 2008-02-28 2014-10-29 日本電気株式会社 伝送方法、伝送回路及び伝送システム
JP5444627B2 (ja) * 2008-03-27 2014-03-19 富士通株式会社 シリアルデータ処理回路
US7752365B2 (en) 2008-04-01 2010-07-06 Kyocera Corporation Bi-directional single conductor interrupt line for communication bus
FR2934390B1 (fr) 2008-07-22 2010-08-13 St Microelectronics Rousset Transmission multicanaux sur un bus unifilaire
KR100946686B1 (ko) 2009-11-11 2010-03-12 주식회사 동운아나텍 단선 인터페이스 장치 및 방법
US8719613B2 (en) 2010-01-28 2014-05-06 Futurewei Technologies, Inc. Single-wire serial interface with delay module for full clock rate data communication between master and slave devices
FR2963449B1 (fr) 2010-07-27 2013-01-25 St Microelectronics Rousset Conversion d'un bus bifilaire en bus unifilaire
KR101766833B1 (ko) 2010-08-16 2017-08-09 에스프린팅솔루션 주식회사 화상형성장치 및 가상 메모리 주소를 물리 메모리 주소로 변환하는 방법
US8135881B1 (en) * 2010-09-27 2012-03-13 Skyworks Solutions, Inc. Dynamically configurable serial data communication interface
US8775707B2 (en) 2010-12-02 2014-07-08 Blackberry Limited Single wire bus system
US9015393B2 (en) 2012-03-13 2015-04-21 Nokia Corporation Master-slave interface
US9479275B2 (en) 2012-06-01 2016-10-25 Blackberry Limited Multiformat digital audio interface
CN103092708B (zh) 2012-12-31 2015-11-25 华为技术有限公司 一种单线串行接口主模块及其采样数据信息的方法
US9703737B2 (en) 2013-03-15 2017-07-11 Intel Corporation Method, apparatus, and system for improving inter-chip and single-wire communication for a serial interface
US9292036B2 (en) 2013-05-24 2016-03-22 Arm Limited Data processing apparatus and method for communicating between a master device and an asynchronous slave device via an interface
US10108578B2 (en) 2013-09-11 2018-10-23 Texas Instruments Incorporated Single wire communications interface and protocol
US9747244B2 (en) 2013-11-22 2017-08-29 Qualcomm Incorporated Clockless virtual GPIO
US9755821B2 (en) 2015-04-02 2017-09-05 Samsung Electronics Co., Ltd. Device including single wire interface and data processing system including the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6292015B1 (en) * 1998-05-26 2001-09-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device including logic gate that attains reduction of power consumption and high-speed operation
CN1820445A (zh) * 2004-06-30 2006-08-16 株式会社理光 串行通信设备及其方法、和使用串行通信设备的通信系统
CN104317766A (zh) * 2008-10-29 2015-01-28 晶像股份有限公司 用于改进串行端口存储器通信等待时间和可靠性的方法和系统
CN104111902A (zh) * 2013-04-19 2014-10-22 联芯科技有限公司 基于双倍速率同步动态随机存储器接口的通信系统及方法

Also Published As

Publication number Publication date
CN106487372A (zh) 2017-03-08
KR102328014B1 (ko) 2021-11-18
US20170060791A1 (en) 2017-03-02
US10133692B2 (en) 2018-11-20
TWI720005B (zh) 2021-03-01
TW201711389A (zh) 2017-03-16
KR20170024223A (ko) 2017-03-07

Similar Documents

Publication Publication Date Title
CN106487372B (zh) 包括单线接口的装置和具有该装置的数据处理系统
US9882711B1 (en) Device including single wire interface and data processing system including the same
KR100647186B1 (ko) 데이터 전송 제어 장치 및 전자 기기
US10437744B2 (en) Reconfigurable camera serial interface
CN110018975B (zh) 移动装置及其接口方法
US9971666B2 (en) Technique of link state detection and wakeup in power state oblivious interface
US9563398B2 (en) Impedance-based flow control for a two-wire interface system with variable frame length
KR101441028B1 (ko) 시리얼 ｉ／ｏ 버스트 게이팅을 이용한 저전력 ｓｅｒｄｅｓ 아키텍처
WO2007107957A1 (en) Pseudo-synchronous small register designs with very low power consumption and methods to implement
WO2013175412A1 (en) Apparatus and method for synchronising signals
JP6426031B2 (ja) 半導体装置及びその制御方法
US10158349B2 (en) Electronic circuit and method for transferring data
CN107870884B (zh) 数据传输器件以及无线通信电路
CN107436856B (zh) 具有直接控制的通信装置及相关方法
EP3739463A1 (en) Circuit for asynchronous data transfer
KR102254255B1 (ko) 싱글 와이어 인터페이스를 포함하는 장치와 이를 포함하는 데이터 처리 시스템
WO2023159415A1 (en) Adaptive low-power signaling to enable link signal error recovery without increased link clock rates
WO2024124520A1 (en) Hybrid hsync transmission for video mode display panels
CN108268087B (zh) 半导体装置、半导体系统和操作半导体装置的方法
JP2000276435A (ja) データ転送装置及びデータ転送方法
CN117648279A (zh) 用于多协议通信接口的高效引脚共享集成电路(ic)器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant