TWI720005B - 資料處理系統、資料處理裝置、以及操作從裝置的方法 - Google Patents

資料處理系統、資料處理裝置、以及操作從裝置的方法 Download PDF

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Abstract

一種系統，包括：主裝置，用以產生具有週期性脈波的 第一訊號，其中所述第一訊號包括資料；以及從裝置，包括引腳、延遲電路、緩衝器、及處理電路，其中所述從裝置在所述引腳處接收所述第一訊號，藉由所述延遲電路對所述第一訊號進行延遲以產生具有第一延遲的第二訊號，藉由所述緩衝器對所述第一訊號進行延遲以產生具有第二延遲的第三訊號，並在所述處理電路處利用所述第三訊號自所述第二訊號讀取所述資料。

Description

資料處理系統、資料處理裝置、以及操作從裝 置的方法
本發明概念的示例性實施例是有關於一種積體電路，且更具體而言，是有關於利用單線介面而彼此通訊的一種主裝置與一種從裝置及包括所述主裝置與所述從裝置的資料處理系統。
[相關申請案的交叉參考]
本申請案主張於2015年8月24日提出申請的韓國專利申請案第10-2015-0118994號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
串列通訊是經由通訊通道或電腦匯流排而每次一個位元地依序發送資料的過程。並列通訊則是同時傳達多個二進制數位(位元)的方法。
諸多通訊系統被設計成連接印刷電路板(printed circuit board，PCB）上的兩個積體電路。積體電路在具有越多引腳時成本越高。為減少引腳的數目，積體電路可利用串列匯流排來傳送資料。此類低成本串列匯流排的某些實例包括串列周邊介面（serial peripheral interface，SPI）、積體電路間（inter-integrated circuit，I2C）等。
所述串列周邊介面匯流排是用於短距離通訊（特別是用於嵌入式系統中）的同步串列通訊介面。所述串列周邊介面匯流排使用三個引腳或四個引腳。然而，輸出驅動器及輸入緩衝器與所述引腳中的每一者連接，且因此，具有串列周邊介面的晶片的成本提高。
I2C是多主（multi-master）、多從（multi-slave）、單端（single-ended）的串列電腦匯流排。I2C通常用以將嵌入式系統、行動電話等中的低速周邊裝置連接至處理器及微控制器。I2C使用藉由電阻器而上拉的兩個雙向開放汲極線（bidirectional open-drain line），即串列資料線（serial data line，SDA）及串列時脈線（serial data clock line，SCL）。然而，由於I2C利用串列時脈使兩個相連的裝置同步來發送串列資料，因此具有I2C的晶片消耗大量功率。此外，由於I2C利用電阻器對輸出電容器進行充電，因此具有I2C的晶片的運作速度較低。
本發明概念的示例性實施例提供一種系統。所述系統包括：主裝置，用以產生具有週期性脈波的第一訊號，其中所述第一訊號包括資料；以及從裝置，包括引腳、延遲電路、緩衝器、及處理電路，其中所述從裝置在所述引腳處接收所述第一訊號，藉由所述延遲電路對所述第一訊號進行延遲以產生具有第一延遲的第二訊號，藉由所述緩衝器對所述第一訊號進行延遲以產生具有第二延遲的第三訊號，並在所述處理電路處利用所述第三訊號自所述第二訊號讀取所述資料。
本發明概念的示例性實施例提供一種裝置。所述裝置包括：單個引腳，用以接收第一訊號，所述第一訊號包含資料且具有週期性脈波；延遲電路，用以對所述第一訊號進行延遲並產生具有第一延遲的第二訊號；緩衝器，用以對所述第一訊號進行延遲並產生具有第二延遲的第三訊號；以及處理電路，用以利用所述第三訊號自所述第二訊號讀取所述資料。
本發明概念的示例性實施例提供一種操作從裝置的方法。所述方法包括：經由引腳接收第一訊號，所述第一訊號包含資料且具有週期性脈波；藉由延遲電路對所述第一訊號進行延遲，以產生具有第一延遲的第二訊號；藉由緩衝器對所述第一訊號進行延遲，以產生具有第二延遲的第三訊號；以及藉由處理電路、利用所述第三訊號自所述第二訊號讀取所述資料，其中所述資料是在所述第三訊號的上升邊緣或下降邊緣處自所述第二訊號讀取。
以下，將參照其中示出本發明概念的示例性實施例的附圖更全面地闡述本發明概念。然而，本發明概念可實施為諸多不同形式，而不應被視為僅限於本文所提出的實施例。
圖1是說明根據本發明概念的示例性實施例的資料處理系統100的方塊圖。參照圖1，資料處理系統100可包括主裝置110及從裝置120且可經由單線發送並接收SPEEDY訊號。SPEEDY可為在串列協定中傳輸的數位訊號。
主裝置110可為能夠控制從裝置120的控制器電路或處理器。舉例而言，主裝置110可由但不限於基帶數據機處理器晶片（baseband modem processor chip）、能夠執行數據機功能及應用處理器（application processor，AP）功能二者的晶片、應用處理器、或行動應用處理器來實作。
主裝置110可包括訊號產生器111及第一引腳112。訊號產生器111可自外部時脈源113接收時脈訊號且可利用所接收時脈訊號產生SPEEDY訊號。訊號產生器111可經由第一引腳112將SPEEDY訊號傳送至從裝置120。
根據本發明概念的示例性實施例，訊號產生器111可產生包含時脈資訊及資料資訊二者的SPEEDY訊號。換言之，SPEEDY訊號可包含時脈資訊及資料資訊二者。為將所述時脈資訊包含於SPEEDY訊號中，舉例而言，訊號產生器111可恆定地維持SPEEDY訊號的各上升邊緣之間的時間間隔或SPEEDY訊號的各下降邊緣之間的時間間隔。換言之，可週期性地產生SPEEDY訊號的下降邊緣或上升邊緣。以下，用語「下降邊緣之間的時間間隔」可對應於用語「下降邊緣週期」、或「週期性下降邊緣」。用語「上升邊緣之間的時間間隔」可對應於用語「上升邊緣週期」、或「週期性上升邊緣」。此外，為將資料資訊包含於SPEEDY訊號中，訊號產生器111可調整SPEEDY訊號的負載比（duty ratio）以根據對應的資料資訊而變化。
從裝置120可由但不限於射頻積體電路（radio frequency integrated circuit，RFIC）、連接晶片（connectivity chip）、指紋辨識晶片（fingerprint recognition chip）、電源管理積體電路（power management IC）、電源供應模組（power supply module）、數位顯示介面晶片（digital display interface chip）、顯示驅動器積體電路（display driver IC，DDIC）、或觸控螢幕控制器（touch screen controller）來實作。
從裝置120可包括第二引腳121、延遲電路122、緩衝器122a、及處理電路123。從裝置120可經由第二引腳121接收SPEEDY訊號且可利用SPEEDY訊號及經延遲的SPEEDY（D_SPEEDY）訊號讀取包含於SPEEDY訊號中的資料資訊。
舉例而言，第二引腳121可自主裝置110的第一引腳112接收SPEEDY訊號。第一引腳112及第二引腳121可由但不限於接觸引腳或接觸墊來實作。第一引腳112及第二引腳121可構成單線，且可提供經由所述單線發送時脈資訊及資料資訊二者的單個引腳介面或單個匯流排介面。所述單線可由但不限於電性傳輸線路（electrical transmission line）來實作，例如由能夠利用印刷電路板（PCB）技術製造的微帶線路（microstrip line）來實作，
延遲電路122可自第二引腳121接收SPEEDY訊號。延遲電路122可對SPEEDY訊號進行延遲且可產生經延遲的SPEEDY訊號D_SPEEDY。延遲電路122可例如被實作為其中將各延遲胞元彼此串聯的延遲鏈的形式。
處理電路123可經由緩衝器122a自第二引腳121接收SPEEDY訊號且可自延遲電路122接收經延遲的SPEEDY訊號D_SPEEDY。緩衝器122a可對SPEEDY訊號進行延遲。緩衝器122a可以較藉由延遲電路122所引入的延遲的量小的量對SPEEDY訊號進行延遲。根據本發明概念的示例性實施例，處理電路123可藉由利用SPEEDY訊號作為時脈訊號並將經延遲的SPEEDY訊號D_SPEEDY作為資料訊號來讀取包含於SPEEDY訊號中的資料資訊。
舉例而言，處理電路123可在對應於SPEEDY訊號的上升邊緣或下降邊緣的時間點處對經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）進行採樣，且因此可讀取包含於SPEEDY訊號中的資料資訊。舉例而言，當SPEEDY訊號的上升邊緣為週期性（或為週期性地產生）時，處理電路123可在SPEEDY訊號的每一上升邊緣對經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）進行採樣，且因此可讀取包含於SPEEDY訊號中的資料資訊。
如上所述，根據本發明概念的示例性實施例的資料處理系統100可利用包含資料資訊及時脈資訊二者的SPEEDY訊號來執行介面操作。此可意味著資料處理系統100中的主裝置110及從裝置120中的每一者僅使用一個引腳進行資料資訊及時脈資訊的傳輸及接收。因此，用於實作資料處理系統100的引腳的數目可減少。隨著引腳的數目減少，用於實作積體電路的區域亦可減少。
舉例而言，根據積體電路間（I2C）介面技術，主裝置及從裝置中的每一者可使用至少兩個引腳來傳輸及接收時脈訊號及資料訊號。換言之，主裝置及從裝置中的每一者可使用用於傳輸及接收時脈訊號的引腳以及用於傳輸及接收資料訊號的引腳。然而，根據本發明概念的示例性實施例的資料處理裝置100中的主裝置110及從裝置120中的每一者可僅包括用於傳輸及接收SPEEDY訊號的一個引腳，因而相較於所述I2C介面技術，用於實作積體電路的區域減少。
進一步，由於從裝置120自主裝置110接收時脈資訊，因此從裝置120可不包括例如環式振盪器或電阻器-電容器（resistor-capacitor，RC）振盪器等組件。在此種情形中，由於無須驅動用於產生內部時脈的組件，因此可不消耗用於產生內部時脈的功率，藉此使資料處理系統100以較小的功率被驅動。
圖2是示出圖1所示主裝置產生SPEEDY訊號（SPEEDY signal）的運作的時序圖。為闡述方便起見，假設SPEEDY訊號的上升邊緣（或低至高轉變）為週期性的。然而，本發明概念並非僅限於此。舉例而言，在SPEEDY訊號中，下降邊緣（或高至低轉變）可為週期性的。此處，用語「具有週期性上升邊緣的訊號」可意味著訊號具有週期性地上升的邊緣（或以週期性的方式發生低至高轉變）。
參照圖2，主裝置110的訊號產生器111可基於時脈訊號CLK而產生具有週期性上升邊緣的SPEEDY訊號。換言之，訊號產生器111可與時脈訊號CLK的上升邊緣同步且可恆定地維持SPEEDY訊號的各上升邊緣之間的時間間隔以具有週期T。由於SPEEDY訊號的上升邊緣為週期性地產生，因此SPEEDY訊號可在從裝置120中被用作時脈訊號。
進一步，主裝置110的訊號產生器111可產生具有根據對應的資料資訊而變化的負載比的SPEEDY訊號。舉例而言，當產生對應於資料「0」的SPEEDY訊號時，訊號產生器111可調整SPEEDY訊號的負載比以使t1短於t2，換言之，負載比（t1/T）小於0.5。此外，當產生對應於資料「1」的SPEEDY訊號時，訊號產生器111可調整SPEEDY訊號的負載比以使t3長於t4，換言之，負載比（t3/T）大於0.5。作為另一實例，訊號產生器111可調整SPEEDY訊號的負載比以使對應於資料「0」的SPEEDY訊號的負載比（t1/T）大於對應於資料「1」的SPEEDY訊號的負載比（t3/T）。
由於根據對應的資料而對SPEEDY訊號的負載比進行不同地調整，因此經延遲的SPEEDY訊號D_SPEEDY可在從裝置120中被用作資料訊號。
可以各種方式對SPEEDY訊號的負載比進行調整。舉例而言，訊號產生器111可利用過採樣（oversampled）主時脈訊號CLK對負載比進行調整。此外，訊號產生器111可包括延遲胞元，且可利用所述延遲胞元對SPEEDY訊號的負載比進行調整。
圖3是示出根據本發明概念的示例性實施例的圖1所示從裝置120的資料讀取操作的時序圖。為闡述方便起見，假設在圖2中產生的SPEEDY訊號自主裝置110被發送至從裝置120。
參照圖3，可藉由延遲電路122使經由第二引腳121接收的SPEEDY訊號延遲「td」。經延遲的SPEEDY訊號D_SPEEDY及SPEEDY訊號可被傳送至處理電路123，且處理電路123可利用經延遲的SPEEDY訊號D_SPEEDY作為資料訊號且利用SPEEDY訊號作為時脈訊號來讀取資料。
以下，將更全面地闡述處理電路123的運作。處理電路123可接收SPEEDY訊號的上升邊緣作為時脈且可在對應於SPEEDY訊號的上升邊緣的時間點處對經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）進行檢查。舉例而言，在對應於SPEEDY訊號的上升邊緣的時間點處經延遲的SPEEDY訊號D_SPEEDY的電壓位準為「L」（例如，低）的情形中，處理電路123可確定對應於SPEEDY訊號的上升邊緣的資料為「0」。在對應於SPEEDY訊號的上升邊緣的時間點處經延遲的SPEEDY訊號D_SPEEDY的電壓位準為「H」（例如，高）的情形中，處理電路123可確定對應於SPEEDY訊號的上升邊緣的資料為「1」。處理電路123可以上述方式讀取自主裝置110發送的資料資訊。
在延遲電路122延遲SPEEDY訊號並產生經延遲的SPEEDY訊號D_SPEEDY時，可發生延遲時間變得短於或長於由使用者設定的延遲時間「td」的延遲誤差。延遲電路122的延遲誤差可根據製程的缺陷、電壓位準、溫度等改變。
為防止資料讀取操作由於所述延遲誤差而失敗，根據本發明概念的示例性實施例的資料處理系統100可基於預期的延遲誤差的範圍而對SPEEDY訊號的負載比進行調整。舉例而言，隨著延遲電路122的準確性降低（例如，預期會存在大的延遲誤差），可進行調整以使對應於資料「0」的負載比（t1/T）（參照圖2）與對應於資料「1」的負載比（t3/T）（參照圖2）之間的差異增大。
舉例而言，在延遲電路122的延遲誤差為大的情形中，對應於資料「0」的負載比對對應於資料「1」的負載比可被設定為0.1:0.9。此外，在延遲電路122的延遲誤差為小的情形中，對應於資料「0」的負載比對對應於資料「1」的負載比可被設定為0.3:0.7。
以上說明為示例性的，且因此，本發明概念可並非僅限於此。舉例而言，在圖1中，時脈源113被置於主裝置110之外。然而，本發明概念可並非僅限於此。舉例而言，時脈源113可被安裝於主裝置110上。此外，在圖1中，從裝置120不自外部裝置接收時脈訊號且不包括時脈產生組件。然而，從裝置120可被實作成自外部裝置接收時脈訊號或被實作成在其中包括用於產生時脈的電路。在此種情形中，從裝置120可使用自主裝置110發送的SPEEDY訊號的時脈資訊來高速地鎖存資料且可使用來自外部裝置的時脈訊號作為用於睡眠模式的低速時脈。
圖4是說明根據本發明概念的示例性實施例的圖1所示從裝置120的運作的流程圖。
在步驟S110中，從裝置120可經由第二墊121接收SPEEDY訊號。SPEEDY訊號在圖4中被示出為串列周邊介面。可將SPEEDY訊號分別提供至延遲電路122及處理電路123。
在步驟S120中，延遲電路122可延遲SPEEDY訊號以產生經延遲的SPEEDY訊號D_SPEEDY。延遲電路122可例如使SPEEDY訊號延遲「td」，且「td」可具有與SPEEDY訊號的負載比的50%（或0.5）對應的延遲時間。
在步驟S130中，處理電路123可在對應於SPEEDY訊號的上升邊緣或下降邊緣的每一時間點讀取經延遲的SPEEDY訊號D_SPEEDY的資料資訊。舉例而言，處理電路123可經由第二墊121接收SPEEDY訊號且可自延遲電路122接收經延遲的SPEEDY訊號D_SPEEDY。處理電路123可使用SPEEDY訊號的每一上升邊緣（或每一下降邊緣）作為時脈訊號且使用經延遲的SPEEDY訊號D_SPEEDY作為資料訊號。處理電路123可在對應於SPEEDY訊號的每一上升邊緣（或每一下降邊緣）的時間點處讀取經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）。
如此一來，從裝置120可經由一個引腳接收SPEEDY訊號且可在不自外部裝置單獨接收時脈訊號的情況下讀取包含於SPEEDY訊號中的資料資訊。
圖5是說明根據本發明概念的示例性實施例的從裝置220的方塊圖。圖5中所示的從裝置220可相似於圖1中所示的從裝置120。因此，將使用相似的參考編號闡述相似的組件。進一步，為方便闡述，將闡述從裝置120與從裝置220之間的差異。參照圖5，從裝置220可包括第二引腳221、延遲電路222、正反器（flip-flop）223、及位址解碼暫存器224。從裝置220亦可包括圖1所示的緩衝器122a。
如圖5中所示，從裝置220可經由引腳221接收SPEEDY訊號且可輸出包含於SPEEDY訊號中的資料資訊作為多個通用輸入/輸出（general purpose input/output，GPIO）值。換言之，從裝置220可串列地經由一個引腳221接收資料且可對串列地接收到的資料進行解碼並並列地輸出多個通用輸入/輸出值GPIO_1至GPIO_n。
一般而言，為使主裝置及從裝置經由通用輸入/輸出介面交換資料，從裝置可具有對應於通用輸入/輸出介面的多個實體通用輸入/輸出引腳。舉例而言，若在從裝置處接收到八位元並列資料，則從裝置將具有八個實體通用輸入/輸出引腳。然而，根據本發明概念的示例性實施例的從裝置220可包括用於與主裝置交換資料的實體引腳，且因此，相較於支援一般通用輸入/輸出功能的從裝置，從裝置220可在小的區域中實作。將參照圖6至圖10闡述支援圖5所示通用輸入/輸出功能的本發明概念的示例性實施例。
圖6是說明根據本發明概念的示例性實施例的圖5中所示從裝置220的方塊圖，且圖7是示出根據本發明概念的示例性實施例的圖6中所示從裝置220的運作的時序圖。
參照圖6，從裝置220可包括第二引腳221、延遲電路222、正反器223、及位址解碼暫存器224。位址解碼暫存器224可包括資料儲存單元225、輸出單元226、及控制邏輯227。
從裝置220可經由第二引腳221接收自主裝置發送的SPEEDY訊號。如圖7中所示，可週期性地產生SPEEDY訊號的上升邊緣，且SPEEDY訊號的負載比可根據資料而變化。
可將SPEEDY訊號分別提供至延遲電路222及正反器223，且如圖7中所示，延遲電路222可使SPEEDY訊號延遲「td」且可產生經延遲的SPEEDY訊號D_SPEEDY。延遲電路222可提供經延遲的SPEEDY訊號D_SPEEDY至正反器223。
正反器223可接收SPEEDY訊號及經延遲的SPEEDY訊號D_SPEEDY。正反器223可在SPEEDY訊號的每一上升時間點鎖存經延遲的SPEEDY訊號D_SPEEDY。換言之，如圖7中所示，當在SPEEDY訊號的每一上升時間點處經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）為「L」時，正反器223可鎖存資料「0」。此外，當在SPEEDY訊號的每一上升時間點處經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）為「H」時，正反器223可鎖存資料「1」。由正反器223鎖存的資料可依序傳送至資料儲存單元225。
資料儲存單元225可自正反器223接收資料且可自SPEEDY訊號接收時脈（例如，週期性的上升邊緣或週期性的下降邊緣）。如圖6中所示，資料儲存單元225可被實作為其中將多個正反器225_1至225_n串聯連接的移位暫存器的形式，但不限於此。在資料儲存單元225被實作為移位暫存器的形式的情形中，資料儲存單元225可依序對自正反器223接收的資料進行移位及儲存。舉例而言，如圖7中所示，資料儲存單元225的正反器225_1至225_n可暫時儲存資料「00101101」。
輸出單元226可連接至資料儲存單元225且可並列地輸出儲存於資料儲存單元225處的資料。輸出單元226可由但不限於如圖6中所示的並聯連接的多個正反器226_1至226_n來實作。在輸出單元226由多個正反器226_1至226_n來實作的情形中，正反器226_1至226_n的輸入端子可分別連接至資料儲存單元225的正反器225_1至225_n的輸出端子。正反器226_1至226_n中的每一者可自控制邏輯227接收時脈訊號。
控制邏輯227可控制資料儲存單元225及輸出單元226，且可在控制邏輯227的控制下經由輸出單元226同時輸出儲存於資料儲存單元225處的資料。控制單元227可被設計成利用如圖6中所示的及（AND）電路控制資料儲存單元225及輸出單元226。在此種情形中，控制邏輯227可對SPEEDY訊號的時脈（例如，上升邊緣或下降邊緣）進行計數以控制輸出單元226的輸出操作。
舉例而言，如圖6中所示，可提供控制邏輯227的輸出訊號及SPEEDY訊號作為及閘的輸入，且及閘的輸出可被提供至輸出單元226的正反器226_1至226_n作為所述時脈。控制邏輯227可對SPEEDY訊號的時脈（例如，上升邊緣或下降邊緣）進行計數且當所計數的結果與預定值相同時可輸出低至高轉變的訊號至及閘。控制邏輯227可包括用於計數的計數器且可自單獨的裝置接收預定值。
如圖7中所示，在對SPEEDY訊號的第八上升邊緣進行計數的時間點處，被提供至及閘的控制邏輯227的輸出訊號可具有低至高轉變。在此種情形中，由於兩個高位準訊號被施加至及閘的輸入端子，及閘可將高位準訊號輸出至輸出單元226中的正反器226_1至226_n的時脈端子。因此，輸出單元226中的正反器226_1至226_n可同時輸出儲存於資料儲存單元225中的資料作為通用輸入/輸出值。如圖7中所示，輸出單元226中的正反器226_1至226_n可輸出儲存於正反器225_1至225_n處的資料作為第一通用輸入/輸出值GPIO_1至第八通用輸入/輸出值GPIO_8。
如上所述，根據本發明概念的示例性實施例的從裝置220可經由一個實體引腳接收包含資料資訊及時脈資訊的訊號且可將所接收的訊號並列地輸出為多個通用輸入/輸出值。因此，相較於支援一般通用輸入/輸出功能的從裝置，根據本發明概念的示例性實施例的從裝置220可實作於小的區域中。
圖8是根據本發明概念的示例性實施例的圖6中所示從裝置220的運作的流程圖。
在步驟S210中，從裝置220可經由第二引腳221接收SPEEDY訊號，且可將SPEEDY訊號提供至延遲電路222及正反器223。
在步驟220中，延遲電路222可使SPEEDY訊號延遲預定時間且可將經延遲的SPEEDY訊號D_SPEEDY提供至正反器223。
在步驟S230中，正反器223可利用SPEEDY訊號作為時脈訊號且利用經延遲的SPEEDY訊號作為資料訊號而自經延遲的SPEEDY訊號D_SPEEDY讀取資料。
在步驟S240中，正反器223所讀取的資料可被發送至資料儲存單元225，且資料儲存單元225可暫時地儲存所讀取的資料。舉例而言，資料儲存單元225可如圖6中所示將所讀取的資料儲存於移位暫存器中。在此種情形中，資料儲存單元225可因應於SPEEDY訊號的時脈而依序地儲存所輸入的資料以將所述資料依序地移位至正反器225_1至225_n。
在步驟S250中，控制邏輯227可判斷對SPEEDY訊號的時脈進行計數的結果是否與預定值相同。如圖6及圖7中所示，控制邏輯227可對SPEEDY訊號的上升邊緣進行計數且可判斷所計數的上升邊緣的數目是否達到預定值。
若所計數的上升邊緣的數目與預定值不同，則控制邏輯227可不輸出儲存於資料儲存單元225處的資料。在此種情形中，正反器223可在SPEEDY訊號的下一上升邊緣處（S260）再次執行操作S230、S240及S250。
若所計數的上升邊緣的數目與預定值相同，則控制邏輯227可控制資料儲存單元225及輸出單元226以使儲存於資料儲存單元225處的資料資訊被並列地輸出為多個通用輸入/輸出值（S270）。
因此，包含於SPEEDY訊號中的資料可被並列地輸出為多個通用輸入/輸出值。
圖9是說明根據本發明概念的示例性實施例的從裝置的方塊圖。圖9中所示的從裝置320除控制邏輯的配置及運作外可與從裝置220相似，且因此，以下將闡述圖6中的從裝置與圖9中的從裝置之間的差異。因此，將使用相似的參考編號來闡述相似的組件，且可不再對與圖6中的組件相同或相似的組件予以贅述。
參照圖9，包含於SPEEDY訊號中的資料可包括標頭資料（header data）及尾部資料（tail data）以及分配至多個通用輸入/輸出GPIO_1至GPIO_n的資料。控制邏輯（327_1、327_2）可基於標頭條件及尾部條件來執行控制以使儲存於資料儲存單元325處的資料經由輸出單元326的正反器326_1至326_n被並列地輸出。
舉例而言，包含於SPEEDY訊號中的資料可包括標頭條件及尾部條件以及對應於多個通用輸入/輸出的資料，如圖9中所示。第一控制電路327_1及第二控制電路327_2的輸出可連接至及閘的輸入且當所述標頭條件及所述尾部條件分別得到滿足時可自低轉變至高。進一步，可將及閘的輸出共同連接至輸出單元326的正反器326_1至326_n的時脈端子。
根據上述說明，當滿足包括於SPEEDY訊號中的標頭條件及尾部條件中的對應一者時，提供至及閘的第一控制電路327_1及第二控制電路327_2的輸出中的每一者可自低轉變至高。當滿足包括於SPEEDY訊號中的標頭條件及尾部條件二者時，及閘可提供高位準訊號至輸出單元326中的正反器326_1至326_n的時脈端子中的每一者。在此種情形中，可經由輸出單元326的正反器326_1至326_n並列地輸出儲存於資料儲存單元325處的資料。
如上所述，由於儲存於資料儲存單元325處的資料被輸出的時間點可根據標頭條件及尾部條件來調整，因此可減少在從裝置320中出現假訊號（glitch）的次數。
儘管圖9示出了劃分為第一控制電路327_1及第二控制電路327_2的控制邏輯，然而本發明概念可並非僅限於此。舉例而言，第一控制電路327_1及第二控制電路327_2可在實體上整合於一個電路中。進一步，儘管圖6中的控制邏輯227及圖9中的控制邏輯（327_1、327_2）中的每一者連接至及閘，然而圖6中的控制邏輯227及圖9中的控制邏輯（327_1、327_2）中的每一者可連接至不同於及閘的邏輯閘。進一步，圖6中的控制邏輯227及圖9中的控制邏輯（327_1、327_2）中的每一者可被實作為執行邏輯閘的操作。
圖9示出了包括標頭條件及尾部條件以及資料的SPEEDY訊號。然而，根據本發明概念的示例性實施例的SPEEDY訊號可包含有關於從裝置的附加資訊。舉例而言，在從裝置支援誤差偵測功能或誤差修正功能的情形中，SPEEDY訊號可包含奇偶性資訊（parity information）以及資料。
圖10是根據本發明概念的示例性實施例的圖9所示從裝置320的運作的流程圖。
在步驟S310中，正反器223（參照圖6）可利用SPEEDY訊號作為時脈訊號且利用經延遲的SPEEDY訊號D_SPEEDY作為資料訊號而自經延遲的SPEEDY訊號D_SPEEDY讀取資料。
在步驟S320中，正反器223所讀取的資料可被發送至資料儲存單元325，且資料儲存單元325可暫時地儲存所輸入的資料。
在步驟S330中，第一控制電路327_1可檢查是否滿足SPEEDY訊號的標頭條件，且第二控制電路327_2可檢查是否滿足SPEEDY訊號的尾部條件。
若未滿足標頭條件及尾部條件，則第一控制電路327_1及第二控制電路327_2可對儲存於資料儲存單元325處的資料的輸出進行延遲（S340）。在此種情形中，可在SPEEDY訊號的下一上升邊緣處再次執行操作S310、S320及S330。
若滿足標頭條件及尾部條件二者，則第一控制電路327_1及第二控制電路327_2可控制輸出單元326以使儲存於資料儲存單元325處的資料被並列地輸出為多個通用輸入/輸出（S350）。
由此，根據本發明概念的示例性實施例的從裝置可藉由利用標頭條件及尾部條件而非對SPEEDY訊號的上升邊緣的數目進行計數來調整資料被並列地輸出的時間點。
圖11是說明根據本發明概念的示例性實施例的資料處理系統400的方塊圖。在圖11中所示的資料處理系統400可與在圖1中所示的資料處理系統100相似。因此，將使用相似的參考編號來闡述相似的組件。以下，將主要闡述資料處理系統100與資料處理系統400之間的差異。
參照圖11，從裝置410及主裝置420可在其中使用SPEEDY訊號的SPEEDY介面技術中交換資料。不同於圖1，圖11所示的從裝置410可為處理器，且主裝置420可為例如顯示驅動器積體電路。
在圖11中，從裝置410可由但不限於基帶數據機處理器晶片、能夠執行數據機的功能及應用處理器的功能的晶片、應用處理器、或行動應用處理器來實作。主裝置420可由但不限於射頻積體電路、連接晶片、指紋辨識晶片、電源管理積體電路、電源供應模組、數位顯示介面晶片、顯示驅動器積體電路、或觸控螢幕控制器來實作。從裝置410可包括處理電路413、延遲電路412及第一引腳411。主裝置420可包括訊號產生器422及第二引腳421。主裝置420可連接至時脈源423。
如圖11中所示，當應用處理器進入睡眠模式來節能時，舉例而言，應用處理器可作為SPEEDY介面的從裝置來運作且顯示驅動器積體電路可作為SPEEDY介面的主裝置來運作。
一般而言，當應用處理器進入睡眠模式時，其可自外部裝置接收32千赫的睡眠時脈訊號或其可在內部產生睡眠時脈訊號。舉例而言，在需要喚醒的情形中，顯示驅動器積體電路可低速地發送資料封包以將中斷訊號傳送至應用處理器。應用處理器可藉由利用32千赫的睡眠時脈訊號對資料封包進行解碼且可因應於中斷訊號而執行喚醒操作。根據上述，應用處理器可繼續以低速與顯示驅動器積體電路進行通訊以在睡眠模式中處理喚醒操作。在此種情形中，可維持低速睡眠時脈訊號的導通狀態。
相反地，作為從裝置410，應用處理器可在睡眠模式中自SPEEDY訊號接收時脈資訊及資料資訊二者。進一步，從裝置410可利用包含於SPEEDY訊號中的時脈資訊及資料資訊來產生請求進行喚醒操作的中斷訊號。由於包含於SPEEDY訊號中的時脈資訊的頻率高於睡眠時脈訊號的頻率，因此將從裝置410自睡眠模式切換至喚醒狀態可快於在前面的段落中所闡述的一般應用處理器。進一步，由於從裝置410無須檢查在睡眠模式中是否利用睡眠時脈訊號接收到資料封包，因此從裝置410可保持其所有時脈訊號皆關斷，且因此相較於一般應用處理器，圖11中所示的應用處理器的功耗可降低。
圖12是說明根據本發明概念的示例性實施例的資料處理系統500的方塊圖。圖12中所示的資料處理系統500可相似於在圖1中所示的資料處理系統100及圖11中所示的資料處理系統400，因此將使用相似的參考編號闡述相似的組件，且將不再對其之間的差異予以贅述。
參照圖12，資料處理系統500可包括主裝置510及從裝置520，主裝置510及從裝置520中的每一者包括時脈產生器、延遲電路、及處理電路。舉例而言，主裝置510可包括用於產生SPEEDY訊號的訊號產生器515以及用於接收及處理SPEEDY訊號的延遲電路513及處理電路514，且從裝置520可包括用於產生SPEEDY訊號的訊號產生器522以及用於接收及處理SPEEDY訊號的延遲電路524及處理電路525。因此，資料處理系統500可經由SPEEDY介面提供雙向通訊。為利用單線提供雙向SPEEDY介面，主裝置510及從裝置520可更分別包括切換電路512及切換電路523。主裝置510可連接至時脈源516且從裝置520可連接至時脈源526。
舉例而言，在主裝置510產生SPEEDY訊號並將SPEEDY訊號傳送至從裝置520的情形中，主裝置510的切換電路512可在訊號產生器515與第一引腳511之間提供通訊路徑，且從裝置520的切換電路523可在第二引腳521與延遲電路524之間提供通訊路徑。在從裝置520產生SPEEDY訊號並將SPEEDY訊號傳送至主裝置510的情形中，從裝置520的切換電路523可在訊號產生器522與第二引腳521之間提供通訊路徑，且主裝置510的切換電路512可在第一引腳511與延遲電路513之間提供通訊路徑。
根據上述切換操作及SPEEDY訊號的傳輸與接收方法，資料處理系統500可利用單線提供雙向SPEEDY介面。
圖13是說明根據本發明概念的示例性實施例的具有週期性下降邊緣的SPEEDY訊號的產生的時序圖。圖14是說明根據本發明概念的示例性實施例的藉由具有週期性下降邊緣的SPEEDY訊號讀取資料的時序圖。可藉由圖1中所示的資料處理系統100來實現參照圖13及圖14所闡述的操作。參照圖13及圖14所闡述的操作可與參照圖2及圖3所闡述的操作相似，且因此以下可闡述其之間的差異。
參照圖1及圖13，主裝置110的訊號產生器111可產生SPEEDY訊號，在所述SPEEDY訊號中，下降邊緣及下一下降邊緣之間的時間間隔是恆定的。由於各下降邊緣為週期性地產生，因此從裝置120可使用SPEEDY訊號作為時脈訊號。
為將資料資訊包含於SPEEDY訊號中，主裝置110的訊號產生器111可基於對應的資料調整SPEEDY訊號的負載比。在此種情形中，不同於圖2所示的SPEEDY訊號，圖13所示的SPEEDY訊號可改變成使對應於資料「0」的SPEEDY訊號的負載比（t2/T）大於對應於資料「1」的負載比（t4/T）。舉例而言，對應於資料「0」的SPEEDY訊號的負載比（t2/T）可大於0.5，且對應於資料「1」的SPEEDY訊號的負載比（t4/T）可小於0.5。
參照圖1及圖14，從裝置120的延遲電路122可使SPEEDY訊號延遲「td」且可產生經延遲的SPEEDY訊號D_SPEEDY訊號。從裝置120的處理電路123可自第二引腳121接收SPEEDY訊號且可自延遲電路122接收經延遲的SPEEDY訊號D_SPEEDY。處理電路123可利用SPEEDY訊號作為時脈訊號且利用經延遲的SPEEDY訊號D_SPEEDY作為資料訊號來讀取資料資訊。
在此種情形中，不同於圖3，當經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）為「H」時，處理電路123可將對應於其的資料讀取為「0」；且當經延遲的SPEEDY訊號D_SPEEDY的電壓位準（或邏輯位準）為「L」時，處理電路123可將對應於其的資料讀取為「1」。
如參照圖13及圖14所闡述，根據本發明概念的示例性實施例的資料處理系統可利用下降邊緣將時脈訊號傳送至從裝置。
圖15是說明根據本發明概念的示例性實施例的資料處理系統600的方塊圖，且圖16是根據本發明概念的示例性實施例的圖15所示資料處理系統600的運作的時序圖。圖15中所示的資料處理系統600可相似於圖1中所示的資料處理系統100。因此，可使用相似的參考編號闡述相似的組件，且可不再予以贅述。為闡述方便，假設如參照圖1及圖2所闡述將具有週期性上升邊緣的SPEEDY訊號傳送至從裝置。
不同於從裝置120（參見圖1），圖15中所示的從裝置620可在第二引腳621與延遲電路623之間更包括反相電路622。從裝置620的延遲電路623可接收並延遲經反相的SPEEDY訊號I_SPEEDY且可產生經延遲的I_SPEEDY訊號DI_SPEEDY。處理電路624可接收I_SPEEDY訊號及DI_SPEEDY訊號且可利用I_SPEEDY訊號作為時脈訊號並利用DI_SPEEDY訊號作為資料訊號來執行讀取操作。
舉例而言，參照圖16，反相電路622可對SPEEDY訊號進行反相以產生I_SPEEDY訊號。在此種情形中，經由反相電路622可發生為「ti」的延遲。進一步，不同於上升邊緣為週期性的SPEEDY訊號，反相可使I_SPEEDY訊號的下降邊緣為週期性的。延遲電路623可使I_SPEEDY訊號延遲「td」且可產生DI_SPEEDY訊號。
處理電路624可藉由利用I_SPEEDY訊號的下降邊緣作為時脈訊號並利用DI_SPEEDY訊號的負載比作為資料訊號來讀取包含於SPEEDY訊號中的資料。當DI_SPEEDY訊號在I_SPEEDY訊號的下降邊緣處為「H」時，處理電路624可將與其對應的資料讀取為「0」。當DI_SPEEDY訊號在I_SPEEDY訊號的下降邊緣處為「L」時，處理電路624可將與其對應的資料讀取為「1」。
由此，根據本發明概念的示例性實施例的資料處理系統可利用反相電路622將SPEEDY訊號的上升邊緣轉換成下降邊緣且可利用將下降邊緣作為時脈訊號來讀取包含於SPEEDY訊號中的資料資訊。
儘管在圖15及圖16中，本發明概念的示例性實施例被示例為產生具有週期性上升邊緣的SPEEDY訊號的主裝置及對SPEEDY訊號進行反相並利用經反相的SPEEDY訊號的下降邊緣作為時脈訊號的從裝置，但本發明概念可並非僅限於此。舉例而言，主裝置可產生具有週期性下降邊緣的SPEEDY訊號，且從裝置可對SPEEDY訊號進行反相並可利用經反相的SPEEDY訊號的上升邊緣作為時脈訊號。
在圖15及圖16中，本發明概念的示例性實施例被示例為具有一個反相器的反相電路622。然而，本發明概念可並非僅限於此。舉例而言，可以例如反相器鏈等各種電路來實作反相電路622。
圖17是說明根據本發明概念的示例性實施例的資料處理系統700的方塊圖，且圖18是根據本發明概念的示例性實施例的圖17所示資料處理系統700的運作的時序圖。圖17中所示的資料處理系統700可與圖15中所示的資料處理系統600相似。因此，將使用相似的參考編號闡述相似的組件，且可不再予以贅述。為闡述方便，假設具有週期性上升邊緣的SPEEDY訊號如參照圖1及圖2所闡述被傳送至從裝置。
與圖15中所示的從裝置620不同，圖17中所示的從裝置720可被實作成使延遲電路723包括反相電路722。在此種情形中，延遲電路723可接收SPEEDY訊號、可延遲SPEEDY訊號、且可對經延遲的SPEEDY訊號進行反相。換言之，延遲電路723可接收SPEEDY訊號且可輸出DI_SPEEDY訊號。如圖17中所示，處理電路724可利用SPEEDY訊號作為時脈訊號並利用DI_SPEEDY訊號作為資料訊號來執行讀取操作。
舉例而言，參照圖18，延遲電路723可自第二引腳721接收SPEEDY訊號，可對接收到的SPEEDY訊號進行反相，且可使反相SPEEDY訊號延遲「td」。因此，延遲電路723可產生DI_SPEEDY訊號。
處理電路724可藉由利用SPEEDY訊號的上升邊緣作為時脈訊號並利用DI_SPEEDY訊號的負載比作為資料訊號來讀取包含於SPEEDY訊號中的資料。當DI_SPEEDY訊號在SPEEDY訊號的上升邊緣處為「H」時，處理電路724可將與其對應的資料讀取為「0」。當DI_SPEEDY訊號在SPEEDY訊號的上升邊緣為「L」時，處理電路724可將與其對應的資料讀取為「1」。
由此，根據本發明概念的示例性實施例的資料處理系統可藉由利用SPEEDY訊號作為時脈訊號並利用DI_SPEEDY訊號作為資料訊號來讀取包含於SPEEDY訊號中的資料資訊。
儘管在圖17及圖18中，本發明概念的示例性實施例被示例為產生具有週期性上升邊緣的SPEEDY訊號的主裝置及利用SPEEDY訊號的上升邊緣作為時脈訊號並利用DI_SPEEDY訊號作為資料訊號的從裝置，但本發明概念可並非僅限於此。舉例而言，主裝置可產生具有週期性下降邊緣的SPEEDY訊號，且從裝置可利用SPEEDY訊號的下降邊緣作為時脈訊號。
圖19是說明根據本發明概念的示例性實施例的資料處理系統的圖。在圖19中，本發明概念的示例性實施例被示例為應用至電源管理積體電路（PMIC）的資料處理系統。
參照圖19，資料處理系統800可包括系統晶片（system on chip，SoC）810及電源管理積體電路820。電源管理積體電路820可提供系統晶片810所使用的電壓。舉例而言，電源管理積體電路820可包括第二引腳821、延遲電路822、處理電路823、電源供應器824、及開關電路825。延遲電路822及處理電路823可用於讀取SPEEDY訊號並將關於系統晶片810所使用的電壓的資訊傳送至開關電路825。SPEEDY訊號可由訊號產生器811產生。開關電路825可基於所接收的電壓資訊調整來自電源供應器824的電壓且可提供經調整的電壓V至系統晶片810。
一般而言，可在系統晶片與電源管理積體電路之間交換資料及時脈訊號以將關於系統晶片所使用的電壓的資訊發送至電源管理積體電路。舉例而言，在用於I2C介面的系統晶片與電源管理積體電路之間執行介面操作的情形中，系統晶片及電源管理積體電路中的每一者可具有至少兩個引腳。
然而，根據本發明概念的示例性實施例的系統晶片810可經由SPEEDY介面技術將資料及時脈訊號發送至電源管理積體電路820。因此，系統晶片810及電源管理積體電路820中的每一者可僅包括一個引腳。因此，用於實作系統晶片810及電源管理積體電路820的區域減小。
圖20是說明根據本發明概念的示例性實施例的資料處理系統1000的方塊圖。
參照圖1及圖20，主裝置1100可為能夠分別控制從裝置1200至從裝置1900的處理器。可經由獨立的單線對主裝置1100與從裝置1200至從裝置1900中的每一者進行連接。主裝置1100可由但不限於基帶數據機處理器晶片、能夠執行數據機的功能及應用處理器的功能的晶片、應用處理器、或行動應用處理器來實作。用於產生時脈TCLK的時脈源亦可包括於資料處理系統1000中。
從裝置1200至從裝置1900可包括但不限於射頻積體電路1200、電源管理積體電路1300、電源供應模組1400、輔助射頻積體電路1500、感測器1600、指紋辨識晶片1700、觸控螢幕控制器1800、及顯示驅動器積體電路或數位顯示介面晶片1900。射頻積體電路1200可包括至少一個連接晶片。舉例而言，連接晶片可為但不限於用於行動通訊（蜂巢式）的晶片、用於無線局部區域網路（wireless local area network，WLAN）通訊的晶片、用於藍牙（Bluetooth，BT）通訊的晶片、用於全球衛星導航系統（global navigation satellite system，GNSS）通訊的晶片、用於處理調頻（frequency modulation，FM）音訊/視訊的晶片、及用於近場通訊（near field communication，NFC）的晶片。
可利用SPEEDY訊號在主裝置1100與從裝置1200至從裝置1900中的每一者之間執行介面操作，藉此減少用於實作主裝置1100及從裝置1200至從裝置1900中的每一者的引腳的數目。因此，用於實作主裝置1100及從裝置1200至從裝置1900中的每一者的區域減小。根據本發明概念的示例性實施例，資料處理系統可利用一個引腳發送資料，藉此降低晶片的價格及降低功耗。
儘管參照本發明概念的示例性實施例闡述了本發明概念，然而此項技術中具有通常知識者應理解，在不背離由下文申請專利範圍所界定的本發明概念的精神及範圍的條件下，可作出各種變化及潤飾。
100、400、500、600、700、800、1000‧‧‧資料處理系統 110、420、510、1100‧‧‧主裝置 111、422、515、522、811‧‧‧訊號產生器 112、411、511‧‧‧第一引腳 113、423、516、526、1110‧‧‧時脈源 120、220、320、410、520、620、720‧‧‧從裝置 121‧‧‧第二引腳/第二墊 122、222、412、513、524、623、723、822‧‧‧延遲電路 122a‧‧‧緩衝器 123、413、514、525、624、724、823‧‧‧處理電路 221、421、521、621、721、821‧‧‧第二引腳 223、225_1、225_2、225_n-1、225_n、226_1、226_2、226_n-1、226_n、326_1、326_2、326_3、326_n‧‧‧正反器 224‧‧‧位址解碼暫存器 225、325‧‧‧資料儲存單元 226、326‧‧‧輸出單元 227‧‧‧控制邏輯 327_1、327_2‧‧‧控制邏輯 512、523‧‧‧切換電路 622、722‧‧‧反相電路 810‧‧‧系統晶片 820‧‧‧電源管理積體電路 824‧‧‧電源供應器 825‧‧‧開關電路 1200‧‧‧從裝置/射頻積體電路 1300‧‧‧從裝置/電源管理積體電路 1400‧‧‧從裝置/電源供應模組 1500‧‧‧從裝置/輔助射頻積體電路 1600‧‧‧從裝置/感測器 1700‧‧‧從裝置/指紋辨識晶片 1800‧‧‧從裝置/觸控螢幕控制器 1900‧‧‧從裝置/顯示驅動器積體電路或數位顯示介面晶片 CLK‧‧‧時脈訊號 GPIO_1、GPIO_2、GPIO_3、GPIO_4、GPIO_5、GPIO_6、GPIO_7、GPIO_8、GPIO_n-1、GPIO_n‧‧‧通用輸入/輸出值 S110、S120、S130、S210、S220、S230、S240、S250、S270、S260、S310、S320、S330、S340、S350‧‧‧步驟 TCLK‧‧‧時脈 T‧‧‧週期 td、ti‧‧‧延遲時間 t1~t4‧‧‧時間 V‧‧‧電壓
圖1是說明根據本發明概念的示例性實施例的資料處理系統的方塊圖。 圖2是示出根據本發明概念的示例性實施例的圖1所示主裝置產生SPEEDY訊號的運作的時序圖。 圖3是示出根據本發明概念的示例性實施例的圖1所示從裝置的資料讀取操作的時序圖。 圖4是說明根據本發明概念的示例性實施例的圖1所示從裝置的運作的流程圖。 圖5是說明根據本發明概念的示例性實施例的從裝置的方塊圖。 圖6是說明根據本發明概念的示例性實施例的更詳細地說明圖5中所示出的從裝置的方塊圖。 圖7是示出根據本發明概念的示例性實施例的在圖6中所示出的從裝置的運作的時序圖。 圖8是根據本發明概念的示例性實施例的在圖6中所示出的從裝置的運作的流程圖。 圖9是說明根據本發明概念的示例性實施例的從裝置的方塊圖。 圖10是根據本發明概念的示例性實施例的圖9所示從裝置的運作的流程圖。 圖11是說明根據本發明概念的示例性實施例的資料處理系統的方塊圖。 圖12是說明根據本發明概念的示例性實施例的資料處理系統的方塊圖。 圖13是說明根據本發明概念的示例性實施例的具有週期性下降邊緣的SPEEDY訊號的產生的時序圖。 圖14是說明根據本發明概念的示例性實施例的藉由具有週期性下降邊緣的SPEEDY訊號讀取資料的時序圖。 圖15是說明根據本發明概念的示例性實施例的資料處理系統的方塊圖。 圖16是示出根據本發明概念的示例性實施例的圖15所示資料處理系統的運作的時序圖。 圖17是說明根據本發明概念的示例性實施例的資料處理系統的方塊圖。 圖18是示出根據本發明概念的示例性實施例的圖17所示資料處理系統的運作的時序圖。 圖19是說明根據本發明概念的示例性實施例的資料處理系統的方塊圖。 圖20是說明根據本發明概念的示例性實施例的資料處理系統的方塊圖。
100‧‧‧資料處理系統
110‧‧‧主裝置
111‧‧‧訊號產生器
112‧‧‧第一引腳
113‧‧‧時脈源
120‧‧‧從裝置
121‧‧‧第二引腳
122‧‧‧延遲電路
122a‧‧‧緩衝器
123‧‧‧處理電路

Claims (17)

  1. 一種資料處理系統，包括：主裝置，用以產生具有週期性脈波的第一訊號，其中所述第一訊號包括資料；以及從裝置，包括引腳、延遲電路、緩衝器、處理電路及暫存器，其中所述從裝置在所述引腳處接收所述第一訊號，藉由所述延遲電路對所述第一訊號進行延遲以產生具有第一延遲的第二訊號，藉由所述緩衝器對所述第一訊號進行延遲以產生具有第二延遲的第三訊號，並在所述處理電路處利用所述第三訊號自所述第二訊號讀取所述資料，其中所述資料的值是基於所述第一訊號的負載比，其中當所述資料的邏輯高持續時間小於單個週期性脈波的一半時所述資料的所述值為0，且當所述資料的邏輯高持續時間大於單個週期性脈波的一半時，所述資料的所述值為1，其中所述暫存器用以串列地自所述處理電路接收所述資料，所述暫存器包括：資料儲存單元，用以儲存自所述處理電路接收的所述資料；控制邏輯，用以對所述第三訊號的週期的數目進行計數並在達到所述週期的預定數目時輸出控制訊號；以及輸出暫存器，用以因應於來自所述控制邏輯的所述控制訊號而並列地輸出儲存於所述資料儲存單元中的所述資料。
  2. 如申請專利範圍第1項所述的資料處理系統，其中所述第一延遲大於所述第二延遲。
  3. 如申請專利範圍第1項所述的資料處理系統，其中所述資料是在所述第三訊號的上升邊緣處自所述第二訊號讀取。
  4. 如申請專利範圍第1項所述的資料處理系統，其中所述資料是在所述第三訊號的下降邊緣處自所述第二訊號讀取。
  5. 如申請專利範圍第1項所述的資料處理系統，其中所述處理電路包括正反器，並且其中所述暫存器用以串列地自所述正反器接收所述資料。
  6. 一種資料處理系統，包括：主裝置，用以產生具有週期性脈波的第一訊號，其中所述第一訊號包括資料；以及從裝置，包括引腳、延遲電路、緩衝器、處理電路及暫存器，其中所述從裝置在所述引腳處接收所述第一訊號，藉由所述延遲電路對所述第一訊號進行延遲以產生具有第一延遲的第二訊號，藉由所述緩衝器對所述第一訊號進行延遲以產生具有第二延遲的第三訊號，並在所述處理電路處利用所述第三訊號自所述第二訊號讀取所述資料，其中所述資料的值是基於所述第一訊號的負載比，其中當所述資料的邏輯高持續時間小於單個週期性脈波的一半時所述資料的所述值為0，且當所述資料的邏輯高持續時間大於單個週期性脈波的一半時，所述資料的所述值為1， 其中所述暫存器用以串列地自所述處理電路接收所述資料，所述暫存器包括：資料儲存單元，用以儲存自所述處理電路接收的所述資料，其中所述資料包括標頭資料、尾部資料及酬載資料；控制邏輯，用以在所述標頭資料及所述尾部資料滿足預定條件時輸出控制訊號；以及輸出暫存器，用以因應於自所述控制邏輯輸出的所述控制訊號而並列地輸出所述酬載資料。
  7. 如申請專利範圍第1項所述的資料處理系統，其中所述主裝置包括引腳，所述第一訊號經由所述引腳輸出。
  8. 如申請專利範圍第1項所述的資料處理系統，其中所述主裝置的所述引腳與所述從裝置的所述引腳藉由單個線路而連接至彼此。
  9. 如申請專利範圍第1項所述的資料處理系統，其中所述主裝置包括用以產生所述第一訊號的訊號產生器。
  10. 一種資料處理裝置，包括：單個引腳，用以接收第一訊號，所述第一訊號包含資料且具有週期性脈波；延遲電路，用以對所述第一訊號進行延遲並產生具有第一延遲的第二訊號；緩衝器，用以對所述第一訊號進行延遲並產生具有第二延遲的第三訊號； 處理電路，用以利用所述第三訊號自所述第二訊號讀取所述資料；以及暫存器，用以串列地自所述處理電路接收所述資料，其中所述資料的值是基於所述第一訊號的負載比，其中當所述資料的邏輯高持續時間小於單個週期性脈波的一半時所述資料的所述值為0，且當所述資料的邏輯高持續時間大於單個週期性脈波的一半時，所述資料的所述值為1，其中所述暫存器包括：資料儲存單元，用以儲存自所述處理電路接收的所述資料；控制邏輯，用以對所述第三訊號的週期的數目進行計數並在達到所述週期的預定數目時輸出控制訊號；以及輸出暫存器，用以因應於來自所述控制邏輯的所述控制訊號而並列地輸出儲存於所述資料儲存單元中的所述資料。
  11. 如申請專利範圍第10項所述的資料處理裝置，其中所述第一延遲長於所述第二延遲。
  12. 如申請專利範圍第10項所述的資料處理裝置，其中所述第三訊號是時脈訊號且所述第二訊號是資料訊號。
  13. 如申請專利範圍第10項所述的資料處理裝置，其中所述資料是在所述第一訊號的上升邊緣或下降邊緣處自所述第二訊號讀取。
  14. 如申請專利範圍第10項所述的資料處理裝置，其中所述資料根據所述第一訊號的負載比而變化。
  15. 如申請專利範圍第10項所述的資料處理裝置，其中當自所述第二訊號讀取所述資料時，所述資料處理裝置以低功率模式運作。
  16. 一種操作從裝置的方法，包括：經由引腳接收第一訊號，所述第一訊號包含資料且具有週期性脈波；藉由延遲電路對所述第一訊號進行延遲，以產生具有第一延遲的第二訊號；藉由緩衝器對所述第一訊號進行延遲，以產生具有第二延遲的第三訊號；藉由處理電路、利用所述第三訊號自所述第二訊號讀取所述資料，其中所述資料是在所述第三訊號的上升邊緣或下降邊緣處自所述第二訊號讀取；以及藉由暫存器，串列地自所述處理電路接收所述資料，其中所述資料的值是基於所述第一訊號的負載比，其中當所述資料的邏輯高持續時間小於單個週期性脈波的一半時所述資料的所述值為0，且當所述資料的邏輯高持續時間大於單個週期性脈波的一半時，所述資料的所述值為1，其中所述暫存器包括：資料儲存單元，用以儲存自所述處理電路接收的所述資料；控制邏輯，用以對所述第三訊號的週期的數目進行計數並在達到所述週期的預定數目時輸出控制訊號；以及 輸出暫存器，用以因應於來自所述控制邏輯的所述控制訊號而並列地輸出儲存於所述資料儲存單元中的所述資料。
  17. 如申請專利範圍第16項所述的操作從裝置的方法，其中所述資料的值對應於所述第一訊號的負載比。
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