KR20050050436A - 동시 변경 출력을 감소시키기 위한 방법 및 집적 회로 장치 - Google Patents

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Abstract

본 발명은 집적 회로 장치의 전원 단자 수를 감소시키기 위한 것으로, 보다 상세하게는 마스터 클록 및 마스터 클록을 변형시킨 슬레이브 클록을 이용하여 마스터 클록의 특정 시점에서 동시에 변경되는 버스의 출력의 수를 감소시킴으로써, 이에 따른 집적 회로 장치의 전원 단자의 수를 감소시키기 위한 장치 및 방법에 관한 것이다.
이를 위하여 본 발명은 내부적으로 마스터 클록에 동기하여 동작하는 다수의 외부 장치 제어기들 및 외부 장치와의 버퍼링을 위한 다수의 버퍼들을 포함하는 집적 회로 장치에 있어서, 마스터 클록을 입력받아 동시 변경 출력 제어를 위한 슬레이브 클록을 생성하는 슬레이브 클록 생성부 및 슬레이브 클록 생성부에서 생성된 슬레이브 클록에 동기하여 신호를 외부 장치로 전달하기 위한 플립플롭 회로부를 포함하는 것을 특징으로 한다.

Description

동시 변경 출력을 감소시키기 위한 방법 및 집적 회로 장치{Method and integrated circuit apparatus for reducing simultaneously changing output}
본 발명은 집적 회로 장치의 전원 단자 수를 감소시키기 위한 것으로, 보다 상세하게는 마스터 클록 및 마스터 클록을 변형시킨 슬레이브 클록을 이용하여 마스터 클록의 특정 시점에서 동시에 변경되는 버스의 출력의 수를 감소시킴으로써, 집적 회로 장치의 전원 단자의 수를 감소시키기 위한 장치 및 방법에 관한 것이다.
집적 회로의 설계 분야가 시스템-온-칩(System On Chip, SOC)으로 발전되어 가면서 칩의 크기가 커짐에 따라 장치 구동에 필요한 전원 단자의 수도 그에 따라 증가하고 있다. 이와 같이 시스템-온-칩의 전원 단자가 증가하는 이유는, 특정 시점에서 변화하는 버스의 수가 증가함에 따라 전류량이 증가되기 때문이다.
도 1은 동시 변경 출력을 가지는 종래의 집적 회로 장치(180)의 블록도로, 외부 장치 제어기들(100, 110, 120, 130), 멀티플렉서(140) 및 다수의 출력 버퍼들(150, 160, 170)로 이루어진다.
도 1을 참조하면, 외부 장치 제어기들(100, 110, 120, 130)은 외부 메모리나 아날로그/디지털 콘버터 등의 외부 장치들을 제어하기 위하여 각종 제어 신호, 데이터 신호, 어드레스 신호선 등을 통하여 외부 장치들을 제어한다.
멀티플렉서(140)는 외부 장치 제어기들이 집적 회로 장치 내부의 버스를 공유하기 위하여 사용된다.
한편, 출력 버퍼들(150, 160, 170)은 쌍방향 버퍼로 외부 장치와 집적 회로를 절연시키며, 부족한 전류를 보충하는 역할을 한다.
도 1에서, 외부 장치 제어기들은 서로 버스를 공유하거나 분리된 버스 또는 서로 다른 버스 계층상에 존재하기 때문에 동일 클록 싸이클에서 동시 동작이 가능하다. 또한 동시 동작이 가능한 버스마다 각각의 어드레스 신호 버스, 제어 신호 버스, 데이터 신호 버스 출력 단자들이 내부 버스 기준 클록 주파수에 동기되어 동작하게 된다.
예를 들면 32비트 시스템에서 ROM 제어기와 IO 제어기가 버스를 공유하고 SDRAM 제어기 1과 SDRAM 제어기 2가 각각의 버스를 가지는 경우, 동시에 스위칭되는 데이터 신호 출력 신호만을 계수하면 총 96개의 데이터 단자가 필요하게 된다. 더우기 여기에 어드레스 신호와 제어 신호 단자들이 가산된다면 동시에 스위칭되는 출력 단자의 수는 굉장히 많아지게 된다.
이러한 종래 기술에 의하면 3개의 독립 버스에서 32 비트 시스템의 경우만 하더라도 동시 변경 출력 단자의 수가 상당히 많으며 경우에 따라서는 모든 출력 단자들이 동시에 스위칭되는 경우도 발생할 수 있으므로 전원 단자의 수는 기하급수적으로 늘어나게 된다. 게다가 최근의 64비트 시스템으로 전환되거나 다수 계층의 내부 버스 구조를 사용할 경우 동시 변경 출력의 수는 더욱 늘어나게 되므로 패키지 선정에 어려움이 있을 뿐 아니라 칩의 가격을 상승시키는 문제가 있다.
본 발명은 상기와 같은 문제점들을 해결하기 위하여 창출된 것으로, 마스터 클록 및 상기 마스터 클록을 변형시킨 슬레이브 클록을 이용하여 마스터 클록의 특정 시점에서 동시에 변경되는 버스의 출력의 수를 감소시킴으로써, 이에 따른 집적 회로 장치의 전원 단자의 수를 감소시키기 위한 장치 및 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 집적 회로 장치는 내부적으로 마스터 클록에 동기하여 동작하는 다수의 외부 장치 제어기들 및 다수의 외부 장치들과의 버퍼링을 위한 다수의 버퍼들을 포함하는 집적 회로 장치에 있어서, 상기 마스터 클록을 입력받아 동시 변경 출력 제어를 위한 슬레이브 클록을 생성하는 슬레이브 클록 생성부 및 상기 슬레이브 클록 생성부에서 생성된 슬레이브 클록에 동기하여 신호를 외부 장치로 전달하기 위한 플립플롭 회로부를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 플립플롭 회로부는 D 플립플롭인 것을 특징으로 한다.
바람직하게는, 상기 슬레이브 클록 생성부는 상기 마스터 클록을 입력받아 반전된 클록을 생성하는 것을 특징으로 한다.
바람직하게는, 상기 슬레이브 클록 생성부는 상기 마스터 클록을 입력받아 소정의 시간만큼 지연된 클록을 생성하는 것을 특징으로 한다.
본 발명의 제2 실시예에 의하면, 동시 변경 출력을 감소시키기 위한 방법이 제공되는데, 상기 방법은 내부적으로 마스터 클록에 동기하여 동작하는 다수의 외부 장치 제어기들 및 외부 장치들과의 버퍼링을 위한 다수의 버퍼들을 포함하는 집적 회로 장치의 동시 변경 출력 감소를 위한 방법으로서, (a) 마스터 클록을 소정의 방식으로 변형하여 슬레이브 클록을 생성하는 단계 및 (b) 상기 마스터 클록 및 상기 슬레이브 클록에 동기하여 신호를 변경시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 (a) 단계는 상기 마스터 클록을 소정의 시간만큼 지연시켜 상기 슬레이브 클록을 생성하는 단계인 것을 특징으로 한다.
바람직하게는, 상기 (a) 단계는 상기 마스터 클록의 위상을 반전시켜 상기 슬레이브 클록을 생성하는 단계인 것을 특징으로 한다.
바람직하게는, 상기 (b) 단계는 상기 마스터 클록의 상승 에지에서 동시에 변경되는 신호들중 일부를 상기 슬레이브 클록의 상승 에지에서 변경시키는 단계인 것을 특징으로 한다.
이하, 첨부한 도면을 참조하면서 본 발명에 따른 동시 변경 출력 감소를 통하여 전원 단자의 수를 감소시키기 위한 방법 및 장치의 바람직한 실시예를 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호로 표기되었음에 유의하여야 한다. 또한, 하기의 설명에서는 구체적인 회로의 구성소자 등과 같은 많은 특정사항들이 도시되어 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2는 본 발명의 실시예에 따라 동시 변경 출력을 감소시키기 위한 집적 회로 장치(200)의 블록도로, 다수의 외부 장치 제어기들(201, 202, 203, 204), 멀티플렉서(205), 슬레이브 클록 생성부(206), 플립플롭(207, 208), 및 다수의 출력 버퍼들(220, 221, 222)을 포함하여 이루어진다.
도 2를 참조하면, 외부 장치 제어기들(100, 110, 120, 130)은 외부 메모리나 아날로그/디지털 콘버터 등의 외부 장치들을 제어하기 위하여 각종 제어 신호, 데이터 신호, 어드레스 신호 등을 통하여 외부 장치들을 제어한다.
멀티플렉서(140)는 외부 장치 제어기들(201, 202)이 집적 회로 장치(200) 내부의 버스를 공유하기 위하여 사용된다.
한편, 출력 버퍼들(209, 210, 211)은 버퍼로 외부 장치들과 집적 회로 장치를 절연시키며, 부족한 전류를 보충하는 역할을 한다.
플립플롭들(207, 208)은 슬레이브 클록에 동기되어 상승 에지에서 입력 단자(D)로 입력되는 신호를 출력(Q)으로 전달한다. 본 실시예에서는 플립플롭은 D 플립플롭에 한정하여 기술하기로 한다.
슬레이브 클록 생성부(206)는 기준 클록을 입력받아 소정의 형식으로 변형된 클록을 생성하는데, 이러한 변형된 클록을 본 명세서에서는 슬레이브 클록으로 명명하기로 한다. 여기서 소정의 방식이란 일정한 시간만큼 지연된 클록으로 기준 클록을 변형하거나 또는 기준 클록을 인버터를 통하여 위상을 반전시킴을 의미한다.
비록 도 2에는 기준 클록이 슬레이브 클록 생성부(206)에만 입력되는 것으로 되어 있으나, 기준클록은 시스템 온 칩 내부의 모든 요소들 즉, 멀티플렉서(205)나 외부 장치 제어기들(201, 202, 203, 204) 모두를 동기화시키는 내부 기준 클록으로서 사용되며, 또한, 본 명세서에서의 기준 클록과 마스터 클록은 동일한 의미로서 사용된다는 점에 유의하여야 한다.
도 2에서, n개의 외부 장치 제어기들은 서로 버스를 공유하거나 분리된 버스 또는 서로 다른 버스 계층상에서 존재하며, 각각의 외부 장치 제어기들은 기준 클록 즉, 마스터 클록에 따라 동작한다. 그러나 동시 동작이 가능한 버스들 중 일부 버스의 어드레스 신호, 제어 신호, 및 데이터 신호들과 각 출력 버퍼들 사이에 슬레이브 클록에 따라 동작되는 D 플립플롭을 두면 기준 클록(마스터 클록)의 동일한 에지에서 스위칭(변경)되는 출력 단자의 수가 감소된다.
예를 들면, 도 2에서 외부 장치 제어기(201)는 롬 제어기이고, 외부 장치 제어기(202)는 입출력(I/O) 제어기이며, 외부 장치 제어기들(203, 204)은 각각 SDRAM 제어기들이라고 가정하자. 또한 롬 제어기와 입출력 제어기는 내부 버스를 공유하고, SDRAM 제어기들은 각각의 버스를 가지고 있으며, 32비트 시스템이라고 가정하자.
외부 단자들(220, 221, 222)에서 동시 변경되는 32비트의 데이터 신호들만을 고려하면, 기준 클록(마스터 클록)의 특정 부분, 예컨대 상승 에지에서 변경되는 출력 단자의 수는 외부 장치 제어기(203)로부터 출력되는 32비트(221)이며, 외부 장치 제어기(201, 202)로부터 출력되는 데이터 신호들 32비트(220)와 외부 장치 제어기(204)로부터 출력되는 데이터 신호들(222)의 32비트는 슬레이브 클록의 상승 에지에서 변경된다. 따라서 기준 클록의 상승 에지에서 변경되는 신호들의 일부가 슬레이브 클록의 상승 에지에서 스위칭(변경)됨으로써, 동시에 변경되는 신호의 수가 분배되는 것이다. 이로 인해, 동시에 변경되는 신호들의 수를 감소시켜 결과적으로 전류의 량을 줄일 수 있고, 따라서 시스템-온-칩(SOC)의 전원 단자의 수를 감소시킬 수 있는 것이다.
이러한 관계는 도 3에 도시되어 있으며, 도 3에 의하면 마스터 클록(기준 클록)과 슬레이브 클록들의 예시(반전된 클록 또는 지연된 클록)와 스위칭되는 시점들(300, 301, 302)을 도시하고 있다.
도 3을 참조하면, 종래 기술에 의하면 상승 에지(300)에서 외부 장치들로 전달되는 모든 신호들이 변경됨으로 인하여 많은 전류량이 필요하고 따라서 그에 비례하여 많은 전원 단자가 필요하였다.
그러나 본 발명의 일 실시예에 의하면, 마스터 클록의 상승 에지(300)에서 변경되는 모든 신호들중 일부를 슬레이브 클록(301, 302)의 상승 에지(301, 302)에서 변환케 함으로써 소모되는 전류의 량을 줄일 수 있고, 그 결과 시스템-온-칩 외부에 장착되는 전원 단자의 수를 감소시킬 수 있다.
도 3에서 본 발명의 일 실시예에 따른 슬레이브 클록의 형태는 2가지로 생성된다. 하나는 마스터 클록의 위상이 반전된 클록으로 도 3의 2번째 클록이며, 나머지 하나는 마스터 클록이 일정한 지연시간(ts)을 가지고 지연된 클록으로 도 3의 세번째 클록이다.
상술한 바와 같이, 마스터 클록 및 상기 마스터 클록을 변형시킨 슬레이브 클록을 이용하여 마스터 클록의 특정 시점에서 동시에 변경되는 버스의 출력의 수를 감소시킴으로써, 이에 따른 집적 회로 장치의 전원 단자의 수를 감소시킬 수 있다.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술하였지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
도 1은 동시 변경 출력을 가지는 종래의 집적 회로 장치의 블록도이다.
도 2는 본 발명의 실시예에 따라 동시 변경 출력을 감소시키기 위한 집적 회로 장치의 블록도이다.
도 3은 마스터 클록 및 슬레이브 클록들의 예와 이들에 따라 동기되는 데이터를 도시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
201, 202, 203, 204 : 외부 장치 제어기
205 : 멀티플렉서
206 : 슬레이브 클록 생성부
207, 208 : D 플립플롭
209, 210, 211 : 버퍼

Claims (8)

  1. 내부적으로 마스터 클록에 동기하여 동작하는 다수의 외부 장치 제어기들 및 다수의 외부 장치들과의 버퍼링을 위한 다수의 버퍼들을 포함하는 집적 회로 장치에 있어서,
    상기 마스터 클록을 입력받아 동시 변경 출력 제어를 위한 슬레이브 클록을 생성하는 슬레이브 클록 생성부; 및
    상기 슬레이브 클록 생성부에서 생성된 상기 슬레이브 클록에 동기하여 신호를 외부 장치로 전달하기 위한 플립플롭 회로부를 포함하는 것을 특징으로 하는 집적 회로 장치.
  2. 제1항에 있어서, 상기 플립플롭 회로부는 D 플립플롭인 것을 특징으로 하는 집적 회로 장치.
  3. 제1항에 있어서, 상기 슬레이브 클록 생성부는 상기 마스터 클록을 입력받아 반전된 클록을 생성하는 것을 특징으로 하는 집적 회로 장치.
  4. 제1항에 있어서, 상기 슬레이브 클록 생성부는 상기 마스터 클록을 입력받아 소정의 시간만큼 지연된 클록을 생성하는 것을 특징으로 하는 집적 회로 장치.
  5. 내부적으로 마스터 클록에 동기하여 동작하는 다수의 외부 장치 제어기들 및 외부 장치들과의 버퍼링을 위한 다수의 버퍼들을 포함하는 집적 회로 장치의 동시 변경 출력 감소를 위한 방법으로서,
    (a) 상기 마스터 클록을 소정의 방식으로 변형하여 슬레이브 클록을 생성하는 단계; 및
    (b) 상기 마스터 클록 및 상기 슬레이브 클록에 동기하여 신호를 변경시키는 단계를 포함하는 것을 특징으로 하는 동시 변경 출력 감소 방법.
  6. 제5항에 있어서, 상기 (a) 단계는 상기 마스터 클록을 소정의 시간만큼 지연시켜 상기 슬레이브 클록을 생성하는 단계인 것을 특징으로 하는 동시 변경 출력 감소 방법.
  7. 제5항에 있어서, 상기 (a) 단계는 상기 마스터 클록의 위상을 반전시켜 상기 슬레이브 클록을 생성하는 단계인 것을 특징으로 하는 동시 변경 출력 감소 방법.
  8. 제5항에 있어서, 상기 (b) 단계는 상기 마스터 클록의 상승 에지에서 동시에 변경되는 신호들중 일부를 상기 슬레이브 클록의 상승 에지에서 변경시키는 단계인 것을 특징으로 하는 동시 변경 출력 감소 방법.
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