JP2000029561A - クロック供給回路 - Google Patents
クロック供給回路Info
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- JP2000029561A JP2000029561A JP10193448A JP19344898A JP2000029561A JP 2000029561 A JP2000029561 A JP 2000029561A JP 10193448 A JP10193448 A JP 10193448A JP 19344898 A JP19344898 A JP 19344898A JP 2000029561 A JP2000029561 A JP 2000029561A
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Abstract
(57)【要約】
【課題】 同一周期のクロックを供給される、相互に接
続されたＬＳＩにおいて、データ出力遅延時間が大きい
ＬＳＩ出力の、他方のＬＳＩ到達時のデータ保証時間が
短くなるのを防止する。 【解決手段】 開示されるクロック供給回路は、ＬＳＩ
１内に設けられたＳＳＲＡＭＩ／Ｆ部１３とＳＳＲＡＭ
２とに、それぞれ同一周期のクロックを供給するクロッ
ク供給回路において、ＬＳＩ１内にＬＳＩ１動作用のク
ロックの周期を変換する分周回路１２を設けて、分周ク
ロックをＳＳＲＡＭＩ／Ｆ部１３にその動作用クロック
として供給するとともに、分周クロックをディレイライ
ン４を介して遅延してＳＳＲＡＭ２にその動作用クロッ
クとして供給するように構成されている。
続されたＬＳＩにおいて、データ出力遅延時間が大きい
ＬＳＩ出力の、他方のＬＳＩ到達時のデータ保証時間が
短くなるのを防止する。 【解決手段】 開示されるクロック供給回路は、ＬＳＩ
１内に設けられたＳＳＲＡＭＩ／Ｆ部１３とＳＳＲＡＭ
２とに、それぞれ同一周期のクロックを供給するクロッ
ク供給回路において、ＬＳＩ１内にＬＳＩ１動作用のク
ロックの周期を変換する分周回路１２を設けて、分周ク
ロックをＳＳＲＡＭＩ／Ｆ部１３にその動作用クロック
として供給するとともに、分周クロックをディレイライ
ン４を介して遅延してＳＳＲＡＭ２にその動作用クロッ
クとして供給するように構成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、クロック供給回
路に係り、詳しくは、相互に接続された異なるＬＳＩ
に、同一のクロック源から分周されたクロックを供給す
るとともに、供給するクロックの位相調整が必要な場合
の、クロック供給回路に関する。
路に係り、詳しくは、相互に接続された異なるＬＳＩ
に、同一のクロック源から分周されたクロックを供給す
るとともに、供給するクロックの位相調整が必要な場合
の、クロック供給回路に関する。
【０００２】
【従来の技術】例えば、ＳＳＲＡＭ（Synchronous Stat
ic RAM）と、そのＳＳＲＡＭとのインタフェースを持つ
ＬＳＩ（Large-Scale Integrated Circuit）にクロック
を供給するとともに、この際使用するＳＳＲＡＭとし
て、多種多様な汎用品のＳＳＲＡＭを使用できるような
設計を行なう場合がある。この場合、ＳＳＲＡＭが十分
高速で動作可能であって、接続されるＬＳＩと同じ速度
で動作できる場合には、ＳＳＲＡＭとＬＳＩに同じ速度
のクロックを供給して動作させることができる。しかし
ながら、低速なＳＳＲＡＭも使用できるようにする場合
には、ＳＳＲＡＭとＬＳＩに同じ速度のクロックを供給
することはできない。この際、ＬＳＩに供給するクロッ
クも低速にしたのでは、ＬＳＩが本来持つ性能を発揮で
きないことになるので、この場合は、ＬＳＩ内部を、Ｓ
ＳＲＡＭと同じ速度のクロックで動作させる部分と、そ
れ以外のＬＳＩの本来の速度のクロックで動作させる部
分とに分けて設計しなければならない。
ic RAM）と、そのＳＳＲＡＭとのインタフェースを持つ
ＬＳＩ（Large-Scale Integrated Circuit）にクロック
を供給するとともに、この際使用するＳＳＲＡＭとし
て、多種多様な汎用品のＳＳＲＡＭを使用できるような
設計を行なう場合がある。この場合、ＳＳＲＡＭが十分
高速で動作可能であって、接続されるＬＳＩと同じ速度
で動作できる場合には、ＳＳＲＡＭとＬＳＩに同じ速度
のクロックを供給して動作させることができる。しかし
ながら、低速なＳＳＲＡＭも使用できるようにする場合
には、ＳＳＲＡＭとＬＳＩに同じ速度のクロックを供給
することはできない。この際、ＬＳＩに供給するクロッ
クも低速にしたのでは、ＬＳＩが本来持つ性能を発揮で
きないことになるので、この場合は、ＬＳＩ内部を、Ｓ
ＳＲＡＭと同じ速度のクロックで動作させる部分と、そ
れ以外のＬＳＩの本来の速度のクロックで動作させる部
分とに分けて設計しなければならない。
【０００３】図４は、従来のクロック供給回路の電気的
構成を示すブロック図であって、ＳＳＲＡＭとのインタ
フェースを持つＬＳＩと、ＳＳＲＡＭとにクロックを供
給する際に、ＬＳＩ内部を高速クロック動作部分と低速
クロック動作部分とに分離するように設計を行なった場
合の、クロック供給回路を例示している。図４におい
て、ＬＳＩ５は、ＳＳＲＡＭ６とのインタフェースを持
つＬＳＩである。ＬＳＩ５内部は、ＬＳＩ５動作用のク
ロックＣＬＫ１０で動作するＬＳＩコア部５１と、ＳＳ
ＲＡＭ６の速度と同じ速度のクロックＣＬＫ１１で動作
するＳＳＲＡＭＩ／Ｆ（インタフェース）部５３とで構
成されているとともに、ＳＳＲＡＭＩ／Ｆ部５３にクロ
ックＣＬＫ１１を供給するための分周回路５２が設けら
れている。分周回路５２は、クロックＣＬＫ１０を分周
して、クロックＣＬＫ１１を生成する。また、ＬＳＩ５
の外部には、ＬＳＩ５にクロックＣＬＫ１０を供給する
オシレータ７があるとともに、クロックＣＬＫ１０を分
周して、クロックＣＬＫ１１と同じ速度のクロックＣＬ
Ｋ１２を生成する分周回路８と、クロックＣＬＫ１２を
位相調整して、ＳＳＲＡＭ６にその動作用のクロックＣ
ＬＫ１３として供給する位相調整回路９がある。このよ
うに、ＳＳＲＡＭＩ／Ｆ部５３とＳＳＲＡＭ６との間で
は、同じ速度のクロックを供給されることによって、相
互にデータの送受信を行なうことができる。
構成を示すブロック図であって、ＳＳＲＡＭとのインタ
フェースを持つＬＳＩと、ＳＳＲＡＭとにクロックを供
給する際に、ＬＳＩ内部を高速クロック動作部分と低速
クロック動作部分とに分離するように設計を行なった場
合の、クロック供給回路を例示している。図４におい
て、ＬＳＩ５は、ＳＳＲＡＭ６とのインタフェースを持
つＬＳＩである。ＬＳＩ５内部は、ＬＳＩ５動作用のク
ロックＣＬＫ１０で動作するＬＳＩコア部５１と、ＳＳ
ＲＡＭ６の速度と同じ速度のクロックＣＬＫ１１で動作
するＳＳＲＡＭＩ／Ｆ（インタフェース）部５３とで構
成されているとともに、ＳＳＲＡＭＩ／Ｆ部５３にクロ
ックＣＬＫ１１を供給するための分周回路５２が設けら
れている。分周回路５２は、クロックＣＬＫ１０を分周
して、クロックＣＬＫ１１を生成する。また、ＬＳＩ５
の外部には、ＬＳＩ５にクロックＣＬＫ１０を供給する
オシレータ７があるとともに、クロックＣＬＫ１０を分
周して、クロックＣＬＫ１１と同じ速度のクロックＣＬ
Ｋ１２を生成する分周回路８と、クロックＣＬＫ１２を
位相調整して、ＳＳＲＡＭ６にその動作用のクロックＣ
ＬＫ１３として供給する位相調整回路９がある。このよ
うに、ＳＳＲＡＭＩ／Ｆ部５３とＳＳＲＡＭ６との間で
は、同じ速度のクロックを供給されることによって、相
互にデータの送受信を行なうことができる。
【０００４】この場合、ＳＳＲＡＭ６へのクロック供給
のために、位相調整回路９を使用するのは、ＳＳＲＡＭ
６の動作が遅く、データ読み出し時間が長い場合には、
これに基づくＳＳＲＡＭ６からＬＳＩ５までの信号遅延
時間と、分周回路５２と分周回路８等のような、介在す
る回路部分の誤差に基づくスキューと、ＳＳＲＡＭ６と
ＬＳＩ５間の接続線やＬＳＩ内部の配線等に基づくメデ
ィアディレィとの総和が、ＳＳＲＡＭ６のクロックサイ
クルより大きくなるため、ＳＳＲＡＭ６とＬＳＩ５に対
する供給クロックに遅延を与えて、ＬＳＩ５におけるク
ロックＣＬＫ１１の位相を、ＳＳＲＡＭ６のクロックＣ
ＬＫ１３の位相よりも遅らせないと、ＳＳＲＡＭ６から
ＬＳＩ５へのデータ転送が失敗することになるためであ
る。
のために、位相調整回路９を使用するのは、ＳＳＲＡＭ
６の動作が遅く、データ読み出し時間が長い場合には、
これに基づくＳＳＲＡＭ６からＬＳＩ５までの信号遅延
時間と、分周回路５２と分周回路８等のような、介在す
る回路部分の誤差に基づくスキューと、ＳＳＲＡＭ６と
ＬＳＩ５間の接続線やＬＳＩ内部の配線等に基づくメデ
ィアディレィとの総和が、ＳＳＲＡＭ６のクロックサイ
クルより大きくなるため、ＳＳＲＡＭ６とＬＳＩ５に対
する供給クロックに遅延を与えて、ＬＳＩ５におけるク
ロックＣＬＫ１１の位相を、ＳＳＲＡＭ６のクロックＣ
ＬＫ１３の位相よりも遅らせないと、ＳＳＲＡＭ６から
ＬＳＩ５へのデータ転送が失敗することになるためであ
る。
【０００５】図５は、ＬＳＩとＳＳＲＡＭとの相互のデ
ータ転送を説明するタイムチャート（１）であって、Ｓ
ＳＲＡＭの読み出し最大遅延時間が長いため、ＬＳＩ側
のクロックとＳＳＲＡＭのクロックとに位相差を与えな
いと、データ転送を行なえない場合を例示している。図
５に示すように、ＬＳＩ５から出力されたデータは、最
大遅延時間が短いため、ＳＳＲＡＭ６でデータを取り込
むまでに、ＳＳＲＡＭ６に到達したデータが確定してい
るので、ＳＳＲＡＭ６では、正常にデータを取り込むこ
とができる。一方、ＳＳＲＡＭ６から出力されたデータ
は、最大遅延時間が長いため、ＬＳＩ５でデータを取り
込むまでに、ＬＳＩ５に到達したデータが確定していな
いので、ＬＳＩ５では、正常にデータを取り込むことが
できない。
ータ転送を説明するタイムチャート（１）であって、Ｓ
ＳＲＡＭの読み出し最大遅延時間が長いため、ＬＳＩ側
のクロックとＳＳＲＡＭのクロックとに位相差を与えな
いと、データ転送を行なえない場合を例示している。図
５に示すように、ＬＳＩ５から出力されたデータは、最
大遅延時間が短いため、ＳＳＲＡＭ６でデータを取り込
むまでに、ＳＳＲＡＭ６に到達したデータが確定してい
るので、ＳＳＲＡＭ６では、正常にデータを取り込むこ
とができる。一方、ＳＳＲＡＭ６から出力されたデータ
は、最大遅延時間が長いため、ＬＳＩ５でデータを取り
込むまでに、ＬＳＩ５に到達したデータが確定していな
いので、ＬＳＩ５では、正常にデータを取り込むことが
できない。
【０００６】この場合、ＬＳＩ５とＳＳＲＡＭ６に供給
されるクロックの速度を遅くすれば、相互のデータ転送
が可能になるが、これでは、ＬＳＩ５とＳＳＲＡＭ６間
のデータ転送性能が低下するので、好ましくない。しか
しながら、このような場合でも、ＬＳＩ５とＳＳＲＡＭ
６に供給されるクロックに位相差を与えれば、転送性能
を低下させることなく、データ転送を行なうことができ
るようになる。
されるクロックの速度を遅くすれば、相互のデータ転送
が可能になるが、これでは、ＬＳＩ５とＳＳＲＡＭ６間
のデータ転送性能が低下するので、好ましくない。しか
しながら、このような場合でも、ＬＳＩ５とＳＳＲＡＭ
６に供給されるクロックに位相差を与えれば、転送性能
を低下させることなく、データ転送を行なうことができ
るようになる。
【０００７】図６は、ＬＳＩとＳＳＲＡＭとの相互のデ
ータ転送を説明するタイムチャート（２）であって、Ｌ
ＳＩのクロックとＳＳＲＡＭのクロックに位相差を与え
ることによって、ＳＳＲＡＭの読み出し最大遅延時間が
長い場合でも、データ転送が可能になる場合を例示して
いる。図６に示すように、ＬＳＩ５から出力されたデー
タは、最大遅延時間が短く、ＳＳＲＡＭ６でのデータ取
り込みの保証時間が長いため、ＬＳＩのクロックとＳＳ
ＲＡＭのクロックに位相差を与えたことによって、ＳＳ
ＲＡＭ６でのデータ取り込みタイミングが早まっても、
ＳＳＲＡＭ６でデータを取り込むことができる。一方、
ＳＳＲＡＭ６から出力されたデータは、最大遅延時間が
長いため、ＬＳＩ５でデータを取り込むまでに、ＬＳＩ
５でのデータ取り込みの保証時間が短くなるが、ＬＳＩ
１のクロックとＳＳＲＡＭ６のクロックとに位相差を与
えたことによって、ＬＳＩ５でのデータ取り込みタイミ
ングが遅くなるので、ＬＳＩ５でデータを取り込むこと
ができる。
ータ転送を説明するタイムチャート（２）であって、Ｌ
ＳＩのクロックとＳＳＲＡＭのクロックに位相差を与え
ることによって、ＳＳＲＡＭの読み出し最大遅延時間が
長い場合でも、データ転送が可能になる場合を例示して
いる。図６に示すように、ＬＳＩ５から出力されたデー
タは、最大遅延時間が短く、ＳＳＲＡＭ６でのデータ取
り込みの保証時間が長いため、ＬＳＩのクロックとＳＳ
ＲＡＭのクロックに位相差を与えたことによって、ＳＳ
ＲＡＭ６でのデータ取り込みタイミングが早まっても、
ＳＳＲＡＭ６でデータを取り込むことができる。一方、
ＳＳＲＡＭ６から出力されたデータは、最大遅延時間が
長いため、ＬＳＩ５でデータを取り込むまでに、ＬＳＩ
５でのデータ取り込みの保証時間が短くなるが、ＬＳＩ
１のクロックとＳＳＲＡＭ６のクロックとに位相差を与
えたことによって、ＬＳＩ５でのデータ取り込みタイミ
ングが遅くなるので、ＬＳＩ５でデータを取り込むこと
ができる。
【０００８】このように、図６に示された構成をとるこ
とによって、多種多様なＳＳＲＡＭを使用することへの
対応が可能になるが、実際には、さらに分周回路５２と
分周回路８の生成するクロックにスキューが生じるた
め、図５，図６で示されたタイムチャート中のデータ入
力側のデータ保証時間が、スキューの分だけ短くなる。
そのため、位相調整回路９による位相調整を厳密に行な
う必要が生じたり、また場合によっては、スキューを加
味したことによってデータ保証時間がなくなってしまっ
て、データ転送が不可能になる場合もある。
とによって、多種多様なＳＳＲＡＭを使用することへの
対応が可能になるが、実際には、さらに分周回路５２と
分周回路８の生成するクロックにスキューが生じるた
め、図５，図６で示されたタイムチャート中のデータ入
力側のデータ保証時間が、スキューの分だけ短くなる。
そのため、位相調整回路９による位相調整を厳密に行な
う必要が生じたり、また場合によっては、スキューを加
味したことによってデータ保証時間がなくなってしまっ
て、データ転送が不可能になる場合もある。
【０００９】図７は、ＬＳＩとＳＳＲＡＭとの相互のデ
ータ転送を説明するタイムチャート（３）であって、ク
ロックのスキューが大きい場合を例示し、ＬＳＩ５のク
ロックＣＬＫ１１と、ＳＳ−ＲＡＭ６のクロックＣＬＫ
１３のスキューを±ａとした場合に、スキューａが大き
いケースを示している。このケースでは、ＬＳＩ５から
の出力データは、スキュー成分が＋側，−側のいずれの
方向に影響した場合でも、クロックＣＬＫ１３は、ＳＳ
−ＲＡＭ６においてデータが保証されたタイミングで有
効になるため、ＳＳ−ＲＡＭ６で、ＬＳＩ５の出力デー
タを取り込むことができる。一方、ＳＳ−ＲＡＭ６から
出力されるデータは、スキュー成分ａの影響によって、
スキュー−ａのときは図６の場合よりも早いタイミング
で、スキュー＋ａのときは図６の場合よりも遅いタイミ
ングで、ＳＳ−ＲＡＭ６から出力されることになる。
ータ転送を説明するタイムチャート（３）であって、ク
ロックのスキューが大きい場合を例示し、ＬＳＩ５のク
ロックＣＬＫ１１と、ＳＳ−ＲＡＭ６のクロックＣＬＫ
１３のスキューを±ａとした場合に、スキューａが大き
いケースを示している。このケースでは、ＬＳＩ５から
の出力データは、スキュー成分が＋側，−側のいずれの
方向に影響した場合でも、クロックＣＬＫ１３は、ＳＳ
−ＲＡＭ６においてデータが保証されたタイミングで有
効になるため、ＳＳ−ＲＡＭ６で、ＬＳＩ５の出力デー
タを取り込むことができる。一方、ＳＳ−ＲＡＭ６から
出力されるデータは、スキュー成分ａの影響によって、
スキュー−ａのときは図６の場合よりも早いタイミング
で、スキュー＋ａのときは図６の場合よりも遅いタイミ
ングで、ＳＳ−ＲＡＭ６から出力されることになる。
【００１０】最小遅延時間でのＬＳＩ５到達データに−
ａのスキュー成分を加え、最大遅延時間でのＬＳＩ５到
達データに＋ａのスキュー成分を加えたケースでは、Ｌ
ＳＩ５到達時に保証されるデータの幅は、図６の場合
（図中、斜線を施して示す）と比べて、図７に示すよう
に２ａだけ狭くなる。図７のケースでは、僅かではある
がデータが保証される時間が存在し、また、その時間中
にクロックＣＬＫ１１が有効になるため、ＬＳＩ５にお
いてデータを取り込むことができる。ただし、このケー
スでは、位相調整回路９において厳密に調整して位相差
を与えなければならない。もしも、もう少しスキュー成
分が大きくなれば、データ保証時間がなくなって、デー
タ転送を行なうことができなくなる。また、ＳＳ−ＲＡ
Ｍ６として選択する別の品種のＳＳ−ＲＡＭの最小遅延
時間が小さいか、又は最大遅延時間が大きくなれば、同
じくデータ保証時間が小さくなり、データ保証時間がな
くなって、そのＳＳ−ＲＡＭは使用できないことにな
る。
ａのスキュー成分を加え、最大遅延時間でのＬＳＩ５到
達データに＋ａのスキュー成分を加えたケースでは、Ｌ
ＳＩ５到達時に保証されるデータの幅は、図６の場合
（図中、斜線を施して示す）と比べて、図７に示すよう
に２ａだけ狭くなる。図７のケースでは、僅かではある
がデータが保証される時間が存在し、また、その時間中
にクロックＣＬＫ１１が有効になるため、ＬＳＩ５にお
いてデータを取り込むことができる。ただし、このケー
スでは、位相調整回路９において厳密に調整して位相差
を与えなければならない。もしも、もう少しスキュー成
分が大きくなれば、データ保証時間がなくなって、デー
タ転送を行なうことができなくなる。また、ＳＳ−ＲＡ
Ｍ６として選択する別の品種のＳＳ−ＲＡＭの最小遅延
時間が小さいか、又は最大遅延時間が大きくなれば、同
じくデータ保証時間が小さくなり、データ保証時間がな
くなって、そのＳＳ−ＲＡＭは使用できないことにな
る。
【００１１】よって、スキュー成分ａが小さくなること
は、ＬＳＩ５におけるデータ保証時間が長くなることに
繋がる。これは、位相調整の精度を下げても、データ転
送が可能となり、その調整も容易に行なえることを意味
している。またスキューが大きいケースでは、使用でき
なかったＳＳ−ＲＡＭでも、スキューが小さければ、使
用できることになるので、ＳＳ−ＲＡＭの選択の幅を広
げることができる。
は、ＬＳＩ５におけるデータ保証時間が長くなることに
繋がる。これは、位相調整の精度を下げても、データ転
送が可能となり、その調整も容易に行なえることを意味
している。またスキューが大きいケースでは、使用でき
なかったＳＳ−ＲＡＭでも、スキューが小さければ、使
用できることになるので、ＳＳ−ＲＡＭの選択の幅を広
げることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記従
来のクロック供給回路にあっては、相互に接続された異
なるＬＳＩにクロックを供給する際に、一方のＬＳＩ側
のクロック供給用分周回路と、他方のＬＳＩ側のクロッ
ク供給用分周回路とが別個に設けられているため、両Ｌ
ＳＩ間のクロックスキューの発生を避けることが困難で
あって、このため、転送データの受け取り側での、デー
タ到達時の保証時間が短くなる場合が生じることを避け
られないという問題があった。
来のクロック供給回路にあっては、相互に接続された異
なるＬＳＩにクロックを供給する際に、一方のＬＳＩ側
のクロック供給用分周回路と、他方のＬＳＩ側のクロッ
ク供給用分周回路とが別個に設けられているため、両Ｌ
ＳＩ間のクロックスキューの発生を避けることが困難で
あって、このため、転送データの受け取り側での、デー
タ到達時の保証時間が短くなる場合が生じることを避け
られないという問題があった。
【００１３】この発明は、上述の事情に鑑みてなされた
ものであって、相互にデータの送信と受信を行なうとと
もに、第２のＬＳＩから第１のＬＳＩへのデータ出力遅
延時間が、第１のＬＳＩから第２のＬＳＩへのデータ出
力遅延時間より長い、第１のＬＳＩと第２のＬＳＩとに
同一周期のクロックを供給して動作させる際に、第２の
ＬＳＩからのデータ読み出し遅延時間が大きい場合で
も、第１のＬＳＩ側で、データ到達時の保証時間が短く
なるのを防止することが可能な、クロック供給回路を提
供することを目的としている。
ものであって、相互にデータの送信と受信を行なうとと
もに、第２のＬＳＩから第１のＬＳＩへのデータ出力遅
延時間が、第１のＬＳＩから第２のＬＳＩへのデータ出
力遅延時間より長い、第１のＬＳＩと第２のＬＳＩとに
同一周期のクロックを供給して動作させる際に、第２の
ＬＳＩからのデータ読み出し遅延時間が大きい場合で
も、第１のＬＳＩ側で、データ到達時の保証時間が短く
なるのを防止することが可能な、クロック供給回路を提
供することを目的としている。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、クロック供給回路に係り、
相互にデータの送信と受信を行なうとともに、第２のＬ
ＳＩから第１のＬＳＩへのデータ出力遅延時間が、第１
のＬＳＩから第２のＬＳＩへのデータ出力遅延時間より
長い、第１のＬＳＩと第２のＬＳＩとに同一周期のクロ
ックを供給するクロック供給回路において、上記第１の
ＬＳＩに位相調整手段を設けて該第１のＬＳＩの動作用
クロックの位相を調整して上記第２のＬＳＩにその動作
用クロックとして供給するように構成されていることを
特徴としている。
に、請求項１記載の発明は、クロック供給回路に係り、
相互にデータの送信と受信を行なうとともに、第２のＬ
ＳＩから第１のＬＳＩへのデータ出力遅延時間が、第１
のＬＳＩから第２のＬＳＩへのデータ出力遅延時間より
長い、第１のＬＳＩと第２のＬＳＩとに同一周期のクロ
ックを供給するクロック供給回路において、上記第１の
ＬＳＩに位相調整手段を設けて該第１のＬＳＩの動作用
クロックの位相を調整して上記第２のＬＳＩにその動作
用クロックとして供給するように構成されていることを
特徴としている。
【００１５】請求項２記載の発明は、請求項１記載のク
ロック供給回路に係り、上記第２のＬＳＩが、クロック
によってデータの書き込みと読み出しとを行なうメモリ
回路からなることを特徴としている。
ロック供給回路に係り、上記第２のＬＳＩが、クロック
によってデータの書き込みと読み出しとを行なうメモリ
回路からなることを特徴としている。
【００１６】請求項３記載の発明は、請求項１又は２記
載のクロック供給回路に係り、上記第１のＬＳＩの動作
用クロックが、上記第１のＬＳＩにおける他の部分の動
作用クロックからクロック周波数変換手段を介して生成
されるように構成されていることを特徴としている。
載のクロック供給回路に係り、上記第１のＬＳＩの動作
用クロックが、上記第１のＬＳＩにおける他の部分の動
作用クロックからクロック周波数変換手段を介して生成
されるように構成されていることを特徴としている。
【００１７】請求項４記載の発明は、請求３記載のクロ
ック供給回路に係り、上記クロック周波数変換手段が分
周器からなることを特徴としている。
ック供給回路に係り、上記クロック周波数変換手段が分
周器からなることを特徴としている。
【００１８】請求項５記載の発明は、請求項１，２，３
又は４記載のクロック供給回路に係り、上記位相調整手
段が、上記第２のＬＳＩから出力されて上記第１のＬＳ
Ｉ到達時に最小遅延時間と最大遅延時間とによって保証
されたデータを、該第１のＬＳＩにおいて取り込むこと
ができるように、該第１のＬＳＩの動作用クロックの位
相を調整して上記第２のＬＳＩに動作用クロックとして
供給するように構成されていることを特徴としている。
又は４記載のクロック供給回路に係り、上記位相調整手
段が、上記第２のＬＳＩから出力されて上記第１のＬＳ
Ｉ到達時に最小遅延時間と最大遅延時間とによって保証
されたデータを、該第１のＬＳＩにおいて取り込むこと
ができるように、該第１のＬＳＩの動作用クロックの位
相を調整して上記第２のＬＳＩに動作用クロックとして
供給するように構成されていることを特徴としている。
【００１９】請求項６記載の発明は、請求項５記載のク
ロック供給回路に係り、上記位相調整手段が、上記第２
のＬＳＩから出力されて上記第１のＬＳＩ到達時に保証
されたデータを、上記第１のＬＳＩから上記第２のＬＳ
Ｉに至る配線に基づくスキューを差し引いたタイミング
で、上記第１のＬＳＩにおいて取り込むことができるよ
うに、上記クロック位相の調整を行なうごとく構成され
ていることを特徴としている。
ロック供給回路に係り、上記位相調整手段が、上記第２
のＬＳＩから出力されて上記第１のＬＳＩ到達時に保証
されたデータを、上記第１のＬＳＩから上記第２のＬＳ
Ｉに至る配線に基づくスキューを差し引いたタイミング
で、上記第１のＬＳＩにおいて取り込むことができるよ
うに、上記クロック位相の調整を行なうごとく構成され
ていることを特徴としている。
【００２０】請求項７記載の発明は、請求項１，２，
３，４，５又は６記載のクロック供給回路に係り、上記
位相調整手段が、上記第１のＬＳＩの外部に設けられ
た、該第１のＬＳＩの動作用クロックを遅延させるため
のディレイラインを含んでなることを特徴としている。
３，４，５又は６記載のクロック供給回路に係り、上記
位相調整手段が、上記第１のＬＳＩの外部に設けられ
た、該第１のＬＳＩの動作用クロックを遅延させるため
のディレイラインを含んでなることを特徴としている。
【００２１】請求項８記載の発明は、請求項７記載のク
ロック供給回路に係り、上記ディレイラインが交換可能
であって、異なる遅延値を有するディレイラインから選
択して交換することによって、上記第２のＬＳＩに、上
記第１のＬＳＩのクロックとの間に所要の位相差を有す
るクロックを供給するように構成されていることを特徴
としている。
ロック供給回路に係り、上記ディレイラインが交換可能
であって、異なる遅延値を有するディレイラインから選
択して交換することによって、上記第２のＬＳＩに、上
記第１のＬＳＩのクロックとの間に所要の位相差を有す
るクロックを供給するように構成されていることを特徴
としている。
【００２２】また、請求項９記載の発明は、請求項１，
２，３，４，５又は６記載のクロック供給回路に係り、
上記位相調整手段が、上記第１のＬＳＩの内部に設けら
れた、それぞれ異なる遅延値を有する複数のディレイラ
インと、該複数のディレイラインからいずれか一つを選
択する選択手段とを含んでなり、該選択手段における選
択によって、上記第２のＬＳＩに、上記第１のＬＳＩの
クロックとの間に所要の位相差を有するクロックを供給
するように構成されていることを特徴としている。
２，３，４，５又は６記載のクロック供給回路に係り、
上記位相調整手段が、上記第１のＬＳＩの内部に設けら
れた、それぞれ異なる遅延値を有する複数のディレイラ
インと、該複数のディレイラインからいずれか一つを選
択する選択手段とを含んでなり、該選択手段における選
択によって、上記第２のＬＳＩに、上記第１のＬＳＩの
クロックとの間に所要の位相差を有するクロックを供給
するように構成されていることを特徴としている。
【００２３】また、請求項１０記載の発明は、請求項９
記載のクロック供給回路に係り、上記選択手段が、制御
入力によって動作するセレクタ制御手段の制御に応じ
て、上記複数のディレイラインから一つのディレイライ
ンを選択するように構成されていることを特徴としてい
る。
記載のクロック供給回路に係り、上記選択手段が、制御
入力によって動作するセレクタ制御手段の制御に応じ
て、上記複数のディレイラインから一つのディレイライ
ンを選択するように構成されていることを特徴としてい
る。
【００２４】また、請求項１１記載の発明は、請求項
１，２，３，４，５，６，７，８，９又は１０記載のク
ロック供給回路に係り、上記第１のＬＳＩがフリップ・
フロップを有し、上記クロック周期変換手段から供給さ
れたクロックによってタイミング整形を行なって上記第
２のＬＳＩとの間でデータを送受するように構成されて
いることを特徴としている。
１，２，３，４，５，６，７，８，９又は１０記載のク
ロック供給回路に係り、上記第１のＬＳＩがフリップ・
フロップを有し、上記クロック周期変換手段から供給さ
れたクロックによってタイミング整形を行なって上記第
２のＬＳＩとの間でデータを送受するように構成されて
いることを特徴としている。
【００２５】さらにまた、請求項１２記載の発明は、請
求項１，２，３，４，５，６，７，８，９，１０又は１
１記載のクロック供給回路に係り、上記第２のＬＳＩが
フリップ・フロップを有し、上記位相調整手段を介して
供給されたクロックによってタイミング整形を行なって
上記第１のＬＳＩとの間でデータを送受するように構成
されていることを特徴としている。
求項１，２，３，４，５，６，７，８，９，１０又は１
１記載のクロック供給回路に係り、上記第２のＬＳＩが
フリップ・フロップを有し、上記位相調整手段を介して
供給されたクロックによってタイミング整形を行なって
上記第１のＬＳＩとの間でデータを送受するように構成
されていることを特徴としている。
【００２６】
【作用】この発明の構成では、相互にデータの送信と受
信を行なうとともに、第２のＬＳＩから第１のＬＳＩへ
のデータ出力遅延時間が、第１のＬＳＩから第２のＬＳ
Ｉへのデータ出力遅延時間より長い、第１のＬＳＩと第
２のＬＳＩとに同一周期のクロックを供給するクロック
供給回路において、第１のＬＳＩ内に位相調整手段を設
けて第１のＬＳＩの動作用クロックの位相を調整して第
２のＬＳＩにその動作用クロックとして供給するように
構成されているので、第２のＬＳＩからのデータ読み出
し遅延時間が大きい場合でも、第１のＬＳＩ側で、第２
のＬＳＩからのデータ到達時の保証時間が短くなるのを
防止することができる。
信を行なうとともに、第２のＬＳＩから第１のＬＳＩへ
のデータ出力遅延時間が、第１のＬＳＩから第２のＬＳ
Ｉへのデータ出力遅延時間より長い、第１のＬＳＩと第
２のＬＳＩとに同一周期のクロックを供給するクロック
供給回路において、第１のＬＳＩ内に位相調整手段を設
けて第１のＬＳＩの動作用クロックの位相を調整して第
２のＬＳＩにその動作用クロックとして供給するように
構成されているので、第２のＬＳＩからのデータ読み出
し遅延時間が大きい場合でも、第１のＬＳＩ側で、第２
のＬＳＩからのデータ到達時の保証時間が短くなるのを
防止することができる。
【００２７】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 図１は、この発明の第１実施例であるクロック供給回路
の電気的構成を示すブロック図、図２は、この例におけ
るＬＳＩとＳＳＲＡＭとの相互のデータ転送を説明する
タイムチャートである。この例のクロック供給回路は、
ＳＳＲＡＭ２と、ＳＳＲＡＭ２とのインタフェースとし
てＳＳＲＡＭＩ／Ｆ部１３を持つＬＳＩ１とに対して適
用した場合を示し、図１に示すように、オシレータ３
と、ディレイライン４と、ＬＳＩ１内に設けられた分周
回路１２と、ＬＳＩ１内部のＳＳＲＡＭＩ／Ｆ部１３内
に設けられたＦ／Ｆ（フリップ・フロップ）１４及びク
ロックドライバ１５，１６，１７，１８と、ＳＳＲＡＭ
２内部に設けられたＦ／Ｆ（フリップ・フロップ）２２
とから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。 ◇第１実施例 図１は、この発明の第１実施例であるクロック供給回路
の電気的構成を示すブロック図、図２は、この例におけ
るＬＳＩとＳＳＲＡＭとの相互のデータ転送を説明する
タイムチャートである。この例のクロック供給回路は、
ＳＳＲＡＭ２と、ＳＳＲＡＭ２とのインタフェースとし
てＳＳＲＡＭＩ／Ｆ部１３を持つＬＳＩ１とに対して適
用した場合を示し、図１に示すように、オシレータ３
と、ディレイライン４と、ＬＳＩ１内に設けられた分周
回路１２と、ＬＳＩ１内部のＳＳＲＡＭＩ／Ｆ部１３内
に設けられたＦ／Ｆ（フリップ・フロップ）１４及びク
ロックドライバ１５，１６，１７，１８と、ＳＳＲＡＭ
２内部に設けられたＦ／Ｆ（フリップ・フロップ）２２
とから概略構成されている。
【００２８】ＬＳＩ１は、ＳＳＲＡＭ２とのインタフェ
ースを持つＬＳＩであって、その内部には、ＬＳＩ１動
作用のクロックで動作するＬＳＩコア部１１と、ＳＳＲ
ＡＭ２とのインタフェースのための、ＳＳＲＡＭ２の速
度と同じ速度で動作するＳＳＲＡＭＩ／Ｆ部１３とを有
するとともに、ＬＳＩ１動作用のクロックを分周してＳ
ＳＲＡＭＩ／Ｆ部１３及びＳＳＲＡＭ２動作用のクロッ
クを生成する分周回路１２とを有している。ＳＳＲＡＭ
２は、ＬＳＩ１から送出されたデータを書き込み、また
書き込まれたデータを読み出してＬＳＩ１に送出する。
オシレータ３は、ＬＳＩ１動作用のクロックを生成す
る。ディレイライン４は、ＳＳＲＡＭＩ／Ｆ部１３から
ＳＳＲＡＭ２に供給されるクロックを所定時間遅延させ
る。Ｆ／Ｆ１４は、ＳＳＲＡＭＩ／Ｆ部１３が送受信す
るデータを、ＳＳＲＡＭＩ／Ｆ部１３内のクロックでタ
イミング整形するために設けられている。クロックドラ
イバ１５，１７は、分周回路１２から入力されたクロッ
クを、Ｆ／Ｆ１４に供給する。クロックドライバ１６，
１８は、分周回路１２から入力されたクロックを、ディ
レイライン４を介して、ＳＳＲＡＭ２に供給する。Ｆ／
Ｆ２２は、ＳＳＲＡＭ２が送受信するデータを、ＳＳＲ
ＡＭ２内のクロックでタイミング整形するために設けら
れている。
ースを持つＬＳＩであって、その内部には、ＬＳＩ１動
作用のクロックで動作するＬＳＩコア部１１と、ＳＳＲ
ＡＭ２とのインタフェースのための、ＳＳＲＡＭ２の速
度と同じ速度で動作するＳＳＲＡＭＩ／Ｆ部１３とを有
するとともに、ＬＳＩ１動作用のクロックを分周してＳ
ＳＲＡＭＩ／Ｆ部１３及びＳＳＲＡＭ２動作用のクロッ
クを生成する分周回路１２とを有している。ＳＳＲＡＭ
２は、ＬＳＩ１から送出されたデータを書き込み、また
書き込まれたデータを読み出してＬＳＩ１に送出する。
オシレータ３は、ＬＳＩ１動作用のクロックを生成す
る。ディレイライン４は、ＳＳＲＡＭＩ／Ｆ部１３から
ＳＳＲＡＭ２に供給されるクロックを所定時間遅延させ
る。Ｆ／Ｆ１４は、ＳＳＲＡＭＩ／Ｆ部１３が送受信す
るデータを、ＳＳＲＡＭＩ／Ｆ部１３内のクロックでタ
イミング整形するために設けられている。クロックドラ
イバ１５，１７は、分周回路１２から入力されたクロッ
クを、Ｆ／Ｆ１４に供給する。クロックドライバ１６，
１８は、分周回路１２から入力されたクロックを、ディ
レイライン４を介して、ＳＳＲＡＭ２に供給する。Ｆ／
Ｆ２２は、ＳＳＲＡＭ２が送受信するデータを、ＳＳＲ
ＡＭ２内のクロックでタイミング整形するために設けら
れている。
【００２９】次に、図１及び図２を参照して、この例の
クロック供給回路の動作について説明する。オシレータ
３は、ＬＳＩ１動作用のクロックＣＬＫ１を生成して、
ＬＳＩコア部１１に供給し、これによって、ＬＳＩ１に
おける主要部の動作が行なわれる。分周回路１２では、
クロックＣＬＫ１から、ＳＳＲＡＭ２の動作速度に合わ
せた速度のクロックＣＬＫ２を生成して、クロックドラ
イバ１５，１６に分配する。クロックドライバ１５の出
力クロックは、さらにクロックドライバ１７を経て、Ｆ
／Ｆ１４にその動作用クロックＣＬＫ３として供給され
る。一方、クロックドライバ１６の出力クロックは、一
旦、ＬＳＩ１の外部に出力され、ディレイライン４を経
て遅延されたのち、再びＬＳＩ１内部に入力され、クロ
ックドライバ１８を経て、ＳＳＲＡＭ２に入力されて、
Ｆ／Ｆ２２にその動作用クロックＣＬＫ４として供給さ
れる。
クロック供給回路の動作について説明する。オシレータ
３は、ＬＳＩ１動作用のクロックＣＬＫ１を生成して、
ＬＳＩコア部１１に供給し、これによって、ＬＳＩ１に
おける主要部の動作が行なわれる。分周回路１２では、
クロックＣＬＫ１から、ＳＳＲＡＭ２の動作速度に合わ
せた速度のクロックＣＬＫ２を生成して、クロックドラ
イバ１５，１６に分配する。クロックドライバ１５の出
力クロックは、さらにクロックドライバ１７を経て、Ｆ
／Ｆ１４にその動作用クロックＣＬＫ３として供給され
る。一方、クロックドライバ１６の出力クロックは、一
旦、ＬＳＩ１の外部に出力され、ディレイライン４を経
て遅延されたのち、再びＬＳＩ１内部に入力され、クロ
ックドライバ１８を経て、ＳＳＲＡＭ２に入力されて、
Ｆ／Ｆ２２にその動作用クロックＣＬＫ４として供給さ
れる。
【００３０】ディレイライン４は、ＬＳＩ１とＳＳＲＡ
Ｍ２間のクロックの位相調整のために使用される。この
場合のクロック位相調整は、ディレイライン４の遅延値
を変更することによって行なわれる。例えば、遅延値の
異なる何種類かのディレイラインを用意しておき、ＬＳ
Ｉ１とＳＳＲＡＭ２間のデータ転送条件を満たす位相関
係となるような遅延値のディレイラインを選択して、デ
ィレイライン４として使用する。
Ｍ２間のクロックの位相調整のために使用される。この
場合のクロック位相調整は、ディレイライン４の遅延値
を変更することによって行なわれる。例えば、遅延値の
異なる何種類かのディレイラインを用意しておき、ＬＳ
Ｉ１とＳＳＲＡＭ２間のデータ転送条件を満たす位相関
係となるような遅延値のディレイラインを選択して、デ
ィレイライン４として使用する。
【００３１】図１に示されたクロック供給回路では、オ
シレータ３からＬＳＩ１に供給されるクロックＣＬＫ１
は、分周回路１２で分周されたのち、クロックドライバ
１５，１７を経由して、クロックＣＬＫ３としてＦ／Ｆ
１４に供給されるとともに、クロックドライバ１６，１
８を経由して、クロックＣＬＫ４としてＦ／Ｆ２２に供
給されるので、クロックＣＬＫ３とクロックＣＬＫ４が
経由するクロックドライバ数は等しい。また、クロック
ＣＬＫ３に対するＳＳ−ＲＡＭＩ／Ｆ部１３内の配線に
基づく遅延は極めて小さい。したがって、Ｆ／Ｆ１４に
供給されるクロックＣＬＫ３と、Ｆ／Ｆ２２に供給され
るＣＬＫとの位相差は、クロックドライバ１６からディ
レイライン４までの配線と、ディレイライン４からクロ
ックドライバ１８までの配線と、クロックドライバ１８
からＳＳＲＡＭ２までの配線との、それぞれの配線遅延
時間の合計と、ディレイライン４の遅延時間との和に対
応するものとなる。
シレータ３からＬＳＩ１に供給されるクロックＣＬＫ１
は、分周回路１２で分周されたのち、クロックドライバ
１５，１７を経由して、クロックＣＬＫ３としてＦ／Ｆ
１４に供給されるとともに、クロックドライバ１６，１
８を経由して、クロックＣＬＫ４としてＦ／Ｆ２２に供
給されるので、クロックＣＬＫ３とクロックＣＬＫ４が
経由するクロックドライバ数は等しい。また、クロック
ＣＬＫ３に対するＳＳ−ＲＡＭＩ／Ｆ部１３内の配線に
基づく遅延は極めて小さい。したがって、Ｆ／Ｆ１４に
供給されるクロックＣＬＫ３と、Ｆ／Ｆ２２に供給され
るＣＬＫとの位相差は、クロックドライバ１６からディ
レイライン４までの配線と、ディレイライン４からクロ
ックドライバ１８までの配線と、クロックドライバ１８
からＳＳＲＡＭ２までの配線との、それぞれの配線遅延
時間の合計と、ディレイライン４の遅延時間との和に対
応するものとなる。
【００３２】この例のクロック供給回路では、ＳＳＲＡ
Ｍ２の読み出し最大遅延時間が長いため、分周回路１２
から供給されるクロックＣＬＫ２を遅延させて、ＳＳＲ
ＡＭ２に動作用ＣＬＫ４として供給することによって、
ＳＳＲＡＭ２から出力されたデータを、ＬＳＩ１におい
て取り込むことができるようにする。この際、必要なク
ロック遅延時間から、配線の遅延時間を減算することに
よって、ディレイライン４に要求される遅延時間を求め
ることができるので、この値を満たすようなディレイラ
インを選択して使用すればよい。
Ｍ２の読み出し最大遅延時間が長いため、分周回路１２
から供給されるクロックＣＬＫ２を遅延させて、ＳＳＲ
ＡＭ２に動作用ＣＬＫ４として供給することによって、
ＳＳＲＡＭ２から出力されたデータを、ＬＳＩ１におい
て取り込むことができるようにする。この際、必要なク
ロック遅延時間から、配線の遅延時間を減算することに
よって、ディレイライン４に要求される遅延時間を求め
ることができるので、この値を満たすようなディレイラ
インを選択して使用すればよい。
【００３３】図２においては、ＬＳＩ１のクロックＣＬ
Ｋ２に対して、ＳＳ−ＲＡＭ２のクロックＣＬＫ４は位
相未調整、すなわちディレイライン４の遅延値が０の状
態で、若干遅れている。これは、分周回路１２からＳＳ
−ＲＡＭ２に至る経路が長いため、ディレイライン４が
０の状態でも遅延があることを示している。ＬＳＩ１か
ら出力されたデータは、最大遅延時間が短いため、スキ
ューを差し引いたＳＳ−ＲＡＭ２到達時に保証されたデ
ータによって、ＳＳ−ＲＡＭ２では、常に正常にデータ
を取り込むことができる。一方、ＳＳ−ＲＡＭ２から出
力されたデータは、最大遅延時間が長いため、クロック
ＣＬＫ４の位相未調整の場合は、スキューを差し引いた
ＬＳＩ１到達時に保証されるデータによって、ＬＳＩ１
では、正常にデータを取り込むことができない。しかし
ながら、ディレイライン４の遅延値を調整して、ＳＳ−
ＲＡＭ２のクロックＣＬＫ４の位相を調整した後は、ス
キューを差し引いたＬＳＩ１到達時に保証されるデータ
によって、ＬＳＩ１では、正常にデータを取り込むこと
ができるようになることが示されている。
Ｋ２に対して、ＳＳ−ＲＡＭ２のクロックＣＬＫ４は位
相未調整、すなわちディレイライン４の遅延値が０の状
態で、若干遅れている。これは、分周回路１２からＳＳ
−ＲＡＭ２に至る経路が長いため、ディレイライン４が
０の状態でも遅延があることを示している。ＬＳＩ１か
ら出力されたデータは、最大遅延時間が短いため、スキ
ューを差し引いたＳＳ−ＲＡＭ２到達時に保証されたデ
ータによって、ＳＳ−ＲＡＭ２では、常に正常にデータ
を取り込むことができる。一方、ＳＳ−ＲＡＭ２から出
力されたデータは、最大遅延時間が長いため、クロック
ＣＬＫ４の位相未調整の場合は、スキューを差し引いた
ＬＳＩ１到達時に保証されるデータによって、ＬＳＩ１
では、正常にデータを取り込むことができない。しかし
ながら、ディレイライン４の遅延値を調整して、ＳＳ−
ＲＡＭ２のクロックＣＬＫ４の位相を調整した後は、ス
キューを差し引いたＬＳＩ１到達時に保証されるデータ
によって、ＬＳＩ１では、正常にデータを取り込むこと
ができるようになることが示されている。
【００３４】ＳＳＲＡＭ２を他のＳＳＲＡＭと変更した
場合には、同様にして、再びＳＳＲＡＭ２からＬＳＩ１
への送出信号が保証される時間を求め、必要なディレイ
ラインの値を求め、この条件を満たすディレイライン
を、ディレイライン４として使用する。
場合には、同様にして、再びＳＳＲＡＭ２からＬＳＩ１
への送出信号が保証される時間を求め、必要なディレイ
ラインの値を求め、この条件を満たすディレイライン
を、ディレイライン４として使用する。
【００３５】このように、この例のクロック供給回路に
よれば、ＳＳＲＡＭの機種や仕様が変更されたために、
ＬＳＩ１とＳＳＲＡＭ２間の位相関係を変更することが
必要になった場合、ディレイライン４のみを変更するこ
とによって、必要な位相調整を実行することができる。
なおこの際、ＳＳＲＡＭＩ／Ｆ部１３とＳＳＲＡＭ２と
に対しては、同一の分周回路１２からクロックが供給さ
れるため、図４で示された従来回路のように、異なる分
周回路を使用したための、分周回路間でのクロックスキ
ューの問題は生じない。
よれば、ＳＳＲＡＭの機種や仕様が変更されたために、
ＬＳＩ１とＳＳＲＡＭ２間の位相関係を変更することが
必要になった場合、ディレイライン４のみを変更するこ
とによって、必要な位相調整を実行することができる。
なおこの際、ＳＳＲＡＭＩ／Ｆ部１３とＳＳＲＡＭ２と
に対しては、同一の分周回路１２からクロックが供給さ
れるため、図４で示された従来回路のように、異なる分
周回路を使用したための、分周回路間でのクロックスキ
ューの問題は生じない。
【００３６】◇第２実施例 図３は、この発明の第２実施例であるクロック供給回路
の電気的構成を示すブロック図であって、第１実施例の
場合のディレイライン４に相当する部分のみを詳細に示
している。この例のクロック供給回路は、図３に示すよ
うに、ＬＳＩ１の外部に設けられたオシレータ３と、Ｌ
ＳＩ１の内部に設けられた分周回路１２と、ＳＳＲＡＭ
Ｉ／Ｆ部１３の内部に設けられたクロックドライバ１
６，１８，ディレイライン４１，４２，…，セレクタ４
３と、ＬＳＩ１の内部又は外部に設けられたセレクタ制
御回路４４とから概略構成されている。
の電気的構成を示すブロック図であって、第１実施例の
場合のディレイライン４に相当する部分のみを詳細に示
している。この例のクロック供給回路は、図３に示すよ
うに、ＬＳＩ１の外部に設けられたオシレータ３と、Ｌ
ＳＩ１の内部に設けられた分周回路１２と、ＳＳＲＡＭ
Ｉ／Ｆ部１３の内部に設けられたクロックドライバ１
６，１８，ディレイライン４１，４２，…，セレクタ４
３と、ＬＳＩ１の内部又は外部に設けられたセレクタ制
御回路４４とから概略構成されている。
【００３７】オシレータ３は、図示されないＬＳＩの動
作用のクロックを生成する。分周回路１２は、ＬＳＩ動
作用のクロックを分周して、図示されないＳＳＲＡＭと
のインタフェース部及びＳＳＲＡＭ動作用のクロックを
生成する。クロックドライバ１６は、ディレイライン４
１，４２，…に、ＳＳＲＡＭ動作用のクロックを供給す
る。ディレイライン４１，４２，…は、ＳＳＲＡＭ動作
用のクロックをそれぞれ所定時間遅延させる。セレクタ
４３は、ディレイライン４１，４２，…のいずれかの出
力クロックを選択して出力する。クロックドライバ１８
は、セレクタ４３の出力クロックを、図示されないＳＳ
ＲＡＭに供給する。セレクタ制御回路４４は、制御入力
に応じて、ディレイライン４１，４２，…のいずれかの
出力を選択して、クロックドライバ１８に接続するよう
に、セレクタ４３を制御する。
作用のクロックを生成する。分周回路１２は、ＬＳＩ動
作用のクロックを分周して、図示されないＳＳＲＡＭと
のインタフェース部及びＳＳＲＡＭ動作用のクロックを
生成する。クロックドライバ１６は、ディレイライン４
１，４２，…に、ＳＳＲＡＭ動作用のクロックを供給す
る。ディレイライン４１，４２，…は、ＳＳＲＡＭ動作
用のクロックをそれぞれ所定時間遅延させる。セレクタ
４３は、ディレイライン４１，４２，…のいずれかの出
力クロックを選択して出力する。クロックドライバ１８
は、セレクタ４３の出力クロックを、図示されないＳＳ
ＲＡＭに供給する。セレクタ制御回路４４は、制御入力
に応じて、ディレイライン４１，４２，…のいずれかの
出力を選択して、クロックドライバ１８に接続するよう
に、セレクタ４３を制御する。
【００３８】次に、図３を参照して、この例のクロック
供給回路の動作を説明する。オシレータ３は、図示され
ないＬＳＩの動作用のクロックＣＬＫ１を生成し、分周
回路１２では、クロックＣＬＫ１から、図示されないＳ
ＳＲＡＭの動作速度に合わせた速度のクロックＣＬＫ２
を生成して、図示されないＳＳＲＡＭとのインタフェー
ス部及びクロックドライバ１６に供給する。クロックド
ライバ１６の出力クロックは、ディレイライン４１，４
２，…に並列に供給され、セレクタ４３によって、ディ
レイライン４１，４２，…のいずれかの出力を選択する
ことによって、クロックドライバ１８を経て、それぞれ
のディレイラインの有する遅延値に相当する遅延を受け
たＳＳＲＡＭ動作用クロックＣＬＫ４が、図示されない
ＳＳＲＡＭに供給される。
供給回路の動作を説明する。オシレータ３は、図示され
ないＬＳＩの動作用のクロックＣＬＫ１を生成し、分周
回路１２では、クロックＣＬＫ１から、図示されないＳ
ＳＲＡＭの動作速度に合わせた速度のクロックＣＬＫ２
を生成して、図示されないＳＳＲＡＭとのインタフェー
ス部及びクロックドライバ１６に供給する。クロックド
ライバ１６の出力クロックは、ディレイライン４１，４
２，…に並列に供給され、セレクタ４３によって、ディ
レイライン４１，４２，…のいずれかの出力を選択する
ことによって、クロックドライバ１８を経て、それぞれ
のディレイラインの有する遅延値に相当する遅延を受け
たＳＳＲＡＭ動作用クロックＣＬＫ４が、図示されない
ＳＳＲＡＭに供給される。
【００３９】ディレイライン４１，４２，…は、それぞ
れ異なる遅延値を有し、制御入力に応じて、セレクタ制
御回路４４によって、ＬＳＩとＳＳＲＡＭ間のデータ転
送条件を満たす位相関係となるような遅延値のディレイ
ラインが選択される。
れ異なる遅延値を有し、制御入力に応じて、セレクタ制
御回路４４によって、ＬＳＩとＳＳＲＡＭ間のデータ転
送条件を満たす位相関係となるような遅延値のディレイ
ラインが選択される。
【００４０】図３に示されたクロック供給回路では、Ｌ
ＳＩの設計時に、予め遅延値の異なる複数のディレイラ
イン４１，４２，…をＬＳＩ内部に組み込んでおき、オ
シレータ３から分周回路１２を経て供給されたクロック
ＣＬＫ２を、組み込まれたすべてのディレイラインに供
給して、セレクタ４５によって選択されたディレイライ
ンからのクロック出力を、ＳＳＲＡＭに供給するように
している。したがって、所要の位相関係になるようにク
ロック位相を調整する際に、外部から与える制御入力に
応じてセレクタ制御回路４４によって、その条件を満た
すディレイラインを選択することによって、クロックに
所望の遅延値を与えることができる。
ＳＩの設計時に、予め遅延値の異なる複数のディレイラ
イン４１，４２，…をＬＳＩ内部に組み込んでおき、オ
シレータ３から分周回路１２を経て供給されたクロック
ＣＬＫ２を、組み込まれたすべてのディレイラインに供
給して、セレクタ４５によって選択されたディレイライ
ンからのクロック出力を、ＳＳＲＡＭに供給するように
している。したがって、所要の位相関係になるようにク
ロック位相を調整する際に、外部から与える制御入力に
応じてセレクタ制御回路４４によって、その条件を満た
すディレイラインを選択することによって、クロックに
所望の遅延値を与えることができる。
【００４１】このように、この例のクロック供給回路に
よれば、ＳＳＲＡＭの機種や仕様が変更されたために、
ＬＳＩとＳＳＲＡＭ間の位相関係を変更することが必要
になった場合、制御入力の設定のみによって、必要な位
相調整を実行することができるので、位相調整の作業が
容易になる。
よれば、ＳＳＲＡＭの機種や仕様が変更されたために、
ＬＳＩとＳＳＲＡＭ間の位相関係を変更することが必要
になった場合、制御入力の設定のみによって、必要な位
相調整を実行することができるので、位相調整の作業が
容易になる。
【００４２】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、クロック
の位相調整を行なうために、第２実施例のように、並列
にクロックを供給された、異なる遅延値を有する複数個
のディレイラインのいずれかの出力をセレクタによって
選択することによって、出力クロックに与える遅延値を
変更する代わりに、多数のタップを有する１個のディレ
イラインを用い、それぞれのタップ出力をスイッチで切
り替えることによって、出力クロックの遅延値を変化さ
せるようにしてもよい。このようにすることによって、
ディレイラインのために必要なＬＳＩ上の占有面積を少
なくすることができる。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、クロック
の位相調整を行なうために、第２実施例のように、並列
にクロックを供給された、異なる遅延値を有する複数個
のディレイラインのいずれかの出力をセレクタによって
選択することによって、出力クロックに与える遅延値を
変更する代わりに、多数のタップを有する１個のディレ
イラインを用い、それぞれのタップ出力をスイッチで切
り替えることによって、出力クロックの遅延値を変化さ
せるようにしてもよい。このようにすることによって、
ディレイラインのために必要なＬＳＩ上の占有面積を少
なくすることができる。
【００４３】また、分周回路１２は、ＬＳＩ１内に設け
る場合に限らず、例えば、ＬＳＩ１の外部に設けて、こ
れからＬＳＩ１とＳＳＲＡＭ２にクロックを供給するよ
うにしてもよく、又は分周回路をＳＳＲＡＭ２内に設け
て、これからＬＳＩ１とＳＳＲＡＭ２にクロックを供給
するように構成することも可能である。このようにすれ
ば、分周回路によるＬＳＩ内の占有面積を節約できるの
で、ＬＳＩ設計上有利である。
る場合に限らず、例えば、ＬＳＩ１の外部に設けて、こ
れからＬＳＩ１とＳＳＲＡＭ２にクロックを供給するよ
うにしてもよく、又は分周回路をＳＳＲＡＭ２内に設け
て、これからＬＳＩ１とＳＳＲＡＭ２にクロックを供給
するように構成することも可能である。このようにすれ
ば、分周回路によるＬＳＩ内の占有面積を節約できるの
で、ＬＳＩ設計上有利である。
【００４４】また、第２実施例において、セレクタ制御
回路４４は、ＬＳＩ内部に設けてもよく、または、ＬＳ
Ｉの外部に設けるようにしてもよいので、回路設計上の
自由度が与えられる。。さらに、ディレイライン４１，
４２，…とセレクタ４３は、ＬＳＩ１の内部に設けるこ
とが製作上有利であるが、ＬＳＩ１の外部に設けること
も可能である。
回路４４は、ＬＳＩ内部に設けてもよく、または、ＬＳ
Ｉの外部に設けるようにしてもよいので、回路設計上の
自由度が与えられる。。さらに、ディレイライン４１，
４２，…とセレクタ４３は、ＬＳＩ１の内部に設けるこ
とが製作上有利であるが、ＬＳＩ１の外部に設けること
も可能である。
【００４５】
【発明の効果】以上説明したように、この発明のクロッ
ク供給回路によれば、相互にデータの送信と受信を行な
うとともに、第２のＬＳＩから第１のＬＳＩへのデータ
出力遅延時間が、第１のＬＳＩから第２のＬＳＩへのデ
ータ出力遅延時間より長い、第１のＬＳＩと第２のＬＳ
Ｉとに同一周期のクロックを供給して動作させる際に、
第１のＬＳＩ内に位相調整手段を設けて第１のＬＳＩの
動作用クロックの位相を調整して第２のＬＳＩにその動
作用クロックとして供給するようにしたので、第１のＬ
ＳＩ側での、第２のＬＳＩからのデータ到達時の保証時
間が短くなることを防止することができるとともに、ク
ロック周波数の変換を行なう分周回路を共通にしたの
で、装置を構成する部品を一つを節減して、回路構成を
簡略化することができる。
ク供給回路によれば、相互にデータの送信と受信を行な
うとともに、第２のＬＳＩから第１のＬＳＩへのデータ
出力遅延時間が、第１のＬＳＩから第２のＬＳＩへのデ
ータ出力遅延時間より長い、第１のＬＳＩと第２のＬＳ
Ｉとに同一周期のクロックを供給して動作させる際に、
第１のＬＳＩ内に位相調整手段を設けて第１のＬＳＩの
動作用クロックの位相を調整して第２のＬＳＩにその動
作用クロックとして供給するようにしたので、第１のＬ
ＳＩ側での、第２のＬＳＩからのデータ到達時の保証時
間が短くなることを防止することができるとともに、ク
ロック周波数の変換を行なう分周回路を共通にしたの
で、装置を構成する部品を一つを節減して、回路構成を
簡略化することができる。
【００４６】また、分周回路を別個に持つ場合と比較し
て、ＬＳＩとＳＳＲＡＭ間のクロックスキューが小さく
なって、データの受け側での送出信号の保証時間が長く
なるので、ディレイラインの遅延値を調整する際のディ
レィ値の許容範囲が増大し、したがって、ディレイライ
ン調整時の遅延値の精度を低下させることが可能にな
り、クロック位相調整作業が容易になるとともに、作業
時間を短縮することが可能になる。さらに、クロックス
キューが減少した分、動作速度の遅いＳＳＲＡＭを使用
することが可能になる。
て、ＬＳＩとＳＳＲＡＭ間のクロックスキューが小さく
なって、データの受け側での送出信号の保証時間が長く
なるので、ディレイラインの遅延値を調整する際のディ
レィ値の許容範囲が増大し、したがって、ディレイライ
ン調整時の遅延値の精度を低下させることが可能にな
り、クロック位相調整作業が容易になるとともに、作業
時間を短縮することが可能になる。さらに、クロックス
キューが減少した分、動作速度の遅いＳＳＲＡＭを使用
することが可能になる。
【図１】この発明の第１実施例であるクロック供給回路
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図２】第１実施例におけるＬＳＩとＳＳＲＡＭとの相
互のデータ転送を説明するタイムチャートである。
互のデータ転送を説明するタイムチャートである。
【図３】この発明の第２実施例であるクロック供給回路
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図４】従来のクロック供給回路の電気的構成を示すブ
ロック図である。
ロック図である。
【図５】ＬＳＩとＳＳＲＡＭとの相互のデータ転送を説
明するタイムチャート（１）である。
明するタイムチャート（１）である。
【図６】ＬＳＩとＳＳＲＡＭとの相互のデータ転送を説
明するタイムチャート（２）である。
明するタイムチャート（２）である。
【図７】ＬＳＩとＳＳＲＡＭとの相互のデータ転送を説
明するタイムチャート（３）である。
明するタイムチャート（３）である。
１ ＬＳＩ（第１のＬＳＩ） １３ ＳＳＲＡＭＩ／Ｆ部（インタフェース手段） １２ 分周回路（クロック周期変換手段） １３ ＳＳＲＡＭＩ／Ｆ部（インタフェース手段） １４ Ｆ／Ｆ（フリップ・フロップ） ２ ＳＳＲＡＭ（第２のＬＳＩ） ２２ Ｆ／Ｆ（フリップ・フロップ） ３ オシレータ ４ ディレイライン（位相調整手段） ４１ ディレイライン ４２ ディレイライン ４３ セレクタ（選択手段） ４４ セレクタ制御回路（セレクタ制御手段）
Claims (12)
- 【請求項１】 相互にデータの送信と受信を行なうとと
もに、第２のＬＳＩから第１のＬＳＩへのデータ出力遅
延時間が、第１のＬＳＩから第２のＬＳＩへのデータ出
力遅延時間より長い、第１のＬＳＩと第２のＬＳＩとに
同一周期のクロックを供給するクロック供給回路におい
て、 前記第１のＬＳＩに位相調整手段を設けて該第１のＬＳ
Ｉの動作用クロックの位相を調整して前記第２のＬＳＩ
にその動作用クロックとして供給するように構成されて
いることを特徴とするクロック供給回路。 - 【請求項２】 前記第２のＬＳＩが、クロックによって
データの書き込みと読み出しとを行なうメモリ回路から
なることを特徴とする請求項１記載のクロック供給回
路。 - 【請求項３】 前記第１のＬＳＩの動作用クロックが、
前記第１のＬＳＩにおける他の部分の動作用クロックか
らクロック周波数変換手段を介して生成されるように構
成されていることを特徴とする請求項１又は２記載のク
ロック供給回路。 - 【請求項４】 前記クロック周波数変換手段が分周器か
らなることを特徴とする請求項３記載のクロック供給回
路。 - 【請求項５】 前記位相調整手段が、前記第２のＬＳＩ
から出力されて前記第１のＬＳＩ到達時に最小遅延時間
と最大遅延時間とによって保証されたデータを、該第１
のＬＳＩにおいて取り込むことができるように、該第１
のＬＳＩの動作用クロックの位相を調整して前記第２の
ＬＳＩに動作用クロックとして供給するように構成され
ていることを特徴とする請求項１，２，３又は４記載の
クロック供給回路。 - 【請求項６】 前記位相調整手段が、前記第２のＬＳＩ
から出力されて前記第１のＬＳＩ到達時に保証されたデ
ータを、前記第１のＬＳＩから前記第２のＬＳＩに至る
配線に基づくスキューを差し引いたタイミングで、前記
第１のＬＳＩにおいて取り込むことができるように、前
記クロック位相の調整を行なうごとく構成されているこ
とを特徴とする請求項５記載のクロック供給回路。 - 【請求項７】 前記位相調整手段が、 前記第１のＬＳＩの外部に設けられた、該第１のＬＳＩ
の動作用クロックを遅延させるためのディレイラインを
含んでなることを特徴とする請求項１，２，３，４，５
又は６記載のクロック供給回路。 - 【請求項８】 前記ディレイラインが交換可能であっ
て、異なる遅延値を有するディレイラインから選択して
交換することによって、前記第２のＬＳＩに、前記第１
のＬＳＩのクロックとの間に所要の位相差を有するクロ
ックを供給するように構成されていることを特徴とする
請求項７記載のクロック供給回路。 - 【請求項９】 前記位相調整手段が、前記第１のＬＳＩ
の内部に設けられた、それぞれ異なる遅延値を有する複
数のディレイラインと、該複数のディレイラインからい
ずれか一つを選択する選択手段とを含んでなり、該選択
手段における選択によって、前記第２のＬＳＩに、前記
第１のＬＳＩのクロックとの間に所要の位相差を有する
クロックを供給するように構成されていることを特徴と
する請求項１，２，３，４，５又は６記載のクロック供
給回路。 - 【請求項１０】 前記選択手段が、制御入力によって動
作するセレクタ制御手段の制御に応じて、前記複数のデ
ィレイラインから一つのディレイラインを選択するよう
に構成されていることを特徴とする請求項９記載のクロ
ック供給回路。 - 【請求項１１】 前記第１のＬＳＩがフリップ・フロッ
プを有し、前記クロック周期変換手段から供給されたク
ロックによってタイミング整形を行なって前記第２のＬ
ＳＩとの間でデータを送受するように構成されているこ
とを特徴とする請求項１，２，３，４，５，６，７、
８，９又は１０記載のクロック供給回路。 - 【請求項１２】 前記第２のＬＳＩがフリップ・フロッ
プを有し、前記位相調整手段を介して供給されたクロッ
クによってタイミング整形を行なって前記第１のＬＳＩ
との間でデータを送受するように構成されていることを
特徴とする請求項１，２，３，４，５，６，７，８，
９，１０又は１１記載のクロック供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193448A JP2000029561A (ja) | 1998-07-08 | 1998-07-08 | クロック供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193448A JP2000029561A (ja) | 1998-07-08 | 1998-07-08 | クロック供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000029561A true JP2000029561A (ja) | 2000-01-28 |
Family
ID=16308172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10193448A Pending JP2000029561A (ja) | 1998-07-08 | 1998-07-08 | クロック供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000029561A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001080478A1 (fr) * | 2000-04-19 | 2001-10-25 | Fujitsu Limited | Systeme de distribution de signal d'horloge optique dans un reseau mrl |
| JP2002318638A (ja) * | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 情報処理システム及び半導体集積回路装置 |
| US7102408B2 (en) | 2004-01-20 | 2006-09-05 | Fujitsu Limited | Information processing apparatus with adjustable system clock |
| KR101010732B1 (ko) * | 2008-09-22 | 2011-01-24 | (주)이알테크 | 스트립라이닝 플로링 공법 및 충전재 조성물 |
-
1998
- 1998-07-08 JP JP10193448A patent/JP2000029561A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001080478A1 (fr) * | 2000-04-19 | 2001-10-25 | Fujitsu Limited | Systeme de distribution de signal d'horloge optique dans un reseau mrl |
| US7024121B2 (en) | 2000-04-19 | 2006-04-04 | Fujitsu Limited | Optical clock signal distribution system in WDM network |
| JP2002318638A (ja) * | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 情報処理システム及び半導体集積回路装置 |
| US7102408B2 (en) | 2004-01-20 | 2006-09-05 | Fujitsu Limited | Information processing apparatus with adjustable system clock |
| US7327180B2 (en) | 2004-01-20 | 2008-02-05 | Fujitsu Limited | Information processing apparatus with adjustable system clock |
| KR101010732B1 (ko) * | 2008-09-22 | 2011-01-24 | (주)이알테크 | 스트립라이닝 플로링 공법 및 충전재 조성물 |
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