JP2001257566A - イネーブル付きラッチ回路 - Google Patents
イネーブル付きラッチ回路Info
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- JP2001257566A JP2001257566A JP2000065379A JP2000065379A JP2001257566A JP 2001257566 A JP2001257566 A JP 2001257566A JP 2000065379 A JP2000065379 A JP 2000065379A JP 2000065379 A JP2000065379 A JP 2000065379A JP 2001257566 A JP2001257566 A JP 2001257566A
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Abstract
(57)【要約】
【課題】 イネーブル信号がタイムボローしても誤デー
タを保持することがなく、正しいデータを保持するよう
にすること。 【解決手段】 データを最初に保持するマスターラッチ
と、マスターラッチの保持データをクロックの半周期遅
れて保持するスレーブラッチと、前記イネーブル信号に
より入力データをマスターラッチに保持させるか、スレ
ーブラッチの保持データをマスターラッチに保持させる
かを選択するマルチプレクサとにより、あるクロック半
周期期間、イネーブル信号がタイムボローして誤データ
をマスターラッチが一瞬保持しても、前記クロック半周
期期間でイネーブル信号が正常になった時、スレーブラ
ッチが保持する正常データをマスターラッチに保持させ
ることで、マスターラッチの保持データを直ちに正常デ
ータに修復する。これにより、イネーブル信号がタイム
ボローしても誤データを保持することがなく、正しいデ
ータを保持することができる。
タを保持することがなく、正しいデータを保持するよう
にすること。 【解決手段】 データを最初に保持するマスターラッチ
と、マスターラッチの保持データをクロックの半周期遅
れて保持するスレーブラッチと、前記イネーブル信号に
より入力データをマスターラッチに保持させるか、スレ
ーブラッチの保持データをマスターラッチに保持させる
かを選択するマルチプレクサとにより、あるクロック半
周期期間、イネーブル信号がタイムボローして誤データ
をマスターラッチが一瞬保持しても、前記クロック半周
期期間でイネーブル信号が正常になった時、スレーブラ
ッチが保持する正常データをマスターラッチに保持させ
ることで、マスターラッチの保持データを直ちに正常デ
ータに修復する。これにより、イネーブル信号がタイム
ボローしても誤データを保持することがなく、正しいデ
ータを保持することができる。
Description
【０００１】
【発明の属する技術分野】本発明はイネーブル信号でラ
ッチするデータの入力タイミングを制御できるイネーブ
ル付きラッチ回路に関する。
ッチするデータの入力タイミングを制御できるイネーブ
ル付きラッチ回路に関する。
【０００２】
【従来の技術】図３は従来のイネーブル付きラッチ回路
の回路図である。イネーブル信号１００とクロック２０
０のＮＡＮＤをＮＡＮＤ１で取り、その出力をＣｌｋＮ
Ｎとし、前記出力をインバータ２で反転させてＣｌｋを
作成する。Ｃｌｋはクロックドインバータ３に供給さ
れ、ＣｌｋＮＮはクロックドインバータ５に供給され
る。
の回路図である。イネーブル信号１００とクロック２０
０のＮＡＮＤをＮＡＮＤ１で取り、その出力をＣｌｋＮ
Ｎとし、前記出力をインバータ２で反転させてＣｌｋを
作成する。Ｃｌｋはクロックドインバータ３に供給さ
れ、ＣｌｋＮＮはクロックドインバータ５に供給され
る。
【０００３】イネーブル信号１００がローレベルの時
は、ＮＡＮＤ１の出力ＣｌｋＮＮがハイレベルで、Ｃｌ
ｋはローレベルであるため、クロックドインバータ３は
遮断され、データ３００はインバータ４とクロックドイ
ンバータ５から成るラッチ部に入力されない。
は、ＮＡＮＤ１の出力ＣｌｋＮＮがハイレベルで、Ｃｌ
ｋはローレベルであるため、クロックドインバータ３は
遮断され、データ３００はインバータ４とクロックドイ
ンバータ５から成るラッチ部に入力されない。
【０００４】イネーブル信号１００がハイレベルになる
と、Ｃｌｋがハイレベルになる為、クロックドインバー
タ３が動作し、データ３００がクロックドインバータ３
を通して、ラッチ部のインバータ４に入力される。その
後、イネーブル信号１００がローレベルになると、クロ
ックドインバータ３が遮断し、ＣｌｋＮＮがハイレベル
になってクロックドインバータ５が動作し、入力データ
を保持する。保持されたデータはインバータ６、７を介
して出力される。
と、Ｃｌｋがハイレベルになる為、クロックドインバー
タ３が動作し、データ３００がクロックドインバータ３
を通して、ラッチ部のインバータ４に入力される。その
後、イネーブル信号１００がローレベルになると、クロ
ックドインバータ３が遮断し、ＣｌｋＮＮがハイレベル
になってクロックドインバータ５が動作し、入力データ
を保持する。保持されたデータはインバータ６、７を介
して出力される。
【０００５】
【発明が解決しようとする課題】ところで、上記のよう
な従来のイネーブル付きラッチ回路では、あるクロック
半周期期間でイネーブル信号１００がローレベルでなけ
ればならないのに、このクロック半周期期間の途中でハ
イレベルからローレベルになると、クロックドインバー
タ３の遮断タイミングがずれ、前記ラッチ部に誤データ
が保持されるという問題がある。
な従来のイネーブル付きラッチ回路では、あるクロック
半周期期間でイネーブル信号１００がローレベルでなけ
ればならないのに、このクロック半周期期間の途中でハ
イレベルからローレベルになると、クロックドインバー
タ３の遮断タイミングがずれ、前記ラッチ部に誤データ
が保持されるという問題がある。
【０００６】即ち、図４（Ａ）に示したクロック（Ｃｌ
ｏｃｋ）半周期期間（ｔ０、ｔ１）の途中で、本来、こ
の半周期期間ではローレベルになっていなければならな
いイネーブル信号１００が図４（Ｂ）に示すように、途
中でハイレベルからローレベルになると（イネーブル信
号１００のタイムボロー）、この半周期期間の最初に、
図４（Ｃ）に示すように、一時的にＣｌｋがハイレベル
になり、本来この半周期期間では遮断していなければな
らないクロックドインバータ３が一時的に動作して、入
力すべきでないデータ３００をインバータ４に入力し
て、誤データを保持してしまうという誤動作が生じる。
ｏｃｋ）半周期期間（ｔ０、ｔ１）の途中で、本来、こ
の半周期期間ではローレベルになっていなければならな
いイネーブル信号１００が図４（Ｂ）に示すように、途
中でハイレベルからローレベルになると（イネーブル信
号１００のタイムボロー）、この半周期期間の最初に、
図４（Ｃ）に示すように、一時的にＣｌｋがハイレベル
になり、本来この半周期期間では遮断していなければな
らないクロックドインバータ３が一時的に動作して、入
力すべきでないデータ３００をインバータ４に入力し
て、誤データを保持してしまうという誤動作が生じる。
【０００７】このため、上記のような従来のイネーブル
付きラッチ回路では、イネーブル信号１００がタイムボ
ロー出来ず、イネーブル信号へと至るパスがタイミング
クリテイカルとなる。これにより、前記タイムボローが
生じないように、前段のロジックを設計しなければなら
ず、前段のロジックの高速化の障害となったり、上記の
ようなタイムボローが発生すると、前段のロジックを手
直ししなければならず、設計に手間及び時間が掛かると
いう問題があった。
付きラッチ回路では、イネーブル信号１００がタイムボ
ロー出来ず、イネーブル信号へと至るパスがタイミング
クリテイカルとなる。これにより、前記タイムボローが
生じないように、前段のロジックを設計しなければなら
ず、前段のロジックの高速化の障害となったり、上記の
ようなタイムボローが発生すると、前段のロジックを手
直ししなければならず、設計に手間及び時間が掛かると
いう問題があった。
【０００８】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、イネーブル信号
がタイムボローしても誤データを保持することがなく、
正しいデータを保持することができるイネーブル付きラ
ッチ回路を提供することである。
るためになされたもので、その目的は、イネーブル信号
がタイムボローしても誤データを保持することがなく、
正しいデータを保持することができるイネーブル付きラ
ッチ回路を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、保持するデータの入力タ
イミングをイネーブル信号によって制御するイネーブル
付きラッチ回路において、前記データを保持する第１の
データ保持手段と、前記第１のデータ保持手段に保持さ
れているデータをクロック半周期遅れて保持する第２の
データ保持手段と、前記イネーブル信号により、入力デ
ータを前記第１のデータ保持手段に保持させるか或い
は、前記第２のデータ保持手段の保持データを前記第１
のデータ保持手段に保持させるかを選択するデータ選択
手段とを具備することにある。
に、請求項１の発明の特徴は、保持するデータの入力タ
イミングをイネーブル信号によって制御するイネーブル
付きラッチ回路において、前記データを保持する第１の
データ保持手段と、前記第１のデータ保持手段に保持さ
れているデータをクロック半周期遅れて保持する第２の
データ保持手段と、前記イネーブル信号により、入力デ
ータを前記第１のデータ保持手段に保持させるか或い
は、前記第２のデータ保持手段の保持データを前記第１
のデータ保持手段に保持させるかを選択するデータ選択
手段とを具備することにある。
【００１０】この請求項１の発明によれば、タイムボロ
ーにより、イネーブル信号があるクロックの半周期期間
の途中で変化した場合も、前記データ選択手段は最初入
力データを前記第１のデータ保持手段に入力して、誤デ
ータを保持させるが、前記半周期期間の途中で、前記デ
ータ選択手段は前記第２のデータ保持手段に保持されて
いるデータを選択して前記第１のデータ保持手段に入力
するため、前記第１のデータ保持手段に保持されている
誤データが正しいデータに修復される。
ーにより、イネーブル信号があるクロックの半周期期間
の途中で変化した場合も、前記データ選択手段は最初入
力データを前記第１のデータ保持手段に入力して、誤デ
ータを保持させるが、前記半周期期間の途中で、前記デ
ータ選択手段は前記第２のデータ保持手段に保持されて
いるデータを選択して前記第１のデータ保持手段に入力
するため、前記第１のデータ保持手段に保持されている
誤データが正しいデータに修復される。
【００１１】請求項２の発明の特徴は、前記第１のデー
タ保持手段と前記第２のデータ保持手段を前記クロック
の反転クロックにより導通、遮断するパスゲートで接続
することにある。
タ保持手段と前記第２のデータ保持手段を前記クロック
の反転クロックにより導通、遮断するパスゲートで接続
することにある。
【００１２】請求項３の発明の前記データ選択手段は２
個のクロックドインバータから成るマルチプレクサ回路
で、前記第１、第２のデータ保持手段はそれぞれインバ
ータとクロックドインバータから成るデータ記憶回路で
構成され、これら回路は前記クロックとその反転クロッ
クにより動作が制御される。
個のクロックドインバータから成るマルチプレクサ回路
で、前記第１、第２のデータ保持手段はそれぞれインバ
ータとクロックドインバータから成るデータ記憶回路で
構成され、これら回路は前記クロックとその反転クロッ
クにより動作が制御される。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のイネーブル付き
ラッチ回路の一実施形態に係る構成を示した回路図であ
る。イネーブル付きラッチ回路は、入力データ３００
か、或いはスレーブラッチ５０の保持データ３０１のい
ずれかを選択して入力するマルチプレクサ３０、入力デ
ータ３００を保持するマスターラッチ４０、マスターラ
ッチ４０の保持データを半周期遅れて保持するスレーブ
ラッチ５０から主に成っている。
に基づいて説明する。図１は、本発明のイネーブル付き
ラッチ回路の一実施形態に係る構成を示した回路図であ
る。イネーブル付きラッチ回路は、入力データ３００
か、或いはスレーブラッチ５０の保持データ３０１のい
ずれかを選択して入力するマルチプレクサ３０、入力デ
ータ３００を保持するマスターラッチ４０、マスターラ
ッチ４０の保持データを半周期遅れて保持するスレーブ
ラッチ５０から主に成っている。
【００１４】マルチプレクサ３０はクロックドインバー
タ１２、１４から成り、マスターラッチ４０はインバー
タ１６とクロックドインバータ１７から成り、スレーブ
ラッチ５０はインバータ１９とクロックドインバータ２
０から成っている。
タ１２、１４から成り、マスターラッチ４０はインバー
タ１６とクロックドインバータ１７から成り、スレーブ
ラッチ５０はインバータ１９とクロックドインバータ２
０から成っている。
【００１５】更に、イネーブル付きラッチ回路は上記回
路の他に、クロック２００の反転クロックＣｌｋＮＮを
作るインバータ１１と、イネーブル信号１００の反転信
号を作るインバータ１３、データ３００の入力遮断を行
うクロックドインバータ１５、マスターラッチ４０とス
レーブラッチ５０を接続するパスゲート１８、保持デー
タ出力用のインバータ２１を有している。
路の他に、クロック２００の反転クロックＣｌｋＮＮを
作るインバータ１１と、イネーブル信号１００の反転信
号を作るインバータ１３、データ３００の入力遮断を行
うクロックドインバータ１５、マスターラッチ４０とス
レーブラッチ５０を接続するパスゲート１８、保持デー
タ出力用のインバータ２１を有している。
【００１６】次に本実施形態の動作について説明する。
本例のイネーブル信号１００はマルチプレクサ３０の選
択制御に用いられている。即ち、イネーブル信号１００
がハイレベルの時、クロックドインバータ１２が動作
し、イネーブル信号１００の反転信号が制御端子に入力
されるクロックドインバータ１４は遮断する。これによ
り、マルチプレクサ３０は入力データ３００を選択入力
し、クロックドインバータ１５に入力する。この時、ク
ロック２００がハイレベルであると、クロックドインバ
ータ１５が動作して、データ３００をマスターラッチ４
０のインバータ１６に入力する。
本例のイネーブル信号１００はマルチプレクサ３０の選
択制御に用いられている。即ち、イネーブル信号１００
がハイレベルの時、クロックドインバータ１２が動作
し、イネーブル信号１００の反転信号が制御端子に入力
されるクロックドインバータ１４は遮断する。これによ
り、マルチプレクサ３０は入力データ３００を選択入力
し、クロックドインバータ１５に入力する。この時、ク
ロック２００がハイレベルであると、クロックドインバ
ータ１５が動作して、データ３００をマスターラッチ４
０のインバータ１６に入力する。
【００１７】次にクロック２００がローレベルになると
クロックドインバータ１５が遮断し、この時、ＣｌｋＮ
Ｎがハイレベルになってクロックドインバータ１７が動
作し、マスターラッチ４０にて前記入力データが保持さ
れる。又、この時、パスゲート１８が導通するため、マ
スターラッチ４０に保持されたデータがスレーブラッチ
５０のインバータ１９に入力され、その後クロック２０
０がハイレベルになると、クロックドインバータ２０が
動作して前記データがスレーブラッチ５０に保持され
る。従って、マスターラッチ４０に保持されたデータと
同一データがスレーブラッチ５０に保持される。
クロックドインバータ１５が遮断し、この時、ＣｌｋＮ
Ｎがハイレベルになってクロックドインバータ１７が動
作し、マスターラッチ４０にて前記入力データが保持さ
れる。又、この時、パスゲート１８が導通するため、マ
スターラッチ４０に保持されたデータがスレーブラッチ
５０のインバータ１９に入力され、その後クロック２０
０がハイレベルになると、クロックドインバータ２０が
動作して前記データがスレーブラッチ５０に保持され
る。従って、マスターラッチ４０に保持されたデータと
同一データがスレーブラッチ５０に保持される。
【００１８】その後、イネーブル信号１００がローレベ
ルになると、クロックドインバータ１２が遮断し、クロ
ックドインバータ１４が動作するため、クロックドイン
バータ１５にはスレーブラッチ５０に保持されたデータ
が入力される。以降、スレーブラッチ５０に保持された
データがマスターラッチ４０に保持されるという循環を
繰り返して、同一データが保持され続ける。
ルになると、クロックドインバータ１２が遮断し、クロ
ックドインバータ１４が動作するため、クロックドイン
バータ１５にはスレーブラッチ５０に保持されたデータ
が入力される。以降、スレーブラッチ５０に保持された
データがマスターラッチ４０に保持されるという循環を
繰り返して、同一データが保持され続ける。
【００１９】ここで、イネーブル信号１００にタイムボ
ローが生じた場合の動作について図２のタイムチャート
を参照して説明する。イネーブル信号１００が、本来、
図２に示したクロック半周期期間（ｔ０、ｔ１）では既
にローレベルになっていなければならないのに、このク
ロック半周期期間の途中で、図２（Ｂ）に示すようにロ
ーレベルになると、この半周期期間の最初に、クロック
ドインバータ１２が導通して、本来選択してはならない
図２（Ｃ）に示すようなデータ３００（ｂ）をクロック
ドインバータ１５に入力してしまう。
ローが生じた場合の動作について図２のタイムチャート
を参照して説明する。イネーブル信号１００が、本来、
図２に示したクロック半周期期間（ｔ０、ｔ１）では既
にローレベルになっていなければならないのに、このク
ロック半周期期間の途中で、図２（Ｂ）に示すようにロ
ーレベルになると、この半周期期間の最初に、クロック
ドインバータ１２が導通して、本来選択してはならない
図２（Ｃ）に示すようなデータ３００（ｂ）をクロック
ドインバータ１５に入力してしまう。
【００２０】この半周期期間、クロックドインバータ１
５はＣｌｋがハイレベルであるため、入力されたデータ
３００（ｂ）をマスターラッチ４０に入力してしまう
が、この時、ＣｌｋＮＮはローレベルであるため、パス
ゲート１８は遮断しており、入力されたデータ３００
（ｂ）はスレーブラッチ５０には入力されず、スレーブ
ラッチ５０は本来保持すべきデータ３０１（ａ）を保持
している。
５はＣｌｋがハイレベルであるため、入力されたデータ
３００（ｂ）をマスターラッチ４０に入力してしまう
が、この時、ＣｌｋＮＮはローレベルであるため、パス
ゲート１８は遮断しており、入力されたデータ３００
（ｂ）はスレーブラッチ５０には入力されず、スレーブ
ラッチ５０は本来保持すべきデータ３０１（ａ）を保持
している。
【００２１】その後、イネーブル信号１００が前記半周
期期間の途中でローレベルになると、クロックドインバ
ータ１２が遮断して、クロックドインバータ１４が動作
するため、図２（Ｄ）に示すようにスレーブラッチ５０
に保持されているデータ３０１（ａ）がクロックドイン
バータ１４、１５を通してマスターラッチ４０に入力さ
れる。
期期間の途中でローレベルになると、クロックドインバ
ータ１２が遮断して、クロックドインバータ１４が動作
するため、図２（Ｄ）に示すようにスレーブラッチ５０
に保持されているデータ３０１（ａ）がクロックドイン
バータ１４、１５を通してマスターラッチ４０に入力さ
れる。
【００２２】次に、クロック２００がローレベルになる
と、ＣｌｋＮＮがハイレベルとなって、クロックドイン
バータ１７が動作し、データ３０１（ａ）がマスターラ
ッチ４０に保持される。以降は、前述した正常動作時と
同様である。
と、ＣｌｋＮＮがハイレベルとなって、クロックドイン
バータ１７が動作し、データ３０１（ａ）がマスターラ
ッチ４０に保持される。以降は、前述した正常動作時と
同様である。
【００２３】本実施形態によれば、イネーブル信号１０
０がタイムボローしても、一瞬取り込んだ誤データを修
復してスレーブラッチ５０に保持されている正常データ
をマスターラッチ４０に保持させるため、イネーブル信
号１００のタイムボローを許しても、ラッチの誤動作を
無くすことができる。
０がタイムボローしても、一瞬取り込んだ誤データを修
復してスレーブラッチ５０に保持されている正常データ
をマスターラッチ４０に保持させるため、イネーブル信
号１００のタイムボローを許しても、ラッチの誤動作を
無くすことができる。
【００２４】従って、イネーブル信号１００のタイムボ
ローが可能になり、クリティカルパスを削滅することが
でき、その分、前段のロジックの設計を容易にすること
ができると共に、ロジックの高速化を容易に実現するこ
とができる。
ローが可能になり、クリティカルパスを削滅することが
でき、その分、前段のロジックの設計を容易にすること
ができると共に、ロジックの高速化を容易に実現するこ
とができる。
【００２５】又、本例のイネーブル付きラッチ回路を旧
来のものに代える際に、周辺回路の変更無しで置き換え
が可能であり、ＲＴＬ修正／論理合成などを行なう必要
がないため、容易に、タイムボローを許可できる効果を
得ることができ、変更設計の期間を短縮化することがで
きる。
来のものに代える際に、周辺回路の変更無しで置き換え
が可能であり、ＲＴＬ修正／論理合成などを行なう必要
がないため、容易に、タイムボローを許可できる効果を
得ることができ、変更設計の期間を短縮化することがで
きる。
【００２６】更に、本例のイネーブル付きラッチ回路を
スタンダードセルにすれば、同様の構成をロジック変更
で実現した場合の様に、配線長やラッチ間のホールド違
反を考慮する必要がなく、ロジックの設計を極めて容易
に行うことができる。
スタンダードセルにすれば、同様の構成をロジック変更
で実現した場合の様に、配線長やラッチ間のホールド違
反を考慮する必要がなく、ロジックの設計を極めて容易
に行うことができる。
【００２７】
【発明の効果】以上詳細に説明したように、本発明のイ
ネーブル付きラッチ回路によれば、イネーブル信号がタ
イムボローしても誤データを保持することがなく、正し
いデータを保持することができるため、前段のロジック
設計を容易にすると共に、前段のロジックを容易に高速
化できる。
ネーブル付きラッチ回路によれば、イネーブル信号がタ
イムボローしても誤データを保持することがなく、正し
いデータを保持することができるため、前段のロジック
設計を容易にすると共に、前段のロジックを容易に高速
化できる。
【図１】本発明のイネーブル付きラッチ回路の一実施形
態に係る構成を示した回路図である。
態に係る構成を示した回路図である。
【図２】図１に示した回路でイネーブル信号のタイムボ
ローが生じた時の動作を説明するタイムチャートであ
る。
ローが生じた時の動作を説明するタイムチャートであ
る。
【図３】従来のイネーブル付きラッチ回路の構成例を示
した回路図である。
した回路図である。
【図４】図３に示した回路でイネーブル信号のタイムボ
ローが生じた時の動作を説明するタイムチャートであ
る。
ローが生じた時の動作を説明するタイムチャートであ
る。
１１、１３、１６、１９、２１ インバータ １２、１４、１５、１７、２０ クロックドインバータ １８ パスゲート ３０ マルチプレクサ ４０ マスターラッチ １ スレーブラッチ
Claims (3)
- 【請求項１】 保持するデータの入力タイミングをイネ
ーブル信号によって制御するイネーブル付きラッチ回路
において、 前記データを保持する第１のデータ保持手段と、 前記第１のデータ保持手段に保持されているデータをク
ロック半周期遅れて保持する第２のデータ保持手段と、 前記イネーブル信号により、入力データを前記第１のデ
ータ保持手段に保持させるか或いは、前記第２のデータ
保持手段の保持データを前記第１のデータ保持手段に保
持させるかを選択するデータ選択手段と、 を具備することを特徴とするイネーブル付きラッチ回
路。 - 【請求項２】 前記第１のデータ保持手段と前記第２の
データ保持手段を前記クロックの反転クロックにより導
通、遮断するパスゲートで接続することを特徴とする請
求項１記載のイネーブル付きラッチ回路。 - 【請求項３】 前記データ選択手段は２個のクロックド
インバータから成るマルチプレクサ回路で、前記第１、
第２のデータ保持手段はそれぞれインバータとクロック
ドインバータから成るデータ記憶回路で構成され、これ
ら回路は前記クロックとその反転クロックにより動作が
制御されることを特徴とする請求項１又は２記載のイネ
ーブル付きラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065379A JP3651659B2 (ja) | 2000-03-09 | 2000-03-09 | イネーブル付きラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000065379A JP3651659B2 (ja) | 2000-03-09 | 2000-03-09 | イネーブル付きラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257566A true JP2001257566A (ja) | 2001-09-21 |
| JP3651659B2 JP3651659B2 (ja) | 2005-05-25 |
Family
ID=18584919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000065379A Expired - Fee Related JP3651659B2 (ja) | 2000-03-09 | 2000-03-09 | イネーブル付きラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288788A (ja) * | 2006-04-18 | 2007-11-01 | Agere Systems Inc | 減少された挿入遅延を持つプログラマブル遅延回路 |
| JP2008535300A (ja) * | 2005-03-24 | 2008-08-28 | エイアールエム リミテッド | 演算およびスリープ・モード中のデータ格納回路並びに方法 |
| US7616040B2 (en) | 2006-12-08 | 2009-11-10 | Sony Corporation | Flip-flop and semiconductor integrated circuit |
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