JP4121454B2 - クロック回路のための方法及び装置 - Google Patents

Description

本発明は、クロックに関し、更に特定すれば、同期信号を供給するクロックに関する。

殆どの集積回路は、動作の同期を取っており、少なくとも１つのマスタ・クロックを利用し、このマスタ・クロックから別のクロックを発生している。多数のクロックを発生するのは、異なる目的及び異なる場所のためである。集積回路の異なる機能は、個々の目的のために異なるクロックを有する。処理システムでは、クロックのサイクル毎に、処理システムの命令セットにおける命令のいずれかを実行することのように、種々の選択肢に応じられることが望ましい。クロックの速度は、高いことが望ましいが、命令を完了するのに必要な動作全てを遂行できる程度には低くなければならない。必要な動作又は望ましい動作の中には、１回のクロック・サイクルにおいてできるだけ多くの処理を行うことに関係するものがある。これを行うには、これらの結果が得られるようなクロックがなければならない。１つの技法は、クロック周波数を２倍に高め、これらの動作に必要なクロックを供給することである。

この周波数倍増手法には、そのために位相ロック・ループを設けることが必要になるという欠点がある。位相ロック・ループ自体は、一般に電圧制御発振器（ＶＣＯ）を必要とする。適正な動作のためには、集積回路上にかなりの設計資源及び空間が必要となる。その結果、時間がかかり、しかも空間も多く取る手法となる。

このため、位相ロック・ループを用いて周波数を２倍にする必要がなく、１サイクル中における複数の動作のためにクロックを供給する機構が求められている。

本明細書に記載するのは、システム・クロックの１回のサイクル中にメモリを動作させる方法を提供する技術である。マスタ・クロックから実質的に９０度位相がずれた第２クロックを発生する。これによって、マスタ・クロックのクロック・エッジ間の途中にクロック・エッジが得られる。この追加したクロック・エッジによって、１回のサイクルにおいてメモリへのライト（書き込み）及びメモリからのリード（読み出し）が可能になるという効果がある。

図面における要素は、簡略化及び明確化を目的に図示されており、必ずしも同じ拡縮率で描かれている訳ではないことを当業者は認識するであろう。例えば、図面における要素の一部を他の要素に対して誇張することによって、本発明の実施形態の理解を深めるのに役立つようにしている場合もある。

図１に示す処理システム１０は、プロセッサ１２、メモリ１４、及びプログラマブル遅延回路１６から成る。プロセッサ１２は、グローバル・クロックＧＣによって与えられるタイミングにしたがって動作する。メモリ１４は、２系統のバスＡ１及びＡ２を通じてプロセッサ１２に結合されている。各系統のバスは、リード・バス、ライト・バス、及びアドレス・バスを有する。メモリ１４は、グローバル・クロックＧＣ及び遅延グローバル・クロックＤＧＣによって与えられるタイミングにしたがって動作する。プログラマブル遅延回路１６は、グローバル・クロックＧＣと周波数が同一で、実質的に９０度遅延した遅
延グローバル・クロックＤＧＣを供給する。

図２に示すタイミング図は、クロックＧＣ及びＤＧＣのクロック・エッジに基づくいくつかの機能的動作を表す。クロック・サイクルの開始は、グローバル・クロックＧＣの立ち上がりエッジにおいて発生し、次の立ち上がりエッジでクロック・サイクルが終了すると見なす。次の立ち上がりエッジは、次のクロック・サイクルの開始も示す。グローバル・クロックＧＣの立ち下がりエッジは、クロック・サイクルの中間にある。グローバル・クロックＧＣのデューティ・サイクルは５０％であることが望ましい。遅延グローバル・クロックは、その立ち上がりエッジがサイクルの約２５％のところにあり、その立ち下がりエッジがサイクルの約７５％のところにある。つまり、図２に示すように、各サイクルは、４つのクロック・エッジを有すると見なすことができ、グローバル・クロックＧＣの立ち上がりエッジにおけるＰ０に始まり、続いて、遅延クロックＤＧＣの立ち上がりクロック・エッジ、グローバル・クロックＧＣの立ち下がりエッジ、及び遅延グローバル・クロックＤＧＣの立ち下がりエッジにそれぞれ、Ｐ１、Ｐ２、及びＰ３がある。

動作中、プロセッサ１２がリード及びライトを実行することが望ましい場合がある。リード及びライト双方のアドレスがわかっており、書き込むデータもわかっている場合、リード及びライト双方を同じサイクルにおいて実行すれば、動作速度を高める好機となる。このような場合、プロセッサ１２は、サイクルを開始する前に、アドレス・バスＡ１及びＡ２上にアドレスを供給する。アドレスは、Ｐ３及びＰ０の間でラッチされ、Ｐ３が次に発生するまで維持される。サイクルＰ０の開始時に、アドレス・バスＡ１上のアドレスによってメモリ１４の１つの行を選択し、これをイネーブルする。この場合、バス系統Ａ１はリード用であると仮定する。メモリ１４内部のセンス・アンプがＰ２においてイネーブルされると、読み出すデータが得られ、Ｐ２においてＡ１データ・バス上に出力される。このデータは、次にＰ２が発生するまで有効である。また、Ｐ２において、アドレス・バスＡ２上のアドレスにしたがって別の行がアクセスされ、ライト・バスＡ２上でライト・データがサンプルされる。ライト・データは、少なくともＰ２に先立つ短い設定時間中は有効でなければならない。Ｐ３において、次のアドレスをラッチし、Ｐ０における次のサイクルの開始の準備を整える。

この機能は、高速動作を得るには有効である。これによって、１回のサイクルでリード及びライトを実行することが可能となる。同様に、２系統のバスＡ１及びＡ２を、グローバル・クロックＧＣ及び遅延グローバル・クロックＤＧＣと組み合わせて用いることによって、同じサイクルにおいて２回のリード又は２回のライトを実行することもできる。

プロセッサ１２は、プログラマブル遅延回路１６の遅延を連続的に更新することによって、遅延グローバル・クロックを実質的に９０度の遅延に維持する。グローバル・クロックＧＣの周波数に変化がある場合、プロセッサ１２はこれに応じて、プログラマブル遅延回路１６の遅延を調節する。遅延の更新は、グローバル・クロックＧＣの１２８サイクル毎に行われる。サイクル数は、一選択事項であり、減らすことも増やすことも可能である。周波数変化を正確に定量化できるまでにはある数のサイクルを要するので、この数には下限を設けるとよい。

図３に、プログラマブル遅延回路１６と、プロセッサ１２の制御部３０とを示す。制御部３０は、同期部１８、制御ユニット２０、プログラマブル遅延回路２２、プログラマブル遅延回路２４、及びＤフリップ・フロップ２６を備えている。プログラマブル遅延回路２２及び２４は、プログラマブル遅延回路１６と同一である。プログラマブル遅延回路２２及び２４の遅延は、制御ユニット２０によって選択される。ドライバ２８は、グローバル・クロックＧＣに応答して、グローバル・クロックＧＣと同相で同じ周波数のプロセッサ・グローバル・クロックＰＧＣを、制御ユニット２０の入力、プログラマブル遅延回路
２２の入力、及びフリップ・フロップ２６のクロック入力に供給する。プログラマブル遅延回路２２の出力は、プログラマブル遅延回路２４の入力に結合されている。プログラマブル遅延回路２４の出力は、Ｄフリップ・フロップ２６のＤ入力に結合されている。同期部１８は、更新バス３２によって制御ユニット２０に結合されており、更新イネーブル信号ＵＥがプログラマブル遅延回路１８に結合されている。プログラマブル遅延回路１６、２２、及び２４は同一である。これらは必ずしも同一でなければいけない訳ではないが、これらは所与のプログラミング入力に対して実質的に同じ量の遅延を有していなければならないので、同じ特性を有するはずである。

プログラミング遅延２２及び２４を組み合わせて１８０度の遅延を形成するようにプログラムした場合、これは、遅延が適正に設定されたことを示す。何故なら、これは各プログラマブル遅延回路２２及び２４が９０度であることを意味するからである。つまり、このプログラミング量は、プログラマブル遅延回路１６が所望の９０度遅延を与えるために必要な量であることがわかっている。プロセスが開始すると、最小遅延を有するようにプログラマブル遅延回路をプログラムする。本実施形態では、５００ピコ秒（ｐｓ）である。合計の遅延はフリップ・フロップ２６のＤ入力に結合される。次いで、Ｄ入力の論理状態は、そのクロック入力の立ち上がりエッジにおいて、Ｄフリップ・フロップの出力に結合される。この場合、クロック入力はプロセッサ・グローバル・クロックＰＧＣであり、グローバル・クロックＧＣと同等と見なすことができる。したがって、遅延が１８０度未満である限り、フリップ・フロップ１２６によって出力される論理状態は論理低となる。遅延が１８０度に達すると直ぐに、フリップ・フロップ２６の出力は、プロセッサ・グローバル・クロックＰＧＣが論理高に切り替わる時点で、論理高に切り替わる。制御ユニット２０は、１８０度の遅延が発生するまで、遅延を最小遅延から増分していく。この場合、各刻み幅は４０ピコ秒（ｐｓ）であるが、これは、プログラマブル遅延回路１６に９０度の遅延を得る際に所望の精度に応じて、増減することも可能である。更に、単に遅延量を増分して１８０度点を発見する代わりに、連続近似のような別の技法を用いてもよい。

制御ユニット２０が、１８０度マークに達するのに必要な遅延量、即ち、プログラマブル遅延回路毎に９０度を判定した後、更新イネーブル信号ＵＥの制御の下でこの情報を同期部１８に転送する。バス３２は、他の使い方をしてもよく、遅延の更新には関係のない情報を搬送してもよい。つまり、信号ＵＥは、バス３２の情報が有効な更新情報であることを同期部１８に示す。同期部１８は、プログラマブル遅延回路１６の更新を調整する。グローバル・クロックＧＣの各遷移（エッジ）で、同様の遅延したエッジが生じ、遅延グローバル信号ＤＧＣが得られる。したがって、プログラマブル遅延回路１６の更新は、対応するエッジを供給した後であるが、次のエッジを受け取る前に行わなければならない。

このように、制御部３０は、ＰＬＬやＶＣＯのような付随する回路を必要とせずに、サイクルの実質的に２５％及び７５％点に位置するクロック・エッジを得る方法を与える。また、これによって、周波数を２倍にする必要性も回避する。クロックの速度を倍増すると、クロック信号が伝搬しなければならない距離のために通常必要となる電流駆動に起因する障害が一部では生じる可能性がある。周波数を逓倍する代わりにクロックを分割するというこの技法は、他の状況も包含するように拡張することができる。例えば、遅延クロックを９０％以外にすることが望ましい場合もある。したがって、２以外の所望の遅延の整数倍である個数のプログラマブル遅延回路と直列に、２つよりも多いプログラマブル遅延回路を有することが望ましい場合もある。また、１８０度以外の遅延を検出し、その理由のために同様に２以外の整数倍にすることも適当な場合もある。

前述の明細書では、具体的な実施形態を参照しながら本発明の説明を行った。しかしながら、特許請求の範囲に明示した本発明の範囲から逸脱することなく、種々の修正や変更が可能であることを当業者は認識するであろう。したがって、本明細書及び図面は、限定
的な意味ではなく、例示的な意味で解釈することとし、このような修正は全て本発明の範囲に含まれることを意図している。

具体的な実施形態に関して、効果、その他の利点、及び問題に対する解決策について説明した。しかしながら、これらの効果、利点、問題に対する解決策、及びいずれの効果、利点又は解決策をもたらす、又は一層際立たせるいずれの要素（複数の要素）も、いずれの又は全ての請求項の重要な、必要な、又は必須の特徴としては解釈すべきではない。ここで用いる場合、「備える」、「備えている」又はその他のあらゆる派生語は、非排他的包含に該当することを意図しており、要素のリストを構成するプロセス、方法、品目、又は装置は、これらの要素を含むだけでなく、明示的には掲示されていない、あるいはこのようなプロセス、方法、品目、又は装置には固有のその他の要素も含むこととする。

本発明の一実施形態による処理システムのブロック図。 図１の処理システムを理解するのに供するタイミング図。 図１の処理システムの一部を詳細に示すブロック図。

Claims (1)

1. マスタ・クロックから９０度の遅延クロックを発生するクロック回路であって、
   前記マスタ・クロックに結合された信号入力と、プログラミング入力と、出力とを有する第１のプログラマブル遅延回路と、前記第１のプログラマブル遅延回路の出力に結合される信号入力と、プログラミング入力と、出力クロックを供給するための出力とを有する第２のプログラマブル遅延回路とを含むプロセッサであって、前記マスタ・クロックと前記第１のプログラマブル遅延回路との間及び前記第１のプログラマブル遅延回路と前記第２のプログラマブル遅延回路との間にプログラマブル遅延回路が存在していない、プロセッサと、
   信号入力と、プログラミング入力と、出力とを有する第３のプログラマブル遅延回路と
   を備え、
   前記プロセッサは更に前記第１、第２、及び第３のプログラマブル遅延回路の前記プログラミング入力に結合され、該第１、第２、及び第３のプログラマブル遅延回路をプログラムする制御ユニットと、
   前記出力クロックを供給するための出力と、前記マスタ・クロックと、前記制御ユニットとに結合され、前記第１及び第２のプログラマブル遅延回路が合計１８０度の遅延を達成するときを前記制御ユニットに示す出力を有する出力を有するフリップ・フロップであって、前記出力クロックを供給するための出力と前記フリップ・フロップとの間にプログラマブル遅延回路が存在していない、フリップ・フロップと
   を含み、前記第３のプログラマブル遅延回路は、前記マスタ・クロックに結合されて前記９０度の遅延クロックを供給する、クロック回路。

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