KR20030009129A

KR20030009129A - 반도체 기억 장치

Info

Publication number: KR20030009129A
Application number: KR1020020030495A
Authority: KR
Inventors: 후지모리야스히코
Original assignee: 닛뽄덴끼 가부시끼가이샤; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 2001-05-31
Filing date: 2002-05-31
Publication date: 2003-01-29
Also published as: TW556228B; KR100486922B1; US6711090B2; JP2002358782A; CN1215480C; CN1389871A; US20020181318A1

Abstract

반도체 기억 장치는 클록 신호(CLK 및 CLKB)가 입력되는 클록 초단 회로; 외부 입력 신호에 의해 생성되고 외부 클록 신호와 동기하여 생성된 BDD 신호(BDDO)에 의해 메모리 셀에 저장된 데이터를 출력하는 출력 회로; BDD 신호(BDDO)를 지연함으로써 CLK 초단 회로와 출력 회로 사이의 지연에 의해 야기되는 클록 신호(CLK)와 데이터 사이의 출력 위상 시프트를 수정하고 클록 신호(CLK)와 데이터 사이에서 동기하는 복제 회로와 지연 회로를 포함하는 지연 조정 회로; 및 지연 회로 각각의 동작 및 정지를 제어하는 제어 회로를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE UNIT}

발명의 배경

발명의 분야

종래의 기술

본 발명은 외부 클록과 동기하여 동작하는 내부 회로를 구비하며 고속으로 동작하는 반도체 기억 유닛(또는 장치)에 관한 것이다.

특히, 본 발명은 외부 클록의 공급으로 인한 전력 소모를 감소시키기 위해 외부 클록의 사이클에서 두개 이상의 데이터를 생성하는 반도체 기억 장치에 관한 것이다.

고속의 CPU(중앙 처리 장치)에 대한 최근의 경향에 따라, SDRAM(동기식 다이나믹램)과 같은 메모리에 사용된 클록 사이클이 고속화되고 있고, 클록 사이클에 비해 지연 시간은 더 커지게 되어, 상기는 회로 동작에 영향을 미치고 있다.

그 결과, PLL에 의해 출력 버퍼와 입력 버퍼에서 지연의 제어를 포함하는 위상 제어를 수행함으로써 외부 클록에 대한 지연을 회피하고 입력된 외부 클록에 대한 내부 클록의 위상을 조정한다.

메모리에 데이터 판독 및 기록하는 속도를 향상시키기 위해, 클록 사이클의 상승과 종료시의 데이터를 전송하는 이중 데이터 레이트(DDR; double data rate) 방식으로 알려진 공정이 고안되었고, 고속 클록 사이클의 거의 두 배인 전송 속도를 얻는다.

그러나, 도 1에 도시된 종래의 PLL 회로를 사용함으로써 DDR의 출력 클록이 생성될 때, 외부 클록 신호와 출력 클록 사이의 위상차가 없어지기 전에 많은 클록 사이클이 필요하고, 고속의 클록으로 인해 전력 소모가 커지게 된다.

특히, 위상 비교기(60)는 AMP.40에 의해 증폭된 VCO.62 출력을 분할 회로(67)를 사용하여 내부 클록(CKi)으로 분할하고, 단자(100)를 통해 입력회로(10)로부터 입력된 외부 클록(CKo)과 지연 회로(68)에 의해 지연된 신호를 비교하여, 위상 오류 신호(Δck)를 생성하거나 출력한다.

전압 제어 발진기(62)는 로우-패스 필터(low-pass filter; 61)를 통해 입력된 위상 오류 신호(Δck)에 대한 주파수를 갖는 내부 클록(CKi)을 생성하여, 내부 회로(50)에 공급한다.

입력된 주파수의 절반에 대응하는 주파수를 출력하는 분주 회로(67)의 구조를 채택함으로써, 전압 제어 발진기(62)는 외부 클록(CKo)보다 두 배 높은 주파수의 내부 클록(CKi)을 생성한다.

분주 회로와 PLL 회로를 결합함으로써, 180°의 위상차를 갖는 이중 rate에 대한 내부 클록(CKi)을 얻을 수 있다. 그러나, 출력 클록(CKi)과 외부 클록 신호(CKo) 사이의 위상차를 없애기 전에, PLL에 외부 클록(CKo)이 많이 입력되어야 하고, 그 결과, 클록 사이클의 수가 증가하여 전력 소모를 증가시킨다.

상기 단점을 해결하기 위해, 일본 특개평 제 8-237091호 및 11-066854호에 기재된 바와 같이, SMD(synchronous mirror delay) 회로와 BDD(bi-directional delay)를 사용하며 더 작은 클록 수와 고속으로 정확한 위치 조정을 수행하고 낮은 전력 소모를 이룰 수 있는 향상된 PLL 회로로서 지연 회로 열(delay circuit train)이 고안되었다.

BDD 회로와 SMD 회로에서, 지연부가 반환되고, 제조 공정, 전반 단계 및 후반 단계에서의 변동으로 인한 전파(전송) 시간의 오류가 상쇄된다. 상기 지연 회로는 사이클 시간이 변동되더라도 타이밍의 편차가 없으며, 입력 및 출력 버퍼의 복제 회로(또는 더미 회로)를 포함하는 지연 회로 열로 구성된다. 상기 지연 회로 열은 위상차를 제거하기 위해 단 두 사이클을 갖는 것으로 충분하다.

그러나, 상술한 기술에서, 출력 데이터의 위상이 외부 클록에 대해 더 고속으로 대응하도록 하는 것이 가능하지만, CAS 레이턴시(latency)로 인해 제한되기 때문에 액티브 파워 다운 시 BDD 회로 및 SMD 회로의 정지 제어가 수행되지 않는다.

여기에서, "액티브 파워 다운"이라는 용어는, 어드레스에 의해 선택된 뱅크의 로우-어드레스를 활성화시키는 액티브 명령(ACT) 입력한 후, SMD 회로 또는 BDD 회로를 포함하는 지연 회로 열의 외측에 내부 클록의 공급을 중단하고, 클록 이네이블 신호를 디스에이블 상태로 만드는 것를 의미한다.

종래의 반도체 기억 장치에서 BDD 회로를 포함하는 BDD 신호 생성 회로(지연 회로 열)가 도 2에 도시된다.

BDD 신호 생성 회로에서, 지연선(17 내지 20) 각각은 BDD 선택 회로(11 및 12)의 제어를 통해 DDR 방식에 의해 데이터 출력용으로 사용되는 출력 클록 신호, 예를 들어 외부 클록 신호의 두 사이클에 90°의 위상 시프트를 갖는 A 내지 D 위상의 BDD 신호(출력 클록)를 생성한다.

전원을 절약하기 위한 정지 동작시, BDD 신호 생성 회로는 CLK 초단 회로(1) 및 CLKB 초단 회로(2)를 정지함으로써, 다음의 회로에 대한 외부 클록의 공급을 중단하는 구조를 갖는다.

전력을 절약하기 위해 액티브 파워 다운시, 클록 초단 이네이블 신호가 디스에이블 상태가 되고 CLK 초단 회로(1 및 2)가 정지되면, BDD 신호를 생성하기 위해 외부 클록의 두 사이클이 필요하다. 따라서, 액티브 상태로 되돌아갈 때, 판독 명령(READ)으로부터 CAS 레이턴시(특히, 2.0 또는 1.5의 CAS 레이턴시)의 값에 대응하는 BDD 신호를 생성하는 것은 불가능하다.

따라서, 도 3에 도시된 종래 기술의 타이밍 차트로부터 이해할 수 있듯이, CLK 초단 회로(1)와 CLKB 초단 회로(2) 각각에 공급되는 클록 초단 이네이블 신호는 액티브 파워 다운 시에도 디스에이블 상태가 아니라 이네이블 상태에 있다.

상술한 바와 같이, 고속 클록을 사용함으로써 액티브 파워 다운 시에도 동작하는 종래의 BDD 신호 생성 회로는 파워 다운 상태에도 불구하고 과도하게 전력이 소모된다는 문제를 갖는다.

본 발명의 목적은 액티브 파워 다운 시의 CAS 레이턴시의 값과 매치하기 위해 BDD 신호 생성 회로에서 파워 다운을 제어하고, BDD 회로(또는 SMD 회로)를 포함하는 각각의 지연 회로 열에 파워-다운을 제어하여, 액티브 파워 다운 시에 전력 소모를 감소시키는 제어 신호를 생성하는 반도체 기억 장치를 제공하는 것이다.

본 발명의 반도체 기억 장치는 외부 클록 신호의 입력을 위한 클록 입력 초단 회로; 외부 클록 신호에 의거하여 생성된 출력 클록과 동기하여 메모리 셀에 저장된 데이터를 출력하는 출력 회로; 출력 클록의 지연으로 인해 데이터 출력과 외부 클록 사이의 위상 시프트를 수정하고 외부 클록 신호와 데이터 사이에 동기화를 이루며 다수의 지연 회로로 구성된 지연 조정 회로; 및, 다수의 지연 회로 각각에대해 동작 및 정지를 제어하는 제어 회로를 포함한다.

본 발명의 반도체 기억 장치에서, 제어 회로는 액티브 파워 다운 시의 CAS 레이턴시에 의거하여 다수의 지연 회로 각각의 동작을 제어한다.

본 발명의 반도체 기억 장치에서, 제어 회로는 CAS 레이턴시에 의거하여 다수의 지연 회로가 동작하거나 정지되는 것을 제어한다.

본 발명의 반도체 기억 장치에서, 지연 조정 회로는 클록 입력 초단 회로와 출력 회로를 포함하는 복제 회로 및 전파를 임의의 지연량으로 지연 회로를 포함한다.

본 발명의 반도체 기억 장치에서, 조정 지연 회로는 지연의 설정량에 대응하여 내부에 반환을 갖는 지연선 상의 소정의 위치에서 신호의 전파를 반환함으로써 지연의 양을 조정한다.

본 발명의 반도체 기억 장치의 제어 방법은 클록 입력 초단 회로 내에 외부 클록 신호를 입력하는 클록 입력 단계; 외부 클록 신호에 의거하여 출력 클록을 생성하는 클록 생성 단계; 출력 클록과 동기하여 메모리 셀에 저장된 데이터를 출력하는 데이터 출력 단계; 다수의 지연 회로를 포함하는 지연 조정 회로를 통해 외부 클록과 데이터 출력 사이의 위상 시프트를 수정하고 외부 클록 신호와 데이터 사이에 동기화를 획득하는 지연 단계; 및 다수의 지연 회로 각각에 대한 동작과 정지를 제어하는 제어 단계를 포함한다.

반도체 기억 장치의 제어 방법에 있어서, 액티브 파워 다운 시의 제어 단계에서, 다수의 지연 회로 각각의 동작은 CAS 레이턴시에 의해 제어된다.

본 발명의 반도체 기억 장치의 제어 방법에 있어서, 액티브 파워 다운 시의 제어 단계에서, 다수의 지연 회로가 동작되거나 정지하도록 제어된다.

본 발명의 반도체 기억 장치의 제어 방법에 있어서, 지연 단계에서, 클록 입력 초단 회로와 출력 회로를 포함하는 복제 회로 및 전파를 임의의 지연량으로 조정하는 조정 지연 회로를 사용하여 지연의 양이 조정된다.

도 1은 DDR 방식에 의한 종래의 출력 클록의 타이밍 조정 회로를 도시하는 도면.

도 2는 종래의 반도체 장치에 BDD 회로를 포함하는 BDD 신호 생성 회로의 구성을 도시하는 블록도.

도 3은 도 2에 도시된 BDD 신호 생성 회로의 동작을 도시하는 타이밍 차트.

도 4는 본 발명의 제 1(또는 2)의 실시예의 반도체 기억 장치의 BDD 신호 생성 회로(데이터 출력 회로 포함)의 구성을 도시하는 블록도.

도 5는 도 4에 도시된 제어 회로(25; 제 1의 실시예)의 구성을 도시하는 블록도.

도 6은 도 4에 도시된 제어 회로(25; 제 1의 실시예)의 액티브 파워 다운 시 각각의 이네이블 신호와 CAS 레이턴시 값 사이의 관계를 도시하는 도표.

도 7은 제 1의 실시예에서 CAS 레이턴시가 2.5인 경우 액티브 파워 다운 시의 동작을 도시하는 타이밍 차트.

도 8은 제 1의 실시예에서 CAS 레이턴시가 2.0인 경우 액티브 파워 다운 시의 동작을 도시하는 타이밍 차트.

도 9는 제 1의 실시예에서 CAS 레이턴시가 1.5인 경우 액티브 파워 다운 시의 동작을 도시하는 타이밍 차트.

도 10은 도 4에 도시된 제어 회로(25A; 제 2의 실시예)의 구성을 도시하는 블록도.

도 11은 도 6에 도시된 제어 회로(15A; 제 2의 실시예)의 액티브 파워 다운 동안 각 이네이블 신호와 CAS 레이턴시 값 사이의 관계를 도시하는 도표.

도 12는 제 2의 실시예에서 CAS 레이턴시가 2.0인 경우 액티브 파워 다운 동안의 특정예를 도시하는 타이밍 차트.

♠도면의 주요 부호에 대한 부호의 설명♠

1 : CLK 초단 회로2 : CLKB 초단 회로

3 및 4 : 복제 회로5 및 6 : 인버터

7 및 8 : NAND 회로9 및 10 : 복제 회로

11 및 12 : BDD 선택 회로13 내지 16 : 방향 선택 회로

17 내지 20 : 지연선21 내지 23 : OR 회로

24 및 26 : 출력 회로25 : 제어 회로

본 발명의 반도체 기억 장치의 실시예를 액티브 파워 다운을 설정할 수 있는 SDRAM(synchronous dynamic RAM)의 일례를 사용하여 설명한다.

본 발명의 BDD 신호 생성 회로는 DDR형 데이터 출력을 사용하고 액티브 파워 다운을 설정할 수 있는 메모리에 적용될 수 있다.

다음 설명에서 BDD 회로가 일례로서 사용되지만, 본 발명은 SMD 회로를 사용하는 구조에도 적용될 수 있고, 외부 클록 신호의 위상은 출력 데이터의 위상과 매치된다.

본 발명의 BDD 신호 생성 회로는 액티브 파워 다운 시에 판독 명령(READ)을 입력한 후, CAS 레이턴시에 대응하는 판독 명령을 충족시키며 CAS 레이턴시의 값에 응하여 BDD 신호 발생 회로를 포함하는 각각의 회로를 부분적으로 정지함으로써 액티브 파워 다운 동안 전력 소모를 더욱 감소시키는 구조를 갖는다.

즉, 어느 BDD 처리 회로를 정지시킬지는, 판독 명령이 입력된 후의 몇 클록 사이클(이하 사이클이라고 한다) 후에, 판독한 데이터를 출력하는지를 지정하는 CAS 레이턴시에 대응하여 결정한다.

그 결과, 본 발명의 BDD 신호 생성회로는, 액티브 파워 다운 시에, CAS 레이턴시 값에 의해 상기 회로를 활성화 및 비활성화시키는 이네이블 신호를 생성하는 제어 회로를 구비한다.

본 발명의 실시예를 도면을 참조하여 설명한다.

도 4를 참조하면, SDRAM에서의 메모리 셀 영역, 어드레스 디코더 및 센스 증폭기와 같이 본 발명과 직접적인 관련이 없는 회로를 생략하고, DDR 방식에 의한 데이터 출력을 제어하는 출력 클록, 즉 BDD 신호를 생성하는 BDD 신호 생성회로를 중심으로 기재한다. 또한 출력 회로(26)에는, 도시되지 않은 메모리 셀로부터 판독된 데이터가 버스트 길이(burst length)에 대응하는 수가 래치에 남아있고, 버스트 데이터(DQ)는 상기 BDD 신호(후술되는 BDD(BDDO) 신호)에 의해 차례로 출력된다.

상기 BDD 신호의 출력 스트링에서, 버스트 데이터(DQ)의 제 1의 데이터가 출력되는 1사이클 전에 출력 회로(24)는 최초로 출력된 BDD 신호와 동기하여 DQS 신호(데이터 스트로보 신호; data strobe signal)를 출력한다.

BDD 신호 생성 회로는 클록 신호(CLK)의 상승에 대응하는 CLK용 BDD 신호(PHA, 및 PHB) 및 클록 신호(CLKB)의 상승에 대응하는 CLKB용 BDD 신호(PHC 및 PHD) 각각을 CLK 회로 시스템 및 CLKB 신호 시스템에서 생성함으로써 최종적으로, 상기 BDD 신호를 합성하여, 출력 회로(24)에 주어진 BDD 신호(BDDO)를 생성한다.

이후 설명될 제어 회로(25)는 CLK 초단 이네이블 신호(CLK1), CLKB 초단 이네이블 신호(CLKB1), CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI)를 CAS 레이턴시의 값에 대응하여 생성하고, BDD 신호 생성 회로의 이하에 설명하는 각 회로의 동작 및 정지의 제어를 행한다.

클록 신호(CLK)의 상승에 대응하는 CLK BDD 신호(PHA 및 PHB)를 생성하는 CLK 초단 회로(1)에 뒤이어 CLK 회로 시스템을 설명한다.

CLK 초단 회로(1)는 클록 신호(CLK)용 입력 버퍼를 포함하고, DDR 방식의 데이터 출력에 이용되는 BDD 신호(BDDO)를 생성하는 CLK 초단 출력 신호(CLK1)를 입력되는 클록 신호(CLK)와 클록 신호(CLKB)와의 교점으로부터 생성한다.

복제 회로(3 및 9)는 초단 회로(1) 및 출력 회로(24 및 26)과 유사한 게이트 회로 및 회로 구조를 가지며, 초단 회로(1)나 출력 회로(24 및 26)의 지연 시간보다 큰 지연 시간을 입력 클록(CLK1)에 주어, BDD 신호(BDDS)로서 출력한다.

CLK 이네이블 신호(BDD1)에 의거하여 NAND 회로(7)는 복제 회로(3)에 의해 출력된 출력 신호(CLK2)를 다음 단의 복제 회로(9)에 전달하는지 여부를 제어한다.

BDD 선택 회로(11)는 CLK BDD 시작 신호(BDDS)를 방향 선택 회로(13)와 방향 선택 회로(15) 중 어느 것에 출력하는지를 제어한다.

CLK BDD 시작 신호(BDDS)가 입력되면, 방향 선택 회로(13 및 15)는 각각 지연선(17 및 19)에 전파 신호를 출력하여 지연동작을 시작하게 하고 다음 CLK 신호(CLK)의 사이클 시간 기간에 있어서의 반환지점에서, 각각 지연(17 및 19)의 소정의 개소에서 신호를 반환하여 상기 전파 신호의 전파 방향을 변환한다.

여기서, 상기 반환지점은 BDD 신호를 생성하는 CLK 신호의 2개의 사이클 시간동안 2번째 사이클 CLK 신호의 상승으로부터의 반환까지의 시간을 나타낸 설정값으로서 클록 신호(CLK)에 대한 BDD 신호(BDDO)의 지연 시간의 지연량을 조정하기위해 반도체 기억 장치를 기동할 때와 같이 CLK 주파수가 변경될 때에 설정된다.

특히, 방향 선택 회로(13 및 15)는, 각각 지연선(17 및 19)에 있어서, 다음의 CLK 신호(CLK)의 사이클 기간동안 반환지점에서 신호의 전파 방향을 변경하고, 반환까지의 기간과 반환 신호가 출력되기까지의 기간을 지연 시간으로서 CLK BDD 시작 신호(BDDS)의 지연을 수행한다.

지연선(17 및 19)은 CLK BDD 시작 신호(BDDS)의 지연으로부터 상기 지연량으로 지연된 CLK BDD 신호(PHA 및 PHB)를 각각 출력한다.

0R 회로(21)는 CLK BDD 신호(PHA 및 PHB)의 논리합을 취하여, CLK BDD 신호(PHAB)로서 출력한다.

CLK 초단 회로(2)에 뒤이어 클록 신호(CLKB)의 상승에 대응한 CLKB BDD 신호(PHC 및 PHD)를 생성하는 CLK 회로 시스템을 설명한다.

CLKB 초단 회로(2)는 클록 신호(CLKB)의 입력 버퍼를 포함하고, 입력되는 클록 신호(CLK)와 클록 신호(CLKB)와의 교점으로부터 DDR형 데이터 출력에 사용되는 BDD 신호(BDDO)를 작성하는 CLKB 초단 출력 신호(CLKB1)를 생성한다.

복제 회로(4 및 10)는 초단 회로(1)나 출력 회로(24)와 유사한 회로 구성을 가지며, 초단 회로(1)나 출력 회로(24)의 지연 시간보다 큰 지연 시간을 주어, CLKB BDDB 시작 신호(BDDBS)로서 출력한다.

NAND 회로(8)는 CLKB 이네이블 신호(BDDBI)에 의거하여 복제 회로(4)에 의해 출력되는 출력 신호(CLKB2)를 다음단의 복제 회로(10)에 전달하는지 여부를 제어한다.

BDD 선택 회로(12)는 CLKB BDD 시작 신호(BDDBS)를 방향 선택 회로(14)와 방향 선택 회로(16)중 어느 것에 출력하는지를 제어한다.

CLKB BDD 시작 신호(BDDBS)가 입력되면, 방향 선택 회로(14 및 16)는 각각 지연선(18 및 20)에 전파 신호를 출력하여 지연 동작을 시작하게 하며, 다음의 CLK 신호(CLK)의 사이클 타임에서의 반환 지점에서, 상기 전파 신호의 전파 방향을 변환한다.

특히, 방향 선택 회로(14 및 16)는 각각 지연선(18 및 20)에 있어서, 다음의 CLK 신호의 사이클 시간동안 반환지점에서, 신호의 전파 방향을 변경하고, 반환으로부터 반환 신호가 출력되기까지의 시간을 지연 시간으로 하여, CLKB BDD 시작 신호(BDDBS)의 지연을 행한다.

지연선(18 및 20)은 CLKB BDD 시작 신호(BDDBS)가 상기 지연량으로 지연된 결과 발생하는 CLKB BDD 신호(PHC 및 PHD)를 각각 출력한다.

OR 회로(22)는 CLKB BDD 신호(PHC 및 PHD)의 논리합을 취하여, CLKB BDD 신호(PHCD)로서 출력한다.

OR 회로(23)는 CLKB BDD 신호(PHAB) 및 CLKB BDD 신호(PHCD)의 논리합을 취하여 BDD 신호(BDDO)로서 출력한다.

상기 CLK BDD 신호(PHA), CLKB BDD 신호(PHC), CLK BDD 신호(PHB) 및 CLKB BDD 신호(PHD) 각각은 클록 신호(CLK)의 반사이클의 위상 시프트를 갖는다.

출력 회로(26)는 BDD 신호(BDDO)와 동기하여 도시하지 않은 메모리 셀로부터 판독되어 내부의 래치에 축적된 데이터를 DDR 방식에 의해 차례로 출력한다.

제어 회로(25)의 구성예를 도 5 및 도 6을 참조하여 설명한다.

도 6은 도 5의 회로에 의거하여 액티브 파워 다운 시에 있어서의 CAS 레이턴시의 값과 CLK 초단 이네이블 신호(CLKI), CLKB 초단 이네이블 신호(CLKBI), CLKB BDD 이네이블 신호(BDDBI) 각각의 출력 레벨과의 대응 관계를 도시하는 도표이다.

도 5를 참조하면, 50 내지 54는 NAND 회로이고, 55 내지 58은 N0R회로이고, 59 내지 64는 NOT회로(인버터)이다.

제어 회로(25)에 이용되는 신호에 관해 설명한다.

제어 신호(PWDN)는 예를 들면 반도체 기억 회로의 클록 이네이블 단자에 이네이블 상태의 레벨이 입력되면 활성화되어 "L"레벨이 되고, 디스에이블 상태의 레벨이 입력되면 비활성화되어 "H"레벨이 된다.

판독 명령에 의해 생성되는 내부 신호인 제어 신호(READ)는 기억된 데이터의 판독 시에 "H"레벨로 공급되고, 데이터의 판독 이외에는 "L"레벨로 공급된다.

제어 신호(IDL)는 지정한 로우 어드레스에 의해 도시된 메모리 셀의 뱅크(bank)를 활성화하는 액티브 명령이 입력되고, 다음의 판독이나 기록의 명령을 기다리는 정지(idle) 상태가 되면 "L"레벨이 된다.

액티브 파워 다운 상태에서, 상기 제어 신호의 레벨은 제어 신호(PWDN)가 "H"레벨이고, 제어 신호(READ)가 "L"레벨이며, 제어 신호(IDL)가 "L"레벨이다.

제어 신호(CL20 및 15)의 레벨은 레지스터에 저장된 CAS 레이턴시의 값에 의거하여, 모드 레지스터 설정 명령에 의해 설정된다.

즉, 제어 신호(CL20)는 CAS 레이턴시가 "2.0"인 때 "H"레벨이 되고, CAS 레이턴시가 "2.5" 또는 "1.5"인 때 "L"레벨이 된다.

또한, 제어 신호(CL15)는 CAS 레이턴시가 "1.5"일 때 "H"레벨이 되고, CAS 레이턴시가 "2.5"또는"2.0"일 때 "L"레벨이 된다.

액티브 파워 다운동안, 상술한 각 제어 신호의 상태에 의거하여 도 3의 표에 도시된 바와 같이, CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI), CLK 초단 이네이블 신호(CLKI), CLKB 초단 이네이블 신호(CLKBI)는, CAS 레이턴시가 "1.5"인 경우, 각각 "H", "L", "L", "L"로 되고, CAS 레이턴시가 "2.0"인 경우, 각각 "H", "H", "L", "H"로 되고, CAS 레이턴시가 "2.5"인 경우, 각각 "H", "H", "H", "H"로 된다.

상술한 CLK BDD 이네이블 신호(BDDI), CLKB EDD 이네이블 신호(BDDBI), CLK 초단 이네이블 신호(CLKI), CLKB 초단 이네이블 신호(CLKBI)는 "L"액티브가 된다.

도 4를 다시 참조하면, CLK 초단 이네이블 신호(CLKI)는 CLK 초단 회로(1)와 방향 선택 회로(13 및 15)의 동작을 제어한다.

CLKB 초단 이네이블 신호(CLKBI)는 CLKB 초단 회로(2)와 방향 선택 회로(14 및 16)의 동작을 제어한다.

CLK BDD 이네이블 신호(BDDI)는 인버터(5)에 입력되어 NAND 회로(7)의 신호 전달을 제어한다.

CLKB BDD 이네이블 신호(BDDBI)는 인버터(6)에 입력되어 NAND 회로(8)의 신호 전달을 제어한다.

상술한 바와 같이, 도 4에 도시된 제 1의 실시예의 반도체 기억 장치는 복제회로(3, 4, 9 및 10) 및 지연선(17 내지 20) 등의 지연 회로로 구성되는 지연량 조정 회로를 갖고 있고, 제어 회로(25)에 의해 생성된 CLK 초단 이네이블 신호(CLKI), CLKB 초단 이네이블 신호(CLKBI), CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI)가 CAS 레이턴시의 수치에 응하여 상기 지연 회로 각각의 동작/정지의 제어를 행하며, CAS 레이턴시에 대응하여 소비전력을 감소시킨다.

제 1의 실시예에 의한 BDD 생성회로의 동작/정지의 제어를 통해 액티브 파워 다운 동안의 소비전력의 삭감에 관해 도면을 참조하여 설명한다.

우선, 도 4 및 도 7을 참조하여, CAS 레이턴시가 "2.5"일 때, 액티브 파워 다운 동안의 BDD 생성 회로의 동작/정지 상태에 관해 설명한다.

도 7은 CAS 레이턴시가 "2.5"인 때의 액티브 파워 다운 동안의 BDD 신호 생성 회로의 정지 상태와, 액티브 파워 다운이 해제되어 판독 명령이 입력되었을 때의 동작을 설명하는 타이밍 차트이다.

도 7로부터 알 수 있듯이, 액티브 파워 다운에서 BDD 신호 생성 회로를 정지시킨 상태로부터 액티브 상태로 상태가 변경된 경우, 가장 짧은 기간에 액티브 상태로 된 사이클의 다음 사이클에 판독 명령을 입력할 수 있다. 판독 명령의 입력으로부터 2.5사이클 후에는, 버스트 데이터의 최초의 데이터를 출력해야 한다.

버스트 데이터(DQ) 출력의 1사이클 전에 출력되는 DQS 신호는 판독 명령으로부터 1.5사이클 후에 클록 신호(CLKB)의 상승에 동기하여 출력되어야 한다.

BDD 신호를 생성하기 위해서는, 클록 신호(CLK)의 2사이클이 필요하며, 판독 명령이 입력되는 반사이클 전에 CLKB 초단 회로(2)가 동작을 시작해야 한다.

클록 이네이블 신호(CKE)가 "L"에서 "H"레벨로 되고, 그 다음의 클록 신호(CLK)에 의해 액티브 파워 다운 상태가 해제된 후, 최소 1사이클이 지난 후에 판독 명령이 입력된다. 액티브 파워 다운 상태가 해제된 후 CAS 레이턴시의 2.5사이클과 1사이클의 합인 3.5사이클 후에 제 1의 버스트 데이터(DQ)를 출력할 수 있다.

그 결과, CAS 레이턴시가 "2.5"인 경우에는, BDD 신호 생성 회로를 모두 정지시키는 것이 가능하여, 소비전력을 줄일 수 있게 된다.

CAS 레이턴시가 2.5인 경우의 액티브 파워 다운 시의 동작을 설명한다.

시간(t1)에 있어서는, 액티브(ACT) 명령이 입력되어 클록 이네이블 신호(CKE)가 이네이블 상태("H"레벨)이며 액티브 상태로 되어있다.

제어 신호(IDL)는 "L"레벨이 되고, 제어 신호(PWDN)는 "L"레벨이고, 제어 신호(READ)는 "L"레벨이다.

따라서, 제어 회로(25)가 출력하는 CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI), CLK 초단 이네이블 신호(CLKI), CLKB 초단 이네이블 신호(CLKBI) 모두가 이네이블 상태("L"레벨)로서 출력된다.

그 결과, BDD 신호 생성 회로에서, CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 방향 선택 회로(13 내지 16)를 포함하는 모든 회로가 활성화됨으로써, 모든 회로가 동작 상태가 된다.

다음에 시간(t2)에 있어서, 클록 이네이블 신호(CKE)가 "L"레벨이 되고, 시간(t3)의 클록 신호(CLK)의 상승에 의해 제어 신호(PWDN)가 "L"레벨로부터 "H"레벨로 이행하기 때문에, 반도체 기억 장치의 동작 모드는, 액티브 파워 다운 상태가 된다.

제어 신호(CL15 및 CL20)는 "L"레벨이고, 제어회로(25)는 CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI), CLK 초단 이네이블 신호(CLKI), CLKB 초단 이네이블 신호(CLKBI)의 모두를 디스에이블 상태("H"레벨)로서 출력한다.

따라서, CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 및 방향 선택 회로(13 내지 16)를 포함하는 BDD 신호 생성 회로의 모든 회로는 비활성화 됨으로써, 모든 회로가 정지 상태가 된다.

시간(t4)에서, 클록 이네이블 신호(CKE)가 "H"레벨로 되고, 제어 신호(PWDN)가 "H"레벨로부터 "L"레벨로 이행된다. 반도체 기억 장치의 동작 모드는 액티브 파워 다운 상태로부터 해제되어 대기 상태가 되고, CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 방향 선택 회로(13 내지 16)의 모든 회로는 활성화된다.

시간(51t)에서, 클록 신호(CLKB)의 상승으로 인해 CLKB 초단 회로(2)는 CLKB 초단 출력 신호(CLKB1)를 출력한다.

그리고, 복제 회로(4)는 CLKB 초단 출력 신호(CLKB1)를 지연시켜 NAND 회로(8)를 통하여 복제 회로(10)에 출력 신호(CLKB2)로서 출력한다.

복제 회로(10)는 출력 신호(CLKB2)를 지연시켜 CLKB 시작 신호(BDDBS)로서 출력한다.

이 때, BDD 선택 회로(12)는 지연선(20)이 "사용중" 상태로 설정되어 있다고가정한다.

BDD 선택 회로(12)는 복제 회로(10)에 의해 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(14)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(18)에서 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(14)는 입력된 CLKB BDD 시작 신호(BDDBS)에 의거하여 지연선(18)에서의 지연을 시작시킨다.

지연선(18)은 부논리의 CLKB BDD 신호(PHC)의 출력을 시작한다.

그리고, 시간(t6)에서, 판독 명령에 의해 생성된 제어 신호(READ)는 클록 신호(CLK)의 타이밍에 의해 "L"레벨로부터 "H"레벨이 된다.

CLK 초단 회로(1)는 클록 신호(CLK)의 상승에 의해 CLK 초단 출력 신호(CLK1)를 출력한다.

그리고, 복제 회로(3)는 CLK 초단 출력 신호(CLK1)를 지연시켜 NAND 회로(7)를 통하여 복제 회로(9)에 출력 신호(CLK2)로서 출력한다.

복제 회로(9)는 출력 신호(CLK2)를 지연시켜 CLK 시작 신호(BDDS)로서 출력한다.

이 때, BDD 선택 회로(11)는 지연선(19)이 "사용중" 상태로 설정되어 있다고 가정한다.

BDD 선택 회로(11)는 제어 회로(9)가 출력 신호(CLK2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(13)가 상기 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(17)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(13)는 입력된 CLK BDDS 시작 신호(BDDS)에 의거하여 지연선(17)에서의 지연을 시작하게 한다.

지연선(17)은 부논리의 CLK BDD 신호(PHA)의 출력을 시작한다.

그리고, 시간(t61)에서, CLKB 초단 회로(2)는 클록 신호(CLKB)의 상승에 의해 CLKB 초단 출력 신호(CLKB1)를 출력한다.

시간(t51)에서와 같이, 복제 회로(4 및 10)는 출력 신호(CLKB2), CLKB 시작 신호(BDDBS)를 각각 출력한다.

여기에서, 방향 선택 회로(14)는 상기 출력 신호(CLKB2)에 의거하여 지연선(18)에 있어서의 신호의 전파의 방향을 반대로 한다.

즉, 방향 선택 회로(14)는 지연선(18)을 통해 지연을 위한 신호 전파를 반환한다.

이러한 경우에, 지연선(18)은 "사용중" 상태로 설정되므로, BDD 선택 회로(12)는 지연선(18)에 있어서, 반환 처리를 행하는 제어 신호를 방향 선택 회로(14)에 출력한다.

BDD 선택 회로(12)는 복제 회로(10)에 의해 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(16)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(20)에서 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(16)는 입력된 CLKB BDDS 시작 신호(BDDBS)에 의거하여 지연선(20)에서의 지연을 시작시킨다.

지연선(20)은 부논리의 CLKB BDD 신호(PHD)의 출력을 시작한다.

그리고, 시간(t7)에서, CLK 초단 회로(1)는 클록 신호(CLK)의 상승에 의해 CLK 초단 출력 신호(CLK1)를 출력한다.

그리고, 복제 회로(3 및 9)는 시간(t6)에서와 같이, 출력 신호(CLK2) 및 CLK 시작 신호(BDDS)를 각각 출력한다.

이때, 방향 선택 회로(13)는 상기 출력 신호(CLK2)의 입력에 의거하여 지연선(17)에서의 신호의 전파의 방향을 반대로 한다.

즉, 방향 선택 회로(13)는 지연선(17)을 통해 지연을 위한 신호 전파를 반환한다.

지연선(17)이 "사용중" 상태로 이미 설정되어 있기 때문에, BDD 선택 회로(11)는 지연선(17)에서 반환 처리를 행하는 제어 신호를 방향 선택 신호(13)에 출력한다.

BDD 선택 회로(11)는 복제 회로(9)에 의해 출력 신호(CLK2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(15)가 상기 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(19)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(15)는 입력된 CLK BDDS 시작 신호(BDDS)에 의거하여 지연선(19)에 있어서의 지연을 시작하게 한다.

지연선(19)은 부논리 CLK BDD 신호(PHB)의 출력을 시작한다.

그리고, 시간(t75)에서, 지연선(18)은 반환 후의 지연 소자의 전파를 모두 종료하고, CLKB BDD 신호(PHC)는 상승된다.

OR 회로(22)는 CLKB BDD 신호(PHC)에 의거하여 부논리 CLKB BDD 신호(PHCD)를 출력한다.

그 결과, 시간(t71)에서, OR 회로(23)는 출력 회로(24)에 BDD 신호(BDDO)를 출력하고, 출력 회로(24)는 DQS 신호를 출력한다.

데이터 스트로보 신호는 판독 명령이 입력된 1.5사이클 후의 클록 신호(CLK)의 하강에 동기하여 출력된다.

시간(t77)에서, 지연선(17)은 반환 후의 지연 소자의 전파를 모두 종료하고, CLK BDD 신호(PHA)는 상승된다.

OR 회로(21)는 CLK BDD 신호(PHA)의 상승에 의거하여 부논리의 CLK BDD 신호(PHAB)를 출력한다.

그 결과, 시간(t81)에서, OR 회로(23)는 출력 회로(26)에 BDD 신호(BDDO)를 출력하고, 출력 회로(26)는 버스트 데이터의 최상위 데이터를 출력한다.

버스트 데이터의 최상위 데이터는 판독 명령이 입력되고 나서 2.5사이클 후, 즉, 2.5의 CAS 레이턴시에서의 타이밍인 시간(t81)에 있어서의 클록 신호(CLK)의 하강에 동기하여 출력된다.

이후, 마찬가지로, 0R회로(23)로부터 차례로 BDD 신호(BDDO)가 출력되어, 출력 회로(26)의 래치에 판독되어 있던 데이터가, 시계열(time-serially)로 버스트 데이터로서 반도체 기억 장치로부터 출력된다.

CAS 레이턴시가 2.0인 경우, 액티브 파워 다운 동안의 BDD 생성 회로의 동작/정지 상태를 도 1 및 도 5를 참조하여 설명한다.

도 5는 CAS 레이턴시가 2.0인 경우, 액티브 파워 다운 동안의 BDD 신호 생성회로의 정지 상태와, 액티브 파워 다운이 해제되어 판독 명령이 입력되었을 때의 동작을 설명하는 타이밍 차트이다.

도 5에서 알 수 있듯이, BDD 신호 생성 회로의 상태가 액티브 파워 다운동안 BDD 신호 생성 회로를 정지시킨 상태로부터 액티브 상태가 되었을 때, 판독 명령이 입력되고 나서 2.0사이클 후에 최초의 버스트 데이터를 출력해야한다.

데이터가 출력되는 1사이클 전에 출력되는 DQS신호(데이터 스토로보 신호)는 판독 명령으로부터 1.0사이클 후에 클록 신호(CLK) 상승에 동기하여 출력되어야 한다.

BDD 신호를 생성하기 위해서는, 클록 신호(CLK)의 2사이클이 필요하고, 판독 명령이 입력되는 1사이클 전에 CLK 초단 회로(1)가 동작하기 시작해야한다.

이 때, 클록 이네이블 신호(CKE)가 "L"부터 "H"로 되고, 그 다음의 클록 신호(CLK)에서 액티브 파워 다운 상태가 해제되고 나서, 최소 1사이클 후에 판독 명령이 입력된다. 액티브 파워 다운 상태가 해제되고 나서의 1사이클과 CAS 레이턴시의 2.0사이클의 합인 3.O 사이클 후에 최초의 버스트 데이터(DQ)를 출력하게 된다.

시간(t5)에서 클록 신호(CLK)의 상승을 위해 BDD 신호가 생성되어야 한다. CKL초단 이네이블 신호(CLKI)가 디스에이블 상태에 있을 때, 2.0의 CAS 레이턴시에서 전체 회로가 정지되면, 처리 사이클에 있어서 클록 신호(CLK)의 상승 타이밍이 0.5사이클 부족하게 된다.

따라서, BDD 신호 생성 회로의 모든 회로를 정지시키는 것은 불가능하다. CAS 레이턴시가 2.0인 경우, CLK 초단 이네이블 신호(CLKI)의 레벨은 제어회로(25)에 의해 "L"레벨로 변경되어, CLK 초단 회로(1)와 복제 회로(3) 만이 동작하고, 다른 회로들은 정지한다. 따라서, 다른 회로분의 소비전력의 삭감이 가능하다.

CAS 레이턴시 2.0인 경우의 액티브 파워 다운의 처리를 설명한다.

시간(t11)에서, 액티브 명령이 입력된다. 클록 이네이블 신호(CKE)는 CAS 레이턴시 2.5인 경우와 같이 액티브 상태인 이네이블 상태("H"레벨)이다. CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 방향 선택 회로(13 내지 16)를 포함하는 BDD 신호 생성 회로의 모든 회로가 활성화됨으로써 모든 회로가 동작 상태로 된다.

그리고, 시간(t2)에서, 클록 이네이블 신호(CKE)의 레벨이 "L"로 변경된다. 시간(t3)에서 클록 신호(CLK)의 상승에 의해 제어 신호(PWDN)가 "L"레벨로부터 "H"레벨로 변경되므로, 반도체 기억 장치의 동작 모드는 액티브 파워 다운 상태로 이행된다.

이 때, 제어 신호(CL15)의 레벨은 "L"이고, 제어 신호(CL20)의 레벨은 "H"이다. 제어 회로(25)는 CLK 초단 이네이블 신호(CLKI)만 이네이블 상태("L"레벨)로서 출력하고, 다른 CLKB BDD 이네이블 신호(BDDBI), CLKB 초단 이네이블 신호(CLKBI), CLKB BDD 이네이블 신호(BDDI)는 디스에이블 상태("H"레벨)로 출력한다.

따라서, BDD 신호 생성 회로에서, CLK 초단 회로(1) 및 복제 회로(3)가 활성 상태이며, CLKB 초단 회로(2), NAND 회로(7 및 8), 방향 선택 회로(13 내지 16)를 포함하는 다른 회로는 비활성화 상태이다.

그 결과, CLK 초단 회로(1) 및 복제 회로(3)는 이네이블 상태이며, 상기 두 가지 회로 이외의 BDD 신호 생성 회로는 정지 상태가 된다.

그리고, 시간(t4)에서, 클록 이네이블 신호(CKE)의 레벨이 "H"가 되고, 제어 신호(PWDN)의 레벨은 "H"에서 "L"로 변경된다. 반도체 기억 장치의 동작 모드는 액티브 파워 다운 상태로부터 해제되어 대기 상태로 이행되고, CLKB 초단 회로(2), NAND 회로(7 및 8), 방향 선택 회로(13 내지 16)의 회로는 활성화된다.

이 때, 정지하지 않고 동작하고 있는 CLK 초단 회로(1)는 시간(t5)에서 클록 신호(CLK)의 상승에 의해 CLK 초단 출력 신호(CLK1)를 출력한다.

복제 회로(3)는 CLK 초단 출력 신호(CLK1)를 지연시켜 NAND 회로(7)를 통하여 복제 회로(9)에 출력 신호(CLK2)로서 출력한다.

이 때, BDD 선택 회로(11)는 지연선(19)이 "사용중" 상태로 설정된다.

BDD 선택 회로(11)는 복제 회로(9)가 출력 신호(CLK2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(13)가 상기 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(17)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(13)는 입력된 CLK BDD 시작 신호(BDDS)에 의거하여 지연선(17)에서의 지연을 시작하게 한다.

지연선(17)은 부논리 CLK BDD 신호(PHA)의 출력을 시작한다.

그리고, 시간(t51)에서, CLKB 초단 회로(2)는 클록 신호(CLKB)의 상승에 의해 CLKB 초단 출력 신호(CLKB1)를 출력한다.

이 때, BDD 선택 회로(12)는 지연선(20)이 "사용중" 상태로 설정되어 있다고 가정한다.

BDD 선택 회로(12)는 복제 회로(10)가 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(14)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(18)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(14)는 입력된 CLKB BDDS 시작 신호(BDDBS)에 의거하여 지연선(18)에서의 지연을 시작하게 한다.

지연선(18)은 부논리 CLKB BDD 신호(PHC)의 출력을 시작한다.

그리고, 시간(t6)에서, 판독 명령에 의해 생성된 제어 신호(READ)의 레벨은 클록 신호(CLK)의 타이밍에서 "L"에서 "H"로 변경된다.

그리고, 복제 회로(3 및 9)는 시간(t5)에서와 같이 출력 신호(CLK2) 및 CLK 시작 신호(BDDS)를 출력한다.

이 때, 방향 선택 회로(13)는, 상기 출력 신호(CLK2)의 입력에 의거하여 지연선(17)에서의 신호의 전파의 방향을 반대로 한다.

즉, 방향 선택 회로(13)는 지연선(17)에서 지연을 위해 신호 전파를 반환한다.

지연선(17)이 "사용중" 상태로 설정되기 때문에, BDD 선택 회로(11)는 지연선에서 반환 처리 신호를 위한 제어 신호를 방향 선택 회로(13)로 출력한다.

BDD 선택 회로(11)는 복제 회로(9)가 출력 신호(CLK2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(15)가 상기 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(19)에서의 지연 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(15)는 입력된 CLK BDD 시작 신호(BDDS)에 의거하여 지연선(19)을 통해 지연을 시작하게 한다.

지연선(19)은 부논리 CLK BDD 신호(PHB)의 출력을 시작한다.

그리고, 시간(t61)에서, CLKB 초단 회로(2)는 클록 신호(CLKB)에 의해 CLKB 초단 출력 신호(CLKB1)를 출력한다.

복제 회로(4 및 10)는 시간(t51)에서와 같이 출력 신호(CLKB2) 및 CLKB 시작 신호(BDDBS)를 각각 출력한다.

방향 선택 회로(14)는 상기 출력 신호(CLKB2)에 의거하여 지연선(18)에서 신호 전하의 방향을 반전시킨다.

즉, 방향 선택 회로(14)는 지연선(18)에서 지연을 위해 신호 전파를 반환한다.

지연선(18)이 이미 "사용중" 상태로 설정되어 있기 때문에, BDD 선택 회로(12)는 지연선에서 방향 선택 회로(14)로 반환 처리를 행하는 제어 신호를 출력한다.

BDD 선택 회로(12)는 복제 회로(10)가 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(16)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(20)에 있어서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(16)는 입력된 CLKB BDDS 시작 신호(BDDBS)에 의거하여 지연선(20)에서의 지연을 시작하게 한다.

지연선(20)은 부논리 CLKB BDD 신호(PHD)의 출력을 시작한다.

그리고, 시간(t66)에서, 지연선(17)은 반환 후의 지연 소자의 전파를 모두 종료하고, CLK BDD 신호(PHA)가 상승된다.

OR 회로(21)는 CLK BDD 신호(PHA)의 상승에 의거하여 부논리 CLK BDD 신호(PHAB)를 출력한다.

그 결과, 시간(t7)에서, OR 회로(23)는 출력 회로(24)에 BDD 신호(BDDO)를 출력하고, 출력 회로(24)는 DQS 신호를 출력한다.

DQS 신호는 판독 명력이 입력된 후 1.0사이클 후의 클록 신호(CLK)의 상승에 동기하여 출력된다.

시간(t74)에서, 지연선(18)은 반환 후 지연 소자의 전파를 모두 종료하고, CLKB BDD 신호(PHC)가 상승한다.

OR 회로(22)는 CLKB BDD 신호(PHC)의 상승에 의거하여 부논리 CLKB BDD 신호(PHCS)를 출력한다.

그 결과, 시간(t8)에서, OR 회로(23)는 출력 회로(26)에 BDD 신호(BDDO)를출력하고, 출력 회로(26)는 버스트 데이터의 최상위 데이터를 출력한다.

버스트 데이터의 최상위 데이터는 판독 명령이 입력되고 나서 2.0 사이클 후, 즉 CAS 레이턴시 2.0의 타이밍인 시간(t8)에서의 클록 신호(CLK)의 상승에 동기하여 출력된다.

또한, 0R 회로(23)로부터 차례로 BDD 신호(BDDO)가 출력되어, 출력 회로(26)의 래치에 판독되어 있던 데이터가, 시계열로 버스트 데이터로서 반도체 기억 장치로부터 출력된다.

CAS 레이턴시가 1.5인 경우 액티브 파워 다운 동안의 BDD 생성 회로의 동작/정지 상태를 도 4 및 도 9을 참조하여 설명한다.

도 9는 CAS 레이턴시가 "1.5"인 때의 액티브 파워 다운동안의 BDD 신호 생성 회로의 정지 상태와, 액티브 파워 다운이 해제되어 판독 명령이 입력되었을 때의 동작을 설명하는 타이밍 차트이다.

도 9로부터 알 수 있는 바와 같이, 액티브 파워 다운에 있듯이 BDD 신호 생성 회로를 정지시킨 상태로부터, 액티브 상태로 된 경우, 판독 명령이 입력되고 나서 1.5사이클 후에, 최초의 버스트 데이터를 출력하여야 한다.

또한 데이터가 출력되기 1사이클 전에 출력되는 DQS 신호(데이터 스토로보 신호)는, 판독 명령으로부터 반사이클(0.5사이클) 후에, 클록 신호(CLK)의 하강에 동기하여 출력되어야 한다.

BDD 신호를 생성하기 위해서는, 클록 신호(CLK)의 2사이클이 필요하기 때문에, 판독 명령이 입력되는 1.5사이클 전에 CLKB 초단 회로(2)가 동작하여야 한다.

이 때, 클록 이네이블 신호(CKE)가 "L"에서 "H"가 되고, 그 다음의 클록 신호(CLK)에서 액티브 파워 다운 상태가 해제되고 나서, 최소 1사이클 후에 판독 명령이 입력된다. 액티브 파워 다운 상태가 해제되고 나서의 1사이클과 CAS 레이턴시의 1.5사이클의 합인 2.5사이클 후에 최초의 버스트 데이터(DQ)를 출력하게 된다.

시간(t35)에서 클록 신호(CLKB)의 상승이 BDD 신호를 생성하는데 필요하다. CLKB 이네이블 신호(CLKBI)가 디스에이블 상태에 있으면 1.5의 CAS 레이턴시 제어시 모든 회로를 정지시키면, 필요한 처리 사이클동안 클록 신호(CLKB)의 상승의 타이밍이 1사이클 모자라게 된다.

2.0의 CAS 레이턴시의 경우와 같이 BDD 신호 생성 회로의 모든 회로를 정지시키는 것은 불가능하다. 1.5의 CAS 레이턴시의 경우, CLK 초단 이네이블 신호(CLKI), CLKB 이네이블 신호(CLKBI), 및 CLKB BDD 이네이블 신호(BDDBI)의 레벨이 제어 회로(25)에 의해 "L"로 변경된다. CLK 초단 회로, 복제 회로(3), CLKB 초단 회로(2), 복제 회로(4), NAND 회로(8), 및 방향 선택 회로(13 내지 16)가 활성화된다(동작한다). CLKB BDD 이네이블 신호(BDDI)의 레벨만을 "H"로 하고, 복제 회로(9) 및 NAND 회로(7)는 정지된다.

1.5의 CAS 레이턴시에서의 액티브 파워 다운에 관해 설명한다.

시간(t1)에서, 액티브(ACT) 명령이 입력되고, 클록 이네이블 신호(CKE)는 이네이블 상태("H"레벨)이다. 2.5 및 2.0의 CAS 레이턴시의 경우와 같이, CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 및 방향 선택 회로(13 내지 16)를 포함하는 BDD 신호 생성 회로의 모든 회로가 활성화되고, 따라서 모든 회로는동작 상태에 있게 된다.

그리고, 시간(t2)에서, 클록 이네이블 신호(CKE)의 레벨은 "L"이 되고, 시간(t3)에서 클록 신호(CLK)의 상승으로 인해 제어 신호(PWDN)의 레벨은 "L"로부터 "H"로 이전된다. 따라서 반도체 기억 장치의 동작 모드는 액티브 파워 다운 상태가 된다.

이 때, 제어 신호(CL15)는 "H"레벨이고, 제어 신호(CL20)는 "L"레벨이다. 따라서, 제어 회로(25)는 디스에이블 상태("H"레벨)에서 CLK BDD 이네이블 신호(BDDI)를 출력하고, CLKB BDD 이네이블 신호(BDDBI), CLK 초단 이네이블 신호(CLKI), 및 CLKB 초단 이네이블 신호(CLKBI) 모두를 이네이블 상태("L"레벨)에서 출력한다.

그 결과, 액티브 파워 다운 상태동안 BDD 신호 생성 회로에서 NAND 회로(7)의 출력 단자와 그 다음의 회로만이 정지 상태가 된다. CLKB 초단 회로(1)의 시스템은 동작 상태에 있고, CLKB BDD 신호(PHC 및 PHD)가 출력된다.

그리고, 시간(t35)에서, CLKB 초단 회로(2)는 클록 신호(CLKB)의 상승으로 인해 CLKB 초단 출력 신호(CLKB1)를 출력한다.

그리고, 복제 회로(4)는 CLKB 초단 출력 신호(CLKB1)를 지연하여, 이를 NAND 회로(8)를 통해 복제 회로(10)에 출력 신호(CLKB2) 로서 출력한다.

복제 회로(10)는 출력 신호(CLKB2)를 지연하여, 이를 CLKB 시작 신호(BDDBS)로서 출력한다.

BDD 선택 회로(12)는 복제 회로(10)에 의해 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(14)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(18)에서의 지연 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(14)는 입력된 CLKB BDD 시작 신호(BDDBS)에 의거하여 지연선(18)에서의 지연을 시작하게 한다.

지연선(18)은 부논리 CLKB BDD 신호(PHC)의 출력을 시작한다.

그리고, 시간(t4)에서, 클록 이네이블 신호(CKE)의 레벨이 "H"가 되고, 제어 신호(PWDN)의 레벨은 "H"에서 "L"로 이전된다. 반도체 기억 장치의 동작 모드는 액티브 파워 다운 상태로부터 해제되어 대기 상태로 이행하고, 정지되어 있던 NAND 회로(7) 이후의 회로가 활성화되어, 모든 회로가 활성화된다.

시간(t5)에서, CLK 초단 회로(1)는 클록 신호(CLK)의 상승에 의해 CLK 초단 출력 신호(CLK1)를 출력한다.

그리고, 복제 회로(3)는 CLK 초단 출력 신호(CLK1)를 지연하여, 이를 NAND 회로(7)를 통해 복제 회로(9)에 출력 신호(CLK2)로서 출력한다.

복제 회로(9)는 출력 신호(CLK2)를 지연시켜, 이를 CLK 시작 신호(BDDS)로서 출력한다.

이 때, BDD 선택 회로(11)는 지연선(19)이 "사용중" 상태에 있다고 가정한다.

BDD 선택 회로(11)는 복제 회로(9)에 의해 출력 신호(CLK2)를 입력함으로써출력되는 제어 신호에 의거하여 방향 선택 회로(13)가 상기 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(17)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(13)는 입력된 CLK BDDS 시작 신호(BDDS)에 의거하여 지연선(17)에 있어서의 지연을 시작하게 한다

지연선은 부논리 CLK BDD 신호(PHA)의 출력을 시작한다.

그리고, 시간(t51)에서, 클록 신호(CLKB)의 상승에 의해 CLKB 초단 회로(2)는 CLKB 초단 출력 신호(CLKB1)를 출력한다.

복제 회로(4 및 10)는 시간(t35)에서와 같이, 출력 신호(CLKB2)와 CLKB 시작 신호(BDDBS)를 각각 출력한다.

방향 선택 회로(14)는 상기 출력 신호(CLKB2)의 입력에 의거하여 지연선(18)에서의 신호 전파의 방향을 반전시킨다.

즉, 방향 선택 회로(14)는 지연선(18)에서의 지연을 위한 신호 전파를 반환한다.

지연선(18)이 이미 "사용중" 상태로 설정되어 있기 때문에, BDD 선택 회로(12)는 반환 처리를 수행하기 위한 제어 신호를 방향 선택 회로(14)에 출력한다.

BDD 선택 회로(12)는 복제 회로(10)에 의해 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(16)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(20)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(16)는 입력된 CLKB BDDS 시작 신호(BDDBS)에 의거하여 지연선(20)에서의 지연을 시작한다.

지연선(20)은 부논리 CLKB BDD 신호(PHD)의 출력을 시작한다.

CLK 초단 회로(1)는 클록 신호(CLK)의 상승으로 인해 CLK 초단 출력 신호(CLK2)를 출력한다.

시간(t5)에서, 복제 회로(3 및 9)는 출력 신호(CLK2)와 CLK 시작 신호(BDDS)를 각각 출력한다.

방향 선택 회로(13)는 상기 출력 신호(CLK2)에 의거하여 지연선(17)에서 신호 전파의 방향을 반전시킨다.

즉, 방향 선택 회로(13)는 지연선(17)에서 지연을 위한 신호 전파를 반환한다.

이때, BDD 선택 회로(11)는 지연선(17)이 이미 "사용중" 상태로 설정되어 있기 때문에, 지연선(17)에서 반환 처리를 행하는 제어 신호를 방향 선택 회로(13)에 출력한다.

BDD 선택 회로는 복제 회로(9)에 의해 출력 신호(CLK2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(15)가 상기 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(19)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(15)는 입력된 CLK BDDS 시작 신호(BDDS)에 의거하여 지연선(19)에서 지연이 시작되도록 한다.

지연선(19)은 부논리 CLK BDD 신호(PHB)의 출력을 시작한다.

그리고, 시간(t65)에서, 지연선(18)은 반환 후의 지연 소자의 전파를 모두 종료하고, CLKB BDD 신호(PHC)가 상승된다.

OR 회로(22)는 CLKB BDD 신호(PHC)의 상승에 의거하여 부논리 CLKB BDD 신호(PHCD)를 출력한다.

그 결과, 시간(t61)에서, OR 회로(23)는 BDD 신호(BDDO)를 출력 회로(24)에 출력하고, 출력 회로(24)는 DQS 신호를 출력한다.

DQS 신호는 판독 명령이 입력된 후 0.5사이클 후의 클록 신호(CLK)의 하강에 동기하여 출력된다.

또한, 시간(t67)에서, 지연선(17)은 반환 후의 지연 소자의 전파를 모두 종료하고, CLK BDD 신호(PHA)가 상승된다.

그 결과, 시간(t71)에서, OR 회로923)는 출력 회로(26)에 BDD 신호(BDDO)를 출력하고, 출력 회로(26)는 버스트 데이터의 최상위 데이터를 출력한다.

버스트 데이터의 최상위 데이터는 판독 명령이 입력되고 나서 1.5사이클 후, 즉 1.5의 CAS 레이턴시의 타이밍인 시간(t71)에서의 클록 신호(CLK)의 하강에 동기하여 출력된다.

그 후, BDD 신호(BDDO)는 OR 회로(23)로부터 차례로 출력되고, 출력 회로(26)의 래치에서 판독된 데이터는 시계열로 버스트 데이터로서 반도체 기억 장치로부터 출력된다.

상술한 바와 같이, 종래의 반도체 기억 장치가 소비전력의 삭감을 할 수 없는데 반하여, 본 발명의 제 1의 실시예에 의한 반도체 기억 장치에서, 제 1의 실시예에 따른 제어 회로(25)는 CAS 레이턴시의 값에 대응하여 BDD 신호 생성 회로에서 불필요한 회로 각각의 동작/정지를 제어한다. 따라서, 판독 명령으로부터 CAS 레이턴시 각각의 출력 타이밍의 명세(specification)를 만족시키면서, 각각의 CAS 레이턴시에 대응하는 전력 절약 제어를 행하는 것이 가능하게 되어, 액티브 파워 다운동안 소비 전력을 저감할 수 있다.

제 1의 실시예에 따른 반도체 기억 장치에서, BDD 신호 생성 회로에서, CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 및 방향 선택 회로(13 내지 16)의 각 회로는 제어 회로(25)의 제어에 의해 디스에이블이 된다. 상기 회로로부터의 출력 신호를 정지시킴으로써, BDD 신호 생성 회로의 각 회로의 동작/정지가 제어된다. 따라서, 회로 구성을 크게 변경을 하지 않고도 각각의 CAS 레이턴시에 대응하여 전력 절약 제어를 행하는 것이 가능하다.

본 발명의 실시예는 도면을 참조하여 상세히 설명된다. 그러나, 구체적인 구성은 제 1의 실시예에 한정되는 것이 아니라, 발명의 요지를 벗어나지지 않는 범위 내의 설계 변경 등을 모두 포함한다.

예를 들어, 제 2의 실시예로서, 도 3에 도시된 제어 회로(25)가 도 10에 도시된 제어 회로(25A)로 대체된 구성이 나타난다.

제 2의 실시예는 제 1의 실시예에서 CLK 이네이블 신호(CLKI)와 CLKB 이네이블 신호(CLKBI)를 1개의 CLKB 이네이블 신호(CLKBI)로 대체한 것으로서 다른 구성은 제1 실시형태와 같다.

또한 제어 회로 이외의 BDD 신호 생성 회로의 구성은 CLK 이네이블 신호(CLKI) 대신 CLKB 이네이블 신호(CLKBI)를 입력하는 것을 제외하고는 제1의 실시형태와 같다. 따라서 제어회로(25) 이외의 회로의 설명은 생략한다.

제어 회로(25A)의 구성을 도 10 및 도 11을 참조하여 설명한다.

도 10은 제어 회로(25A)의 대표적인 구성을 도시하는 개념도이다.

도 11은 도 10에 도시된 회로에 의거하여 액티브 파워 다운 동안의 CAS 레이턴시의 값과, CLK 초단 이네이블 신호(CLKI), CLKB 초단 이네이블 신호(CLKBI), CLK BDD 이네이블 신호(BDDI), 및 CLKB BDD 이네이블 신호(BDDBI) 각각의 출력 레벨 사이의 대응을 도시하는 도표이다.

도 10을 참조하면, 71 내지 73은 NAND 회로를 나타내고, 74 및 75는 NOR 회로를 나타내며; 76 내지 79는 NOT 회로(인버터)를 나타낸다.

제어 회로(25A)에 사용되는 제어 신호(PWDN), 제어 신호(IDL), 및 제어 신호(READ)는 제 1의 실시예와 동일하므로 그 설명을 생략한다.

액티브 파워 다운 상태에서, 상기 제어 신호의 레벨은 제어 신호(PWDN)에 대해서는 "H"이고; 제어 신호(READ)에 대해서는 "L"이며; 제어 신호(IDL)에 대해서는 "L"이다.

제어 신호(CL15)는 모드 레지스터 설정 명령에 의해 설정되고, 레지스터에 저장된 CAS 레이턴시의 값에 의거한 레벨이 된다.

즉, 제어 신호(CL15)의 레벨은 CAS 레이턴시가 "1.5"일 때 "H"이고, CAS 레이턴시가 "2.5" 또는 "2.0"일 때 "L"이 된다.

도 8의 도표에 도시된 바와 같이, 액티브 파워 다운 시, 각 제어 신호의 상기 상태에 의거하여, CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI), 및 CLK/CLKB 초단 이네이블 신호(CLKBI)의 레벨은 CAS 레이턴시가 "1.5"일 때는 각각 "H", "L", 및 "L"레벨이고, CAS 레이턴시가 "2.0" 또는 "2.5"일 때는 각각 "H", "H", 및 "L"레벨이다.

즉, CAS 레이턴시가 "2.0" 또는 "2.5"이면, CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI), 및 CLK/CLKB 초단 이네이블 신호(CLKBI)는 동일한 값을 갖는다.

상기 CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI) 및 CLK/CLKB 초단 이네이블 신호(CLKBI)는 "L" 액티브이다.

도면을 참조하여 제 2의 실시예의 BDD 생성 회로의 대표적인 동작을 설명한다.

2.5의 CAS 레이턴시가 2.0의 CAS 레이턴시에 대응할 수 있다면, 판독 명령으로부터의 레이턴시를 만족시킬 수 있기 때문에 설명을 생략한다.

도 8과 도 3을 비교하여 알 수 있는 바와 같이, 제 2의 실시예의 CLK BDD 이네이블 신호(BDDI), CLKB BDD 이네이블 신호(BDDBI), CLK/CLKB 초단 이네이블 신호(CLKBI)와의 값이 제 1의 실시예와 동일하며, 제 2의 실시예에서 액티브 파워 다운 동안의 동작도 도 9에 도시된 타이밍 차트와 동일하다. 따라서 제 2의 실시예에서의 액티브 파워 다운의 설명을 생략한다.

CAS 레이턴시가 "2.0"인 경우 액티브 파워 다운동안 BDD 생성 회로의 동작/정지 상태를 도 4 및 도 12를 참조하여 설명한다.

도 12는 2.0의 CAS 레이턴시인 경우 BDD 신호 생성 회로의 액티브 파워 다운동안 BDD 신호 생성 회로의 정지 상태와 액티브 파워 다운 상태가 해제된 후 판독 명령이 입력되었을 때의 동작을 설명하는 타이밍 차트이다.

도 12에서 알 수 있듯이, 액티브 파워 다운동안 BDD 신호 생성 회로의 상태는 정지 상태에서 액티브 상태로 이전되고, 판독 명령의 입력 2.0 사이클 후에 버스트 데이터의 최초의 데이터를 출력해야한다.

데이터 출력의 1사이클 전에 출력되는 DQS(데이터 스트로보 신호) 신호는 판독 명령으로부터 1.0사이클 후에, 클록 신호(CLKB)의 상승에 동기하여 출력되어야 한다.

따라서, BDD 신호의 생성하기 위해서는 클록 신호(CLK)의 2사이클이 필요하기 때문에 판독 명령이 입력되는 1사이클 전에 CLK 초단 회로(1)가 동작하여야한다.

제 1의 실시예에서 2.0의 CAS 레이턴시인 경우와의 차이점은 제 1의 실시예에서는 CLK 초단 회로(1)와 복제 회로(3)가 동작하지만, 제 2의 실시예에서는 CLKB 초단 회로(2) 및 복제 회로(4)도 동작된다는 점이다.

2.0의 CAS 레이턴시인 경우 액티브 파워 다운의 처리를 설명한다.

시간(t1)에서, 액티브 명령이 입력되고, 클록 이네이블 신호(CKE)가 이네이블 상태("H"레벨)이고; 따라서 장치가 액티브 상태이며; CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 및 방향 선택 회로(13 내지 16)를 포함하는 BDD 신호 생성 회로는 활성화된다. 따라서 모든 회로는 액티브 상태가 된다.

그리고, 시간(t2)에서, 클록 이네이블 신호(CKE)의 레벨은 "L"레벨이 되고, 제어 신호(PWDN)의 레벨은 시간(t3)에서 클록 신호(CLK)의 상승에 의해 "L"레벨에서 "H"레벨이 된다. 따라서 반도체 기억 장치의 동작 모드는 액티브 파워 다운 상태가 된다.

이 때, 제어 신호(CL15)의 레벨이 "L"이므로, 제어 회로(25A)는 디스에이블 상태("H"레벨)에서 CLK BDD 이네이블 신호(BDDI) 및 CLKB BDD 이네이블 신호(BDDBI)를 출력하고, 이네이블 상태("L"레벨)에서 CLK/CLKB 초단 이네이블 신호(CLKBI)를 출력한다.

그 결과, BDD 신호 생성 회로에서, CLK 초단 회로(1), CLKB초단 회로(2) 및 복제 회로(3 및 4)는 활성 상태가 되고, 다른 NAND 회로(7 및 8)과 방향 선택 회로(13 내지 16)는 비활성 상태가 된다.

따라서, CLK 초단 회로(1), CLKB 초단 회로(2) 및 복제 회로(3 및 4)는 이네이블 상태이고, 상기 두 회로 이외의 BDD 신호 생성 회로를 구성하는 회로는 정지된다.

그리고, 시간(t4)에서, 클록 이네이블 신호(CKE)의 레벨은 "H"가 되고, 제어 신호(PWDN)의 레벨은 "H"에서 "L"이 된다. 따라서 반도체 기억 장치의 동작 모드는 액티브 파워 다운 상태에서 해제되어 대기 상태가 되고, 제어 회로(25A)에 의해CLKB 초단 회로(2), NAND 회로(7 및 8), 방향 선택 회로(13 내지 16)가 활성화된다.

이 때, CLK 초단 회로(1) 및 CLKB 초단 회로(2)는 정지되지 않고 동작을 계속한다. 따라서 CLK 초단 회로(1)는 시간(t5)에서 클록 신호(CLK)의 상승에 의거하여 CLK 초단 출력 신호(CLK1)를 출력한다.

복제 회로(3)는 CLK 초단 출력 신호(CLK1)를 지연하여, NAND 회로(7)를 통해 복제 회로(9)에 출력 신호(CLK2)로서 출력한다.

복제 회로(9)는 출력 신호(CLK2)를 지연하여, CLK 시작 신호(BDDS)로서 출력한다.

이 때, BDD 선택 회로(11)는 지연 회로(19)가 이미 "사용중" 상태로 설정되어 있다고 가정한다.

BDD 선택 회로(11)는 복제 회로(9)가 출력 신호(CLK2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(13)가 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(17)에서의 지연 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(13)는 입력된 CLK BDD 시작 신호(BDDS)에 의거하여 지연선(17)에서 지연을 시작하도록 한다.

지연선(17)은 부논리 CLK BDD 신호(PHA)의 출력을 시작한다.

그리고, 복제 회로(4)는 CLKB 초단 출력 신호(CLKB1)를 지연하고, 이를 NAND회로(8)를 통해 복제 회로(10)에 출력 신호(CLKB2)로서 출력한다.

이 때, BDD 선택 회로(12)는 지연선(20)이 이미 "사용중" 상태에 있다고 가정한다.

BDD 선택 회로(12)는 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(14)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(18)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(14)는 입력된 CLKB BDD 시작 신호(BDDBS)에 의거하여 지연선(18)에서 지연을 시작하도록 한다.

지연선(18)은 부논리 CLKB BDD 신호(PHC)의 출력을 시작한다.

그리고, 시간(t6)에서, 판독 명령에 의해 생성된 제어 신호(READ)의 레벨은 클록 신호(CLK)의 타이밍에서 "L"에서 "H"로 이행된다.

그리고, 복제 회로(3 및 9)는 시간(t5)에서 출력 신호(CLK2) 와 CLK 시작 신호(BDDS)를 각각 출력한다.

방향 선택 회로(13)는 상기 출력 신호(CLK2)의 입력에 의거하여 지연선(17)에서 신호 전파의 방향을 반전시킨다.

이 때, 지연선(17)이 이미 "사용중" 상태로 설정되기 때문에, BDD 선택 회로(11)는 지연선(17)에서 반환을 위한 제어 신호를 방향 선택 회로(13)로 출력한다.

BDD 선택 회로(11)는 복제 회로(9)가 출력 신호(CLK2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(15)가 상기 CLK BDD 시작 신호(BDDS)를 입력하고, 지연선(19)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(15)는 입력된 CLK BDDS 시작 신호(BDDS)에 의거하여 지연선(19)에서 지연을 시작하도록 한다.

지연선(19)은 부논리 CLK BDD 신호(PHB)의 출력을 시작한다.

그리고, 시간(t61)에서, CLKB 초단 회로(2)는 클록 신호(CLKB)의 상승에 의해 CLKB 초단 출력 신호(CLKB1)을 출력한다.

복제 회로(4 및 10)는 시간(t51)에서와 같이, 출력 신호(CLKB2)와 CLKB 시작 신호(BDDBD)를 각각 출력한다.

방향 선택 회로(14)는 상기 출력 신호(CLKB2)의 입력에 의거하여 지연선(18)에서 신호 전파의 방향을 반전시킨다.

즉, 방향 선택 회로(14)는 지연선(18)에서 지연을 위한 신호 전파를 반환한다.

이 때, 지연선(18)이 이미 "사용중" 상태에 있으므로, BDD 선택 회로(12)는 지연선(18)에서 반환 처리를 행하는 제어 신호를 방향 선택 회로(14)에 출력한다.

BDD 선택 회로(12)는 복제 회로(10)가 출력 신호(CLKB2)를 입력함으로써 출력되는 제어 신호에 의거하여 방향 선택 회로(16)가 상기 CLKB BDD 시작 신호(BDDBS)를 입력하고, 지연선(20)에서의 지연의 처리를 시작하도록 제어한다.

그 결과, 방향 선택 회로(16)는 입력된 CLKB BDDS 시작 신호(BDDBS)에 의거하여 지연선(20)에서 지연을 시작한다.

지연선(20)은 부논리 CLKB BDD 신호(PHD)의 출력을 시작한다.

시간(t74)에서, 지연선(18)은 반환 후의 지연 소자의 전파를 모두 종료하고, CLKB BDD 신호(PHC)는 상승된다.

OR 회로(22)는 CLKB BDD 신호(PHC)의 상승에 의거하여 부논리의 CLKB BDD 신호(PHCD)를 출력한다.

그 결과, 시간(t8)에서, OR 회로(23)는 출력 회로(26)에 BDD 신호(BDDO)를 출력하고, 출력 회로(26)는 버스트 데이터의 최상위 데이터를 출력한다.

버스트 데이터의 최상위 데이터는 판독 명령이 입력되고 나서 2.0사이클 후, 즉 2.0의 CAS 레이턴시에 대한 타이밍인 시간(t8)에서의 클록 신호(CLK)의 상승에동기하여 출력된다.

또한, 0R회로(23)로부터 차례로 BDD 신호(BDDO)가 출력되어, 출력 회로(26)의 래치에 판독되어 있던 데이터가 시계열로 버스트 데이터로서 반도체 기억 장치로부터 출력된다.

상술한 바와 같이, 종래의 반도체 기억 장치는 소비 전력을 낮출 수 없지만, 본 발명의 제 2의 실시예에 의한 반도체 기억 장치에서, 제 2의 실시예에 따른 제어 회로(25A)는 CAS 레이턴시의 값에 대응하여 BDD 신호 생성 회로에서 불필요한 회로의 동작/정지를 제어한다. 따라서, 판독 명령으로부터 CAS 레이턴시의 출력 타이밍의 명세를 만족시키면서 CAS 레이턴시에 대응하는 전력 절약 제어를 행하는 것이 가능하게 되어, 액티브 파워 다운 시의 소비전력을 저감할 수 있다.

제 2의 실시예의 반도체 기억 장치에서는, 제 1의 실시예에서와 같이, BDD 신호 생성 회로에서, CLK 초단 회로(1), CLKB 초단 회로(2), NAND 회로(7 및 8), 및 방향 선택 회로(13 내지 16)는 제어 회로(25)의 제어 하에서 디스에이블된다. 상기 회로로부터의 출력 신호를 정지함으로써, BDD 신호 생성 회로의 각 회로의 동작/정지가 제어된다. 따라서, 회로의 크게 변경하지 않고도 각각의 CAS 레이턴시에 대응한 전력 절약 제어를 행하는 것이 가능하다.

제 2의 실시예에서, 제 1의 실시예에 비교된 바와 같이, 액티브 파워 다운 동안의 전력 소모의 삭감량은 작지만, 논리가 간소화되므로, 배선 수가 감소되어(입력 1개, 출력 1개), 종래의 회로에서 크게 변경되지 않고도 전력을 절약할 수 있다.

상기 제 1 및 제 2의 실시예에서의, BDD 회로를 설명하였다. 또한, SMD 회로에서, 방향 제어 회로(13 내지 16), 지연선(17 내지 20)을 SMD회로로 변경함으로써 전력을 절약할 수 있다.

본 발명의 반도체 기억 장치에 따르면, 종래의 반도체 기억 장치에서는 전력 소모를 저감시킬 수 없지만, 제 1 및 제 2의 실시예에서의 제어 회로(25 및 25A)는 CAS 레이턴시에 대응하는 BDD 신호 생성 회로를 구성하는 각각의 회로의 동작/정지를 제어할 수 있다. 따라서, 판독 명령으로부터 CAS 레이턴시의 다양한 값에서의 출력 타이밍에 대한 명세를 만족시키며 전력을 절약할 수 있고, 따라서 액티브 파워 다운동안 전력 소모를 줄일 수 있다. 본 발명을 여러 실시예로 설명하였으나, 본 발명은 다양한 다른 방법에 의해 당업자에 의해 용이하게 구현될 수 있다.

Claims

외부 클록 신호가 입력되는 클록 입력 초단 회로;

상기 외부 클록 신호에 의거하여 생성된 출력 클록과 동기하여 메모리 셀에 저장된 데이터를 출력하는 출력 회로;

다수의 지연 회로를 가지며, 상기 출력 클록을 지연함으로써 상기 데이터와 상기 외부 클록 사이의 위상 시프트를 수정하고, 상기 데이터와 상기 외부 클록 신호 사이의 동기를 획득하는 지연 조정 회로; 및

상기 지연 회로 각각에 대해 동작 및 정지를 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 제어 회로는 액티브 파워 다운동안 CAS 레이턴시에 의거하여 상기 지연 회로 각각의 동작을 제어하는 것을 특징으로 하는 반도체 기억 장치.
제 2항에 있어서,

상기 제어 회로는 상기 CAS 레이턴시의 값에 의거하여 상기 지연 회로 중 어느 하나를 동작하거나 정지시키는 것을 특징으로 하는 반도체 기억 장치.
제 1항에 있어서,

상기 지연 조정 회로는 상기 지연 회로로서, 상기 클록 입력 초단 회로와 상기 출력 회로를 포함하는 복제 회로 및 전파를 임의의 지연량으로 조정하는 조정 지연 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제 4항에 있어서,

상기 조정 지연 회로는 지연선에서 소정의 지연량에 따라 내부에 반환을 갖는 상기 지연선 상의 소정의 위치에서 신호의 전파를 반환함으로써 지연량을 조정하는 것을 특징으로 하는 반도체 기억 장치.
클록 입력 초단 회로 내에 외부 클록 신호를 입력하는 단계;

상기 외부 클록 신호에 의거하여 출력 클록을 생성하는 단계;

상기 출력 클록과 동기하여 메모리 셀에 저장된 데이터를 출력하는 단계;

상기 외부 클록 신호와 상기 데이터 사이의 동기를 획득하기 위해 복수의 지연 회로를 포함하는 지연 조정 회로를 통해 상기 출력 클록을 지연함으로써 상기 외부 클록과 상기 데이터 사이의 위상 시프트를 수정하는 단계; 및

상기 지연 회로 각각의 동작 및 정지를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제 6항에 있어서,

상기 지연 회로 각각의 동작은 액티브 파워 다운동안 CAS 레이턴시에 의거하여 제어되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제 7항에 있어서,

상기 지연 회로 중 어느 하나는 액티브 파워 다운동안 상기 CAS 레이턴시의 값에 의거하여 동작하거나 정지되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제 6항에 있어서,

상기 지연 단계에서 전파를 임의의 지연량으로 조정하는 조정 지연 회로 및 상기 출력 회로와 상기 클록 입력 초단 회로를 포함하는 복제 회로를 사용함으로써 상기 지연량이 조정되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.