JPH1166842A

JPH1166842A - 半導体記憶装置

Info

Publication number: JPH1166842A
Application number: JP9231752A
Authority: JP
Inventors: Shigeki Nagasaka; 繁輝長坂; Takehiro Hasegawa; 武裕長谷川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-08-13
Filing date: 1997-08-13
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】オートリフレッシュなどのコマンド信号が入
るたびにカウントアップされる内部カウンタのアドレス
を行アドレスとして用いてメモリセルのリフレッシュ動
作を行い消費電力の少ない半導体記憶装置を提供する。【解決手段】クロック同期型ＤＲＡＭなどの半導体記
憶装置のバッファ回路の出力に基づいて生成されたリフ
レッシュ期間を規定する信号ＣＯＮＴ．ＰＩＮから少な
くともリフレッシュ期間中ロウレベル状態になるパワー
ダウン制御信号ＰＤＥＮＴＲｎをパワーダウン制御回路
５２で生成し、このパワーダウン制御信号を前記バッフ
ァ回路４１〜４６、４８、４９に供給する。パワーダウ
ン制御信号ＰＤＥＮＴＲｎがロウレベル期間中のＣＫＥ
バッファを除く入力受信部１のバッファは、外部ピンの
入力信号を一切受け付けないでロウレベルに固定される
ためリフレッシュ動作に必要な回路以外は動作せず消費
電力が減少する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、とくに入力信号に起因する消費電力の浪費を防止
するＤＲＡＭやクロック同期型ＤＲＡＭに関するもので
ある。

【０００２】

【従来の技術】半導体基板に形成された半導体記憶装置
は、記憶の最小単位メモリセルを中心に構成されてい
る。メモリセル部３は、図８にも示されているようにマ
トリックス状に配置されてメモリセルアレイを構成して
おり、行方向のメモリセルを選択するワード線及び列方
向のメモリセルを選択するビット線を備えている。半導
体記憶装置には、さらに、行アドレス入力信号を受けて
ワード線を選択する行デコーダ（ローデコーダ）及び列
アドレス入力信号を受けてビット線を選択する列デコー
ダ（カラムデコーダ）が接続されている。その他にビッ
ト線に転送されたアクセスされたメモリセルの情報を増
幅するセンスアンプを備えており、半導体記憶装置は、
これらを基本構成としている。

【０００３】ＤＲＡＭやクロック同期型ＤＲＡＭの信号
の流れは、アドレス信号Ａ０−Ａ１１を行と列の選択信
号（ /ＲＡＳ(Row Address Strbe) 、 /ＣＡＳ(Column
Address Strobe）に同期して入力端子から時分割的に入
力し、それぞれ行アドレスバッファ、列アドレスバッフ
ァのアドレスバッファにラッチする。行デコーダでワー
ド線を選択駆動してメモリセルをアクセスする。アクセ
スされたメモリセルの情報は、ビット線（データ線）に
転送され、これをセンスアンプで増幅すると同時にメモ
リセルへ情報の再書き込みを行う。次に、列デコーダで
センスアンプの出力を選択し、この選択された情報がビ
ット線を経てから出力バッファへ転送される。これら一
連の動作は、メモリセル情報の破壊を防ぐために、内部
同期信号で制御され、定められた順序、タイミングで実
行される。ＤＲＡＭは、１個のキャパシタンスに充放電
電荷を蓄積して記憶する記憶装置であるから行アドレス
に対してリフレッシュを行う必要があり、リフレッシュ
カウンタを用いて、オートリフレッシュ、セルフリフレ
ッシュ、ＲＡＳｏｎｌｙリフレッシュ、ＣＡＳｂｅｆｏ
ｒｅＲＡＳリフレッシュ、ｈｉｄｄｅｎリフレッシュな
どのリフレッシュ(Refresh) をかけている。

【０００４】図８は、従来の半導体記憶装置（クロック
同期型ＤＲＡＭ）のシステムブロック図である。半導体
記憶装置は、前述した基本構成（メモリセル部）３の他
に、外部からの入力信号を受け入れる入力受信部１及び
制御回路部２を備えている。入力受信部１には、クロッ
ク信号ＣＬＫを入力するＣＬＫバッファ１１、ＣＳバッ
ファ１２、ＲＡＳバッファ１３、ＣＡＳバッファ１４、
ライトイネーブル信号/ＷＥを受け入れるＷＥバッファ
１５、ＤＱＭバッファ１６、ＣＫＥバッファ１７、アド
レスバッファ１８、ＤＱバッファ１９等が配置形成され
ている。また、制御回路部２には、制御信号生成回路２
１及びパワーダウン制御回路２２などが配置形成されて
いる。リフレッシュ動作は、コントロール端子から入力
されるＲＡＳ、ＣＡＳ、ＷＥ等のコントロール信号に基
づいて形成される。形成されたオートリフレッシュコマ
ンド信号（ＣＯＮＴ．ＰＩＮ）の、“Ｌ”（ロウ）レベ
ル状態を受けて、リフレッシュ期間を示す信号ＲＥＦＲ
Ｉｐが生成される。

【０００５】信号ＲＥＦＲｐは、行デコーダが非アクテ
ィブの状態、すなわち、ワード線が選択されていない状
態で生成される。例えば、図９に示すようにクロック信
号ＣＬＫに同期して内部で生成されたオートリフレッシ
ュコマンド信号を受けてリフレッシュ期間を決める信号
ＲＥＦＲＩｐを立ち上げるようにする。信号ＲＥＦＲＩ
ｐは、コマンド信号によって立ち上げられ、所定の時間
後に（次のコマンド信号が来る前に）立ち下げられる。
信号ＲＥＦＲＩｐによりオートリフレッシュ動作が繰り
返されている間、パワーダウン制御信号ＰＤＥＮＴＲｎ
が“Ｈ”（ハイ）レベル状態となっている。パワーダウ
ン制御信号ＰＤＥＮＴＲｎは、入力受信部１内のＣＫＥ
バッファ１７を除くバッファ回路に入力される。パワー
ダウン制御信号を生成する図１０のパワーダウン制御回
路は、ＮＡＮＤラッチ回路ＬＡＴ２及びインバータＩＮ
Ｖ１４〜１５から構成されている。パワーダウン制御回
路の２つの入力は、一方に、ＣＫＥとクロック信号とを
組み合わせて作られた信号、すなわち、ＣＫＥバッファ
の出力（ＣＫＥｐ）が“Ｌ”（ロウ）レベルでＣＬＫバ
ッファの出力であるクロック信号が“Ｈ”（ハイ）レベ
ルのときに“Ｌ”（ロウ）レベルの信号が入力し、他方
に、ＣＫＥバッファの出力（ＣＫＥｐ）の逆相信号が入
力する。

【０００６】図１１に示すＣＫＥバッファ以外のバッフ
ァ回路は、ソース／ドレインの一方が接地され、ゲート
にパワーダウン制御信号ＰＤＥＮＴＲｎが入力されるＮ
ＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ１
のソース／ドレインの他方にソース／ドレインの一方が
接続され、ゲートが外部からの信号を受ける入力端子
（ＩＮＰＵＴＰＩＮ）に接続されたＮＭＯＳトランジ
スタＮ２と、ＮＭＯＳトランジスタＮ２のソース／ドレ
インの他方にソース／ドレインの一方が接続され、ゲー
トに信号ＶＲＥＦＩが入力されるＮＭＯＳトランジスタ
Ｎ３と、ＮＭＯＳトランジスタＮ２のソース／ドレイン
の他方にソース／ドレインの一方が接続され、ゲートが
前記入力端子（ＩＮＰＵＴＰＩＮ）に接続されたＮＭ
ＯＳトランジスタＮ４と、ソースが電源に接続され、ド
レインがノードＮＯＤＥ１に接続され、ゲートにパワー
ダウン制御信号ＰＤＥＮＴＲｎが入力されるＰＭＯＳト
ランジスタＰ１と、ソースが電源に接続され、ゲートが
前記入力端子（ＩＮＰＵＴＰＩＮ）に接続されたＰＭＯ
ＳトランジスタＰ２と、ＰＭＯＳトランジスタＰ２のド
レインにソースが接続され、ゲートとドレインが互いに
接続され、前記ドレインがＮＭＯＳトランジスタＮ３の
ドレインに接続されたＰＭＯＳトランジスタＰ３と、Ｐ
ＭＯＳトランジスタＰ２のドレインにソースが接続さ
れ、ゲートがＰＭＯＳトランジスタＰ３のゲートに接続
され、ドレインがＮＭＯＳトランジスタＮ４のドレイン
及び前記ノードＮＯＤＥ１に接続されたＰＭＯＳトラン
ジスタＰ４と、ノードＮＯＤＥ１とノードＮＯＤＥ３と
の間に配置接続されたインバータＩＮＶ１６、２３、２
４とから構成されている。

【０００７】図１２に示すパワーダウンモードを解除す
るためのＣＫＥ信号を受信するＣＫＥバッファは、基本
的には、図１１のバッファと同じ構造を有し、ＮＭＯＳ
トランジスタＮ１〜Ｎ４は、それぞれＮ５〜Ｎ８に相当
し、ＰＭＯＳトランジスタＰ１〜Ｐ４は、それぞれＰ５
〜Ｐ８に相当し、インバータＩＮＶ１６、２３及び２４
は、それぞれＩＮＶ１７〜１９にそれぞれ相当し、ノー
ドＮＯＤＥ１は、ノードＮＯＤＥ２に相当する。そして
入力端子にはＣＫＥ信号が入力され、ＣＫＥＩＮｐ信号
がパワーダウン制御回路に出力される。また、ＣＫＥ信
号を落とすことはできないのでＮＭＯＳトランジスタＮ
５のゲートを常にオン状態にして置くことが必要であ
る。ここで、普通のＤＲＡＭとクロック同期型ＤＲＡＭ
の動作を説明する。コマンド受け付けに対して、普通の
ＤＲＡＭは外部入力の組み合わせだけで制御し、クロッ
ク同期型ＤＲＡＭは外部入力の組み合わせとクロック信
号によって制御する。書き込み／読み出しに対して、普
通のＤＲＡＭは／ＣＡＳ同期であるが、クロック同期型
ＤＲＡＭはクロック同期である。また、パワーダウンモ
ードはクロック同期型ＤＲＡＭで行われる。

【０００８】

【発明が解決しようとする課題】クロック同期型ＤＲＡ
Ｍなどの半導体記憶装置にオートリフレッシュコマンド
(Auto Refresh Command)が入った後、このコマンドが入
る度にカウントアップされる内部カウンタのアドレスを
行（ロー）アドレスとして用いメモリセルのリフレッシ
ュ動作を行う。この動作の際に入力受信部１にあるＣＫ
Ｅバッファ１７を除くバッファは、図９のタイミング図
に示すようにパワーダウン制御信号ＰＤＥＮＴＲｎが
“Ｈ”（ハイ）レベルであるので図１１のＮＭＯＳトラ
ンジスタＮ１がオン状態、ＰＭＯＳトランジスタＰ１が
オフ状態となり、外部ピンからの入力信号を受け取り可
能な状態になる。この様な状態において、ユーザが外部
ピンからの入力信号をトグルする度にこれら入力受信部
１のバッファ回路１１〜１９からの出力信号ｎ１〜ｎ９
（例えば、出力信号ｎ１は、図２の信号ＣＬＫ、ｎ２
は、信号ＣＳＩＮｎ、ｎ３は、信号ＲＡＳＩＮｎ、ｎ４
は、信号ＣＡＳＩＮｎ及びｎ５は、信号ＷＥＩＮｎにそ
れぞれ相当する。）が、制御回路部２に入力されてしま
う。そして、その行き先にある制御信号生成回路２１の
うちオートリフレッシュ動作に必要のない一部回路が動
作してしまう。

【０００９】この結果、制御信号生成回路２１などの制
御回路部２を含む内部回路が不要な動作をし本来の動作
に不必要な充放電が発生してしまう。その結果、消費電
力が増加しユーザにパフォーマンスの良い製品を提供す
ることができないという問題があった。本発明は、この
ような事情によりなされたものであり、オートリフレッ
シュコマンド信号などのコマンド信号が入るたびにカウ
ントアップされる内部カウンタのアドレスを行アドレス
として用いメモリセルのリフレッシュ動作を行い、リフ
レッシュ時に消費電力の少ない半導体記憶装置を提供す
る。

【００１０】

【課題を解決するための手段】本発明は、バッファ回路
の出力に基づいて生成されたリフレッシュ期間を規定す
る信号から、少なくともリフレッシュ期間中ロウレベル
状態になるリフレッシュ動作にも活性化されるパワーダ
ウン制御信号を別途生成し、このパワーダウン制御信号
を前記バッファ回路に供給することを特徴とする。例え
ば、オートリフレッシュコマンド信号などのコマンド信
号をユーザが入力後に図５のタイミング図に示すように
パワーダウン制御信号ＰＤＥＮＴＲｎを一定期間“Ｌ”
（ロウ）レベルにすることにより、ＣＫＥバッファ以外
のバッファ（図１１参照）のＮＭＯＳトランジスタＮ１
は、オフ状態、ＰＭＯＳトランジスタＰ１は、オン状態
になり、ノードＮＯＤＥ１は、Ｈレベルになる。そし
て、ノードＮＯＤＥ３は、“Ｌ”（ロウ）レベルになる
ので、外部からの入力信号のレベルによらず図１中のノ
ードｎ１１〜ｎ１６、ｎ１８、ｎ１９は、Ｌレベルに固
定される（このとき、ＣＫＥバッファは、システム上外
部からの入力を受け付けられる状態にしておかなければ
ならない）。その結果、このパワーダウン制御信号ＰＤ
ＥＮＴＲｎが“Ｌ”（ロウ）レベル期間中のＣＫＥバッ
ファを除く入力受信部１のバッファは、外部ピンの入力
信号を一切受け付けないで“Ｌ”（ロウ）レベルに固定
されるためオートリフレッシュ動作に必要な回路以外は
動作しなくなり消費電力を減らすことができる。このよ
うに電力の消費は、ＣＫＥバッファ内でも当然生じる
が、リフレッシュ期間であっても、例えば、外部からア
ドレスデータが入り込むので、ＣＫＥバッファに“Ｌ”
（ロウ）レベルにしたパワーダウン制御信号ＰＤＥＮＴ
Ｒｎを入力させることはできない。

【００１１】すなわち、本発明の半導体記憶装置は、メ
モリセルが行列状に配置されたメモリセルアレイに接続
され、外部入力を受け入れるバッファ回路と、リフレッ
シュ期間を規定する信号を生成する手段と、前記リフレ
ッシュ期間を規定する信号を受けてパワーダウン制御信
号生成回路から生成されたパワーダウン制御信号を立ち
下げるパワーダウン制御回路とを備え、前記バッファ回
路は、前記パワーダウン制御回路の出力を受けることに
より外部入力を遮断することを特徴とする。前記パワー
ダウン制御信号は、少なくとも前記リフレッシュ期間を
規定する信号がリフレッシュ期間を規定している間はロ
ウレベルであり、それ以外の間はハイレベルであるよう
にしても良い。前記リフレッシュ期間の始まりは、前記
パワーダウン制御信号の前記ロウレベルの始まりと実質
的に同じであり、前記リフレッシュ期間の終端は、前記
パワーダウン制御信号の前記ロウレベルの終端と実質的
に等しくするようにしても良い。前記リフレッシュ期間
の始まりは、前記パワーダウン制御信号の前記ロウレベ
ルの始まりと実質的に同じであり、前記リフレッシュ期
間の終端は、前記パワーダウン制御信号の前記ロウレベ
ルの終端より短くなるようにしても良い。前記リフレッ
シュ期間を規定する信号は、コマンド信号によって立上
がり、次のコマンド信号が来る前に立ち下がるようにし
ても良い。前記パワーダウン制御信号は、コマンド信号
によって立下がり、次のコマンド信号が来る前に立ち下
がるようにしても良い。前記コマンド信号は、クロック
信号にしたがって制御されるようにしても良い。

【００１２】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。図１は、本発明の半導体記憶装置
（ここではクロック同期型ＤＲＡＭである）が形成され
たメモリセル部及び周辺回路が形成された半導体基板の
平面図を示すブロック図である。半導体基板に形成され
た半導体記憶装置は、図８に示す従来の半導体記憶装置
と同じであり記憶の最小単位メモリセルを中心に構成さ
れている。メモリセル部６は、マトリックス状に配置さ
れてメモリセルアレイを有し、行方向のメモリセルを選
択するワード線及び列方向のメモリセルを選択するビッ
ト線を備え、さらに、行アドレス入力信号を受けてワー
ド線を選択する行デコーダ（ローデコーダ）及び列アド
レス入力信号を受けてビット線を選択する列デコーダ
（カラムデコーダ）が接続されている。その他にビット
線に転送されたアクセスされたメモリセルの情報を増幅
するセンスアンプを備えており、半導体記憶装置は、メ
モリセル部を基本構成としている。

【００１３】ＤＲＡＭやクロック同期型ＤＲＡＭの信号
の流れは、アドレス信号Ａ０−Ａ１１を行と列の選択信
号（ /ＲＡＳ、 /ＣＡＳ）に同期して入力端子から時分
割的に入力し、それぞれ行アドレスバッファ、列アドレ
スバッファのアドレスバッファにラッチする。行デコー
ダでワード線を選択駆動してメモリセルをアクセスす
る。アクセスされたメモリセルの情報は、ビット線（デ
ータ線）に転送され、これをセンスアンプで増幅すると
同時にメモリセルへ情報の再書き込みを行う。次に列デ
コーダでセンスアンプの出力を選択し、この選択された
情報がビット線を経て出力バッファへ転送される。これ
ら一連の動作は、メモリセル情報の破壊を防ぐために、
内部同期信号で制御され、定められた順序、タイミング
で実行される。ＤＲＡＭは、１個のキャパシタンスに充
放電電荷を蓄積して記憶する記憶装置であるから行アド
レスに対してリフレッシュを行う必要があり、リフレッ
シュカウンタを用いてオートリフレッシュをかけてい
る。

【００１４】半導体記憶装置は、前記基本構成であるメ
モリセル部６の他に、外部からの入力信号を受け入れる
入力受信部４及び制御回路部５を備えている。入力受信
部４には、クロック信号ＣＬＫを入力するＣＬＫバッフ
ァ４１、ＣＳバッファ４２、ＲＡＳバッファ４３、ＣＡ
Ｓバッファ４４、ライトイネーブル信号 /ＷＥを受け入
れるＷＥバッファ４５、ＤＱＭバッファ４６、ＣＫＥバ
ッファ４７、アドレスバッファ４８、ＤＱバッファ４９
等が配置形成されている。また、制御回路部６には、制
御信号生成回路５１及びパワーダウン制御回路５２など
が配置形成されている。オートリフレッシュは、ＲＡ
Ｓ、ＣＡＳ、ＷＥ信号等により生成された信号ＣＯＮ
Ｔ．ＰＩＮ（オートリフレッシュコマンド信号）に基づ
いて開始される。オートリフレッシュコマンド信号は、
“Ｌ”（ロウ）状態でリフレッシュ期間を規定する信号
ＲＥＦＲＩｐのオン状態を指令する。リフレッシュ期間
を規定する信号ＲＥＦＲＩｐは、オートリフレッシュコ
マンド信号を反転した信号である信号ＲＥＦＲｐから生
成される。

【００１５】信号ＲＥＦＲｐは、行デコーダが非アクテ
ィブの状態、すなわち、ワード線が選択されていない状
態で生成される。例えば、図５に示すようにクロック信
号ＣＬＫに同期して取り込まれた信号ＲＥＦＲｐに基づ
きリフレッシュ期間を決める信号ＲＥＦＲＩｐを立ち上
げる。この信号ＲＥＦＲＩｐは、所定の時間後に次のコ
マンド信号が来る前に立ち下げられる。従来は、信号Ｒ
ＥＦＲＩｐが繰り返し動作している間パワーダウン制御
信号ＰＤＥＮＴＲｎが“Ｈ”（ハイ）レベル状態で入力
されている。本発明では、少なくともリフレッシュ期間
は、“Ｌ”（ロウ）レベル状態におかれる。本発明に係
るパワーダウン制御信号ＰＤＥＮＴＲｎは、入力受信部
４内のＣＫＥバッファ４７を除くバッファ回路（４１〜
４６、４８、４９）に入力される。このパワーダウン制
御信号ＰＤＥＮＴＲｎは、ＲＥＦＲＩｐより生成され
る。ＣＳバッファ４２、ＲＡＳバッファ４３、ＣＡＳバ
ッファ４４及びＷＥバッファ４５の出力信号の信号波形
のタイミングチャートは、図７に示す通りである。ｔRP
は、アクティブコマンド期間のプリチャージ状態を示
し、ｔRCは、リフレッシュ期間を示している。

【００１６】図２に示すように、コマンド信号に対応し
た信号ＲＥＦＲｐは、前記４つのバッファ４２〜４５の
出力信号をラッチして生成される。図２に示すＲＥＦＲ
ｐ信号生成回路は、制御信号生成回路５１（図１参照）
に配置され、ＣＬＫバッファ４１の出力信号ＣＬＫｐ、
ＣＳバッファ４２の出力信号ＣＳＩＮｎ、ＲＡＳバッフ
ァ４３の出力信号ＲＡＳＩＮｎ、ＣＡＳバッファ４４の
出力信号ＣＡＳＩＮｎを入力する。このＲＥＦＲｎ信号
生成回路は、インバータＩＮＶ１〜１０、ＮＡＮＤ回路
ＮＡＮＤ１、４、ＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタのソース／ドレインをそれぞ
れ接続した両チャネルトランスファゲートＴｒ１〜２か
ら構成され、上記の入力に対して信号ＲＥＦＲｐを出力
する。この出力は、制御信号生成回路５１（図１）に配
置されたＲＥＦＲＩｐ信号生成回路（図３）に入力さ
れ、信号ＲＥＦＲＩｐが生成される。図３に示されるＲ
ＥＦＲＩｐ信号生成回路は、インバータＩＮＶ１１〜１
３、ＮＡＮＤラッチ回路ＬＡＴ１及び奇数段を有するの
インバータからなる遅延回路Ｄ１から構成されている。

【００１７】図４に示す本発明のパワーダウン制御回路
は、従来構造のパワーダウン制御回路（ＮＡＮＤラッチ
回路ＬＡＴ２及びインバータＩＮＶ１４〜１５から構成
されている）を一部換えて付加パルス回路７を追加した
ものであり、このような構成によって少なくともリフレ
ッシュ期間は“Ｌ”（ロウ）レベル状態にすることがで
きる。パワーダウン制御回路の２つの入力は、一方に、
ＣＫＥとクロック信号とを組み合わせて作られた信号、
すなわち、ＣＫＥバッファの出力（ＣＫＥｐ）が“Ｌ”
（ロウ）レベルでＣＬＫバッファの出力であるクロック
信号が“Ｈ”（ハイ）レベルのときに“Ｌ”（ロウ）レ
ベルの信号が入力し、他方に、ＣＫＥバッファの出力
（ＣＫＥｐ）の逆相信号が入力する。入力受信部４内の
バッファの回路構成は、前述した図１１及び図１２に示
す通りである。即ち、本発明は、従来のパワーダウン制
御回路に簡単な付加パルス回路７を追加することにより
実現される。付加パルス回路７は、従来のパワーダウン
制御回路のインバータＩＮＶ１４をＮＡＮＤ回路ＮＡＮ
Ｄ２に換えて追加される。ＮＡＮＤ２は、ラッチ回路Ｌ
ＡＴ２の出力及び付加パルス回路７の出力を第１及び第
２の入力とし、ＮＡＮＤ２の出力がインバータＩＮＶ１
５を介してパワーダウン制御回路の出力ＰＤＥＮＴＲｎ
として出力される。付加パルス回路７は、信号ＲＥＦＲ
Ｉｐを入力するインバータＩＮＶ２１と、インバータＩ
ＮＶ２１の出力及びインバータを偶数段有する遅延回路
Ｄ２を介して出力される出力を第１及び第２の入力とす
るＮＡＮＤ回路ＮＡＮＤ３と、ＮＡＮＤ３の出力を入力
し付加パルス回路７の出力を出力するインバータＩＮＶ
２０とから構成されている。

【００１８】前述の図４を参照して第１の実施例に係る
パワーダウン制御信号を説明する。従来から存在する内
部信号ＲＥＦＲｌｐ（図５参照）をこの発明では使用す
る。この内部信号の立ち上がりエッジは列アドレスを活
性化するのに使用され、立ち下がりエッジは活性化され
ている列アドレスを非活性化するのに使用される。ま
た、この立ち上がりから立ち下がりの期間は、付加パル
ス回路７の遅延回路（図４）を使用して作られており、
内部のリフレッシュ動作は、この内部信号を基準に行わ
れる。パワーダウン制御信号ＰＤＥＮＴＲｎの“Ｌ”
（ロウ）レベル状態のパワーダウン期間(Power Down Pe
riod) がリフレッシュ期間より十分長いので、リフレッ
シュ期間に多少の誤差があってもリフレッシュ期間は、
パワーダウン期間に含まれる。

【００１９】このように本発明では、従来のパワーダウ
ン制御回路に内部信号ＲＥＦＲｌｐを基準にしてＰＤＥ
ＮＴＲｎを作り出す付加パルス回路７を追加する。この
回路は、オートリフレッシュコマンドの入力をトリガと
するＲＥＦＲｌｐの立ち上がりを受けて、ＰＤＥＮＴＲ
ｎを立ち下げる。ＲＥＦＲｌｐは、内部遅延回路によっ
てある期間後に“Ｌ”（ロウ）アドレスを非活性化する
ために立ち下がる。しかしながらこの回路では、信号Ｒ
ＥＦＲｌｐの立ち下がりを受けてからある一定の遅延を
かけて信号ＰＤＥＮＴＲｎを立ち上げるようにしてい
る。この遅延量は、データシート上オートリフレッシュ
コマンド入力から次のコマンド信号が入力可能とされる
最小時間を越えないように調整する必要がある。次に、
図６を参照して第２の実施例のパワーダウン制御回路を
説明する。このパワーダウン制御回路は、インバータＩ
ＮＶ２０〜２２から構成された付加パルス回路８が用い
られる。インバータＩＮＶ２０の出力は、付加パルス回
路の出力としてＮＡＮＤ２に入力される。この内部信号
の立ち上がりエッジは列アドレスを活性化するのに使用
され、立ち下がりエッジは活性化されている列アドレス
を非活性化するのに使用される。また、この立ち上がり
から立ち下がりの期間は付加パルス回路７に遅延回路形
成されていないので実質的にリフレッシュ期間と一致し
ている。

【００２０】上記のように、オートリフレッシュコマン
ド信号をユーザが入力後、図５に示すようにＰＤＥＮＴ
Ｒｎを一定期間Ｌレベルにすることにより図１１のＮＭ
ＯＳトランジスタＮ１は、オフ、ＰＭＯＳトランジスタ
Ｐ１は、オンし、ＮＯＤＥ１は、“Ｈ”（ハイ）レベ
ル、外部端子ＯＵＴ．ＰＩＮは、“Ｌ”（ロウ）レベル
になるので、外部からの入力信号のレベルによらず図１
中のノードｎ１１〜ｎ１６，ｎ１８，ｎ１９は“Ｌ”
（ロウ）レベルに固定される。このとき、ＣＫＥバッフ
ァだけはシステム上外部からの入力を受け付けられる状
態にしておかなければならない。よって、このパワーダ
ウン制御信号ＰＤＥＮＴＲｎが“Ｌ”（ロウ）レベルの
期間中のＣＫＥバッファ４７を除く入力受信部のバッフ
ァ外部ピンの入力信号を一切受け付けず“Ｌ”（ロウ）
レベルに固定されるためリフレッシュｈ動作に必要な回
路以外は動作しなくなり消費電力を減らすことができ
る。

【００２１】

【発明の効果】半導体記憶装置の入力受信部を構成する
ＣＫＥバッファ以外のバッファ回路は、外部ピンの入力
信号を一切受け付けず“Ｌ”（ロウ）レベルに固定され
るためオートリフレッシュ動作に必要な回路以外は動作
しなくなり消費電力を減らすことができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置のシステムを説明する
ブロック図。

【図２】本発明の半導体記憶装置に用いるＲＥＦＲｐ信
号生成回路の回路図。

【図３】本発明の半導体記憶装置に用いるＲＥＦＲＩｐ
信号生成回路の回路図。

【図４】本発明の半導体記憶装置に用いるパワーダウン
制御回路の回路図。

【図５】本発明の半導体記憶装置の動作タイミング図。

【図６】本発明の半導体記憶装置に用いるパワーダウン
制御回路の回路図。

【図７】本発明及び従来の半導体記憶装置の動作タイミ
ング図。

【図８】従来の半導体記憶装置のシステムを説明するブ
ロック図。

【図９】従来の半導体記憶装置の動作タイミング図。

【図１０】従来の半導体記憶装置に用いるパワーダウン
制御回路の回路図。

【図１１】本発明及び従来の半導体記憶装置に用いるＣ
ＫＥバッファ以外のバッファ回路の回路図。

【図１２】本発明及び従来の半導体記憶装置に用いるＣ
ＫＥバッファ以外のバッファ回路の回路図。

【符号の説明】

１、４・・・入力受信部、２、５・・・制御回路
部、３、６・・・メモリセル部、７、８・・・付加
パルス回路、１１、４１・・・ＣＬＫバッファ、１
２、４２・・・ＣＳバッファ、１３、４３・・・ＲＡＳ
バッファ、１４、４４・・・ＣＡＳバッファ、１
５、４５・・・ＷＥバッファ、１６、４６・・・Ｄ
ＱＭバッファ、１７、４７・・・ＣＫＥバッファ、
１８、４８・・・アドレスバッファ、１９、４９・・・
ＤＱバッファ、２１、５１・・・制御信号生成回
路、２２、５２・・・パワーダウン制御回路。

Claims

【特許請求の範囲】

【請求項１】メモリセルが行列状に配置されたメモリ
セルアレイに接続され、外部入力を受け入れるバッファ
回路と、リフレッシュ期間を規定する信号を生成する手段と、前記リフレッシュ期間を規定する信号を受けてパワーダ
ウン制御信号生成回路から生成されたパワーダウン制御
信号を立ち下げるパワーダウン制御回路とを備え、前記バッファ回路は、前記パワーダウン制御回路の出力
を受けることにより外部入力を遮断することを特徴とす
る半導体記憶装置。
【請求項２】前記パワーダウン制御信号は、少なくと
も前記リフレッシュ期間を規定する信号がリフレッシュ
期間を規定している間はロウレベルであり、それ以外の
間はハイレベルであることを特徴とする請求項１に記載
の半導体記憶装置。
【請求項３】前記リフレッシュ期間の始まりは、前記
パワーダウン制御信号の前記ロウレベルの始まりと実質
的に同じであり、前記リフレッシュ期間の終端は、前記
パワーダウン制御信号の前記ロウレベルの終端と実質的
に等しいことを特徴とする請求項１又は請求項２に記載
の半導体記憶装置。
【請求項４】前記リフレッシュ期間の始まりは、前記
パワーダウン制御信号の前記ロウレベルの始まりと実質
的に同じであり、前記リフレッシュ期間の終端は、前記
パワーダウン制御信号の前記ロウレベルの終端より短い
ことを特徴とする請求項１又は請求項２に記載の半導体
記憶装置。
【請求項５】前記リフレッシュ期間を規定する信号
は、コマンド信号によって立上がり、次のコマンド信号
が来る前に立ち下がることを特徴とする請求項１乃至請
求項４のいずれかに記載の半導体記憶装置。
【請求項６】前記パワーダウン制御信号は、コマンド
信号によって立下がり、次のコマンド信号が来る前に立
ち下がることを特徴とする請求項４に記載の半導体記憶
装置。
【請求項７】前記コマンド信号は、クロック信号にし
たがって制御されることを特徴とする請求項５又は請求
項６に記載の半導体記憶装置。