JP2004046936A - 半導体記憶装置 - Google Patents
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Abstract
【課題】消費電力が低減された半導体記憶装置を提供する。
【解決手段】シェアードセンスアンプ構成を有する半導体記憶装置において、ビット線分離信号BLIを出力するBLI制御回路22を、トリガ信号RXTの変化に応じてブロック選択信号RBSをラッチするように構成する。これにより、同一ブロックが選択されている間は信号BLIの変化が生じないので、充放電電流を低減することができる。従来のように、リフレッシュカウンタの特定ビットを利用しないので、アレイ構成を変更する場合にも設計変更が少なくて済む。
【選択図】 図1
【解決手段】シェアードセンスアンプ構成を有する半導体記憶装置において、ビット線分離信号BLIを出力するBLI制御回路22を、トリガ信号RXTの変化に応じてブロック選択信号RBSをラッチするように構成する。これにより、同一ブロックが選択されている間は信号BLIの変化が生じないので、充放電電流を低減することができる。従来のように、リフレッシュカウンタの特定ビットを利用しないので、アレイ構成を変更する場合にも設計変更が少なくて済む。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、シェアードセンスアンプ構成を有するダイナミックランダムアクセスメモリ(DRAM)において、ビット線とセンスアンプを分離する制御に関する。
【0002】
【従来の技術】
バッテリ駆動機器に搭載される場合などDRAMにおいて低消費電力化が求められている。シェアードセンスアンプ構成を有する場合は、DRAMのセルフリフレッシュ時において同一のメモリブロックをリフレッシュしている間はビット線分離信号を固定し、共有されるセンスアンプをメモリブロックと分離するゲートの充放電電流を削減することができる。
【0003】
たとえば、特開平9−161477号公報の図14および図15に、リフレッシュカウンタの特定の桁の出力C8を利用し、セルフリフレッシュ中は、C8が変化したときのみビット線分離信号BLIを変化させる構成が示されている。
【0004】
【発明が解決しようとする課題】
しかしながら、DRAMでは、メモリセルアレイの構成を変更する必要がある場合がしばしば生ずる。特に、DRAMを一つのブロックとして内蔵するシステムLSI(混載DRAMとも呼ばれる)では、搭載されるシステムに応じてメモリセルアレイの構成を変更しなければならない場合が多い。
【0005】
従来のようにリフレッシュカウンタの特定の桁に応じてビット線分離信号BLIを制御する方式で充放電電流の低減を図るのでは、メモリセルアレイの構成を変更する場合に不都合が生ずる。
【0006】
具体的には、メモリセルアレイの構成を変更するたびごとにアドレス信号の桁とメモリセルアレイの行および列の対応関係が変化する。このため、さまざまなアレイ構成を実現する際には、参照するセルフリフレッシュカウンタの桁が変わってしまうので、回路のレイアウトパターンを変更しなければならないという問題点があった。
【0007】
また、従来の構成では、通常動作時には、連続して同一のメモリブロックのみにアクセスするような場合でも、毎サイクルビット線信号BLIを変化させていた。したがって、通常動作時においても不要な充放電電流が流れ、消費電流が大きいという問題点もあった。
【0008】
この発明は、さまざまなメモリセルアレイの構成を実現する際に、セルフリフレッシュ回路の変更を不要とすることを目的とする。また、通常動作時であってもビット線分離信号が駆動する分離ゲートの寄生容量における充放電電流を削減することを目的とする。
【0009】
【課題を解決するための手段】
請求項1に記載の半導体記憶装置は、各々が行列状に配置される複数のメモリセルを含む第1、第2のメモリブロックと、第1、第2のメモリブロックに共有されるセンスアンプと、データ授受の際に第1、第2のメモリブロックのいずれか一方をセンスアンプと接続し、他方をセンスアンプから分離する分離ゲート回路と、アドレス信号をデコードして第1、第2のメモリブロックの選択を示す第1、第2の選択信号を出力し、かつ、コマンドに応じて第1、第2のメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号を出力する制御回路と、トリガ信号および第1、第2の選択信号に応じて、第1のメモリブロックをセンスアンプ帯から分離するための第1の分離ゲート信号と第2のメモリブロックをセンスアンプ帯から分離するための第2の分離ゲート信号とを分離ゲート回路に対して出力する分離制御部とを備え、分離制御部は、トリガ信号に応じて第1の選択信号を取込んで保持する第1の保持回路と、トリガ信号に応じて第2の選択信号を取込んで保持する第2の保持回路とを含む。
【0010】
請求項2に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成に加えて、第1のメモリブロックは、メモリセルの列の1つに対応して設けられる第1のビット線を含み、第2のメモリブロックは、メモリセルの列の1つに対応して設けられる第2のビット線を含み、分離ゲート回路は、待機時にセンスアンプと第1のビット線とを接続し、データ授受の際に第1の分離ゲート信号に応じてセンスアンプと第1のビット線とを分離する第1のスイッチ回路と、待機時にセンスアンプと第2のビット線とを接続し、データ授受の際に第2の分離ゲート信号に応じてセンスアンプと第2のビット線とを分離する第2のスイッチ回路とを含む。
【0011】
請求項3に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成に加えて、分離制御部は、第1の保持回路の出力と第1の選択信号とを受ける第1のNOR回路と、第2の保持回路の出力と第2の選択信号とを受ける第2のNOR回路とをさらに含む。
【0012】
請求項4に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成において、制御回路は、コマンドに応じてアドレス信号を自己発生しメモリセルのリフレッシュ動作を行なうことを示すセルフリフレッシュ信号をさらに出力し、第1、第2の保持回路は、セルフリフレッシュ信号の活性化時において第1、第2の選択信号の取込みが可能な状態となる。
【0013】
請求項5に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成に加えて、制御回路は、アドレス信号に応じて内部アドレス信号を出力し、コマンドに応じてトリガ信号を出力する中央制御回路と、第1、第2のメモリブロックにそれぞれ対応して設けられる第1、第2のローカル制御回路とを含み、第1、第2のローカル制御回路の各々は、内部アドレス信号に応じて第1、第2の選択信号のうちの対応する選択信号を出力する選択信号出力部と、トリガ信号に応じてトリガ信号よりも活性化タイミングが遅れた遅延トリガ信号を出力する遅延回路と、遅延トリガ信号に応じて活性化し、内部アドレス信号をデコードして対応するメモリブロックの行の選択を行なうデコード回路とを含む。
【0014】
請求項6に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成において、第1、第2の保持回路の各々は、トリガ信号のレベルが活性化レベルであるときに、対応する選択信号を取込む。
【0015】
請求項7に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成において、第1、第2の保持回路の各々は、トリガ信号のレベルが活性化レベルと非活性化レベルとの間で遷移したときに、対応する選択信号を取込む。
【0016】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお図中同一符号は同一または相当部分を示す。
【0017】
[全体の構成の説明]
図1は、本発明の実施の形態の半導体記憶装置1の全体の概略構成を示すブロック図である。
【0018】
図1を参照して、半導体記憶装置1は、各々が行列状に配置される複数のメモリセルを含むメモリブロック21.1,21.2,21.3,…と、隣接する2つのメモリブロックに共有される複数のセンスアンプ20.0,20.1,20.2,20.3,…と、データ授受の際に隣接する2つのメモリブロックのいずれか一方を対応するセンスアンプと接続し他方のメモリブロックを対応するセンスアンプから分離する分離ゲート回路26.0,26.1,26.2,26.3,…とを含む。
【0019】
半導体記憶装置1は、さらに、アドレス信号extRA<12:0>をデコードしてメモリブロックの選択を示すブロック選択信号RBS<1>,RBS<2>,RBS<3>,…を出力し、かつ、コマンドを示す制御信号extACT,extPRE,extSREFおよびクロック信号CLKに応じてメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号RXTを出力する制御回路2と、トリガ信号RXT,ブロック選択信号RBS<1>〜RBS<3>,信号SELFREFに応じて分離ゲート回路26.0〜26.3にビット線分離信号BLI−U<0>〜BLI−U<3>,BLI−D<1>〜BLI−D<4>を出力するビット線分離制御回路3.0,3.1,3.2,3.3,…とを含む。
【0020】
制御回路2は、中央制御回路17と、ローカル制御回路18.1,18.2,18.3,…とを含む。
【0021】
ビット線分離制御回路3.1は、信号RXT,SELFREFに応じてブロック選択信号RBS<1>を取込み保持し信号BLI−U<1>を出力する保持回路22Uと、信号RXT,SELFREFに応じてブロック選択信号RBS<2>を取込み保持し信号BLI−D<2>を出力する保持回路22Dとを含む。
【0022】
ビット線分離制御回路3.2は、ビット線分離制御回路3.1と同様な構成を有する。ただし、保持回路22Uは、信号RXT,SELFREFに応じてブロック選択信号RBS<2>を取込み保持し信号BLI−U<2>を出力する。また、保持回路22Dは、信号RXT,SELFREFに応じてブロック選択信号RBS<3>を取込み保持し信号BLI−D<3>を出力する。
【0023】
図2は、図1におけるメモリブロック21.1と21.2に共有されるセンスアンプの接続部の周辺をより詳細に説明するための回路図である。
【0024】
図2を参照して、シェアードセンスアンプ型メモリセルアレイについて簡単に説明すると、メモリセルが2つのブロック21.1、ブロック21.2に分割配置され、ブロック21.1、ブロック21.2はセンスアンプ帯を共有する。ブロック21.1とブロック21.2の接続部には、センスアンプ帯が配置される。このように同時にアクセスされることがないアドレスをブロックに分割し、センスアンプを複数のブロックで共有する構成をシェアードセンスアンプ型メモリセルアレイと称する。
【0025】
この接続部は、ビット線BL0とビット線/BL0との間の電位差を拡大して出力するセンスアンプ20.1と、ビット線分離信号BLI−Uに応じてビット線BL0,/BL0をそれぞれビット線BLU,/BLUと接続し、ビット線分離信号BLI−Dに応じてビット線BL0,/BL0をそれぞれビット線BLD,/BLDと接続する分離ゲート回路26.1と、イコライズ信号BLEQUに応じてビット線BLUの電位とビット線/BLUの電位とを等しい電位にするイコライズ回路5Uと、イコライズ信号BLEQDに応じてビット線BLDの電位とビット線/BLDの電位とを等しい電位にするイコライズ回路5Dとを含む。ビット線とワード線との交点にはメモリセルMCが設けられている。
【0026】
分離ゲート回路26.1は、ビット線BL0とビット線BLUとの間に接続されゲートにビット線分離信号BLI−Uを受けるNチャネルMOSトランジスタG1と、ビット線/BL0とビット線/BLUとの間に接続されゲートにビット線分離信号BLI−Uを受けるNチャネルMOSトランジスタG2と、ビット線BL0とビット線BLDとの間に接続されゲートにビット線分離信号BLI−Dを受けるNチャネルMOSトランジスタG3と、ビット線/BL0とビット線/BLDとの間に接続されゲートにビット線分離信号BLI−Dを受けるNチャネルMOSトランジスタG4とを含む。
【0027】
実際には、ブロック21.1、ブロック21.2のそれぞれには複数のワード線が配置されているが、図2では、代表的に1本のワード線および1つのメモリセルを示している。メモリセルMCは、ワード線にゲートが接続されビット線BLUとストレージノードとの間に接続されるアクセストランジスタ6と、ストレージノードとセルプレートCPとの間に設けられるキャパシタ7とを含む。
【0028】
なお、図示しないが、イコライズ回路5Uは、通常は、それぞれがイコライズ信号BLEQUに応じて導通し、ビット線BLUとビット線/BLUとを接続する第1のNチャネルMOSトランジスタと、ビット線BLUと通常はセルプレート電位と同電位であるビット線プリチャージ電位VBLとを結合する第2のNチャネルMOSトランジスタと、ビット線/BLUと通常はセルプレート電位と同電位であるビット線プリチャージ電位VBLと結合する第3のNチャネルMOSトランジスタとを含んでいる。イコライズ回路5Dもイコライズ回路5Uと同様な構成を有している。
【0029】
図3は、図1における中央制御回路17の構成を示した回路図である。
図3を参照して、中央制御回路17は、制御信号extACTをクロック信号CLKの立上がりに応じて取込み信号ACTを出力するDフリップフロップ回路52と、制御信号extPREをクロック信号CLKの立上がりに応じて取込み信号PREを出力するDフリップフロップ回路54と、信号ACT,PREを受けるラッチ回路55と、ラッチ回路55の出力を受けて反転し信号intRASを出力するインバータ60とを含む。
【0030】
ラッチ回路55は、信号PREを受けて反転するインバータ56と、インバータ56の出力を一方の入力に受けるNAND回路57と、NAND回路57の出力を受けて反転するインバータ58と、インバータ58の出力と信号ACTとを受けるOR回路59とを含む。OR回路59の出力はNAND回路57の他方の入力に与えられる。NAND回路57の出力はインバータ60の入力にも与えられる。
【0031】
中央制御回路17は、さらに、制御信号extSREFをクロック信号CLKの立上がりに応じて取込み信号SELFREFを出力するDフリップフロップ回路82と、信号SELFREFの活性化に応じてセルフリフレッシュ時のロウアドレスストローブ信号である信号SRASを出力し、リフレッシュ時のアドレス信号QA<12:0>を発生し、クロック信号PHYを出力するセルフリフレッシュ信号発生回路84とを含む。
【0032】
中央制御回路17は、さらに、信号intRASと信号SRASとを受けるNOR回路61と、NOR回路61の出力を受けて遅延させる遅延回路62と、遅延回路62の出力とNOR回路61の出力とを受けるNAND回路64と、NAND回路64の出力を遅延させる遅延回路66と、遅延回路66の出力とNAND回路64の出力とを受けるNAND回路68と、NAND回路68の出力を受けて反転し信号RXTを出力するインバータ70とを含む。信号RXTはワード線の活性化タイミングを示すトリガ信号である。
【0033】
中央制御回路17は、さらに、NAND回路68の出力を受けて遅延させる遅延回路72と、遅延回路72の出力とNAND回路68の出力とを受けるNAND回路74と、NAND回路74の出力を受けて遅延させる遅延回路76と、NAND回路74の出力と遅延回路76の出力とを受けるNAND回路78と、NAND回路78の出力を受けて反転し信号RALを出力するインバータ80とを含む。信号RALは、ロウアドレスをラッチするタイミングを図1のローカル制御回路18.1,18.2,…に与える信号である。
【0034】
中央制御回路17は、さらに、外部から与えられるロウアドレス信号extRA<12:8>,extRA<1:0>と、リフレッシュ時のアドレスQA<12:0>の対応するビットとを受けて信号SELFREFがHレベルの場合にはリフレッシュアドレスを出力し信号SELFREFがLレベルの場合には外部ロウアドレスを出力するセレクタ86と、外部ロウアドレス信号extRA<7:2>とリフレッシュ用のアドレスQA<12:0>の対応するビットとを受けて信号SELFREFがHレベルの場合にはセルフリフレッシュ用のアドレスを出力し信号SELFREFがLレベルの場合には外部から与えられるロウアドレス信号を出力するセレクタ94とを含む。
【0035】
中央制御回路17は、さらに、セレクタ86の出力をデコードするデコード回路88と、クロック信号CLK,PHYを受けるOR回路90と、OR回路90の出力の立上がりに応じてデコード回路88の出力を取込み、デコードされたアドレス信号XO<1:0>,XN<3:0>,XM<3:0>,XSD<3:0>を出力するDフリップフロップ回路92と、クロック信号CLK,PHYを受けるOR回路96と、OR回路96の出力の立上がりに応じてセレクタ94の出力を取込み信号RA<7:2>を出力するDフリップフロップ回路98を含む。
【0036】
図4は、ローカル制御回路18の回路図である。ローカル制御回路18は、図1におけるローカル制御回路18.1,18.2,18.3の構成を代表的に示したものである。
【0037】
図4を参照して、ローカル制御回路18は、信号ACT,XO,XN,XMおよびRALに応じてブロック選択信号RBSを出力するRBS出力回路104と、信号RBSとトリガ信号RXTとを受けて信号RXT_Dを出力するAND回路106と、RBS出力回路から出力される信号RBSO,RAL_Lおよび信号RXT_Dに応じてアドレス信号XSD<3:0>,RA<7:2>をデコードするデコード回路102とを含む。
【0038】
RBS出力回路104は、信号ACTと信号XO,XN,XMとを受けて信号RBSOを出力するAND回路126と、信号RBSOを信号RALに応じて取込み保持するラッチ回路128と、ラッチ回路128の出力するブロック選択信号RBSと信号RALとを受けて信号RAL_Lを出力するAND回路130とを含む。なお、信号XO,XN,XMは、デコードされたアドレス信号のうちローカル制御回路18が制御するブロックに対応する信号である。
【0039】
ラッチ回路128は、AND回路126の出力とノードN1との間に接続されゲートに信号RALを受けるPチャネルMOSトランジスタ132と、ノードN1に入力が接続されノードN2に出力が接続されるインバータ134と、ノードN2に入力が接続されノードN1に出力が接続されるインバータ136と、ノードN2に入力が接続されブロック選択信号RBSを出力するインバータ138とを含む。
【0040】
デコード回路102は、信号RBSOと信号XSD<3:0>とを受けるAND回路108と、AND回路108の出力を信号RAL_Lに応じてラッチするラッチ回路110と、ラッチ回路110の出力を受けて反転し信号ZSD<3:0>を出力するインバータ112と、インバータ112の出力を受けて反転し信号SD<3:0>を出力するインバータ114とを含む。インバータ114は昇圧された電源電位Vppを動作電源電位として受けており、信号SD<3:0>のHレベルは電源電位Vppに昇圧される。
【0041】
なお、AND回路108,ラッチ回路110,インバータ112,114は4ビットの信号を順次伝達するために4系列が並列に設けられている。ラッチ回路110の構成は、ラッチ回路128と同様であるので説明は繰返さない。
【0042】
デコード回路102は、さらに、信号RBSOと信号RA<7:2>を受けるAND回路116と、AND回路116の出力を信号RAL_Lに応じてラッチするラッチ回路118と、ラッチ回路118の出力をプリデコードして信号XL<15:4>を出力するプリデコーダ120と、信号XL<15:4>を信号RST_Dに応じてデコードしてメインワード線ZMWL<63:0>を選択するメインワード線デコーダ122と、メインワード線ZMWL<63:0>と信号SD<3:0>,ZSD<3:0>とに応じてワード線WL<255:0>の選択を行なうサブワード線デコーダ124とを含む。
【0043】
AND回路116,ラッチ回路118は、信号RA<7:2>のビットに応じて6系列が並列に設けられている。ラッチ回路118の構成は、ラッチ回路128と同様であるので説明は繰返さない。
【0044】
図5は、図4におけるメインワード線デコーダ122の構成を示した回路図である。
【0045】
図5を参照して、メインワード線デコーダ122は、64本のメインワード線をデコードにより選択するための64系列の回路からなる。図5にはそのうちの1系列が示されている。
【0046】
メインワード線デコーダ122は、信号RST_Dと信号XL<m>とを受けるAND回路142と、信号XL<n>と信号XL<f>とを受けるNAND回路146と、NAND回路146の出力とノードN3との間に接続されゲートにAND回路142の出力を受けるNチャネルMOSトランジスタ148とを含む。
【0047】
信号XL<m>は、図4のプリデコーダ120が出力する信号のうちXL<4>〜XL<7>のいずれかの信号である。信号XL<n>は、XL<8>〜XL<11>のいずれかの信号である。信号XL<f>は、XL<12>〜XL<15>のいずれかの信号である。NAND回路146,AND回路142およびPチャネルMOSトランジスタ148によって4×4×4の64通りの組合せのうちの1つが選択される。
【0048】
メインワード線デコーダ122は、さらに、信号RXT_Dを受けて反転するインバータ150と、インバータ150の出力を受けて反転するインバータ152と、ノードN3と電源電位Vppが与えられるノードとの間に接続されインバータ152の出力をゲートに受けるPチャネルMOSトランジスタ154とを含む。信号RXT_Dに応じてトランジスタ154が導通してノードN3がプリチャージされる。
【0049】
メインワード線デコーダ122は、さらに、ノードN3に入力が接続されるインバータ158と、電源電位Vppが与えられるノードとノードN3との間に接続されインバータ158の出力をゲートに受けるPチャネルMOSトランジスタ156と、インバータ158の出力を受けて反転しメインワード線ZMWL<j>を駆動するインバータ160とを含む。なお、メインワード線ZMWL<j>は、図4におけるメインワード線ZMWL<63:0>のうちのいずれか1本である。
【0050】
信号XL<m>,XL<n>,XL<f>に応じて選択されたときNAND回路146からLレベルがトランジスタ148を介して伝達される。選択されない場合はノードN3がプリチャージされた後にトランジスタ156によってノードN3のHレベルは保持される。
【0051】
なお、ワード線を最終的に高い電位に駆動するために、インバータ152,158および160の電源電位として昇圧された電源電位Vppが与えられる。
【0052】
図6は、図4におけるサブワード線デコーダ124の構成を示した回路図である。
【0053】
図6を参照して、サブワード線デコーダ124は、256本のワード線を駆動するために256系列の回路からなっており、そのうちの1系列が代表として示される。サブワード線デコーダ124は、ノードN4と接地ノードとの間に接続されゲートに信号ZSD<i>を受けるNチャネルMOSトランジスタ164と、ノードN4と接地ノードとの間に接続されゲートにメインワード線ZMWL<j>が接続されるNチャネルMOSトランジスタ166と、信号SD<i>が与えられるノードとノードN4との間に接続されゲートにメインワード線ZMWL<j>が接続されるPチャネルMOSトランジスタ162とを含む。
【0054】
ノードN4は、ワード線WL<k>に接続される。信号SD<i>は図4における信号SD<3:0>のいずれか1ビットであり、信号ZSD<i>はその反転信号である。ワード線WL<k>は、図4におけるワード線WL<255:0>のいずれか1本である。サブワード線デコーダにより64×4の256通りの組合せのうちの1つの組合せが選択される。
【0055】
図7は、半導体記憶装置1の全体動作の概略を説明するための動作波形図である。
【0056】
図7を参照して、時刻t1においてクロック信号CLKの立上がりエッジに応じてロウ活性化を指示するコマンドextACTが取込まれ、信号ACTが活性化される。信号ACTの活性化に応じて図3のラッチ回路55の保持値が変化し、これに応じて信号intRASがHレベルに変化する。
【0057】
また、ローカル制御回路18のうちのロウアドレスRA<12:8>で選択された部分では、対応するブロック選択生成信号RBSOおよびブロック選択信号RBSがHレベルに活性化される。
【0058】
一方、信号intRASがHレベルに変化してから図3の遅延回路66によって規定される期間TB後に、信号RXTがLレベルからHレベルに活性化される。信号RXTがHレベルに活性化されることにより、期間TE後にワード線WLがHレベルに活性化される。
【0059】
その後遅延回路76によって規定される期間TD後にロウアドレスラッチ信号RALがHレベルに活性化され図4のラッチ回路110,118および128が入力されたデータを取込み保持する。その後信号RBSOがLレベルに非活性化されてもワード線WLおよびブロック選択信号RBSはHレベルに活性化された状態を保持する。
【0060】
次に時刻t2において、メモリセルの行のプリチャージを指示するコマンドextPREがクロック信号の立上がりエッジで取込まれ信号PREがHレベルに活性化される。信号PREの活性化に応じて図3のラッチ回路55はリセットされ信号intRASはLレベルに変化する。
【0061】
図3の遅延回路62によって規定される期間TA後に信号RXTもHレベルからLレベルに変化する。信号RA<12:8>で選択されたローカル制御回路18の内部では、信号RXTがLレベルに変化したことに応じてメインワード線ZMWL<63:0>のうちの選択されたメインワード線がLレベルからHレベルにリセットされ、これに応じてワード線WLはLレベルに非活性化される。
【0062】
その後図3の遅延回路72によって規定される期間TC後に、ロウアドレスラッチ信号RALがLレベルに変化し、ブロック選択信号RBSもLレベルに変化する。
【0063】
[実施の形態1]
図8は、実施の形態1において用いられるBLI制御回路22の構成を示した回路図である。BLI制御回路22は、図1における保持回路22U,22Dとして用いられる回路であり、2つのブロックのビット線と共有されるセンスアンプとの分離および接続を制御する回路である。
【0064】
図8を参照して、BLI制御回路22は、信号SELFREFを受けて反転するインバータ172と、インバータ172の出力と信号RXTとを受けるOR回路174と、OR回路174の出力に応じてブロック選択信号RBSを取込むラッチ回路176と、ラッチ回路176の出力を受けて反転しビット線分離信号BLIを出力するインバータ178とを含む。インバータ178は、昇圧された電源電位Vppを動作電源電位として受ける。なお、インバータ172、OR回路174は、図1のローカル制御回路18.1〜18.3や中央制御回路17に配置してもよい。この場合にはOR回路174の出力信号をBLI制御回路22が受けることになる。
【0065】
ラッチ回路176は、ブロック選択信号RBSが与えられるノードとノードN5との間に接続されゲートにOR回路174の出力を受けるNチャネルMOSトランジスタ180と、ノードN5に入力が接続されノードN6に出力が接続されるインバータ182と、インバータ182の出力を受けて反転しノードN5に帰還させるインバータ184と、ノードN6に入力が接続されるインバータ186とを含む。インバータ186の出力はインバータ178の入力に与えられる。
【0066】
ラッチ回路176は、OR回路174の出力がHレベルの場合にはブロック選択信号RBSを取込む。一方、ラッチ回路176は、OR回路174の出力がLレベルの場合には、取込んだブロック選択信号の値を保持する。
【0067】
図9は、実施の形態1の動作を説明するための動作波形図である。
図8、図9を参照して、ワード線WLはある特定のブロックにおけるロウアドレスで選択されたワード線である。信号BLI−Nは、通常時すなわち信号SELFREFがLレベルのときのビット線分離信号である。信号BLI−Sは、セルフリフレッシュ時すなわち信号SELFREFがHレベルのときのビット線分離信号を示している。
【0068】
また、ワード線WL2は、時刻t1〜t4において選択されているメモリブロックに隣接するメモリブロックのワード線である。この隣接するメモリブロックは、時刻t5以降選択される。信号RBS2は、隣接するメモリブロックを選択する選択信号である。
【0069】
時刻t1〜t2においてブロック選択信号RBSがHレベルに活性化され、第1のサイクルの動作が行なわれる。このとき、通常時においては、時刻t1においてビット線分離信号BLI−NがHレベルからLレベルに変化し、時刻t2において再びLレベルからHレベルに変化する。この間にトリガ信号RXTに応じてワード線WLの活性化および非活性化が行なわれる。そして、時刻t2〜t3の間は、ビット線分離信号BLI−Nは初期状態のHレベルに一旦戻される。
【0070】
続く時刻t3〜t4における第2のサイクルにおいてブロック選択信号RBSがHレベルに活性化されると、第1のサイクルと同様にビット線分離信号BLI−Nが変化しワード線の活性化が行なわれる。
【0071】
一方、セルフリフレッシュモードにおいては時刻t1においてRBSが活性化されてもビット線分離信号BLI−Sは変化しない。そして時刻t1から期間Tf後においてトリガ信号RXTが活性化されるとこれに応じて図8のラッチ回路176がブロック選択信号RBSを取込む。その結果ビット線分離信号BLI−SがHレベルからLレベルに立下がる。
【0072】
通常時と異なり、時刻t2〜t3の間はビット線分離信号BLI−SはLレベルの状態に保持される。そして時刻t4までの間にリフレッシュのサイクルが終了してもすぐにはHレベルには戻らない。
【0073】
続いて隣接するブロックのブロック選択信号RBS2が時刻t5において活性化されトリガ信号RXTが活性化される。応じて、Lレベルになっているブロック選択信号RBSが取込まれビット線分離信号BLI−SはLレベルからHレベルに変化する。
【0074】
以上説明したようにセルフリフレッシュ時においては、同一ブロックをアクセスする間はビット線分離信号BLI−Sが変化しない。したがって、ビット線分離信号BLIの充放電電流をセルフリフレッシュ時において削減することができる。
【0075】
なお、セルフリフレッシュ時には、ビット線分離信号BLI−Sの立下がりからワード線の立上がりまでのタイミングマージンTgが通常時のマージンよりも期間Tfだけ小さくなっている。また、セルフリフレッシュ時のビット線分離信号BLI−Sの立上がりから隣接メモリブロックのワード線WL2の立上がりまでのタイミングマージンTiも通常時のタイミングマージンよりも期間Thだけ小さくなってしまう。したがって、高速動作に対しては障害となる場合もある。しかし、セルフリフレッシュ時は、通常動作時よりも高速動作を要求されないため問題とならない場合が多い。
【0076】
実施の形態1の半導体記憶装置によれば、ビット線分離信号を同一ブロックをアクセスする間はリフレッシュカウンタの出力を使用することなく充放電回数を減らすことができる。したがって、1つのメモリブロックを構成するワード線の数や、メモリブロックの数などのアレイ構成を変更してもリフレッシュ制御回路を変更する必要がない。
【0077】
[実施の形態2]
図10は、実施の形態2において用いられるBLI制御回路22Aの構成を示した回路図である。
【0078】
図10を参照して、BLI制御回路22Aは、図8に示したBLI制御回路22の構成において、インバータ186とインバータ178の間にOR回路190をさらに備える。OR回路190は、インバータ186の出力とブロック選択信号RBSとを受ける。OR回路190の出力は、インバータ178に与えられる。
【0079】
他の構成は、図8で説明したBLI制御回路22と同様であるので説明は繰返さない。
【0080】
OR回路190を追加したことにより、ブロック選択信号RBSがHレベルのときには必ずビット線分離信号BLIがLレベルになる。
【0081】
図11は、図10に示したBLI制御回路22Aの動作を説明するための動作波形図である。
【0082】
図11を参照して、ビット線分離信号BLI−Sが時刻t2〜t3の間で不要なスイングを生じないのは実施の形態1の場合と同様である。これによりビット線分離信号に起因する充放電電流を削減できる。
【0083】
それに加えて、OR回路190を追加したことにより、信号BLI−Sは時刻t1において立下がるように立下がりのタイミングが変っている。この点が実施の形態1と異なる。
【0084】
すなわち、ビット線分離信号の立下がりが、セルフリフレッシュ時においても通常動作時と同じタイミングとなる。その結果、セルフリフレッシュ時のタイミングマージンを実施の形態1よりもさらに改善できる。また、リフレッシュカウンタの出力を利用せずにビット線分離信号に起因する充放電電流を削減できることにより、メモリアレイの構成変更が容易である点は実施の形態1の場合と同じである。
【0085】
[実施の形態3]
実施の形態3においては、図4で説明したローカル制御回路18に代えてローカル制御回路18Bが用いられる。
【0086】
図12は、ローカル制御回路18Bの構成を示した回路図である。
図12を参照して、ローカル制御回路18Bは、図4に示したローカル制御回路18の構成において、AND回路106を受けて遅延する遅延回路200と、遅延回路200の出力とAND回路106の出力とを受けて信号RXT_Dを出力するAND回路202とをさらに含む。他の部分の構成は、図4で説明したローカル制御回路18と同様であるので説明は繰返さない。
【0087】
図13は、実施の形態3におけるローカル制御回路18BとBLI制御回路22との接続を説明するための回路図である。
【0088】
実施の形態3においては、BLI制御回路22とローカル制御回路18Bとが組合せて用いられる。BLI制御回路22の構成は、図8で説明しているので説明は繰返さない。また、図13では、ローカル制御回路18Bの内部のRBS出力回路104、デコード回路102は、内部の回路を示していないが、図12においてこれらの内部の構成は示されており説明は繰り返さない。
【0089】
図14は、実施の形態3の半導体記憶装置の動作を説明するための動作波形図である。
【0090】
図14を参照して、時刻t2〜t3においてセルフリフレッシュ時に余分な充放電が生じないのは実施の形態1と同様である。加えて、ワード線を遅延回路200を経由したタイミングで駆動するようにしている。これにより、信号BLI−Sの立下がりエッジとワード線WLの立上がりエッジとの間にマージンTjを確保することができる。したがって、セルフリフレッシュ時のタイミングマージンをより改善できる。
【0091】
また、信号RXTの立上がりエッジをブロック選択信号RBSの立上がりに対して動かしたとしても、タイミングマージンTjを常に一定に保つことができる。ワード線WLの立下がりエッジは、信号RXTの立下がりエッジに対して遅延しない回路構成なので、ワード線の立下がりと信号BLI−Nの立上がりエッジのタイミングマージンTkが圧迫されることもない。
【0092】
さらに、隣接するブロックのワード線WL2の立上がりに対する信号BLI−Sの立上がりのタイミングマージンTmも、第1および第2の実施の形態でのタイミングマージンTiよりも大きくでき、かつ、タイミングマージンTjと等しくすることができる。リフレッシュカウンタ出力を使用しないことによる効果は実施の形態1と同様である。
【0093】
[実施の形態4]
図15は、実施の形態4の半導体記憶装置におけるローカル制御回路とBLI制御回路の説明をするための回路図である。
【0094】
図15を参照して、実施の形態4では、図13においてBLI制御回路22に代えてBLI制御回路22Aを用いる。BLI制御回路22Aは、図10でその構成を説明しているので、説明は繰返さない。
【0095】
図16は、実施の形態4の半導体記憶装置の動作を説明するための動作波形図である。
【0096】
図16を参照して、信号BLI−Sがブロック選択信号RBSの立上がりに応じて時刻t1においてHレベルからLレベルに変化する。他の部分については、図14と同様であるので説明は繰返さない。
【0097】
したがって、実施の形態4では、実施の形態3の効果に加えて、信号BLI−Sの立下がりエッジとワード線の立上がりエッジとの間のタイミングマージンTfをより大きくすることができるという効果がある。
【0098】
[実施の形態5]
図17は、実施の形態5で用いられるBLI制御回路22Cの構成を示した回路図である。
【0099】
図17を参照して、BLI制御回路22Cは、図8に示したBLI制御回路22の構成において、NチャネルMOSトランジスタ180のゲートに直接信号RXTが与えられる点がBLI制御回路22と異なる。他の部分の構成はBLI制御回路22と同様であるので説明は繰返さない。
【0100】
BLI制御回路22Cでは、セルフリフレッシュ時と通常時との区別なくビット線分離信号BLIはブロック選択信号RBSとトリガ信号RXTのみによって制御される。このときの波形図は、図9の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと同じであるので波形については説明は繰返さない。
【0101】
図17のように構成したことにより、同一のメモリブロックに連続してアクセスし続ける限り、セルフリフレッシュ時と通常時との区別なくビット線分離信号BLIの不要なスイングは発生しない。
【0102】
ここで、信号BLIの立下がりからワード線WLの立上がりまでのタイミングマージンは、常に図9のタイミングマージンTgと同じとなる。このため、ビット線分離信号BLIとワード線WL,WL2の通常動作時におけるタイミングマージンが実施の形態1でのセルフリフレッシュ時のタイミングマージンTg,Tiと同様に小さくなってしまう。しかし、メモリデバイスの高速動作に対する要求がタイミングマージンTg,Tiで十分であるような場合は、問題にはならない。
【0103】
リフレッシュカウンタの出力を使用しないことによるアレイ構成の変更のしやすさについては実施の形態1と同様な効果がある。
【0104】
[実施の形態6]
図18は、実施の形態6において用いられるBLI制御回路22Dの構成を示した回路図である。
【0105】
図18を参照して、BLI制御回路22Dは、図10に示したBLI制御回路22Aの構成において、信号RXTが直接NチャネルMOSトランジスタ180のゲートに与えられる点が、図10で説明したBLI制御回路22Aの構成と異なる。他の部分についてはBLI制御回路22Aと同様であるので説明は繰返さない。
【0106】
したがって、セルフリフレッシュ時と通常時との区別なく、ビット線分離信号BLIはブロック選択信号RBSとトリガ信号RXTのみによって制御される。このときの波形図は、図11の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと等しい。したがって、波形による説明は繰返さない。
【0107】
図18のように構成したことにより、同一のメモリブロックに連続してアクセスし続ける限り、セルフリフレッシュ時と通常時との区別なく図4で説明した信号BLI−Sと同様にビット線分離信号BLIの不要なスイングは発生しない。また、信号BLIの立下がりのタイミングは、図11の信号BLI−Sの立下がりのタイミングと同じであるので、ビット線分離信号BLIの立下がりからワード線WLの立上がりまでのタイミングマージンは図11のタイミングマージンTf+タイミングマージンTgと同じである。したがって、実施の形態5におけるタイミングマージンTgよりも改善される。
【0108】
ビット線分離信号BLIの立上がりからワード線WL2に立下がりまでのタイミングマージンは、実施の形態5でのタイミングマージンTiと同じである。しかしデバイスの高速動作に対する要求がタイミングマージンTiで十分である場合には問題とならない。またリフレッシュカウンタの出力を利用しないことによるアレイの構成の変更のしやすさについては実施の形態1と同様な効果がある。
【0109】
[実施の形態7]
図19は、実施の形態7におけるローカル制御回路とBLI制御回路との接続を説明するための図である。
【0110】
図19を参照して、実施の形態7では、図13においてBLI制御回路22に代えてBLI制御回路22Cが用いられる。ローカル制御回路18Bについては既に説明しているので説明は繰返さない。またBLI制御回路22Cは図17で説明しているので説明は繰返さない。
【0111】
以上のような構成により、セルフリフレッシュ時と通常時との区別なく、ビット線分離信号BLIはブロック選択信号RBSとトリガ信号RXTのみによって制御される。このときの波形図は、図14の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと等しい。したがって波形による説明は繰返さない。
【0112】
図19のように構成したことにより、図14の信号BLI−Sと同様な制御が行なわれる。つまり、セルフリフレッシュ時と通常時の区別なく、同一のメモリブロックに連続してアクセスし続ける限りビット線分離信号BLIのスイングは発生しない。
【0113】
また、ビット線分離信号の立上がりや立下がりのタイミングは、図14における信号BLI−Sの立上がり、立下がりのタイミングと同じである。したがって、実施の形態5と同様に、タイミングマージンTj,Tmが確保できる。またリフレッシュカウンタの出力を用いないので、メモリアレイ構成の変更の容易さについては実施の形態1と同様な効果がある。
【0114】
[実施の形態8]
図20は、実施の形態8におけるローカル制御回路とBLI制御回路とを説明するための図である。
【0115】
図20を参照して、実施の形態8においては、図15のBLI制御回路22AがBLI制御回路22Dに置換えられている。BLI制御回路22Dの構成は、図18で説明しているので説明は繰返さない。また、動作波形については、図16の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと等しい。したがって波形による説明は繰返さない。
【0116】
図20のように構成したことにより、図16の信号BLI−Sと同様な制御が行なわれる。つまり、セルフリフレッシュ時と通常時との区別なく、同一メモリブロックに連続してアクセスし続ける限りビット線分離信号BLIのスイングは発生しない。
【0117】
またビット線分離信号BLIの立上がり、立下がりのタイミングは、図16における信号BLI−Sの立上がり、立下がりタイミングと同じである。したがって実施の形態4と同様にタイミングマージンTf,Tmが確保できる。なおリフレッシュカウンタの出力を利用しないことによる効果は実施の形態1の場合と同様である。
【0118】
[実施の形態9]
図21は、実施の形態9において用いられるBLI制御回路22Eの構成を示した回路図である。
【0119】
図21を参照して、BLI制御回路22Eは、図17の構成においてラッチ回路176をDフリップフロップ回路304に置換えこれに反転クロックを供給する302を加えたものである。
【0120】
インバータ302は、トリガ信号RXTを受けて反転する。Dフリップフロップ回路304は、ブロック選択信号RBSをトリガ信号RXTがHレベルになったときに取込んで、トリガ信号RXTがLレベルになったときはこれを保持するラッチ回路308と、インバータ302の出力がHレベルになったときにラッチ回路308の出力を取込んでインバータ302の出力がLレベルになったときはこれを保持する310とを含む。ラッチ回路308,310の各構成は、図8におけるラッチ回路176と同様であるので説明は繰り返さない。
【0121】
図21のように構成したことにより、実施の形態5と同等の動作および効果が得られる。さらに、仮にトリガ信号RXTがHレベルの期間中にブロック選択信号RBSにノイズが発生したとしても、このノイズが発生した時間がトリガ信号RXTの立上がり時間以外であればビット線分離信号BLIは影響を受けないという効果が得られる。
【0122】
[実施の形態10]
図22は、実施の形態10におけるBLI制御回路22Fの構成を示した回路図である。
【0123】
図22を参照して、BLI制御回路22Fは、図18に示したBLI制御回路22Dのラッチ回路176をDフリップフロップ回路304に置換えることによって得られる。Dフリップフロップ回路304の構成は図21において説明したので説明は繰返さない。図22のように構成したことにより、実施の形態6と同等の動作および効果が得られる。
【0124】
[実施の形態11]
図23は、実施の形態11におけるローカル制御回路とBLI制御回路とを説明するための図である。
【0125】
図23を参照して、実施の形態11においては、図19のBLI制御回路22CをBLI制御回路22Eに置換えて使用する。BLI制御回路22Eの構成については図21で説明しているので説明は繰返さない。
【0126】
図23のように構成したことにより、実施の形態7と同様の動作および効果が得られるとともに、仮にトリガ信号RXTがHレベルの期間中にブロック選択信号RBSにノイズが発生したとしてもトリガ信号RXTの立上がり時以外であればビット線分離信号BLIは影響を受けないという効果が得られる。
【0127】
[実施の形態12]
図24は、実施の形態12におけるローカル制御回路とBLI制御回路を説明するための図である。
【0128】
図24を参照して、図20のBLI制御回路22DをBLI制御回路22Fに置換えることでこの回路が得られる。図24のように構成したことにより、実施の形態8と同等の動作および効果が得られる。
【0129】
なお、以上説明した実施の形態において、実施の形態1〜実施の形態4で用いるインバータ172およびOR回路174は、BLI制御回路に設けるのではなく、ローカル制御回路18中に設けてもよいし、中央制御回路17中に設けてもよい。この場合には、OR回路およびインバータが共有できる。制御信号を各BLI制御回路に分配することにより、OR回路およびインバータの数を減らすことができる。
【0130】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0131】
【発明の効果】
請求項1,2に記載の半導体記憶装置は、同一ブロックをアクセスする間はビット線分離信号を変化させないので、分離ゲートのゲート部の充放電回数が減り、消費電力を低減することができる。加えて、ビット線分離信号の制御にはリフレッシュカウンタの出力を使用しないため、1つのメモリブロックを構成するワード線の数や、メモリブロックの数などのアレイ構成を変更してもリフレッシュ制御回路を変更する必要がない。このため、メモリアレイ構成を仕様に合せて柔軟に変更することが容易となる。
【0132】
請求項3に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、セルフリフレッシュ時のタイミングマージンをさらに改善できる。
【0133】
請求項4に記載の半導体記憶装置は、セルフリフレッシュ時のみトリガ信号に応じて分離ゲート信号を制御する。したがって、請求項1に記載の半導体記憶装置の奏する効果に加えて、高速性が要求される通常動作時は高速性を優先しつつ、セルフリフレッシュ時には消費電力を低減することができる。
【0134】
請求項5に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、ビット線の分離からメモリセルの行の活性化までのタイミングマージンをさらに改善できる。
【0135】
請求項6に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、保持回路を具体的に実現することができる。
【0136】
請求項7に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、保持回路を具体的に実現することができ、選択信号にノイズが発生したとしてもトリガ信号の立上がり時以外であれば分離ゲート信号は影響を受けないという効果が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体記憶装置1の全体の概略構成を示すブロック図である。
【図2】図1におけるメモリブロック21.1と21.2に共有されるセンスアンプの接続部の周辺をより詳細に説明するための回路図である。
【図3】図1における中央制御回路17の構成を示した回路図である。
【図4】ローカル制御回路18の回路図である。
【図5】図4におけるメインワード線デコーダ122の構成を示した回路図である。
【図6】図4におけるサブワード線デコーダ124の構成を示した回路図である。
【図7】半導体記憶装置1の全体動作の概略を説明するための動作波形図である。
【図8】実施の形態1において用いられるBLI制御回路22の構成を示した回路図である。
【図9】実施の形態1の動作を説明するための動作波形図である。
【図10】実施の形態2において用いられるBLI制御回路22Aの構成を示した回路図である。
【図11】図10に示したBLI制御回路22Aの動作を説明するための動作波形図である。
【図12】ローカル制御回路18Bの構成を示した回路図である。
【図13】実施の形態3におけるローカル制御回路18BとBLI制御回路22との接続を説明するための回路図である。
【図14】実施の形態3の半導体記憶装置の動作を説明するための動作波形図である。
【図15】実施の形態4の半導体記憶装置におけるローカル制御回路とBLI制御回路の説明をするための回路図である。
【図16】実施の形態4の半導体記憶装置の動作を説明するための動作波形図である。
【図17】実施の形態5で用いられるBLI制御回路22Cの構成を示した回路図である。
【図18】実施の形態6において用いられるBLI制御回路22Dの構成を示した回路図である。
【図19】実施の形態7におけるローカル制御回路とBLI制御回路との接続を説明するための図である。
【図20】実施の形態8におけるローカル制御回路とBLI制御回路とを説明するための図である。
【図21】実施の形態9において用いられるBLI制御回路22Eの構成を示した回路図である。
【図22】実施の形態10におけるBLI制御回路22Fの構成を示した回路図である。
【図23】実施の形態11におけるローカル制御回路とBLI制御回路とを説明するための図である。
【図24】実施の形態12におけるローカル制御回路とBLI制御回路を説明するための図である。
【符号の説明】
1 半導体記憶装置、2 制御回路、3 ビット線分離制御回路、5U,5Dイコライズ回路、6 アクセストランジスタ、7 キャパシタ、17 中央制御回路、18,18B ローカル制御回路、20 センスアンプ、21 メモリブロック、22,22A,22C,22D,22E,22F BLI制御回路、22U,22D 保持回路、26 分離ゲート回路、52,54,82,92,98,304 Dフリップフロップ回路、55,110,118,128,308,310,176 ラッチ回路、62,66,72,76,200 遅延回路、84 セルフリフレッシュ信号発生回路、86,94 セレクタ、88,102 デコード回路、104 RBS出力回路、106,108,116,126,130 AND回路、120 プリデコーダ、122 メインワード線デコーダ、124 サブワード線デコーダ、BL0,/BL0,BLD,/BLD,BLU,/BLU ビット線、WL,WL2 ワード線、ZMWL メインワード線。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、シェアードセンスアンプ構成を有するダイナミックランダムアクセスメモリ(DRAM)において、ビット線とセンスアンプを分離する制御に関する。
【0002】
【従来の技術】
バッテリ駆動機器に搭載される場合などDRAMにおいて低消費電力化が求められている。シェアードセンスアンプ構成を有する場合は、DRAMのセルフリフレッシュ時において同一のメモリブロックをリフレッシュしている間はビット線分離信号を固定し、共有されるセンスアンプをメモリブロックと分離するゲートの充放電電流を削減することができる。
【0003】
たとえば、特開平9−161477号公報の図14および図15に、リフレッシュカウンタの特定の桁の出力C8を利用し、セルフリフレッシュ中は、C8が変化したときのみビット線分離信号BLIを変化させる構成が示されている。
【0004】
【発明が解決しようとする課題】
しかしながら、DRAMでは、メモリセルアレイの構成を変更する必要がある場合がしばしば生ずる。特に、DRAMを一つのブロックとして内蔵するシステムLSI(混載DRAMとも呼ばれる)では、搭載されるシステムに応じてメモリセルアレイの構成を変更しなければならない場合が多い。
【0005】
従来のようにリフレッシュカウンタの特定の桁に応じてビット線分離信号BLIを制御する方式で充放電電流の低減を図るのでは、メモリセルアレイの構成を変更する場合に不都合が生ずる。
【0006】
具体的には、メモリセルアレイの構成を変更するたびごとにアドレス信号の桁とメモリセルアレイの行および列の対応関係が変化する。このため、さまざまなアレイ構成を実現する際には、参照するセルフリフレッシュカウンタの桁が変わってしまうので、回路のレイアウトパターンを変更しなければならないという問題点があった。
【0007】
また、従来の構成では、通常動作時には、連続して同一のメモリブロックのみにアクセスするような場合でも、毎サイクルビット線信号BLIを変化させていた。したがって、通常動作時においても不要な充放電電流が流れ、消費電流が大きいという問題点もあった。
【0008】
この発明は、さまざまなメモリセルアレイの構成を実現する際に、セルフリフレッシュ回路の変更を不要とすることを目的とする。また、通常動作時であってもビット線分離信号が駆動する分離ゲートの寄生容量における充放電電流を削減することを目的とする。
【0009】
【課題を解決するための手段】
請求項1に記載の半導体記憶装置は、各々が行列状に配置される複数のメモリセルを含む第1、第2のメモリブロックと、第1、第2のメモリブロックに共有されるセンスアンプと、データ授受の際に第1、第2のメモリブロックのいずれか一方をセンスアンプと接続し、他方をセンスアンプから分離する分離ゲート回路と、アドレス信号をデコードして第1、第2のメモリブロックの選択を示す第1、第2の選択信号を出力し、かつ、コマンドに応じて第1、第2のメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号を出力する制御回路と、トリガ信号および第1、第2の選択信号に応じて、第1のメモリブロックをセンスアンプ帯から分離するための第1の分離ゲート信号と第2のメモリブロックをセンスアンプ帯から分離するための第2の分離ゲート信号とを分離ゲート回路に対して出力する分離制御部とを備え、分離制御部は、トリガ信号に応じて第1の選択信号を取込んで保持する第1の保持回路と、トリガ信号に応じて第2の選択信号を取込んで保持する第2の保持回路とを含む。
【0010】
請求項2に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成に加えて、第1のメモリブロックは、メモリセルの列の1つに対応して設けられる第1のビット線を含み、第2のメモリブロックは、メモリセルの列の1つに対応して設けられる第2のビット線を含み、分離ゲート回路は、待機時にセンスアンプと第1のビット線とを接続し、データ授受の際に第1の分離ゲート信号に応じてセンスアンプと第1のビット線とを分離する第1のスイッチ回路と、待機時にセンスアンプと第2のビット線とを接続し、データ授受の際に第2の分離ゲート信号に応じてセンスアンプと第2のビット線とを分離する第2のスイッチ回路とを含む。
【0011】
請求項3に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成に加えて、分離制御部は、第1の保持回路の出力と第1の選択信号とを受ける第1のNOR回路と、第2の保持回路の出力と第2の選択信号とを受ける第2のNOR回路とをさらに含む。
【0012】
請求項4に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成において、制御回路は、コマンドに応じてアドレス信号を自己発生しメモリセルのリフレッシュ動作を行なうことを示すセルフリフレッシュ信号をさらに出力し、第1、第2の保持回路は、セルフリフレッシュ信号の活性化時において第1、第2の選択信号の取込みが可能な状態となる。
【0013】
請求項5に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成に加えて、制御回路は、アドレス信号に応じて内部アドレス信号を出力し、コマンドに応じてトリガ信号を出力する中央制御回路と、第1、第2のメモリブロックにそれぞれ対応して設けられる第1、第2のローカル制御回路とを含み、第1、第2のローカル制御回路の各々は、内部アドレス信号に応じて第1、第2の選択信号のうちの対応する選択信号を出力する選択信号出力部と、トリガ信号に応じてトリガ信号よりも活性化タイミングが遅れた遅延トリガ信号を出力する遅延回路と、遅延トリガ信号に応じて活性化し、内部アドレス信号をデコードして対応するメモリブロックの行の選択を行なうデコード回路とを含む。
【0014】
請求項6に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成において、第1、第2の保持回路の各々は、トリガ信号のレベルが活性化レベルであるときに、対応する選択信号を取込む。
【0015】
請求項7に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の構成において、第1、第2の保持回路の各々は、トリガ信号のレベルが活性化レベルと非活性化レベルとの間で遷移したときに、対応する選択信号を取込む。
【0016】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお図中同一符号は同一または相当部分を示す。
【0017】
[全体の構成の説明]
図1は、本発明の実施の形態の半導体記憶装置1の全体の概略構成を示すブロック図である。
【0018】
図1を参照して、半導体記憶装置1は、各々が行列状に配置される複数のメモリセルを含むメモリブロック21.1,21.2,21.3,…と、隣接する2つのメモリブロックに共有される複数のセンスアンプ20.0,20.1,20.2,20.3,…と、データ授受の際に隣接する2つのメモリブロックのいずれか一方を対応するセンスアンプと接続し他方のメモリブロックを対応するセンスアンプから分離する分離ゲート回路26.0,26.1,26.2,26.3,…とを含む。
【0019】
半導体記憶装置1は、さらに、アドレス信号extRA<12:0>をデコードしてメモリブロックの選択を示すブロック選択信号RBS<1>,RBS<2>,RBS<3>,…を出力し、かつ、コマンドを示す制御信号extACT,extPRE,extSREFおよびクロック信号CLKに応じてメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号RXTを出力する制御回路2と、トリガ信号RXT,ブロック選択信号RBS<1>〜RBS<3>,信号SELFREFに応じて分離ゲート回路26.0〜26.3にビット線分離信号BLI−U<0>〜BLI−U<3>,BLI−D<1>〜BLI−D<4>を出力するビット線分離制御回路3.0,3.1,3.2,3.3,…とを含む。
【0020】
制御回路2は、中央制御回路17と、ローカル制御回路18.1,18.2,18.3,…とを含む。
【0021】
ビット線分離制御回路3.1は、信号RXT,SELFREFに応じてブロック選択信号RBS<1>を取込み保持し信号BLI−U<1>を出力する保持回路22Uと、信号RXT,SELFREFに応じてブロック選択信号RBS<2>を取込み保持し信号BLI−D<2>を出力する保持回路22Dとを含む。
【0022】
ビット線分離制御回路3.2は、ビット線分離制御回路3.1と同様な構成を有する。ただし、保持回路22Uは、信号RXT,SELFREFに応じてブロック選択信号RBS<2>を取込み保持し信号BLI−U<2>を出力する。また、保持回路22Dは、信号RXT,SELFREFに応じてブロック選択信号RBS<3>を取込み保持し信号BLI−D<3>を出力する。
【0023】
図2は、図1におけるメモリブロック21.1と21.2に共有されるセンスアンプの接続部の周辺をより詳細に説明するための回路図である。
【0024】
図2を参照して、シェアードセンスアンプ型メモリセルアレイについて簡単に説明すると、メモリセルが2つのブロック21.1、ブロック21.2に分割配置され、ブロック21.1、ブロック21.2はセンスアンプ帯を共有する。ブロック21.1とブロック21.2の接続部には、センスアンプ帯が配置される。このように同時にアクセスされることがないアドレスをブロックに分割し、センスアンプを複数のブロックで共有する構成をシェアードセンスアンプ型メモリセルアレイと称する。
【0025】
この接続部は、ビット線BL0とビット線/BL0との間の電位差を拡大して出力するセンスアンプ20.1と、ビット線分離信号BLI−Uに応じてビット線BL0,/BL0をそれぞれビット線BLU,/BLUと接続し、ビット線分離信号BLI−Dに応じてビット線BL0,/BL0をそれぞれビット線BLD,/BLDと接続する分離ゲート回路26.1と、イコライズ信号BLEQUに応じてビット線BLUの電位とビット線/BLUの電位とを等しい電位にするイコライズ回路5Uと、イコライズ信号BLEQDに応じてビット線BLDの電位とビット線/BLDの電位とを等しい電位にするイコライズ回路5Dとを含む。ビット線とワード線との交点にはメモリセルMCが設けられている。
【0026】
分離ゲート回路26.1は、ビット線BL0とビット線BLUとの間に接続されゲートにビット線分離信号BLI−Uを受けるNチャネルMOSトランジスタG1と、ビット線/BL0とビット線/BLUとの間に接続されゲートにビット線分離信号BLI−Uを受けるNチャネルMOSトランジスタG2と、ビット線BL0とビット線BLDとの間に接続されゲートにビット線分離信号BLI−Dを受けるNチャネルMOSトランジスタG3と、ビット線/BL0とビット線/BLDとの間に接続されゲートにビット線分離信号BLI−Dを受けるNチャネルMOSトランジスタG4とを含む。
【0027】
実際には、ブロック21.1、ブロック21.2のそれぞれには複数のワード線が配置されているが、図2では、代表的に1本のワード線および1つのメモリセルを示している。メモリセルMCは、ワード線にゲートが接続されビット線BLUとストレージノードとの間に接続されるアクセストランジスタ6と、ストレージノードとセルプレートCPとの間に設けられるキャパシタ7とを含む。
【0028】
なお、図示しないが、イコライズ回路5Uは、通常は、それぞれがイコライズ信号BLEQUに応じて導通し、ビット線BLUとビット線/BLUとを接続する第1のNチャネルMOSトランジスタと、ビット線BLUと通常はセルプレート電位と同電位であるビット線プリチャージ電位VBLとを結合する第2のNチャネルMOSトランジスタと、ビット線/BLUと通常はセルプレート電位と同電位であるビット線プリチャージ電位VBLと結合する第3のNチャネルMOSトランジスタとを含んでいる。イコライズ回路5Dもイコライズ回路5Uと同様な構成を有している。
【0029】
図3は、図1における中央制御回路17の構成を示した回路図である。
図3を参照して、中央制御回路17は、制御信号extACTをクロック信号CLKの立上がりに応じて取込み信号ACTを出力するDフリップフロップ回路52と、制御信号extPREをクロック信号CLKの立上がりに応じて取込み信号PREを出力するDフリップフロップ回路54と、信号ACT,PREを受けるラッチ回路55と、ラッチ回路55の出力を受けて反転し信号intRASを出力するインバータ60とを含む。
【0030】
ラッチ回路55は、信号PREを受けて反転するインバータ56と、インバータ56の出力を一方の入力に受けるNAND回路57と、NAND回路57の出力を受けて反転するインバータ58と、インバータ58の出力と信号ACTとを受けるOR回路59とを含む。OR回路59の出力はNAND回路57の他方の入力に与えられる。NAND回路57の出力はインバータ60の入力にも与えられる。
【0031】
中央制御回路17は、さらに、制御信号extSREFをクロック信号CLKの立上がりに応じて取込み信号SELFREFを出力するDフリップフロップ回路82と、信号SELFREFの活性化に応じてセルフリフレッシュ時のロウアドレスストローブ信号である信号SRASを出力し、リフレッシュ時のアドレス信号QA<12:0>を発生し、クロック信号PHYを出力するセルフリフレッシュ信号発生回路84とを含む。
【0032】
中央制御回路17は、さらに、信号intRASと信号SRASとを受けるNOR回路61と、NOR回路61の出力を受けて遅延させる遅延回路62と、遅延回路62の出力とNOR回路61の出力とを受けるNAND回路64と、NAND回路64の出力を遅延させる遅延回路66と、遅延回路66の出力とNAND回路64の出力とを受けるNAND回路68と、NAND回路68の出力を受けて反転し信号RXTを出力するインバータ70とを含む。信号RXTはワード線の活性化タイミングを示すトリガ信号である。
【0033】
中央制御回路17は、さらに、NAND回路68の出力を受けて遅延させる遅延回路72と、遅延回路72の出力とNAND回路68の出力とを受けるNAND回路74と、NAND回路74の出力を受けて遅延させる遅延回路76と、NAND回路74の出力と遅延回路76の出力とを受けるNAND回路78と、NAND回路78の出力を受けて反転し信号RALを出力するインバータ80とを含む。信号RALは、ロウアドレスをラッチするタイミングを図1のローカル制御回路18.1,18.2,…に与える信号である。
【0034】
中央制御回路17は、さらに、外部から与えられるロウアドレス信号extRA<12:8>,extRA<1:0>と、リフレッシュ時のアドレスQA<12:0>の対応するビットとを受けて信号SELFREFがHレベルの場合にはリフレッシュアドレスを出力し信号SELFREFがLレベルの場合には外部ロウアドレスを出力するセレクタ86と、外部ロウアドレス信号extRA<7:2>とリフレッシュ用のアドレスQA<12:0>の対応するビットとを受けて信号SELFREFがHレベルの場合にはセルフリフレッシュ用のアドレスを出力し信号SELFREFがLレベルの場合には外部から与えられるロウアドレス信号を出力するセレクタ94とを含む。
【0035】
中央制御回路17は、さらに、セレクタ86の出力をデコードするデコード回路88と、クロック信号CLK,PHYを受けるOR回路90と、OR回路90の出力の立上がりに応じてデコード回路88の出力を取込み、デコードされたアドレス信号XO<1:0>,XN<3:0>,XM<3:0>,XSD<3:0>を出力するDフリップフロップ回路92と、クロック信号CLK,PHYを受けるOR回路96と、OR回路96の出力の立上がりに応じてセレクタ94の出力を取込み信号RA<7:2>を出力するDフリップフロップ回路98を含む。
【0036】
図4は、ローカル制御回路18の回路図である。ローカル制御回路18は、図1におけるローカル制御回路18.1,18.2,18.3の構成を代表的に示したものである。
【0037】
図4を参照して、ローカル制御回路18は、信号ACT,XO,XN,XMおよびRALに応じてブロック選択信号RBSを出力するRBS出力回路104と、信号RBSとトリガ信号RXTとを受けて信号RXT_Dを出力するAND回路106と、RBS出力回路から出力される信号RBSO,RAL_Lおよび信号RXT_Dに応じてアドレス信号XSD<3:0>,RA<7:2>をデコードするデコード回路102とを含む。
【0038】
RBS出力回路104は、信号ACTと信号XO,XN,XMとを受けて信号RBSOを出力するAND回路126と、信号RBSOを信号RALに応じて取込み保持するラッチ回路128と、ラッチ回路128の出力するブロック選択信号RBSと信号RALとを受けて信号RAL_Lを出力するAND回路130とを含む。なお、信号XO,XN,XMは、デコードされたアドレス信号のうちローカル制御回路18が制御するブロックに対応する信号である。
【0039】
ラッチ回路128は、AND回路126の出力とノードN1との間に接続されゲートに信号RALを受けるPチャネルMOSトランジスタ132と、ノードN1に入力が接続されノードN2に出力が接続されるインバータ134と、ノードN2に入力が接続されノードN1に出力が接続されるインバータ136と、ノードN2に入力が接続されブロック選択信号RBSを出力するインバータ138とを含む。
【0040】
デコード回路102は、信号RBSOと信号XSD<3:0>とを受けるAND回路108と、AND回路108の出力を信号RAL_Lに応じてラッチするラッチ回路110と、ラッチ回路110の出力を受けて反転し信号ZSD<3:0>を出力するインバータ112と、インバータ112の出力を受けて反転し信号SD<3:0>を出力するインバータ114とを含む。インバータ114は昇圧された電源電位Vppを動作電源電位として受けており、信号SD<3:0>のHレベルは電源電位Vppに昇圧される。
【0041】
なお、AND回路108,ラッチ回路110,インバータ112,114は4ビットの信号を順次伝達するために4系列が並列に設けられている。ラッチ回路110の構成は、ラッチ回路128と同様であるので説明は繰返さない。
【0042】
デコード回路102は、さらに、信号RBSOと信号RA<7:2>を受けるAND回路116と、AND回路116の出力を信号RAL_Lに応じてラッチするラッチ回路118と、ラッチ回路118の出力をプリデコードして信号XL<15:4>を出力するプリデコーダ120と、信号XL<15:4>を信号RST_Dに応じてデコードしてメインワード線ZMWL<63:0>を選択するメインワード線デコーダ122と、メインワード線ZMWL<63:0>と信号SD<3:0>,ZSD<3:0>とに応じてワード線WL<255:0>の選択を行なうサブワード線デコーダ124とを含む。
【0043】
AND回路116,ラッチ回路118は、信号RA<7:2>のビットに応じて6系列が並列に設けられている。ラッチ回路118の構成は、ラッチ回路128と同様であるので説明は繰返さない。
【0044】
図5は、図4におけるメインワード線デコーダ122の構成を示した回路図である。
【0045】
図5を参照して、メインワード線デコーダ122は、64本のメインワード線をデコードにより選択するための64系列の回路からなる。図5にはそのうちの1系列が示されている。
【0046】
メインワード線デコーダ122は、信号RST_Dと信号XL<m>とを受けるAND回路142と、信号XL<n>と信号XL<f>とを受けるNAND回路146と、NAND回路146の出力とノードN3との間に接続されゲートにAND回路142の出力を受けるNチャネルMOSトランジスタ148とを含む。
【0047】
信号XL<m>は、図4のプリデコーダ120が出力する信号のうちXL<4>〜XL<7>のいずれかの信号である。信号XL<n>は、XL<8>〜XL<11>のいずれかの信号である。信号XL<f>は、XL<12>〜XL<15>のいずれかの信号である。NAND回路146,AND回路142およびPチャネルMOSトランジスタ148によって4×4×4の64通りの組合せのうちの1つが選択される。
【0048】
メインワード線デコーダ122は、さらに、信号RXT_Dを受けて反転するインバータ150と、インバータ150の出力を受けて反転するインバータ152と、ノードN3と電源電位Vppが与えられるノードとの間に接続されインバータ152の出力をゲートに受けるPチャネルMOSトランジスタ154とを含む。信号RXT_Dに応じてトランジスタ154が導通してノードN3がプリチャージされる。
【0049】
メインワード線デコーダ122は、さらに、ノードN3に入力が接続されるインバータ158と、電源電位Vppが与えられるノードとノードN3との間に接続されインバータ158の出力をゲートに受けるPチャネルMOSトランジスタ156と、インバータ158の出力を受けて反転しメインワード線ZMWL<j>を駆動するインバータ160とを含む。なお、メインワード線ZMWL<j>は、図4におけるメインワード線ZMWL<63:0>のうちのいずれか1本である。
【0050】
信号XL<m>,XL<n>,XL<f>に応じて選択されたときNAND回路146からLレベルがトランジスタ148を介して伝達される。選択されない場合はノードN3がプリチャージされた後にトランジスタ156によってノードN3のHレベルは保持される。
【0051】
なお、ワード線を最終的に高い電位に駆動するために、インバータ152,158および160の電源電位として昇圧された電源電位Vppが与えられる。
【0052】
図6は、図4におけるサブワード線デコーダ124の構成を示した回路図である。
【0053】
図6を参照して、サブワード線デコーダ124は、256本のワード線を駆動するために256系列の回路からなっており、そのうちの1系列が代表として示される。サブワード線デコーダ124は、ノードN4と接地ノードとの間に接続されゲートに信号ZSD<i>を受けるNチャネルMOSトランジスタ164と、ノードN4と接地ノードとの間に接続されゲートにメインワード線ZMWL<j>が接続されるNチャネルMOSトランジスタ166と、信号SD<i>が与えられるノードとノードN4との間に接続されゲートにメインワード線ZMWL<j>が接続されるPチャネルMOSトランジスタ162とを含む。
【0054】
ノードN4は、ワード線WL<k>に接続される。信号SD<i>は図4における信号SD<3:0>のいずれか1ビットであり、信号ZSD<i>はその反転信号である。ワード線WL<k>は、図4におけるワード線WL<255:0>のいずれか1本である。サブワード線デコーダにより64×4の256通りの組合せのうちの1つの組合せが選択される。
【0055】
図7は、半導体記憶装置1の全体動作の概略を説明するための動作波形図である。
【0056】
図7を参照して、時刻t1においてクロック信号CLKの立上がりエッジに応じてロウ活性化を指示するコマンドextACTが取込まれ、信号ACTが活性化される。信号ACTの活性化に応じて図3のラッチ回路55の保持値が変化し、これに応じて信号intRASがHレベルに変化する。
【0057】
また、ローカル制御回路18のうちのロウアドレスRA<12:8>で選択された部分では、対応するブロック選択生成信号RBSOおよびブロック選択信号RBSがHレベルに活性化される。
【0058】
一方、信号intRASがHレベルに変化してから図3の遅延回路66によって規定される期間TB後に、信号RXTがLレベルからHレベルに活性化される。信号RXTがHレベルに活性化されることにより、期間TE後にワード線WLがHレベルに活性化される。
【0059】
その後遅延回路76によって規定される期間TD後にロウアドレスラッチ信号RALがHレベルに活性化され図4のラッチ回路110,118および128が入力されたデータを取込み保持する。その後信号RBSOがLレベルに非活性化されてもワード線WLおよびブロック選択信号RBSはHレベルに活性化された状態を保持する。
【0060】
次に時刻t2において、メモリセルの行のプリチャージを指示するコマンドextPREがクロック信号の立上がりエッジで取込まれ信号PREがHレベルに活性化される。信号PREの活性化に応じて図3のラッチ回路55はリセットされ信号intRASはLレベルに変化する。
【0061】
図3の遅延回路62によって規定される期間TA後に信号RXTもHレベルからLレベルに変化する。信号RA<12:8>で選択されたローカル制御回路18の内部では、信号RXTがLレベルに変化したことに応じてメインワード線ZMWL<63:0>のうちの選択されたメインワード線がLレベルからHレベルにリセットされ、これに応じてワード線WLはLレベルに非活性化される。
【0062】
その後図3の遅延回路72によって規定される期間TC後に、ロウアドレスラッチ信号RALがLレベルに変化し、ブロック選択信号RBSもLレベルに変化する。
【0063】
[実施の形態1]
図8は、実施の形態1において用いられるBLI制御回路22の構成を示した回路図である。BLI制御回路22は、図1における保持回路22U,22Dとして用いられる回路であり、2つのブロックのビット線と共有されるセンスアンプとの分離および接続を制御する回路である。
【0064】
図8を参照して、BLI制御回路22は、信号SELFREFを受けて反転するインバータ172と、インバータ172の出力と信号RXTとを受けるOR回路174と、OR回路174の出力に応じてブロック選択信号RBSを取込むラッチ回路176と、ラッチ回路176の出力を受けて反転しビット線分離信号BLIを出力するインバータ178とを含む。インバータ178は、昇圧された電源電位Vppを動作電源電位として受ける。なお、インバータ172、OR回路174は、図1のローカル制御回路18.1〜18.3や中央制御回路17に配置してもよい。この場合にはOR回路174の出力信号をBLI制御回路22が受けることになる。
【0065】
ラッチ回路176は、ブロック選択信号RBSが与えられるノードとノードN5との間に接続されゲートにOR回路174の出力を受けるNチャネルMOSトランジスタ180と、ノードN5に入力が接続されノードN6に出力が接続されるインバータ182と、インバータ182の出力を受けて反転しノードN5に帰還させるインバータ184と、ノードN6に入力が接続されるインバータ186とを含む。インバータ186の出力はインバータ178の入力に与えられる。
【0066】
ラッチ回路176は、OR回路174の出力がHレベルの場合にはブロック選択信号RBSを取込む。一方、ラッチ回路176は、OR回路174の出力がLレベルの場合には、取込んだブロック選択信号の値を保持する。
【0067】
図9は、実施の形態1の動作を説明するための動作波形図である。
図8、図9を参照して、ワード線WLはある特定のブロックにおけるロウアドレスで選択されたワード線である。信号BLI−Nは、通常時すなわち信号SELFREFがLレベルのときのビット線分離信号である。信号BLI−Sは、セルフリフレッシュ時すなわち信号SELFREFがHレベルのときのビット線分離信号を示している。
【0068】
また、ワード線WL2は、時刻t1〜t4において選択されているメモリブロックに隣接するメモリブロックのワード線である。この隣接するメモリブロックは、時刻t5以降選択される。信号RBS2は、隣接するメモリブロックを選択する選択信号である。
【0069】
時刻t1〜t2においてブロック選択信号RBSがHレベルに活性化され、第1のサイクルの動作が行なわれる。このとき、通常時においては、時刻t1においてビット線分離信号BLI−NがHレベルからLレベルに変化し、時刻t2において再びLレベルからHレベルに変化する。この間にトリガ信号RXTに応じてワード線WLの活性化および非活性化が行なわれる。そして、時刻t2〜t3の間は、ビット線分離信号BLI−Nは初期状態のHレベルに一旦戻される。
【0070】
続く時刻t3〜t4における第2のサイクルにおいてブロック選択信号RBSがHレベルに活性化されると、第1のサイクルと同様にビット線分離信号BLI−Nが変化しワード線の活性化が行なわれる。
【0071】
一方、セルフリフレッシュモードにおいては時刻t1においてRBSが活性化されてもビット線分離信号BLI−Sは変化しない。そして時刻t1から期間Tf後においてトリガ信号RXTが活性化されるとこれに応じて図8のラッチ回路176がブロック選択信号RBSを取込む。その結果ビット線分離信号BLI−SがHレベルからLレベルに立下がる。
【0072】
通常時と異なり、時刻t2〜t3の間はビット線分離信号BLI−SはLレベルの状態に保持される。そして時刻t4までの間にリフレッシュのサイクルが終了してもすぐにはHレベルには戻らない。
【0073】
続いて隣接するブロックのブロック選択信号RBS2が時刻t5において活性化されトリガ信号RXTが活性化される。応じて、Lレベルになっているブロック選択信号RBSが取込まれビット線分離信号BLI−SはLレベルからHレベルに変化する。
【0074】
以上説明したようにセルフリフレッシュ時においては、同一ブロックをアクセスする間はビット線分離信号BLI−Sが変化しない。したがって、ビット線分離信号BLIの充放電電流をセルフリフレッシュ時において削減することができる。
【0075】
なお、セルフリフレッシュ時には、ビット線分離信号BLI−Sの立下がりからワード線の立上がりまでのタイミングマージンTgが通常時のマージンよりも期間Tfだけ小さくなっている。また、セルフリフレッシュ時のビット線分離信号BLI−Sの立上がりから隣接メモリブロックのワード線WL2の立上がりまでのタイミングマージンTiも通常時のタイミングマージンよりも期間Thだけ小さくなってしまう。したがって、高速動作に対しては障害となる場合もある。しかし、セルフリフレッシュ時は、通常動作時よりも高速動作を要求されないため問題とならない場合が多い。
【0076】
実施の形態1の半導体記憶装置によれば、ビット線分離信号を同一ブロックをアクセスする間はリフレッシュカウンタの出力を使用することなく充放電回数を減らすことができる。したがって、1つのメモリブロックを構成するワード線の数や、メモリブロックの数などのアレイ構成を変更してもリフレッシュ制御回路を変更する必要がない。
【0077】
[実施の形態2]
図10は、実施の形態2において用いられるBLI制御回路22Aの構成を示した回路図である。
【0078】
図10を参照して、BLI制御回路22Aは、図8に示したBLI制御回路22の構成において、インバータ186とインバータ178の間にOR回路190をさらに備える。OR回路190は、インバータ186の出力とブロック選択信号RBSとを受ける。OR回路190の出力は、インバータ178に与えられる。
【0079】
他の構成は、図8で説明したBLI制御回路22と同様であるので説明は繰返さない。
【0080】
OR回路190を追加したことにより、ブロック選択信号RBSがHレベルのときには必ずビット線分離信号BLIがLレベルになる。
【0081】
図11は、図10に示したBLI制御回路22Aの動作を説明するための動作波形図である。
【0082】
図11を参照して、ビット線分離信号BLI−Sが時刻t2〜t3の間で不要なスイングを生じないのは実施の形態1の場合と同様である。これによりビット線分離信号に起因する充放電電流を削減できる。
【0083】
それに加えて、OR回路190を追加したことにより、信号BLI−Sは時刻t1において立下がるように立下がりのタイミングが変っている。この点が実施の形態1と異なる。
【0084】
すなわち、ビット線分離信号の立下がりが、セルフリフレッシュ時においても通常動作時と同じタイミングとなる。その結果、セルフリフレッシュ時のタイミングマージンを実施の形態1よりもさらに改善できる。また、リフレッシュカウンタの出力を利用せずにビット線分離信号に起因する充放電電流を削減できることにより、メモリアレイの構成変更が容易である点は実施の形態1の場合と同じである。
【0085】
[実施の形態3]
実施の形態3においては、図4で説明したローカル制御回路18に代えてローカル制御回路18Bが用いられる。
【0086】
図12は、ローカル制御回路18Bの構成を示した回路図である。
図12を参照して、ローカル制御回路18Bは、図4に示したローカル制御回路18の構成において、AND回路106を受けて遅延する遅延回路200と、遅延回路200の出力とAND回路106の出力とを受けて信号RXT_Dを出力するAND回路202とをさらに含む。他の部分の構成は、図4で説明したローカル制御回路18と同様であるので説明は繰返さない。
【0087】
図13は、実施の形態3におけるローカル制御回路18BとBLI制御回路22との接続を説明するための回路図である。
【0088】
実施の形態3においては、BLI制御回路22とローカル制御回路18Bとが組合せて用いられる。BLI制御回路22の構成は、図8で説明しているので説明は繰返さない。また、図13では、ローカル制御回路18Bの内部のRBS出力回路104、デコード回路102は、内部の回路を示していないが、図12においてこれらの内部の構成は示されており説明は繰り返さない。
【0089】
図14は、実施の形態3の半導体記憶装置の動作を説明するための動作波形図である。
【0090】
図14を参照して、時刻t2〜t3においてセルフリフレッシュ時に余分な充放電が生じないのは実施の形態1と同様である。加えて、ワード線を遅延回路200を経由したタイミングで駆動するようにしている。これにより、信号BLI−Sの立下がりエッジとワード線WLの立上がりエッジとの間にマージンTjを確保することができる。したがって、セルフリフレッシュ時のタイミングマージンをより改善できる。
【0091】
また、信号RXTの立上がりエッジをブロック選択信号RBSの立上がりに対して動かしたとしても、タイミングマージンTjを常に一定に保つことができる。ワード線WLの立下がりエッジは、信号RXTの立下がりエッジに対して遅延しない回路構成なので、ワード線の立下がりと信号BLI−Nの立上がりエッジのタイミングマージンTkが圧迫されることもない。
【0092】
さらに、隣接するブロックのワード線WL2の立上がりに対する信号BLI−Sの立上がりのタイミングマージンTmも、第1および第2の実施の形態でのタイミングマージンTiよりも大きくでき、かつ、タイミングマージンTjと等しくすることができる。リフレッシュカウンタ出力を使用しないことによる効果は実施の形態1と同様である。
【0093】
[実施の形態4]
図15は、実施の形態4の半導体記憶装置におけるローカル制御回路とBLI制御回路の説明をするための回路図である。
【0094】
図15を参照して、実施の形態4では、図13においてBLI制御回路22に代えてBLI制御回路22Aを用いる。BLI制御回路22Aは、図10でその構成を説明しているので、説明は繰返さない。
【0095】
図16は、実施の形態4の半導体記憶装置の動作を説明するための動作波形図である。
【0096】
図16を参照して、信号BLI−Sがブロック選択信号RBSの立上がりに応じて時刻t1においてHレベルからLレベルに変化する。他の部分については、図14と同様であるので説明は繰返さない。
【0097】
したがって、実施の形態4では、実施の形態3の効果に加えて、信号BLI−Sの立下がりエッジとワード線の立上がりエッジとの間のタイミングマージンTfをより大きくすることができるという効果がある。
【0098】
[実施の形態5]
図17は、実施の形態5で用いられるBLI制御回路22Cの構成を示した回路図である。
【0099】
図17を参照して、BLI制御回路22Cは、図8に示したBLI制御回路22の構成において、NチャネルMOSトランジスタ180のゲートに直接信号RXTが与えられる点がBLI制御回路22と異なる。他の部分の構成はBLI制御回路22と同様であるので説明は繰返さない。
【0100】
BLI制御回路22Cでは、セルフリフレッシュ時と通常時との区別なくビット線分離信号BLIはブロック選択信号RBSとトリガ信号RXTのみによって制御される。このときの波形図は、図9の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと同じであるので波形については説明は繰返さない。
【0101】
図17のように構成したことにより、同一のメモリブロックに連続してアクセスし続ける限り、セルフリフレッシュ時と通常時との区別なくビット線分離信号BLIの不要なスイングは発生しない。
【0102】
ここで、信号BLIの立下がりからワード線WLの立上がりまでのタイミングマージンは、常に図9のタイミングマージンTgと同じとなる。このため、ビット線分離信号BLIとワード線WL,WL2の通常動作時におけるタイミングマージンが実施の形態1でのセルフリフレッシュ時のタイミングマージンTg,Tiと同様に小さくなってしまう。しかし、メモリデバイスの高速動作に対する要求がタイミングマージンTg,Tiで十分であるような場合は、問題にはならない。
【0103】
リフレッシュカウンタの出力を使用しないことによるアレイ構成の変更のしやすさについては実施の形態1と同様な効果がある。
【0104】
[実施の形態6]
図18は、実施の形態6において用いられるBLI制御回路22Dの構成を示した回路図である。
【0105】
図18を参照して、BLI制御回路22Dは、図10に示したBLI制御回路22Aの構成において、信号RXTが直接NチャネルMOSトランジスタ180のゲートに与えられる点が、図10で説明したBLI制御回路22Aの構成と異なる。他の部分についてはBLI制御回路22Aと同様であるので説明は繰返さない。
【0106】
したがって、セルフリフレッシュ時と通常時との区別なく、ビット線分離信号BLIはブロック選択信号RBSとトリガ信号RXTのみによって制御される。このときの波形図は、図11の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと等しい。したがって、波形による説明は繰返さない。
【0107】
図18のように構成したことにより、同一のメモリブロックに連続してアクセスし続ける限り、セルフリフレッシュ時と通常時との区別なく図4で説明した信号BLI−Sと同様にビット線分離信号BLIの不要なスイングは発生しない。また、信号BLIの立下がりのタイミングは、図11の信号BLI−Sの立下がりのタイミングと同じであるので、ビット線分離信号BLIの立下がりからワード線WLの立上がりまでのタイミングマージンは図11のタイミングマージンTf+タイミングマージンTgと同じである。したがって、実施の形態5におけるタイミングマージンTgよりも改善される。
【0108】
ビット線分離信号BLIの立上がりからワード線WL2に立下がりまでのタイミングマージンは、実施の形態5でのタイミングマージンTiと同じである。しかしデバイスの高速動作に対する要求がタイミングマージンTiで十分である場合には問題とならない。またリフレッシュカウンタの出力を利用しないことによるアレイの構成の変更のしやすさについては実施の形態1と同様な効果がある。
【0109】
[実施の形態7]
図19は、実施の形態7におけるローカル制御回路とBLI制御回路との接続を説明するための図である。
【0110】
図19を参照して、実施の形態7では、図13においてBLI制御回路22に代えてBLI制御回路22Cが用いられる。ローカル制御回路18Bについては既に説明しているので説明は繰返さない。またBLI制御回路22Cは図17で説明しているので説明は繰返さない。
【0111】
以上のような構成により、セルフリフレッシュ時と通常時との区別なく、ビット線分離信号BLIはブロック選択信号RBSとトリガ信号RXTのみによって制御される。このときの波形図は、図14の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと等しい。したがって波形による説明は繰返さない。
【0112】
図19のように構成したことにより、図14の信号BLI−Sと同様な制御が行なわれる。つまり、セルフリフレッシュ時と通常時の区別なく、同一のメモリブロックに連続してアクセスし続ける限りビット線分離信号BLIのスイングは発生しない。
【0113】
また、ビット線分離信号の立上がりや立下がりのタイミングは、図14における信号BLI−Sの立上がり、立下がりのタイミングと同じである。したがって、実施の形態5と同様に、タイミングマージンTj,Tmが確保できる。またリフレッシュカウンタの出力を用いないので、メモリアレイ構成の変更の容易さについては実施の形態1と同様な効果がある。
【0114】
[実施の形態8]
図20は、実施の形態8におけるローカル制御回路とBLI制御回路とを説明するための図である。
【0115】
図20を参照して、実施の形態8においては、図15のBLI制御回路22AがBLI制御回路22Dに置換えられている。BLI制御回路22Dの構成は、図18で説明しているので説明は繰返さない。また、動作波形については、図16の信号BLI−Sを信号BLIと読み換え、信号BLI−Nの波形を取除いたものと等しい。したがって波形による説明は繰返さない。
【0116】
図20のように構成したことにより、図16の信号BLI−Sと同様な制御が行なわれる。つまり、セルフリフレッシュ時と通常時との区別なく、同一メモリブロックに連続してアクセスし続ける限りビット線分離信号BLIのスイングは発生しない。
【0117】
またビット線分離信号BLIの立上がり、立下がりのタイミングは、図16における信号BLI−Sの立上がり、立下がりタイミングと同じである。したがって実施の形態4と同様にタイミングマージンTf,Tmが確保できる。なおリフレッシュカウンタの出力を利用しないことによる効果は実施の形態1の場合と同様である。
【0118】
[実施の形態9]
図21は、実施の形態9において用いられるBLI制御回路22Eの構成を示した回路図である。
【0119】
図21を参照して、BLI制御回路22Eは、図17の構成においてラッチ回路176をDフリップフロップ回路304に置換えこれに反転クロックを供給する302を加えたものである。
【0120】
インバータ302は、トリガ信号RXTを受けて反転する。Dフリップフロップ回路304は、ブロック選択信号RBSをトリガ信号RXTがHレベルになったときに取込んで、トリガ信号RXTがLレベルになったときはこれを保持するラッチ回路308と、インバータ302の出力がHレベルになったときにラッチ回路308の出力を取込んでインバータ302の出力がLレベルになったときはこれを保持する310とを含む。ラッチ回路308,310の各構成は、図8におけるラッチ回路176と同様であるので説明は繰り返さない。
【0121】
図21のように構成したことにより、実施の形態5と同等の動作および効果が得られる。さらに、仮にトリガ信号RXTがHレベルの期間中にブロック選択信号RBSにノイズが発生したとしても、このノイズが発生した時間がトリガ信号RXTの立上がり時間以外であればビット線分離信号BLIは影響を受けないという効果が得られる。
【0122】
[実施の形態10]
図22は、実施の形態10におけるBLI制御回路22Fの構成を示した回路図である。
【0123】
図22を参照して、BLI制御回路22Fは、図18に示したBLI制御回路22Dのラッチ回路176をDフリップフロップ回路304に置換えることによって得られる。Dフリップフロップ回路304の構成は図21において説明したので説明は繰返さない。図22のように構成したことにより、実施の形態6と同等の動作および効果が得られる。
【0124】
[実施の形態11]
図23は、実施の形態11におけるローカル制御回路とBLI制御回路とを説明するための図である。
【0125】
図23を参照して、実施の形態11においては、図19のBLI制御回路22CをBLI制御回路22Eに置換えて使用する。BLI制御回路22Eの構成については図21で説明しているので説明は繰返さない。
【0126】
図23のように構成したことにより、実施の形態7と同様の動作および効果が得られるとともに、仮にトリガ信号RXTがHレベルの期間中にブロック選択信号RBSにノイズが発生したとしてもトリガ信号RXTの立上がり時以外であればビット線分離信号BLIは影響を受けないという効果が得られる。
【0127】
[実施の形態12]
図24は、実施の形態12におけるローカル制御回路とBLI制御回路を説明するための図である。
【0128】
図24を参照して、図20のBLI制御回路22DをBLI制御回路22Fに置換えることでこの回路が得られる。図24のように構成したことにより、実施の形態8と同等の動作および効果が得られる。
【0129】
なお、以上説明した実施の形態において、実施の形態1〜実施の形態4で用いるインバータ172およびOR回路174は、BLI制御回路に設けるのではなく、ローカル制御回路18中に設けてもよいし、中央制御回路17中に設けてもよい。この場合には、OR回路およびインバータが共有できる。制御信号を各BLI制御回路に分配することにより、OR回路およびインバータの数を減らすことができる。
【0130】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0131】
【発明の効果】
請求項1,2に記載の半導体記憶装置は、同一ブロックをアクセスする間はビット線分離信号を変化させないので、分離ゲートのゲート部の充放電回数が減り、消費電力を低減することができる。加えて、ビット線分離信号の制御にはリフレッシュカウンタの出力を使用しないため、1つのメモリブロックを構成するワード線の数や、メモリブロックの数などのアレイ構成を変更してもリフレッシュ制御回路を変更する必要がない。このため、メモリアレイ構成を仕様に合せて柔軟に変更することが容易となる。
【0132】
請求項3に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、セルフリフレッシュ時のタイミングマージンをさらに改善できる。
【0133】
請求項4に記載の半導体記憶装置は、セルフリフレッシュ時のみトリガ信号に応じて分離ゲート信号を制御する。したがって、請求項1に記載の半導体記憶装置の奏する効果に加えて、高速性が要求される通常動作時は高速性を優先しつつ、セルフリフレッシュ時には消費電力を低減することができる。
【0134】
請求項5に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、ビット線の分離からメモリセルの行の活性化までのタイミングマージンをさらに改善できる。
【0135】
請求項6に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、保持回路を具体的に実現することができる。
【0136】
請求項7に記載の半導体記憶装置は、請求項1に記載の半導体記憶装置の奏する効果に加えて、保持回路を具体的に実現することができ、選択信号にノイズが発生したとしてもトリガ信号の立上がり時以外であれば分離ゲート信号は影響を受けないという効果が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体記憶装置1の全体の概略構成を示すブロック図である。
【図2】図1におけるメモリブロック21.1と21.2に共有されるセンスアンプの接続部の周辺をより詳細に説明するための回路図である。
【図3】図1における中央制御回路17の構成を示した回路図である。
【図4】ローカル制御回路18の回路図である。
【図5】図4におけるメインワード線デコーダ122の構成を示した回路図である。
【図6】図4におけるサブワード線デコーダ124の構成を示した回路図である。
【図7】半導体記憶装置1の全体動作の概略を説明するための動作波形図である。
【図8】実施の形態1において用いられるBLI制御回路22の構成を示した回路図である。
【図9】実施の形態1の動作を説明するための動作波形図である。
【図10】実施の形態2において用いられるBLI制御回路22Aの構成を示した回路図である。
【図11】図10に示したBLI制御回路22Aの動作を説明するための動作波形図である。
【図12】ローカル制御回路18Bの構成を示した回路図である。
【図13】実施の形態3におけるローカル制御回路18BとBLI制御回路22との接続を説明するための回路図である。
【図14】実施の形態3の半導体記憶装置の動作を説明するための動作波形図である。
【図15】実施の形態4の半導体記憶装置におけるローカル制御回路とBLI制御回路の説明をするための回路図である。
【図16】実施の形態4の半導体記憶装置の動作を説明するための動作波形図である。
【図17】実施の形態5で用いられるBLI制御回路22Cの構成を示した回路図である。
【図18】実施の形態6において用いられるBLI制御回路22Dの構成を示した回路図である。
【図19】実施の形態7におけるローカル制御回路とBLI制御回路との接続を説明するための図である。
【図20】実施の形態8におけるローカル制御回路とBLI制御回路とを説明するための図である。
【図21】実施の形態9において用いられるBLI制御回路22Eの構成を示した回路図である。
【図22】実施の形態10におけるBLI制御回路22Fの構成を示した回路図である。
【図23】実施の形態11におけるローカル制御回路とBLI制御回路とを説明するための図である。
【図24】実施の形態12におけるローカル制御回路とBLI制御回路を説明するための図である。
【符号の説明】
1 半導体記憶装置、2 制御回路、3 ビット線分離制御回路、5U,5Dイコライズ回路、6 アクセストランジスタ、7 キャパシタ、17 中央制御回路、18,18B ローカル制御回路、20 センスアンプ、21 メモリブロック、22,22A,22C,22D,22E,22F BLI制御回路、22U,22D 保持回路、26 分離ゲート回路、52,54,82,92,98,304 Dフリップフロップ回路、55,110,118,128,308,310,176 ラッチ回路、62,66,72,76,200 遅延回路、84 セルフリフレッシュ信号発生回路、86,94 セレクタ、88,102 デコード回路、104 RBS出力回路、106,108,116,126,130 AND回路、120 プリデコーダ、122 メインワード線デコーダ、124 サブワード線デコーダ、BL0,/BL0,BLD,/BLD,BLU,/BLU ビット線、WL,WL2 ワード線、ZMWL メインワード線。
Claims (7)
- 各々が行列状に配置される複数のメモリセルを含む第1、第2のメモリブロックと、
第1、第2のメモリブロックに共有されるセンスアンプと、
データ授受の際に前記第1、第2のメモリブロックのいずれか一方を前記センスアンプと接続し、他方を前記センスアンプから分離する分離ゲート回路と、
アドレス信号をデコードして前記第1、第2のメモリブロックの選択を示す第1、第2の選択信号を出力し、かつ、コマンドに応じて前記第1、第2のメモリブロックのいずれかの行の活性化タイミングを示すトリガ信号を出力する制御回路と、
前記トリガ信号および前記第1、第2の選択信号に応じて、前記第1のメモリブロックを前記センスアンプ帯から分離するための第1の分離ゲート信号と前記第2のメモリブロックを前記センスアンプ帯から分離するための第2の分離ゲート信号とを前記分離ゲート回路に対して出力する分離制御部とを備え、
前記分離制御部は、
前記トリガ信号に応じて前記第1の選択信号を取込んで保持する第1の保持回路と、
前記トリガ信号に応じて前記第2の選択信号を取込んで保持する第2の保持回路とを含む、半導体記憶装置。 - 前記第1のメモリブロックは、
メモリセルの列の1つに対応して設けられる第1のビット線を含み、
前記第2のメモリブロックは、
メモリセルの列の1つに対応して設けられる第2のビット線を含み、
前記分離ゲート回路は、
待機時に前記センスアンプと前記第1のビット線とを接続し、データ授受の際に前記第1の分離ゲート信号に応じて前記センスアンプと前記第1のビット線とを分離する第1のスイッチ回路と、
待機時に前記センスアンプと前記第2のビット線とを接続し、データ授受の際に前記第2の分離ゲート信号に応じて前記センスアンプと前記第2のビット線とを分離する第2のスイッチ回路とを含む、請求項1に記載の半導体記憶装置。 - 前記分離制御部は、
前記第1の保持回路の出力と前記第1の選択信号とを受ける第1のNOR回路と、
前記第2の保持回路の出力と前記第2の選択信号とを受ける第2のNOR回路とをさらに含む、請求項1に記載の半導体記憶装置。 - 前記制御回路は、前記コマンドに応じてアドレス信号を自己発生しメモリセルのリフレッシュ動作を行なうことを示すセルフリフレッシュ信号をさらに出力し、
前記第1、第2の保持回路は、前記セルフリフレッシュ信号の活性化時において前記第1、第2の選択信号の取込みが可能な状態となる、請求項1に記載の半導体記憶装置。 - 前記制御回路は、
前記アドレス信号に応じて内部アドレス信号を出力し、前記コマンドに応じて前記トリガ信号を出力する中央制御回路と、
前記第1、第2のメモリブロックにそれぞれ対応して設けられる第1、第2のローカル制御回路とを含み、
前記第1、第2のローカル制御回路の各々は、
前記内部アドレス信号に応じて前記第1、第2の選択信号のうちの対応する選択信号を出力する選択信号出力部と、
前記トリガ信号に応じて前記トリガ信号よりも活性化タイミングが遅れた遅延トリガ信号を出力する遅延回路と、
前記遅延トリガ信号に応じて活性化し、前記内部アドレス信号をデコードして対応するメモリブロックの行の選択を行なうデコード回路とを含む、請求項1に記載の半導体記憶装置。 - 前記第1、第2の保持回路の各々は、前記トリガ信号のレベルが活性化レベルであるときに、対応する選択信号を取込む、請求項1に記載の半導体記憶装置。
- 前記第1、第2の保持回路の各々は、前記トリガ信号のレベルが活性化レベルと非活性化レベルとの間で遷移したときに、対応する選択信号を取込む、請求項1に記載の半導体記憶装置。
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Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |