JPH09161477A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09161477A JPH09161477A JP7321656A JP32165695A JPH09161477A JP H09161477 A JPH09161477 A JP H09161477A JP 7321656 A JP7321656 A JP 7321656A JP 32165695 A JP32165695 A JP 32165695A JP H09161477 A JPH09161477 A JP H09161477A
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Abstract
(57)【要約】
【課題】 消費電力が小さな半導体記憶装置を提供す
る。 【解決手段】 ＤＲＡＭにおいて、各ウェイＷ０，Ｗ１
に上位アドレスを割当て、各ウェイＷ０，Ｗ１に属する
各ワード線ＷＬに下位アドレスを割当てる。セルフリフ
レッシュ開始トリガ発生回路１によってセルフリフレッ
シュの開始を検知し、リフレッシュアドレス変化検知回
路２によって上位アドレスの変化を検知する。この検知
結果に基づいて、あるウェイＷ０，Ｗ１が選択されてい
る間は、ウェイ選択信号ＲＸ０，ＲＸ１をリセットせず
活性化レベルに保持する。したがって、１本のワード線
ＷＬが選択されるごとに信号ＲＸ０，ＲＸ１がリセット
されていた従来に比べ消費電力が低減化される。
る。 【解決手段】 ＤＲＡＭにおいて、各ウェイＷ０，Ｗ１
に上位アドレスを割当て、各ウェイＷ０，Ｗ１に属する
各ワード線ＷＬに下位アドレスを割当てる。セルフリフ
レッシュ開始トリガ発生回路１によってセルフリフレッ
シュの開始を検知し、リフレッシュアドレス変化検知回
路２によって上位アドレスの変化を検知する。この検知
結果に基づいて、あるウェイＷ０，Ｗ１が選択されてい
る間は、ウェイ選択信号ＲＸ０，ＲＸ１をリセットせず
活性化レベルに保持する。したがって、１本のワード線
ＷＬが選択されるごとに信号ＲＸ０，ＲＸ１がリセット
されていた従来に比べ消費電力が低減化される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、セルフリフレッシュモードを有する半導体
記憶装置に関する。
関し、特に、セルフリフレッシュモードを有する半導体
記憶装置に関する。
【０００２】
【従来の技術】図１６は、セルフリフレッシュモードを
有する従来のダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）の構成を示すブロック図である。
有する従来のダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）の構成を示すブロック図である。
【０００３】図１６を参照して、このＤＲＡＭは、制御
信号入力端子３０〜３２、アドレス信号入力端子群３
３、データ信号入出力端子群３５、接地端子３６および
電源端子３７を備える。また、このＤＲＡＭは、クロッ
ク発生回路３８、行および列アドレスバッファ３９、ア
ドレス切換回路４０、アドレス発生回路４１、行デコー
ダ４２、列デコーダ４３、メモリマット４４、入力バッ
ファ４７および出力バッファ４８を備え、メモリマット
４４はメモリアレイ４５およびセンスリフレッシュアン
プ＋入出力制御回路４６を含む。
信号入力端子３０〜３２、アドレス信号入力端子群３
３、データ信号入出力端子群３５、接地端子３６および
電源端子３７を備える。また、このＤＲＡＭは、クロッ
ク発生回路３８、行および列アドレスバッファ３９、ア
ドレス切換回路４０、アドレス発生回路４１、行デコー
ダ４２、列デコーダ４３、メモリマット４４、入力バッ
ファ４７および出力バッファ４８を備え、メモリマット
４４はメモリアレイ４５およびセンスリフレッシュアン
プ＋入出力制御回路４６を含む。
【０００４】クロック発生回路３８は、制御信号入力端
子３０，３１を介して外部から与えられる信号ｅｘｔ／
ＲＡＳ，ｅｘｔ／ＣＡＳに基づいて所定の動作モードを
選択し、ＤＲＡＭ全体を制御する。行および列アドレス
バッファ３９は、読出および書込動作時に、アドレス信
号入力端子群３３を介して外部から与えられるアドレス
信号Ａ０〜Ａｑ（ｑは自然数である）を行デコーダ４２
および列デコーダ４３に選択的に与える。
子３０，３１を介して外部から与えられる信号ｅｘｔ／
ＲＡＳ，ｅｘｔ／ＣＡＳに基づいて所定の動作モードを
選択し、ＤＲＡＭ全体を制御する。行および列アドレス
バッファ３９は、読出および書込動作時に、アドレス信
号入力端子群３３を介して外部から与えられるアドレス
信号Ａ０〜Ａｑ（ｑは自然数である）を行デコーダ４２
および列デコーダ４３に選択的に与える。
【０００５】アドレス発生回路４１は、図１７に示すよ
うに、発振器４９およびアドレスカウンタ５０を含む。
発振器４１は、クロック発生回路３８から出力されるセ
ルフリフレッシュ指示信号ＳＥＲＦＥによって活性化さ
れ、内部クロック信号ｉｎｔ／ＲＡＳを出力する。アド
レスカウンタ５０は、直列接続された複数のフリップフ
ロップＦＦ０〜ＦＦｑを含み、発振器４１から出力され
た内部クロック信号ｉｎｔ／ＲＡＳのパルス数をカウン
トする。フリップフロップＦＦ０〜ＦＦｑの出力は、そ
れぞれセルフリフレッシュ用のアドレス信号Ｃ０〜Ｃｑ
となる。アドレス切換回路４０は、セルフリフレッシュ
指示信号ＳＲＥＦＥによって制御され、読出および書込
動作時は行および列アドレスバッファ３９と行デコーダ
４２とを結合し、セルフリフレッシュ動作時はアドレス
発生回路４１と行デコーダ４２とを結合する。
うに、発振器４９およびアドレスカウンタ５０を含む。
発振器４１は、クロック発生回路３８から出力されるセ
ルフリフレッシュ指示信号ＳＥＲＦＥによって活性化さ
れ、内部クロック信号ｉｎｔ／ＲＡＳを出力する。アド
レスカウンタ５０は、直列接続された複数のフリップフ
ロップＦＦ０〜ＦＦｑを含み、発振器４１から出力され
た内部クロック信号ｉｎｔ／ＲＡＳのパルス数をカウン
トする。フリップフロップＦＦ０〜ＦＦｑの出力は、そ
れぞれセルフリフレッシュ用のアドレス信号Ｃ０〜Ｃｑ
となる。アドレス切換回路４０は、セルフリフレッシュ
指示信号ＳＲＥＦＥによって制御され、読出および書込
動作時は行および列アドレスバッファ３９と行デコーダ
４２とを結合し、セルフリフレッシュ動作時はアドレス
発生回路４１と行デコーダ４２とを結合する。
【０００６】メモリアレイ４５は、たとえば６４Ｍビッ
トの記録容量を有する。１ビットのデータは１つのメモ
リセルに記憶される。各メモリセルが行アドレスおよび
列アドレスによって決定される所定のアドレスに配置さ
れる。
トの記録容量を有する。１ビットのデータは１つのメモ
リセルに記憶される。各メモリセルが行アドレスおよび
列アドレスによって決定される所定のアドレスに配置さ
れる。
【０００７】行デコーダ４２は、行および列アドレスバ
ッファ３９またはアドレス発生回路４１から与えられた
アドレス信号に応答して、メモリアレイ４５の行アドレ
スを指定する。列デコーダ４３は、行および列アドレス
バッファ３９から与えられたアドレス信号に応答して、
メモリアレイ４５の列アドレスを指定する。
ッファ３９またはアドレス発生回路４１から与えられた
アドレス信号に応答して、メモリアレイ４５の行アドレ
スを指定する。列デコーダ４３は、行および列アドレス
バッファ３９から与えられたアドレス信号に応答して、
メモリアレイ４５の列アドレスを指定する。
【０００８】センスリフレッシュアンプ＋入出力制御回
路４６は、読出および書込動作時に、行デコーダ４２お
よび列デコーダ４３によって指定されたアドレスのメモ
リセルをグローバル信号入出力線対ＧＩＯの一端に接続
する。また、センスリフレッシュアンプ＋入出力制御回
路４６は、セルフリフレッシュ動作時に、行デコーダ４
２によって指定された行アドレスのメモリセルのデータ
をリフレッシュする。
路４６は、読出および書込動作時に、行デコーダ４２お
よび列デコーダ４３によって指定されたアドレスのメモ
リセルをグローバル信号入出力線対ＧＩＯの一端に接続
する。また、センスリフレッシュアンプ＋入出力制御回
路４６は、セルフリフレッシュ動作時に、行デコーダ４
２によって指定された行アドレスのメモリセルのデータ
をリフレッシュする。
【０００９】グローバル信号入出力線対ＧＩＯの他端は
入出力バッファ４７および出力バッファ４８に接続され
る。入力バッファ４７は、書込動作時に、制御信号入力
端子３２を介して外部から与えられる信号ｅｘｔ／Ｗに
応答して、データ信号入出力端子群３５から入力された
データをグローバル信号入出力線対ＧＩＯを介して選択
されたメモリセルに与える。出力バッファ４８は、読出
動作時に、制御信号入力端子３４から入力される信号ｅ
ｘｔ／ＯＥに応答して、選択されたメモリセルからの読
出データをデータ信号入出力端子群３５に出力する。
入出力バッファ４７および出力バッファ４８に接続され
る。入力バッファ４７は、書込動作時に、制御信号入力
端子３２を介して外部から与えられる信号ｅｘｔ／Ｗに
応答して、データ信号入出力端子群３５から入力された
データをグローバル信号入出力線対ＧＩＯを介して選択
されたメモリセルに与える。出力バッファ４８は、読出
動作時に、制御信号入力端子３４から入力される信号ｅ
ｘｔ／ＯＥに応答して、選択されたメモリセルからの読
出データをデータ信号入出力端子群３５に出力する。
【００１０】図１８は、図１６に示したＤＲＡＭの行デ
コーダ４２およびメモリマット４４のレイアウトを示す
図である。図１８を参照して、このＤＲＡＭでは、いわ
ゆる交互シェアードセンスアンプ方式が採用されてい
る。すなわち、メモリアレイ４５は複数のメモリアレイ
ブロックＢＫ１〜ＢＫｍ（ｍは自然数である）に分割さ
れ、センスリフレッシュアンプ＋入出力制御回路４６が
複数のセンスアンプ帯ＳＡ０〜ＳＡｍに分割され、セン
スアンプ帯ＳＡ０〜ＳＡｍの各間にメモリアレイブロッ
クＢＫ１〜ＢＫｍの各々が配置される。
コーダ４２およびメモリマット４４のレイアウトを示す
図である。図１８を参照して、このＤＲＡＭでは、いわ
ゆる交互シェアードセンスアンプ方式が採用されてい
る。すなわち、メモリアレイ４５は複数のメモリアレイ
ブロックＢＫ１〜ＢＫｍ（ｍは自然数である）に分割さ
れ、センスリフレッシュアンプ＋入出力制御回路４６が
複数のセンスアンプ帯ＳＡ０〜ＳＡｍに分割され、セン
スアンプ帯ＳＡ０〜ＳＡｍの各間にメモリアレイブロッ
クＢＫ１〜ＢＫｍの各々が配置される。
【００１１】センスアンプ帯ＳＡ０には、隣接するメモ
リアレイブロックＢＫ１のたとえば偶数列に対応して複
数のセンスリフレッシュアンプ５１が設けられる。セン
スアンプ帯ＳＡ１には、隣接するメモリアレイブロック
ＢＫ１とＢＫ２のたとえば奇数列に対応して複数のセン
スリフレッシュアンプ５１が設けられる。センスアンプ
帯ＳＡ１のセンスリフレッシュアンプ５１はメモリアレ
イブロックＢＫ１とＢＫ２で共用される。センスアンプ
帯ＳＡ１のセンスリフレッシュアンプ５１が、メモリア
レイブロックＢＫ１とＢＫ２のどちら側で使用されるか
は行デコーダ４２から入力される信号ＢＬＩＬ１，ＢＬ
ＩＲ１で決定される。他のセンスアンプ帯ＳＡ２〜ＳＡ
ｍも同様である。
リアレイブロックＢＫ１のたとえば偶数列に対応して複
数のセンスリフレッシュアンプ５１が設けられる。セン
スアンプ帯ＳＡ１には、隣接するメモリアレイブロック
ＢＫ１とＢＫ２のたとえば奇数列に対応して複数のセン
スリフレッシュアンプ５１が設けられる。センスアンプ
帯ＳＡ１のセンスリフレッシュアンプ５１はメモリアレ
イブロックＢＫ１とＢＫ２で共用される。センスアンプ
帯ＳＡ１のセンスリフレッシュアンプ５１が、メモリア
レイブロックＢＫ１とＢＫ２のどちら側で使用されるか
は行デコーダ４２から入力される信号ＢＬＩＬ１，ＢＬ
ＩＲ１で決定される。他のセンスアンプ帯ＳＡ２〜ＳＡ
ｍも同様である。
【００１２】また、行デコーダ４２は、複数のワードド
ライバ群ＷＤ１〜ＷＤｍを含む。ワードドライバ群ＷＤ
１〜ＷＤｍは、それぞれメモリアレイブロックＢＫ１〜
ＢＫｍに対応して設けられる。ワードドライバ群ＷＤ１
は、信号群Ｘおよび信号ＲＸ０−１，ＲＸＯ−２に応答
して、メモリアレイブロックＢＫ１のうちのいずれかの
行を選択する。信号群Ｘは、外部から与えられたアドレ
ス信号Ａ１〜Ａ７またはアドレス発生回路４１から与え
られたアドレス信号Ｃ１〜Ｃ７に基づいて、行デコーダ
４２内で生成された信号群である。信号ＲＸ０−１，Ｒ
Ｘ１−１は、アドレス信号Ａ０，Ａ８〜Ｃｑまたはアド
レス信号Ｃ０，Ｃ８〜Ｃｑに基づいて、行デコーダ４２
内で生成された信号である。他のワードドライバ群ＷＤ
２〜ＷＤｍも同様である。
ライバ群ＷＤ１〜ＷＤｍを含む。ワードドライバ群ＷＤ
１〜ＷＤｍは、それぞれメモリアレイブロックＢＫ１〜
ＢＫｍに対応して設けられる。ワードドライバ群ＷＤ１
は、信号群Ｘおよび信号ＲＸ０−１，ＲＸＯ−２に応答
して、メモリアレイブロックＢＫ１のうちのいずれかの
行を選択する。信号群Ｘは、外部から与えられたアドレ
ス信号Ａ１〜Ａ７またはアドレス発生回路４１から与え
られたアドレス信号Ｃ１〜Ｃ７に基づいて、行デコーダ
４２内で生成された信号群である。信号ＲＸ０−１，Ｒ
Ｘ１−１は、アドレス信号Ａ０，Ａ８〜Ｃｑまたはアド
レス信号Ｃ０，Ｃ８〜Ｃｑに基づいて、行デコーダ４２
内で生成された信号である。他のワードドライバ群ＷＤ
２〜ＷＤｍも同様である。
【００１３】図１９は、図１８に示したメモリアレイブ
ロックＢＫ１およびその周辺の構成を示す一部省略した
回路ブロック図である。図１９を参照して、メモリアレ
イクロックＢＫ１は、行列状に配列された複数のメモリ
セルＭＣと、各行に対応して設けられたワード線ＷＬ
と、各列に対応して設けられたビット線対ＢＬＰとを含
む。メモリセルＭＣは、アクセス用のＭＯＳトランジス
タＱと情報記憶用のキャパシタＣとを含む。ワード線Ｗ
Ｌは、ワードドライバ群ＷＤ１の出力を伝達し、選択さ
れた行のメモリセルＭＣを活性化させる。ビット線対Ｂ
ＬＰは、互いに相補な信号が伝達されるビット線ＢＬ，
／ＢＬを含み、選択されたメモリセルＭＣとデータ信号
の入出力を行なう。
ロックＢＫ１およびその周辺の構成を示す一部省略した
回路ブロック図である。図１９を参照して、メモリアレ
イクロックＢＫ１は、行列状に配列された複数のメモリ
セルＭＣと、各行に対応して設けられたワード線ＷＬ
と、各列に対応して設けられたビット線対ＢＬＰとを含
む。メモリセルＭＣは、アクセス用のＭＯＳトランジス
タＱと情報記憶用のキャパシタＣとを含む。ワード線Ｗ
Ｌは、ワードドライバ群ＷＤ１の出力を伝達し、選択さ
れた行のメモリセルＭＣを活性化させる。ビット線対Ｂ
ＬＰは、互いに相補な信号が伝達されるビット線ＢＬ，
／ＢＬを含み、選択されたメモリセルＭＣとデータ信号
の入出力を行なう。
【００１４】メモリアレイブロックＢＫ１の奇数列のビ
ット線対ＢＬＰは、転送ゲート６１を介してセンスリフ
レッシュアンプ５１に接続され、さらに転送ゲート６４
を介してメモリアレイブロックＢＫ２の奇数列のビット
線対ＢＬＰに接続される。転送ゲート６１は、それぞれ
ビット線ＢＬ，／ＢＬとセンスリフレッシュアンプ５１
の入出力ノードＮ１，Ｎ２との間に接続されるＮチャネ
ルＭＯＳトランジスタ６２，６３を含む。ＮチャネルＭ
ＯＳトランジスタ６２，６３のゲートは、ともに信号Ｂ
ＬＩＬ１を受ける。転送ゲート６４は、それぞれビット
線ＢＬ，／ＢＬとセンスリフレッシュアンプ５１の入出
力ノードＮ１，Ｎ２との間に接続されるＮチャネルＭＯ
Ｓトランジスタ６５，６６を含む。ＮチャネルＭＯＳト
ランジスタ６５，６６のゲートは、ともに信号ＢＬＩＲ
１を受ける。転送ゲート６１，６４はメモリアレイブロ
ックＢＫ１とＢＫ２のうち、選択された方のメモリアレ
イブロック（たとえばＢＫ１）とセンスリフレッシュア
ンプ５１を接続し、他方のメモリアレイブロック（この
場合はＢＫ２）とセンスリフレッシュアンプ５１を遮断
する。
ット線対ＢＬＰは、転送ゲート６１を介してセンスリフ
レッシュアンプ５１に接続され、さらに転送ゲート６４
を介してメモリアレイブロックＢＫ２の奇数列のビット
線対ＢＬＰに接続される。転送ゲート６１は、それぞれ
ビット線ＢＬ，／ＢＬとセンスリフレッシュアンプ５１
の入出力ノードＮ１，Ｎ２との間に接続されるＮチャネ
ルＭＯＳトランジスタ６２，６３を含む。ＮチャネルＭ
ＯＳトランジスタ６２，６３のゲートは、ともに信号Ｂ
ＬＩＬ１を受ける。転送ゲート６４は、それぞれビット
線ＢＬ，／ＢＬとセンスリフレッシュアンプ５１の入出
力ノードＮ１，Ｎ２との間に接続されるＮチャネルＭＯ
Ｓトランジスタ６５，６６を含む。ＮチャネルＭＯＳト
ランジスタ６５，６６のゲートは、ともに信号ＢＬＩＲ
１を受ける。転送ゲート６１，６４はメモリアレイブロ
ックＢＫ１とＢＫ２のうち、選択された方のメモリアレ
イブロック（たとえばＢＫ１）とセンスリフレッシュア
ンプ５１を接続し、他方のメモリアレイブロック（この
場合はＢＫ２）とセンスリフレッシュアンプ５１を遮断
する。
【００１５】センスリフレッシュアンプ５１は、それぞ
れ入出力ノードＮ１，Ｎ２とノードＮ３の間に接続され
たＮチャネルＭＯＳトランジスタ５２，５３と、それぞ
れ入出力ノードＮ１，Ｎ２とノードＮ４の間に接続され
たＰチャネルＭＯＳトランジスタ５５，５６とを含む。
ＭＯＳトランジスタ５２，５５のゲートはともに入出力
ノードＮ２に接続され、ＭＯＳトランジスタ５３，５６
のゲートはともに入出力ノードＮ１に接続される。ま
た、センスリフレッシュアンプ５１は、ノードＮ３と接
地電位ＧＮＤのノードとの間に接続されたＮチャネルＭ
ＯＳトランジスタ５４と、ノードＮ４と電源電位Ｖｃｃ
のノードとの間に接続されたＰチャネルＭＯＳトランジ
スタ５７とを含む。ＭＯＳトランジスタ５４，５７のゲ
ートは、それぞれセンスアンプ活性化信号ＳＡＮＥ，Ｓ
ＡＰＥを受ける。センスリフレッシュアンプ５１は、メ
モリセルＭＣが選択された後にビット線ＢＬ，／ＢＬ間
に現れる微小電位差を増幅する。
れ入出力ノードＮ１，Ｎ２とノードＮ３の間に接続され
たＮチャネルＭＯＳトランジスタ５２，５３と、それぞ
れ入出力ノードＮ１，Ｎ２とノードＮ４の間に接続され
たＰチャネルＭＯＳトランジスタ５５，５６とを含む。
ＭＯＳトランジスタ５２，５５のゲートはともに入出力
ノードＮ２に接続され、ＭＯＳトランジスタ５３，５６
のゲートはともに入出力ノードＮ１に接続される。ま
た、センスリフレッシュアンプ５１は、ノードＮ３と接
地電位ＧＮＤのノードとの間に接続されたＮチャネルＭ
ＯＳトランジスタ５４と、ノードＮ４と電源電位Ｖｃｃ
のノードとの間に接続されたＰチャネルＭＯＳトランジ
スタ５７とを含む。ＭＯＳトランジスタ５４，５７のゲ
ートは、それぞれセンスアンプ活性化信号ＳＡＮＥ，Ｓ
ＡＰＥを受ける。センスリフレッシュアンプ５１は、メ
モリセルＭＣが選択された後にビット線ＢＬ，／ＢＬ間
に現れる微小電位差を増幅する。
【００１６】また、転送ゲート６１と６４の間に、メモ
リセルＭＣが選択される前にビット線ＢＬ，／ＢＬをビ
ット線電位Ｖｃｃ／２にイコライズするためのビット線
イコライズ回路７０が設けられる。ビット線イコライズ
回路７０は、それぞれセンスアンプ５１の入出力ノード
Ｎ１，Ｎ２とノードＮ５の間に接続されたＮチャネルＭ
ＯＳトランジスタ７１，７２と、入出力ノードＮ１とＮ
２の間に接続されたＮチャネルＭＯＳトランジスタ７３
とを含む。ＭＯＳトランジスタ７１〜７３のゲートはビ
ット線イコライズ信号ＢＬＥＱを受ける。ノードＮ５に
はビット線電位Ｖｃｃ／２が与えられる。
リセルＭＣが選択される前にビット線ＢＬ，／ＢＬをビ
ット線電位Ｖｃｃ／２にイコライズするためのビット線
イコライズ回路７０が設けられる。ビット線イコライズ
回路７０は、それぞれセンスアンプ５１の入出力ノード
Ｎ１，Ｎ２とノードＮ５の間に接続されたＮチャネルＭ
ＯＳトランジスタ７１，７２と、入出力ノードＮ１とＮ
２の間に接続されたＮチャネルＭＯＳトランジスタ７３
とを含む。ＭＯＳトランジスタ７１〜７３のゲートはビ
ット線イコライズ信号ＢＬＥＱを受ける。ノードＮ５に
はビット線電位Ｖｃｃ／２が与えられる。
【００１７】また、このＤＲＡＭでは、２ウェイ方式が
採用されている。メモリアレイブロックＢＫ１の複数の
ワード線ＷＬは、２つのウェイＷ０，Ｗ１に分割され
る。ウェイＷ０は奇数行のワード線ＷＬを含み、ウェイ
Ｗ１は偶数行のワード線ＷＬを含む。メモリアレイブロ
ックＢＫ１のウェイＷ０，Ｗ１にそれぞれ信号ＲＸ０−
１，ＲＸ１−１が割当てられ、各ウェイＷ０，Ｗ１に属
する各ワード線ＷＬに信号群Ｘが割当てられている。メ
モリアレイブロックＢＫ１の各ワード線ＷＬは、信号Ｒ
Ｘ０−１，ＲＸ１−１と信号群Ｘで特定される。
採用されている。メモリアレイブロックＢＫ１の複数の
ワード線ＷＬは、２つのウェイＷ０，Ｗ１に分割され
る。ウェイＷ０は奇数行のワード線ＷＬを含み、ウェイ
Ｗ１は偶数行のワード線ＷＬを含む。メモリアレイブロ
ックＢＫ１のウェイＷ０，Ｗ１にそれぞれ信号ＲＸ０−
１，ＲＸ１−１が割当てられ、各ウェイＷ０，Ｗ１に属
する各ワード線ＷＬに信号群Ｘが割当てられている。メ
モリアレイブロックＢＫ１の各ワード線ＷＬは、信号Ｒ
Ｘ０−１，ＲＸ１−１と信号群Ｘで特定される。
【００１８】この２ウェイ方式を構成するため、ワード
ドライバ群ＷＤ１は、メモリアレイブロックＢＫ１の各
奇数行に対応して設けられたワードドライバ（ＡＮＤゲ
ート）８０と、各偶数行に対応して設けられたワードド
ライバ（ＡＮＤゲート）８１と、各隣接するワードドラ
イバ８０と８１に対応して設けられたワードドライバ
（ＡＮＤゲート）８２とを含む。ワードドライバ８２
は、信号群Ｘを受ける。ワードドライバ８０は、ワード
ドライバ８２の出力と信号ＲＸ０−１を受ける。ワード
ドライバ８１は、ワードドライバ８２の出力と信号ＲＸ
１−１を受ける。ワードドライバ８０，８１の出力は、
それぞれ対応のワード線ＷＬに与えられる。たとえば信
号群Ｘがすべて活性化レベルの「Ｈ」レベルとなり、か
つウェイＷ０を選択する信号ＲＸ０−１が活性化レベル
の「Ｈ」レベルになったとき、第１番目のワード線ＷＬ
１が選択される。他のメモリアレイブロックＢＫ２〜Ｂ
Ｋｍも同様である。
ドライバ群ＷＤ１は、メモリアレイブロックＢＫ１の各
奇数行に対応して設けられたワードドライバ（ＡＮＤゲ
ート）８０と、各偶数行に対応して設けられたワードド
ライバ（ＡＮＤゲート）８１と、各隣接するワードドラ
イバ８０と８１に対応して設けられたワードドライバ
（ＡＮＤゲート）８２とを含む。ワードドライバ８２
は、信号群Ｘを受ける。ワードドライバ８０は、ワード
ドライバ８２の出力と信号ＲＸ０−１を受ける。ワード
ドライバ８１は、ワードドライバ８２の出力と信号ＲＸ
１−１を受ける。ワードドライバ８０，８１の出力は、
それぞれ対応のワード線ＷＬに与えられる。たとえば信
号群Ｘがすべて活性化レベルの「Ｈ」レベルとなり、か
つウェイＷ０を選択する信号ＲＸ０−１が活性化レベル
の「Ｈ」レベルになったとき、第１番目のワード線ＷＬ
１が選択される。他のメモリアレイブロックＢＫ２〜Ｂ
Ｋｍも同様である。
【００１９】次に、図１６〜図１９で示したＤＲＡＭの
動作を簡単に説明する。書込動作においては、列デコー
ダ４３によってアドレス信号に応じた列のビット線対Ｂ
ＬＰが選択され、選択されたビット線対ＢＬＰはセンス
リフレッシュアンプ＋入出力制御回路４６およびグロー
バル信号入出力線ＧＩＯを介して入力バッファ４７に接
続される。入力バッファ４７は、信号ｅｘｔ／Ｗに応答
して、データ信号入出力端子群３５からの書込データを
グローバル信号入出力線対ＧＩＯを介して選択されたビ
ット線対ＢＬＰに与える。書込データはビット線ＢＬ，
／ＢＬ間の電位差として与えられる。次いで、行デコー
ダ４２が、アドレス信号に応じた行のワード線ＷＬを活
性化レベルである「Ｈ」レベルに立上げ、その行のメモ
リセルＭＣのＭＯＳトランジスタＱを導通させる。選択
されたメモリセルＭＣのキャパシタＣには、ビット線対
ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられ
る。
動作を簡単に説明する。書込動作においては、列デコー
ダ４３によってアドレス信号に応じた列のビット線対Ｂ
ＬＰが選択され、選択されたビット線対ＢＬＰはセンス
リフレッシュアンプ＋入出力制御回路４６およびグロー
バル信号入出力線ＧＩＯを介して入力バッファ４７に接
続される。入力バッファ４７は、信号ｅｘｔ／Ｗに応答
して、データ信号入出力端子群３５からの書込データを
グローバル信号入出力線対ＧＩＯを介して選択されたビ
ット線対ＢＬＰに与える。書込データはビット線ＢＬ，
／ＢＬ間の電位差として与えられる。次いで、行デコー
ダ４２が、アドレス信号に応じた行のワード線ＷＬを活
性化レベルである「Ｈ」レベルに立上げ、その行のメモ
リセルＭＣのＭＯＳトランジスタＱを導通させる。選択
されたメモリセルＭＣのキャパシタＣには、ビット線対
ＢＬまたは／ＢＬの電位に応じた量の電荷が蓄えられ
る。
【００２０】メモリセルＭＣのキャパシタＣの電荷は徐
々に流出するのでデータのリフレッシュが行なわれる。
図２０はセルフリフレッシュ動作を示すタイムチャート
である。クロック発生回路３８は、信号ｅｘｔ／ＣＡＳ
が立下がった後に信号ｅｘｔ／ＲＡＳが立下がり、かつ
その状態が１００μｓ以上保持されたことを検出する
と、セルフリフレッシュ指示信号ＳＲＥＦＥを出力す
る。
々に流出するのでデータのリフレッシュが行なわれる。
図２０はセルフリフレッシュ動作を示すタイムチャート
である。クロック発生回路３８は、信号ｅｘｔ／ＣＡＳ
が立下がった後に信号ｅｘｔ／ＲＡＳが立下がり、かつ
その状態が１００μｓ以上保持されたことを検出する
と、セルフリフレッシュ指示信号ＳＲＥＦＥを出力す
る。
【００２１】クロック発生回路３８からセルフリフレッ
シュ指示信号ＳＲＥＦＥが出力されたことに応じて、ア
ドレス切換回路４０はアドレス発生回路４１と行デコー
ダ４２を結合する。また、アドレス発生回路４１の発振
器４９が発振を開始し、内部クロック信号ｉｎｔ／ＲＡ
Ｓを出力する。アドレスカウンタ５０は、内部クロック
信号ｉｎｔ／ＲＡＳのパルス数をカウントしアドレス信
号Ｃ０〜Ｃｑを出力する。
シュ指示信号ＳＲＥＦＥが出力されたことに応じて、ア
ドレス切換回路４０はアドレス発生回路４１と行デコー
ダ４２を結合する。また、アドレス発生回路４１の発振
器４９が発振を開始し、内部クロック信号ｉｎｔ／ＲＡ
Ｓを出力する。アドレスカウンタ５０は、内部クロック
信号ｉｎｔ／ＲＡＳのパルス数をカウントしアドレス信
号Ｃ０〜Ｃｑを出力する。
【００２２】このアドレス信号Ｃ０〜Ｃｑが、たとえば
メモリアレイブロックＢＫ１内のあるワード線ＷＬを指
定するものであるとすると、図１９において、内部クロ
ック信号ｉｎｔ／ＲＡＳの立下がりに応じて信号ＢＬＩ
Ｒ１，ＢＬＥＱが「Ｈ」レベルから「Ｌ」レベルに立下
がり、転送ゲート６４のＭＯＳトランジスタ６５，６６
とビット線イコライズ回路７０のＭＯＳトランジスタ７
１〜７３が非導通になる。行デコーダ４２は、そのアド
レス信号Ｃ０〜Ｃｑに応じた行のワード線ＷＬを「Ｈ」
レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活
性化されたメモリセルＭＣのキャパシタＣの電荷量に応
じて微小量だけ変化する。
メモリアレイブロックＢＫ１内のあるワード線ＷＬを指
定するものであるとすると、図１９において、内部クロ
ック信号ｉｎｔ／ＲＡＳの立下がりに応じて信号ＢＬＩ
Ｒ１，ＢＬＥＱが「Ｈ」レベルから「Ｌ」レベルに立下
がり、転送ゲート６４のＭＯＳトランジスタ６５，６６
とビット線イコライズ回路７０のＭＯＳトランジスタ７
１〜７３が非導通になる。行デコーダ４２は、そのアド
レス信号Ｃ０〜Ｃｑに応じた行のワード線ＷＬを「Ｈ」
レベルに立上げる。ビット線ＢＬ，／ＢＬの電位は、活
性化されたメモリセルＭＣのキャパシタＣの電荷量に応
じて微小量だけ変化する。
【００２３】次いで、センスアンプ活性化信号ＳＡＮＥ
が「Ｈ」レベルに立上げられ、センスアンプ活性化信号
ＳＡＰＥが「Ｌ」レベルに立下げられてセンスリフレッ
シュアンプ５１が活性化される。ビット線ＢＬの電位が
ビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯ
Ｓトランジスタ５３，５５の抵抗値がＭＯＳトランジス
タ５２，５６の抵抗値よりも低くなって、ビット線ＢＬ
の電位が「Ｈ」レベルまで引上げられ、ビット線／ＢＬ
の電位が「Ｌ」レベルまで引下げられる。逆に、ビット
線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ
高いとき、ＭＯＳトランジスタ５２，５６の抵抗値がＭ
ＯＳトランジスタ５３，５５の抵抗値よりも小さくなっ
て、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げら
れ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられ
る。
が「Ｈ」レベルに立上げられ、センスアンプ活性化信号
ＳＡＰＥが「Ｌ」レベルに立下げられてセンスリフレッ
シュアンプ５１が活性化される。ビット線ＢＬの電位が
ビット線／ＢＬの電位よりも微小量だけ高いとき、ＭＯ
Ｓトランジスタ５３，５５の抵抗値がＭＯＳトランジス
タ５２，５６の抵抗値よりも低くなって、ビット線ＢＬ
の電位が「Ｈ」レベルまで引上げられ、ビット線／ＢＬ
の電位が「Ｌ」レベルまで引下げられる。逆に、ビット
線／ＢＬの電位がビット線ＢＬの電位よりも微小量だけ
高いとき、ＭＯＳトランジスタ５２，５６の抵抗値がＭ
ＯＳトランジスタ５３，５５の抵抗値よりも小さくなっ
て、ビット線／ＢＬの電位が「Ｈ」レベルまで引上げら
れ、ビット線ＢＬの電位が「Ｌ」レベルまで引下げられ
る。
【００２４】信号ｉｎｔ／ＲＡＳが「Ｈ」レベルに立上
がると、ワード線ＷＬは非活性化レベルである「Ｌ」レ
ベルに立下げられ、信号ＢＬＩＲ１，ＢＬＥＱ，ＳＡＮ
Ｅ，ＳＡＰＥがリセットされて、そのワード線ＷＬにつ
いてのデータのリフレッシュが終了する。
がると、ワード線ＷＬは非活性化レベルである「Ｌ」レ
ベルに立下げられ、信号ＢＬＩＲ１，ＢＬＥＱ，ＳＡＮ
Ｅ，ＳＡＰＥがリセットされて、そのワード線ＷＬにつ
いてのデータのリフレッシュが終了する。
【００２５】このようなサイクルがメモリアレイブロッ
クＢＫ１の各ワード線ＷＬについて行なわれ、次いでメ
モリアレイブロックＢＫ２の各ワード線ＷＬについて行
なわれて行く。信号ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳが
「Ｈ」レベルとなり、セルフリフレッシュ信号ＳＲＥＦ
Ｅの出力が停止されると、セルフリフレッシュモードが
終了する。
クＢＫ１の各ワード線ＷＬについて行なわれ、次いでメ
モリアレイブロックＢＫ２の各ワード線ＷＬについて行
なわれて行く。信号ｅｘｔ／ＲＡＳ，ｅｘｔ／ＣＡＳが
「Ｈ」レベルとなり、セルフリフレッシュ信号ＳＲＥＦ
Ｅの出力が停止されると、セルフリフレッシュモードが
終了する。
【００２６】読出動作においては、行デコーダ４２によ
って選択された行のメモリセルＭＣのデータがリフレッ
シュ動作時と同様にしてビット線対ＢＬＰに読出され、
列デコーダ４３によって選択された列のビット線対ＢＬ
Ｐのデータがグローバル信号入出力線対ＧＩＯを介して
出力バッファ４８に与えられる。出力バッファ４８は、
信号ｅｘｔ／ＯＥに応答して、読出データをデータ信号
入出力端子群３５に出力する。
って選択された行のメモリセルＭＣのデータがリフレッ
シュ動作時と同様にしてビット線対ＢＬＰに読出され、
列デコーダ４３によって選択された列のビット線対ＢＬ
Ｐのデータがグローバル信号入出力線対ＧＩＯを介して
出力バッファ４８に与えられる。出力バッファ４８は、
信号ｅｘｔ／ＯＥに応答して、読出データをデータ信号
入出力端子群３５に出力する。
【００２７】
【発明が解決しようとする課題】しかし、従来のＤＲＡ
Ｍには以下のような問題があった。すなわち、各メモリ
アレイブロックＢＬ１〜ＢＬｍのワード線ＷＬの数をｎ
本（ｎは自然数である）とすると、たとえば信号ＢＬＩ
Ｒ１はメモリアレイブロックＢＬ１が選択されている間
にｋ回（ｋ≦ｎ）振幅し、信号ＢＬＩＬ１，ＢＬＩＲ２
はメモリアレイブロックＢＬ２が選択されている間にｎ
回振幅していた。また、信号ＲＸ０−１，ＲＸ１−１は
メモリアレイブロックＢＬ１が選択されている間にｋ／
２回振幅し、信号ＲＸ０−２，ＲＸ１−２はメモリアレ
イブロックＢＬ２が選択されている間にｎ／２回振幅し
ていた。
Ｍには以下のような問題があった。すなわち、各メモリ
アレイブロックＢＬ１〜ＢＬｍのワード線ＷＬの数をｎ
本（ｎは自然数である）とすると、たとえば信号ＢＬＩ
Ｒ１はメモリアレイブロックＢＬ１が選択されている間
にｋ回（ｋ≦ｎ）振幅し、信号ＢＬＩＬ１，ＢＬＩＲ２
はメモリアレイブロックＢＬ２が選択されている間にｎ
回振幅していた。また、信号ＲＸ０−１，ＲＸ１−１は
メモリアレイブロックＢＬ１が選択されている間にｋ／
２回振幅し、信号ＲＸ０−２，ＲＸ１−２はメモリアレ
イブロックＢＬ２が選択されている間にｎ／２回振幅し
ていた。
【００２８】これらの信号ＢＬＩ，ＲＸの「Ｈ」レベル
は、ビット線ＢＬ，／ＢＬをフルスイングさせるために
電源電位Ｖｃｃよりも高い昇圧電位Ｖｐｐに設定されて
いる。この昇圧電位Ｖｐｐを生成するために昇圧ポンプ
回路が使用されるが、昇圧ポンプ回路のポンプ効率が３
０〜４０％程度と低いので、昇圧電位Ｖｐｐを安定に保
つためには信号ＢＬＩ，ＲＸを振幅させるのに必要な電
力の数倍の大きな電力が必要になっていた。
は、ビット線ＢＬ，／ＢＬをフルスイングさせるために
電源電位Ｖｃｃよりも高い昇圧電位Ｖｐｐに設定されて
いる。この昇圧電位Ｖｐｐを生成するために昇圧ポンプ
回路が使用されるが、昇圧ポンプ回路のポンプ効率が３
０〜４０％程度と低いので、昇圧電位Ｖｐｐを安定に保
つためには信号ＢＬＩ，ＲＸを振幅させるのに必要な電
力の数倍の大きな電力が必要になっていた。
【００２９】それゆえに、この発明の主たる目的は、消
費電力が小さな半導体記憶装置を提供することである。
費電力が小さな半導体記憶装置を提供することである。
【００３０】
【課題を解決するための手段】この発明の第１の半導体
記憶装置は、メモリアレイ、アドレス指定手段、第１の
信号発生手段、第２の信号発生手段、ワード線駆動手段
およびリフレッシュ実行手段を備える。メモリアレイ
は、行列状に配列された複数のメモリセルと、複数のグ
ループに分割され各々が各行に対応して設けられた複数
のワード線と、各列に対応して設けられたビット線対と
を含み、セルフリフレッシュモード時に、各グループに
上位アドレスが割当てられ、各グループに属する各ワー
ド線に下位アドレスが割当てられる。アドレス指定手段
は、セルフリフレッシュモードが設定されたことに応じ
て、メモリアレイのうちのある上位アドレスに属する各
下位アドレスを順次指定し、次いで他の上位アドレスに
属する各下位アドレスを順次指定して行く。第１の信号
発生手段は、各上位アドレスに対応して設けられ、アド
レス指定手段によって対応の上位アドレスの指定が開始
されたことに応じて活性化レベルの信号を出力し、その
指定が終了したことに応じて非活性化レベルの信号を出
力する。第２の信号発生手段は、各下位アドレスに対応
して設けられ、アドレス指定手段によって対応の下位ア
ドレスの指定が開始されたことに応じて活性化レベルの
信号を出力し、その指定が終了したことに応じて非活性
化レベルの信号を出力する。ワード線駆動手段は、各ワ
ード線に対応して設けられ、対応の第１および第２の信
号発生手段の両方から活性化レベルの信号が出力された
ことに応じて、対応のワード線を活性化レベルにする。
リフレッシュ実行手段は、ワード線駆動手段によって活
性化レベルにされたワード線に対応するメモリセルのデ
ータのリフレッシュを行なう。
記憶装置は、メモリアレイ、アドレス指定手段、第１の
信号発生手段、第２の信号発生手段、ワード線駆動手段
およびリフレッシュ実行手段を備える。メモリアレイ
は、行列状に配列された複数のメモリセルと、複数のグ
ループに分割され各々が各行に対応して設けられた複数
のワード線と、各列に対応して設けられたビット線対と
を含み、セルフリフレッシュモード時に、各グループに
上位アドレスが割当てられ、各グループに属する各ワー
ド線に下位アドレスが割当てられる。アドレス指定手段
は、セルフリフレッシュモードが設定されたことに応じ
て、メモリアレイのうちのある上位アドレスに属する各
下位アドレスを順次指定し、次いで他の上位アドレスに
属する各下位アドレスを順次指定して行く。第１の信号
発生手段は、各上位アドレスに対応して設けられ、アド
レス指定手段によって対応の上位アドレスの指定が開始
されたことに応じて活性化レベルの信号を出力し、その
指定が終了したことに応じて非活性化レベルの信号を出
力する。第２の信号発生手段は、各下位アドレスに対応
して設けられ、アドレス指定手段によって対応の下位ア
ドレスの指定が開始されたことに応じて活性化レベルの
信号を出力し、その指定が終了したことに応じて非活性
化レベルの信号を出力する。ワード線駆動手段は、各ワ
ード線に対応して設けられ、対応の第１および第２の信
号発生手段の両方から活性化レベルの信号が出力された
ことに応じて、対応のワード線を活性化レベルにする。
リフレッシュ実行手段は、ワード線駆動手段によって活
性化レベルにされたワード線に対応するメモリセルのデ
ータのリフレッシュを行なう。
【００３１】この第１の半導体記憶装置では、複数のワ
ード線が複数のグループに分割され、セルフリフレッシ
ュモード時に、各グループに上位アドレスが割当てら
れ、各グループに属する各ワード線に下位アドレスが割
当てられる。各上位アドレスに対応して第１の信号発生
手段が設けられ、各下位アドレスに対応して第２の信号
発生手段が設けられる。第１および第２の信号発生手段
は、アドレス指定手段が対応のアドレスを指定している
期間中、活性化レベルの信号を出力してワード線駆動手
段を活性化させる。したがって、アドレス指定手段によ
って指定される下位アドレスが変更されるごとに第１お
よび第２の信号発生手段の出力レベルが１回振幅してい
た従来に比べ、消費電力の低減化が図られる。
ード線が複数のグループに分割され、セルフリフレッシ
ュモード時に、各グループに上位アドレスが割当てら
れ、各グループに属する各ワード線に下位アドレスが割
当てられる。各上位アドレスに対応して第１の信号発生
手段が設けられ、各下位アドレスに対応して第２の信号
発生手段が設けられる。第１および第２の信号発生手段
は、アドレス指定手段が対応のアドレスを指定している
期間中、活性化レベルの信号を出力してワード線駆動手
段を活性化させる。したがって、アドレス指定手段によ
って指定される下位アドレスが変更されるごとに第１お
よび第２の信号発生手段の出力レベルが１回振幅してい
た従来に比べ、消費電力の低減化が図られる。
【００３２】また、この発明の第２の半導体記憶装置
は、メモリアレイ、アドレス指定手段、第１の信号発生
手段、第２の信号発生手段、ワード線駆動手段およびリ
フレッシュ実行手段を備える。メモリアレイは、各々
が、行列状に配列された複数のメモリセルと、各行に対
応して設けられたワード線と、各列に対応して設けられ
たビット対とを有する複数のブロックを含み、セルフリ
フレッシュモード時に、各ブロックに下位アドレスが割
当てられ、各ブロックに属する各ワード線に上位アドレ
スが割当てられる。アドレス指定手段は、セルフリフレ
ッシュモードが設定されたことに応じて、メモリアレイ
のうちのある上位アドレスに属する各下位アドレスを順
次指定し、次いで他の上位アドレスに属する各下位アド
レスを順次指定して行く。第１の信号発生手段は、各上
位アドレスに対応して設けられ、アドレス指定手段によ
って対応の上位アドレスの指定が開始されたことに応じ
て活性化レベルの信号を出力し、その指定が終了したこ
とに応じて非活性化レベルの信号を出力する。第２の信
号発生手段は、各下位アドレスに対応して設けられ、ア
ドレス指定手段によって対応の下位アドレスの指定が開
始されたことに応じて活性化レベルの信号を出力し、そ
の指定が終了したことに応じて非活性化レベルの信号を
出力する。ワード線駆動手段は、各ワード線に対応して
設けられ、対応の第１および第２の信号発生手段の両方
から活性化レベルの信号が出力されたことに応じて、対
応のワード線を活性化レベルにする。リフレッシュ実行
手段は、ワード線駆動手段によって活性化レベルにされ
たワード線に対応するメモリセルのデータのリフレッシ
ュを行なう。
は、メモリアレイ、アドレス指定手段、第１の信号発生
手段、第２の信号発生手段、ワード線駆動手段およびリ
フレッシュ実行手段を備える。メモリアレイは、各々
が、行列状に配列された複数のメモリセルと、各行に対
応して設けられたワード線と、各列に対応して設けられ
たビット対とを有する複数のブロックを含み、セルフリ
フレッシュモード時に、各ブロックに下位アドレスが割
当てられ、各ブロックに属する各ワード線に上位アドレ
スが割当てられる。アドレス指定手段は、セルフリフレ
ッシュモードが設定されたことに応じて、メモリアレイ
のうちのある上位アドレスに属する各下位アドレスを順
次指定し、次いで他の上位アドレスに属する各下位アド
レスを順次指定して行く。第１の信号発生手段は、各上
位アドレスに対応して設けられ、アドレス指定手段によ
って対応の上位アドレスの指定が開始されたことに応じ
て活性化レベルの信号を出力し、その指定が終了したこ
とに応じて非活性化レベルの信号を出力する。第２の信
号発生手段は、各下位アドレスに対応して設けられ、ア
ドレス指定手段によって対応の下位アドレスの指定が開
始されたことに応じて活性化レベルの信号を出力し、そ
の指定が終了したことに応じて非活性化レベルの信号を
出力する。ワード線駆動手段は、各ワード線に対応して
設けられ、対応の第１および第２の信号発生手段の両方
から活性化レベルの信号が出力されたことに応じて、対
応のワード線を活性化レベルにする。リフレッシュ実行
手段は、ワード線駆動手段によって活性化レベルにされ
たワード線に対応するメモリセルのデータのリフレッシ
ュを行なう。
【００３３】この第２の半導体記憶装置では、メモリア
レイが複数のブロックに分割され、セルフリフレッシュ
モード時に、各ブロックに下位アドレスが割当てられ、
各ブロックの各ワード線に上位アドレスが割当てられ
る。各上位アドレスに対応して第１の信号発生手段が設
けられ、各下位アドレスに対応して第２の信号発生手段
が設けられる。第１および第２の信号発生手段は、アド
レス指定手段が対応のアドレスを指定している期間中、
活性化レベルの信号を出力してワード線駆動手段を活性
化させる。したがって、アドレス指定手段によって指定
される下位アドレスが変更されるごとに第１および第２
の信号発生手段の出力レベルが１回振幅していた従来に
比べ、消費電力の低減化が図られる。
レイが複数のブロックに分割され、セルフリフレッシュ
モード時に、各ブロックに下位アドレスが割当てられ、
各ブロックの各ワード線に上位アドレスが割当てられ
る。各上位アドレスに対応して第１の信号発生手段が設
けられ、各下位アドレスに対応して第２の信号発生手段
が設けられる。第１および第２の信号発生手段は、アド
レス指定手段が対応のアドレスを指定している期間中、
活性化レベルの信号を出力してワード線駆動手段を活性
化させる。したがって、アドレス指定手段によって指定
される下位アドレスが変更されるごとに第１および第２
の信号発生手段の出力レベルが１回振幅していた従来に
比べ、消費電力の低減化が図られる。
【００３４】また、この発明の第３の半導体記憶装置
は、メモリアレイ、リフレッシュ実行手段、アドレス指
定手段、第１の信号発生手段、第２の信号発生手段、接
続手段およびワード線駆動手段を備える。メモリアレイ
は、各々が、行列状に配列された複数のメモリセルと、
各行に対応して設けられたワード線と、各列に対応して
設けられたビット線対とを有する複数のブロックを含
み、セルフリフレッシュモード時に、各ブロックに上位
アドレスが割当てられ、各ブロックに属する各ワード線
に下位アドレスが割当てられている。リフレッシュ実行
手段は、メモリアレイの複数のブロックの各間に設けら
れ、隣接するブロックの活性化レベルにされたワード線
に対応するメモリセルのデータのリフレッシュを行な
う。アドレス指定手段は、セルフリフレッシュモードが
設定されたことに応じて、メモリアレイのうちのある上
位アドレスに属する各下位アドレスを順次指定し、次い
で他の上位アドレスに属する各下位アドレスを順次指定
して行く。第１の信号発生手段は、各上位アドレスに対
応して設けられ、アドレス指定手段によって対応の上位
アドレスの指定が開始されたことに応じて活性化レベル
の信号を出力し、その指定が終了したことに応じて非活
性化レベルの信号を出力する。第２の信号発生手段は、
各下位アドレスに対応して設けられ、アドレス指定手段
によって対応の下位アドレスの指定が開始されたことに
応じて活性化レベルの信号を出力し、その指定が終了し
たことに応じて非活性化レベルの信号を出力する。接続
手段は、各ブロックに対応して設けられ、対応の第１の
信号発生手段から活性化レベルの信号が出力されたこと
に応じて、対応のブロックと対応のリフレッシュ実行手
段とを接続するとともにそのリフレッシュ実行手段と他
のブロックとを切離す。ワード線駆動手段は、各ワード
線に対応して設けられ、対応の第１および第２の信号発
生手段の両方から活性化レベルの信号が出力されことに
応じて、対応のワード線を活性化レベルにする。
は、メモリアレイ、リフレッシュ実行手段、アドレス指
定手段、第１の信号発生手段、第２の信号発生手段、接
続手段およびワード線駆動手段を備える。メモリアレイ
は、各々が、行列状に配列された複数のメモリセルと、
各行に対応して設けられたワード線と、各列に対応して
設けられたビット線対とを有する複数のブロックを含
み、セルフリフレッシュモード時に、各ブロックに上位
アドレスが割当てられ、各ブロックに属する各ワード線
に下位アドレスが割当てられている。リフレッシュ実行
手段は、メモリアレイの複数のブロックの各間に設けら
れ、隣接するブロックの活性化レベルにされたワード線
に対応するメモリセルのデータのリフレッシュを行な
う。アドレス指定手段は、セルフリフレッシュモードが
設定されたことに応じて、メモリアレイのうちのある上
位アドレスに属する各下位アドレスを順次指定し、次い
で他の上位アドレスに属する各下位アドレスを順次指定
して行く。第１の信号発生手段は、各上位アドレスに対
応して設けられ、アドレス指定手段によって対応の上位
アドレスの指定が開始されたことに応じて活性化レベル
の信号を出力し、その指定が終了したことに応じて非活
性化レベルの信号を出力する。第２の信号発生手段は、
各下位アドレスに対応して設けられ、アドレス指定手段
によって対応の下位アドレスの指定が開始されたことに
応じて活性化レベルの信号を出力し、その指定が終了し
たことに応じて非活性化レベルの信号を出力する。接続
手段は、各ブロックに対応して設けられ、対応の第１の
信号発生手段から活性化レベルの信号が出力されたこと
に応じて、対応のブロックと対応のリフレッシュ実行手
段とを接続するとともにそのリフレッシュ実行手段と他
のブロックとを切離す。ワード線駆動手段は、各ワード
線に対応して設けられ、対応の第１および第２の信号発
生手段の両方から活性化レベルの信号が出力されことに
応じて、対応のワード線を活性化レベルにする。
【００３５】この第３の半導体記憶装置では、メモリア
レイが複数のブロックに分割され、複数のブロックの各
間にリフレッシュ実行手段が設けられ、各ブロックに対
応して接続手段が設けられる。接続手段は、対応のブロ
ックがアドレス指定手段によって指定されている期間
中、対応のブロックと対応のリフレッシュ実行手段とを
接続するとともに、そのリフレッシュ実行手段と他のブ
ロックを切離す。したがって、アドレス指定手段によっ
て指定されるワード線が変更されるごとに接続手段がリ
セットされていた従来に比べ、消費電力の低減化が図ら
れる。
レイが複数のブロックに分割され、複数のブロックの各
間にリフレッシュ実行手段が設けられ、各ブロックに対
応して接続手段が設けられる。接続手段は、対応のブロ
ックがアドレス指定手段によって指定されている期間
中、対応のブロックと対応のリフレッシュ実行手段とを
接続するとともに、そのリフレッシュ実行手段と他のブ
ロックを切離す。したがって、アドレス指定手段によっ
て指定されるワード線が変更されるごとに接続手段がリ
セットされていた従来に比べ、消費電力の低減化が図ら
れる。
【００３６】また好ましくは、アドレス指定手段は、ク
ロック発生手段、第１のカウンタおよび第２のカウンタ
を含む。クロック発生手段は、セルフリフレッシュモー
ドが設定されたことに応じて、クロック信号を出力す
る。第１のカウンタは、クロック発生手段から出力され
たクロック信号のパルス数をカウントし、そのカウント
値によって下位アドレスを順次指定する。第２のカウン
タは、第１のカウンタのカウントアップ数をカウント
し、そのカウント値によって上位アドレスを順次指定す
る。これにより、アドレス指定手段が容易に構成され
る。
ロック発生手段、第１のカウンタおよび第２のカウンタ
を含む。クロック発生手段は、セルフリフレッシュモー
ドが設定されたことに応じて、クロック信号を出力す
る。第１のカウンタは、クロック発生手段から出力され
たクロック信号のパルス数をカウントし、そのカウント
値によって下位アドレスを順次指定する。第２のカウン
タは、第１のカウンタのカウントアップ数をカウント
し、そのカウント値によって上位アドレスを順次指定す
る。これにより、アドレス指定手段が容易に構成され
る。
【００３７】さらに好ましくは、第１の信号発生手段
は、第１のパルス発生手段、第２のパルス発生手段、フ
リップフロップおよびラッチ手段を含む。第１のパルス
発生手段は、セルフリフレッシュモードが設定されたこ
とに応じて第１のパルス信号を出力する。第２のパルス
発生手段は、第２のカウンタのカウント値が変化したこ
とに応じて第２のパルス信号を出力する。フリップフロ
ップは、第１および第２のパルス発生手段から出力され
た第１および第２のパルス信号によってセットされ、ク
ロック発生手段から出力されたクロック信号によってリ
セットされる。ラッチ手段は、フリップフロップの出力
によって制御され、第２のカウンタの出力をラッチす
る。これにより、第１の信号発生手段が容易に構成され
る。
は、第１のパルス発生手段、第２のパルス発生手段、フ
リップフロップおよびラッチ手段を含む。第１のパルス
発生手段は、セルフリフレッシュモードが設定されたこ
とに応じて第１のパルス信号を出力する。第２のパルス
発生手段は、第２のカウンタのカウント値が変化したこ
とに応じて第２のパルス信号を出力する。フリップフロ
ップは、第１および第２のパルス発生手段から出力され
た第１および第２のパルス信号によってセットされ、ク
ロック発生手段から出力されたクロック信号によってリ
セットされる。ラッチ手段は、フリップフロップの出力
によって制御され、第２のカウンタの出力をラッチす
る。これにより、第１の信号発生手段が容易に構成され
る。
【００３８】
［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭの要部の構成を示す回路ブロック図、図２は
アドレス発生回路４１の構成を示す回路ブロック図であ
る。
るＤＲＡＭの要部の構成を示す回路ブロック図、図２は
アドレス発生回路４１の構成を示す回路ブロック図であ
る。
【００３９】図１および図２を参照して、このＤＲＡＭ
が従来のＤＲＡＭと異なる点は、行デコーダ４２内にセ
ルフリフレッシュ開始トリガ発生回路１、リフレッシュ
アドレス変化検知回路２、ＡＮＤゲート３，１０、フリ
ップフロップ４およびラッチ回路８，９が新たに設けら
れている点と、アドレス信号Ｃ０がアドレス発生回路４
１のフリップフロップＦＦ７から出力され、アドレス信
号Ｃ１〜Ｃ７がそれぞれアドレス発生回路４１のフリッ
プフロップＦＦ０〜ＦＦ６から出力される点である。
が従来のＤＲＡＭと異なる点は、行デコーダ４２内にセ
ルフリフレッシュ開始トリガ発生回路１、リフレッシュ
アドレス変化検知回路２、ＡＮＤゲート３，１０、フリ
ップフロップ４およびラッチ回路８，９が新たに設けら
れている点と、アドレス信号Ｃ０がアドレス発生回路４
１のフリップフロップＦＦ７から出力され、アドレス信
号Ｃ１〜Ｃ７がそれぞれアドレス発生回路４１のフリッ
プフロップＦＦ０〜ＦＦ６から出力される点である。
【００４０】セルフリフレッシュ開始トリガ発生回路１
は、通常時は「Ｈ」レベルを出力し、クロック発生回路
３８からセルフリフレッシュ指示信号ＳＲＥＦＥが出力
されたことに応じて「Ｌ」レベルのパルスを出力する。
リフレッシュアドレス変化検知回路２は、通常時は
「Ｈ」レベルを出力し、アドレス信号Ｃ０すなわちアド
レス発生回路４１のフリップフロップＦＦ７の出力が変
化したことに応じて「Ｌ」レベルのパルスを出力する。
ＡＮＤゲート３は、セルフリフレッシュ開始トリガ発生
回路１の出力信号と、リフレッシュアドレス変化検知回
路２の出力信号との論理積信号／ＲＡＴＤを出力する。
は、通常時は「Ｈ」レベルを出力し、クロック発生回路
３８からセルフリフレッシュ指示信号ＳＲＥＦＥが出力
されたことに応じて「Ｌ」レベルのパルスを出力する。
リフレッシュアドレス変化検知回路２は、通常時は
「Ｈ」レベルを出力し、アドレス信号Ｃ０すなわちアド
レス発生回路４１のフリップフロップＦＦ７の出力が変
化したことに応じて「Ｌ」レベルのパルスを出力する。
ＡＮＤゲート３は、セルフリフレッシュ開始トリガ発生
回路１の出力信号と、リフレッシュアドレス変化検知回
路２の出力信号との論理積信号／ＲＡＴＤを出力する。
【００４１】フリップフロップ４は、２つのＡＮＤゲー
ト５，６およびインバータ７を含む。フリップフロップ
４は、信号／ＲＡＴＤによってセットされ、アドレス発
生回路４１の発振器４９から出力される内部クロック信
号ｉｎｔ／ＲＡＳによってリセットされる。フリップフ
ロップ４の出力が信号／ＨＯＬＤとなる。
ト５，６およびインバータ７を含む。フリップフロップ
４は、信号／ＲＡＴＤによってセットされ、アドレス発
生回路４１の発振器４９から出力される内部クロック信
号ｉｎｔ／ＲＡＳによってリセットされる。フリップフ
ロップ４の出力が信号／ＨＯＬＤとなる。
【００４２】ラッチ回路８は、図３に示すように、トラ
ンスファーゲート１１およびインバータ１２〜１４を含
む。トランスファーゲート１１は入力ノード８ａと中間
ノード８ｃの間に接続され、インバータ１２は中間ノー
ド８ｃと出力ノード８ｂの間に接続され、インバータ１
３は出力ノード８ｂと中間ノード８ｃの間に接続され
る。信号／ＨＯＬＤは、トランスファーゲート１１のＮ
チャネルＭＯＳトランジスタ側のゲート１１ａに直接入
力されるとともに、インバータ１４を介してトランスフ
ァーゲート１１のＰチャネルＭＯＳトランジスタ側のゲ
ート１１ｂに入力される。したがって、信号／ＨＯＬＤ
が「Ｈ」レベルから「Ｌ」レベルに立下がるときの入力
レベルはインバータ１２，１３によってラッチされる。
ラッチ回路９も同様である。ラッチ回路８には信号ＲＸ
Ｍが入力され、ラッチ回路９には信号φＢＬ０−１が入
力される。
ンスファーゲート１１およびインバータ１２〜１４を含
む。トランスファーゲート１１は入力ノード８ａと中間
ノード８ｃの間に接続され、インバータ１２は中間ノー
ド８ｃと出力ノード８ｂの間に接続され、インバータ１
３は出力ノード８ｂと中間ノード８ｃの間に接続され
る。信号／ＨＯＬＤは、トランスファーゲート１１のＮ
チャネルＭＯＳトランジスタ側のゲート１１ａに直接入
力されるとともに、インバータ１４を介してトランスフ
ァーゲート１１のＰチャネルＭＯＳトランジスタ側のゲ
ート１１ｂに入力される。したがって、信号／ＨＯＬＤ
が「Ｈ」レベルから「Ｌ」レベルに立下がるときの入力
レベルはインバータ１２，１３によってラッチされる。
ラッチ回路９も同様である。ラッチ回路８には信号ＲＸ
Ｍが入力され、ラッチ回路９には信号φＢＬ０−１が入
力される。
【００４３】ＡＮＤゲート１０は、ラッチ回路８，９の
出力信号Ｐｒｅ．ＲＸ，Ｐｒｅ．ＢＳ０−１を受ける。
ＡＮＤゲート１０の出力は信号ＲＸ０−１となる。信号
ＲＸ０−１，ＲＸ１−１〜ＲＸ０−ｍ，ＲＸ１−ｍの各
々に対応してラッチ回路９およびＡＮＤゲート１０が設
けられる。
出力信号Ｐｒｅ．ＲＸ，Ｐｒｅ．ＢＳ０−１を受ける。
ＡＮＤゲート１０の出力は信号ＲＸ０−１となる。信号
ＲＸ０−１，ＲＸ１−１〜ＲＸ０−ｍ，ＲＸ１−ｍの各
々に対応してラッチ回路９およびＡＮＤゲート１０が設
けられる。
【００４４】図４は、図１〜図３で示したＤＲＡＭの動
作を示すタイムチャートである。セルフリフレッシュ指
示信号ＳＲＥＦＥがクロック発生回路３８から出力され
ると、内部クロック信号ｉｎｔ／ＲＡＳがアドレス発生
回路４１の発振器４９から出力され、アドレスカウンタ
５０のカウント動作が開始される。
作を示すタイムチャートである。セルフリフレッシュ指
示信号ＳＲＥＦＥがクロック発生回路３８から出力され
ると、内部クロック信号ｉｎｔ／ＲＡＳがアドレス発生
回路４１の発振器４９から出力され、アドレスカウンタ
５０のカウント動作が開始される。
【００４５】また、セルフリフレッシュ指示信号ＳＲＥ
ＦＥが出力されたことに応じて、「Ｌ」レベルのパルス
信号Ｐ１がセルフリフレッシュ開始トリガ発生回路１か
ら出力され、アドレス信号Ｃ０すなわちアドレス発生回
路４１のフリップフロップＦＦ７に出力が変化したこと
に応じて「Ｌ」レベルのパルス信号Ｐ２，Ｐ３，…がリ
フレッシュアドレス変化検知回路２から出力される。パ
ルス信号Ｐ１，Ｐ２，Ｐ３，…は、ＡＮＤゲート３を通
過して信号／ＲＡＴＤとなる。
ＦＥが出力されたことに応じて、「Ｌ」レベルのパルス
信号Ｐ１がセルフリフレッシュ開始トリガ発生回路１か
ら出力され、アドレス信号Ｃ０すなわちアドレス発生回
路４１のフリップフロップＦＦ７に出力が変化したこと
に応じて「Ｌ」レベルのパルス信号Ｐ２，Ｐ３，…がリ
フレッシュアドレス変化検知回路２から出力される。パ
ルス信号Ｐ１，Ｐ２，Ｐ３，…は、ＡＮＤゲート３を通
過して信号／ＲＡＴＤとなる。
【００４６】フリップフロップ４は、信号／ＲＡＴＤの
「Ｌ」レベルへの立下がりによってセットされ、内部ク
ロック信号ｉｎｔ／ＲＡＳの「Ｌ」レベルへの立下がり
によってリセットされる。フリップフロップ４の出力が
信号／ＨＯＬＤとなる。
「Ｌ」レベルへの立下がりによってセットされ、内部ク
ロック信号ｉｎｔ／ＲＡＳの「Ｌ」レベルへの立下がり
によってリセットされる。フリップフロップ４の出力が
信号／ＨＯＬＤとなる。
【００４７】信号φＢＬ０−１，φＢＬ１−１は、アド
レス発生回路４１のフリップフロップＦＦ７〜ＦＦｑの
出力Ｃ０，Ｃ８〜Ｃｑと内部クロック信号ｉｎｔ／ＲＡ
Ｓとに基づいて、行デコーダ４２内で生成される信号で
ある。信号φＢＬ０−１は、メモリアレイブロックＢＬ
１の一方のウェイＷ０が選択されたことを示す信号であ
り、ブロックＢＬ１のウェイＷ０が選択されている期間
において内部クロック信号ｉｎｔ／ＲＡＳの反転信号と
なる。信号φＢＬ１−１は、メモリアレイブロックＢＬ
１の他方のウェイＷ１が選択されたことを示す信号であ
り、ブロックＢＬ１のウェイＷ１が選択されている期間
において内部クロック信号ｉｎｔ／ＲＡＳの反転信号と
なる。
レス発生回路４１のフリップフロップＦＦ７〜ＦＦｑの
出力Ｃ０，Ｃ８〜Ｃｑと内部クロック信号ｉｎｔ／ＲＡ
Ｓとに基づいて、行デコーダ４２内で生成される信号で
ある。信号φＢＬ０−１は、メモリアレイブロックＢＬ
１の一方のウェイＷ０が選択されたことを示す信号であ
り、ブロックＢＬ１のウェイＷ０が選択されている期間
において内部クロック信号ｉｎｔ／ＲＡＳの反転信号と
なる。信号φＢＬ１−１は、メモリアレイブロックＢＬ
１の他方のウェイＷ１が選択されたことを示す信号であ
り、ブロックＢＬ１のウェイＷ１が選択されている期間
において内部クロック信号ｉｎｔ／ＲＡＳの反転信号と
なる。
【００４８】信号φＢＬ０−１は、信号／ＨＯＬＤが
「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ
回路９にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルか
ら「Ｈ」レベルに立上がるときにラッチ回路９のラッチ
が解除される。ラッチ回路９の出力が信号Ｐｒｅ．ＢＳ
０−１となる。信号φＢＬ１−１も同様にして信号Ｐｒ
ｅ．ＢＳ１−１となる。これにより、信号φＢＬ０−
１，φＢＬ１−１のうち内部クロック信号ｉｎｔ／ＲＡ
Ｓと同周期で振幅している部分が「Ｈ」レベルに平滑化
される。
「Ｈ」レベルから「Ｌ」レベルに立下がるときにラッチ
回路９にラッチされ、信号／ＨＯＬＤが「Ｌ」レベルか
ら「Ｈ」レベルに立上がるときにラッチ回路９のラッチ
が解除される。ラッチ回路９の出力が信号Ｐｒｅ．ＢＳ
０−１となる。信号φＢＬ１−１も同様にして信号Ｐｒ
ｅ．ＢＳ１−１となる。これにより、信号φＢＬ０−
１，φＢＬ１−１のうち内部クロック信号ｉｎｔ／ＲＡ
Ｓと同周期で振幅している部分が「Ｈ」レベルに平滑化
される。
【００４９】信号ＲＸＭは、内部クロック信号ｉｎｔ／
ＲＡＳとほぼ同じタイミングで振幅する信号であり、ク
ロック発生回路３８から出力される。信号ＲＸＭは、信
号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下が
るときにラッチ回路８にラッチされ、信号／ＨＯＬＤが
「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ
回路８のラッチが解除される。ラッチ回路８の出力が信
号Ｐｒｅ．ＲＸとなる。信号Ｐｒｅ．ＲＸとＰｒｅ．Ｂ
Ｓ０−１の論理積信号が信号ＲＸ０−１となり、信号Ｐ
ｒｅ．ＲＸとＰｒｅ．ＢＳ１−１の論理積信号が信号Ｒ
Ｘ１−１となる。この信号ＲＸ０−１，ＲＸ１−１によ
って図１９のワードドライバ８０，８１が活性化され
る。
ＲＡＳとほぼ同じタイミングで振幅する信号であり、ク
ロック発生回路３８から出力される。信号ＲＸＭは、信
号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに立下が
るときにラッチ回路８にラッチされ、信号／ＨＯＬＤが
「Ｌ」レベルから「Ｈ」レベルに立上がるときにラッチ
回路８のラッチが解除される。ラッチ回路８の出力が信
号Ｐｒｅ．ＲＸとなる。信号Ｐｒｅ．ＲＸとＰｒｅ．Ｂ
Ｓ０−１の論理積信号が信号ＲＸ０−１となり、信号Ｐ
ｒｅ．ＲＸとＰｒｅ．ＢＳ１−１の論理積信号が信号Ｒ
Ｘ１−１となる。この信号ＲＸ０−１，ＲＸ１−１によ
って図１９のワードドライバ８０，８１が活性化され
る。
【００５０】信号ＲＸ０−１によってウェイＷ１のワー
ドドライバ８０が活性化されている間にウェイＷ１に属
するワード線ＷＬが順次選択されてデータのリフレッシ
ュが行なわれる。また、信号ＲＸ１−１によってウェイ
Ｗ１のワードドライバ８１が活性化されている間にウェ
イＷ１に属するワード線ＷＬが順次選択されてデータの
リフレッシュが行なわれる。次いでブロックＢＬ２が選
択され同様の動作が行なわれる。この実施の形態１で
は、各ウェイＷ０，Ｗ１に上位アドレスが割当てられ各
ウェイＷＬ，Ｗ１に属する各ワード線ＷＬに下位アドレ
スが割当てられ、あるブロックＢＬ（たとえばＢＬ１）
のあるウェイＷ（たとえばＷ０）のワード線ＷＬが選択
されている間は、信号ＲＸ（この場合ＲＸ０−１）がリ
セットされず活性化レベルの「Ｈ」レベルに保持され
る。したがって、１本のワード線ＷＬが選択されるごと
に信号ＲＸがリセットされていた従来に比べ消費電力が
低減化される。具体的には、ｎ／２本のワード線ＷＬが
選択される間に１回だけ［最初に選択されるウェイＷ０
ではｊ本（ｊ＜ｎ／２）に１回だけ］、信号ＲＸのリセ
ットを行なえばよいので、従来に比べ信号ＲＸをリセッ
トするための電力が約２／ｎになる。通常、１ブロック
ＢＬ当たりのワード線ＷＬの数は２５６または５１２本
であるので、消費電力は数百分の１になる。
ドドライバ８０が活性化されている間にウェイＷ１に属
するワード線ＷＬが順次選択されてデータのリフレッシ
ュが行なわれる。また、信号ＲＸ１−１によってウェイ
Ｗ１のワードドライバ８１が活性化されている間にウェ
イＷ１に属するワード線ＷＬが順次選択されてデータの
リフレッシュが行なわれる。次いでブロックＢＬ２が選
択され同様の動作が行なわれる。この実施の形態１で
は、各ウェイＷ０，Ｗ１に上位アドレスが割当てられ各
ウェイＷＬ，Ｗ１に属する各ワード線ＷＬに下位アドレ
スが割当てられ、あるブロックＢＬ（たとえばＢＬ１）
のあるウェイＷ（たとえばＷ０）のワード線ＷＬが選択
されている間は、信号ＲＸ（この場合ＲＸ０−１）がリ
セットされず活性化レベルの「Ｈ」レベルに保持され
る。したがって、１本のワード線ＷＬが選択されるごと
に信号ＲＸがリセットされていた従来に比べ消費電力が
低減化される。具体的には、ｎ／２本のワード線ＷＬが
選択される間に１回だけ［最初に選択されるウェイＷ０
ではｊ本（ｊ＜ｎ／２）に１回だけ］、信号ＲＸのリセ
ットを行なえばよいので、従来に比べ信号ＲＸをリセッ
トするための電力が約２／ｎになる。通常、１ブロック
ＢＬ当たりのワード線ＷＬの数は２５６または５１２本
であるので、消費電力は数百分の１になる。
【００５１】なお、この実施の形態１では、ウェイ数を
２にしたが、ウェイ数を３以上にしても同じ効果が得ら
れることは言うまでもない。
２にしたが、ウェイ数を３以上にしても同じ効果が得ら
れることは言うまでもない。
【００５２】また、ワードドライバ８０〜８２はＣＭＯ
Ｓトランジスタで構成されていてもよいし、Ｎチャネル
ＭＯＳトランジスタで構成されていてもよい。
Ｓトランジスタで構成されていてもよいし、Ｎチャネル
ＭＯＳトランジスタで構成されていてもよい。
【００５３】［実施の形態２］図５は、この発明の実施
の形態２によるＤＲＡＭの行デコーダ４２およびメモリ
マット４４のレイアウトを示す図、図６は図５の要部の
拡大図である。
の形態２によるＤＲＡＭの行デコーダ４２およびメモリ
マット４４のレイアウトを示す図、図６は図５の要部の
拡大図である。
【００５４】図５および図６を参照して、このＤＲＡＭ
では、分割ワード線方式および２ウェイ方式が採用され
ている。各メモリアレイブロックＢＫ１〜ＢＫｍの各ワ
ード線ＷＬが複数のサブワード線ＳＷＬに分割されて各
メモリアレイブロックＢＫ１〜ＢＫｍは複数のサブブロ
ック１６に分割され、各サブブロック１６に対応してＳ
Ｄ帯１５が設けられる。
では、分割ワード線方式および２ウェイ方式が採用され
ている。各メモリアレイブロックＢＫ１〜ＢＫｍの各ワ
ード線ＷＬが複数のサブワード線ＳＷＬに分割されて各
メモリアレイブロックＢＫ１〜ＢＫｍは複数のサブブロ
ック１６に分割され、各サブブロック１６に対応してＳ
Ｄ帯１５が設けられる。
【００５５】各サブブロック１６の複数のサブワード線
ＳＷＬは、２つのウェイＷ０，Ｗ１に分割される。ウェ
イＷ０は奇数行のサブワード線ＳＷＬを含み、ウェイＷ
１は偶数行のサブワード線ＳＷＬを含む。ウェイＷ０，
Ｗ１にそれぞれ信号ＳＤ０，ＳＤ１が割当てられ、各ウ
ェイＷ０，Ｗ１に属する各サブワード線ＳＷＬに信号群
Ｘが割当てられる。各サブブロック１６の各サブワード
線ＳＷＬは、信号ＳＤ０，ＳＤ１と信号群Ｘで特定され
る。
ＳＷＬは、２つのウェイＷ０，Ｗ１に分割される。ウェ
イＷ０は奇数行のサブワード線ＳＷＬを含み、ウェイＷ
１は偶数行のサブワード線ＳＷＬを含む。ウェイＷ０，
Ｗ１にそれぞれ信号ＳＤ０，ＳＤ１が割当てられ、各ウ
ェイＷ０，Ｗ１に属する各サブワード線ＳＷＬに信号群
Ｘが割当てられる。各サブブロック１６の各サブワード
線ＳＷＬは、信号ＳＤ０，ＳＤ１と信号群Ｘで特定され
る。
【００５６】２ウェイ方式を構成するため、各ＳＤ帯
は、対応のサブブロック１６の各奇数行に対応して設け
られたワードドライバ１７と、対応のサブブロック１６
の各偶数行に対応して設けられたワードドライバ１８と
を含む。また、各ワードドライバ群ＷＤ１〜ＷＤｍは、
対応のメモリアレイブロックＢＫ１〜ＢＫｍの各ＳＤ帯
１６の各隣接するワードドライバ１７と１８に対応して
設けられたワードドライバ８２を含む。ワードドライバ
８２は信号群Ｘを受ける。ワードドライバ１７は、ワー
ドドライバ８２の出力と信号ＳＤ０を受ける。ワードド
ライバ１８は、ワードドライバ８２の出力と信号ＳＤ１
を受ける。ワードドライバ１７，１８の出力はそれぞれ
対応のサブワード線ＳＷＬに与えられる。
は、対応のサブブロック１６の各奇数行に対応して設け
られたワードドライバ１７と、対応のサブブロック１６
の各偶数行に対応して設けられたワードドライバ１８と
を含む。また、各ワードドライバ群ＷＤ１〜ＷＤｍは、
対応のメモリアレイブロックＢＫ１〜ＢＫｍの各ＳＤ帯
１６の各隣接するワードドライバ１７と１８に対応して
設けられたワードドライバ８２を含む。ワードドライバ
８２は信号群Ｘを受ける。ワードドライバ１７は、ワー
ドドライバ８２の出力と信号ＳＤ０を受ける。ワードド
ライバ１８は、ワードドライバ８２の出力と信号ＳＤ１
を受ける。ワードドライバ１７，１８の出力はそれぞれ
対応のサブワード線ＳＷＬに与えられる。
【００５７】図７は、図５および図６で示したＤＲＡＭ
のうち信号ＳＤを生成する回路を示す回路ブロック図、
図８はその動作を示すタイムチャートである。
のうち信号ＳＤを生成する回路を示す回路ブロック図、
図８はその動作を示すタイムチャートである。
【００５８】図７および図８は、信号ＲＸＭ，Ｐｒｅ．
ＲＸ，ＲＸ０−１，ＲＸ１−１がそれぞれ信号ＸＤＭ，
Ｐｒｅ．ＳＤ，ＳＤ０，ＳＤ１に置換されているだけ
で、回路構成および動作は図１および図４と同じであ
る。すなわち、ウェイＷ０，Ｗ１を選択する信号ＳＤ
０，ＳＤ１は、各ウェイＷ０，Ｗ１に属するサブワード
線ＳＷＬが選択されている間はリセットされない。
ＲＸ，ＲＸ０−１，ＲＸ１−１がそれぞれ信号ＸＤＭ，
Ｐｒｅ．ＳＤ，ＳＤ０，ＳＤ１に置換されているだけ
で、回路構成および動作は図１および図４と同じであ
る。すなわち、ウェイＷ０，Ｗ１を選択する信号ＳＤ
０，ＳＤ１は、各ウェイＷ０，Ｗ１に属するサブワード
線ＳＷＬが選択されている間はリセットされない。
【００５９】この実施の形態２でも、実施の形態１と同
じ効果が得られる。 ［実施の形態３］図９は、この発明の実施の形態３によ
るＤＲＡＭの行デコーダ４２およびメモリマット４４の
レイアウトを示す図、図１０は図９に示したワードドラ
イバ群ＷＤの構成を示す一部省略した回路ブロック図で
ある。
じ効果が得られる。 ［実施の形態３］図９は、この発明の実施の形態３によ
るＤＲＡＭの行デコーダ４２およびメモリマット４４の
レイアウトを示す図、図１０は図９に示したワードドラ
イバ群ＷＤの構成を示す一部省略した回路ブロック図で
ある。
【００６０】図９を参照して、このＤＲＡＭでは、行デ
コーダ４２内で信号群Ｘの代わりにプリデコード信号群
ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔが形成され、このプリデ
コード信号群ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔが各ワード
ドライバ８２に与えられる。
コーダ４２内で信号群Ｘの代わりにプリデコード信号群
ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔが形成され、このプリデ
コード信号群ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔが各ワード
ドライバ８２に与えられる。
【００６１】また、図１１は、このＤＲＡＭの要部を示
す回路ブロック図、図１２はアドレス発生回路４１の構
成を示す回路ブロック図である。
す回路ブロック図、図１２はアドレス発生回路４１の構
成を示す回路ブロック図である。
【００６２】図１１および図１２を参照して、このＤＲ
ＡＭが実施例１のＤＲＡＭと異なる点は、ラッチ回路８
およびＡＮＤゲート１０が除去されている点と、ブロッ
クＢＬの選択に関与するアドレス信号Ｃ８〜Ｃｑがアド
レス発生回路４１のフリップフロップＦＦ０〜ＦＦ６か
ら出力され、プリデコード信号ＸＪ，ＸＫ，ＸＬに関与
するアドレス信号Ｃ１〜Ｃ７がフリップフロップＦＦ７
〜ＦＦｑ−１から出力され、ウェイＷの選択に関与する
信号がフリップフロップＦＦｑから出力される点であ
る。リフレッシュアドレス変化検知回路２は、アドレス
信号Ｃ１すなわちアドレス発生回路４１のフリップフロ
ップＦＦ７の出力が変化したことに応じてパルス信号を
出力する。ラッチ回路９には信号ＸＪＭが入力され、ラ
ッチ回路９の出力は信号ＸＪとなる。プリデコード信号
ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔの各々に対応してラッチ
回路９が設けられる。
ＡＭが実施例１のＤＲＡＭと異なる点は、ラッチ回路８
およびＡＮＤゲート１０が除去されている点と、ブロッ
クＢＬの選択に関与するアドレス信号Ｃ８〜Ｃｑがアド
レス発生回路４１のフリップフロップＦＦ０〜ＦＦ６か
ら出力され、プリデコード信号ＸＪ，ＸＫ，ＸＬに関与
するアドレス信号Ｃ１〜Ｃ７がフリップフロップＦＦ７
〜ＦＦｑ−１から出力され、ウェイＷの選択に関与する
信号がフリップフロップＦＦｑから出力される点であ
る。リフレッシュアドレス変化検知回路２は、アドレス
信号Ｃ１すなわちアドレス発生回路４１のフリップフロ
ップＦＦ７の出力が変化したことに応じてパルス信号を
出力する。ラッチ回路９には信号ＸＪＭが入力され、ラ
ッチ回路９の出力は信号ＸＪとなる。プリデコード信号
ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔの各々に対応してラッチ
回路９が設けられる。
【００６３】図１３は、図９〜図１２で示したＤＲＡＭ
の動作を示すタイムチャートである。実施の形態１と同
様にして、信号／ＨＯＬＤが生成される。信号ＸＪＭ
は、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに
立下がるときにラッチ回路９にラッチされ、信号／ＨＯ
ＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときに
ラッチ回路９のラッチが解除される。ラッチ回路９の出
力は信号ＸＪとなる。他の信号ＸＫ，ＸＬ，Ｒｅｓｅｔ
も同様である。
の動作を示すタイムチャートである。実施の形態１と同
様にして、信号／ＨＯＬＤが生成される。信号ＸＪＭ
は、信号／ＨＯＬＤが「Ｈ」レベルから「Ｌ」レベルに
立下がるときにラッチ回路９にラッチされ、信号／ＨＯ
ＬＤが「Ｌ」レベルから「Ｈ」レベルに立上がるときに
ラッチ回路９のラッチが解除される。ラッチ回路９の出
力は信号ＸＪとなる。他の信号ＸＫ，ＸＬ，Ｒｅｓｅｔ
も同様である。
【００６４】プリデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅ
ｓｅｔによって各ブロックＢＫ１〜ＢＫｍの２つのワー
ドドライバ８０と８１が活性化されている間に、信号Ｒ
Ｘ０−１〜ＲＸ０−ｍまたは信号ＲＸ１−１〜ＲＸ１−
ｍが順次「Ｈ」レベルとなり、各ブロックＢＫ１〜ＢＫ
ｍのあるワード線ＷＬが順次選択されてデータのリフレ
ッシュが行なわれる。なお、リフレッシュ開始時は、プ
リデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔによって
各ブロックＢＫ１〜ＢＫｍの２つのワードドライバ８０
と８１が活性化されている間に、信号ＲＸ０−ｈ（ｈ≧
１）〜ＲＸ０−ｍまたは信号ＲＸｈ−１〜ＲＸ１−ｍが
順次「Ｈ」レベルとなり、各ブロックＢＫｈ〜ＢＫｍの
あるワード線ＷＬが順次選択されてデータのリフレッシ
ュが行なわれる。
ｓｅｔによって各ブロックＢＫ１〜ＢＫｍの２つのワー
ドドライバ８０と８１が活性化されている間に、信号Ｒ
Ｘ０−１〜ＲＸ０−ｍまたは信号ＲＸ１−１〜ＲＸ１−
ｍが順次「Ｈ」レベルとなり、各ブロックＢＫ１〜ＢＫ
ｍのあるワード線ＷＬが順次選択されてデータのリフレ
ッシュが行なわれる。なお、リフレッシュ開始時は、プ
リデコード信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔによって
各ブロックＢＫ１〜ＢＫｍの２つのワードドライバ８０
と８１が活性化されている間に、信号ＲＸ０−ｈ（ｈ≧
１）〜ＲＸ０−ｍまたは信号ＲＸｈ−１〜ＲＸ１−ｍが
順次「Ｈ」レベルとなり、各ブロックＢＫｈ〜ＢＫｍの
あるワード線ＷＬが順次選択されてデータのリフレッシ
ュが行なわれる。
【００６５】この実施の形態３では、各ブロックＢＬ１
〜ＢＬｍに下位アドレスが割当てられ、各ブロックＢＬ
１〜ＢＬｍに属する各ワード線ＷＬに上位アドレスが割
当てられ、各ブロックＢＬ１〜ＢＬｍのあるワード線Ｗ
Ｌが選択されている間は、プリデコード信号ＸＪ，Ｘ
Ｋ，ＸＬ，Ｒｅｓｅｔはリセットされない。したがっ
て、１本のワード線ＷＬが選択されるごとにプリデコー
ド信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔがリセットされて
いた従来に比べ消費電力が低減化される。
〜ＢＬｍに下位アドレスが割当てられ、各ブロックＢＬ
１〜ＢＬｍに属する各ワード線ＷＬに上位アドレスが割
当てられ、各ブロックＢＬ１〜ＢＬｍのあるワード線Ｗ
Ｌが選択されている間は、プリデコード信号ＸＪ，Ｘ
Ｋ，ＸＬ，Ｒｅｓｅｔはリセットされない。したがっ
て、１本のワード線ＷＬが選択されるごとにプリデコー
ド信号ＸＪ，ＸＫ，ＸＬ，Ｒｅｓｅｔがリセットされて
いた従来に比べ消費電力が低減化される。
【００６６】［実施の形態４］図１４は、この発明の実
施の形態４によるＤＲＡＭの要部の構成を示す回路ブロ
ック図である。
施の形態４によるＤＲＡＭの要部の構成を示す回路ブロ
ック図である。
【００６７】図１４を参照して、このＤＲＡＭが従来の
ＤＲＡＭと異なる点は、行デコード４２内にセルフリフ
レッシュ開始トリガ発生回路１、リフレッシュアドレス
変化検知回路２、ＡＮＤゲート３、フリップフロップ
４、ラッチ回路８，９、インバータ１９およびＮＡＮＤ
ゲート２０が新たに設けられている点である。リフレッ
シュアドレス変化検知回路２は、通常時は「Ｈ」レベル
を出力し、アドレス信号Ｃ８すなわちアドレス発生回路
４１のフリップフロップＦＦ８の出力が変化したことに
応じて「Ｌ」レベルのパルスを出力する。ラッチ回路８
にはインバータ１９を介して信号ＢＬＩＭが入力され、
ラッチ回路９にはブロック選択信号φＢＬ１が入力され
る。ＮＡＮＤゲート２０は、ラッチ回路８の出力信号Ｐ
ｒｅ．ＢＬＩとラッチ回路への出力信号Ｐｒｅ．ＢＳ１
とを受け、信号ＢＬＩＲ１を出力する。セルフリフレッ
シュ開始トリガ発生回路１、ＡＮＤゲート３、フリップ
フロップ４およびラッチ回路８，９は、図１で説明した
ものと同じである。信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬ
ＩＬ２，ＢＬＩＲ２，…の各々に対応してラッチ回路９
およびＮＡＮＤゲート２０が設けられる。ラッチ回路９
には、対応の信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬＩＬ
２，ＢＬＩＲ２，…が関与するブロックの選択信号φＢ
Ｌ２，φＢＬ１，φＢＬ３，φＢＬ２，…が入力され
る。
ＤＲＡＭと異なる点は、行デコード４２内にセルフリフ
レッシュ開始トリガ発生回路１、リフレッシュアドレス
変化検知回路２、ＡＮＤゲート３、フリップフロップ
４、ラッチ回路８，９、インバータ１９およびＮＡＮＤ
ゲート２０が新たに設けられている点である。リフレッ
シュアドレス変化検知回路２は、通常時は「Ｈ」レベル
を出力し、アドレス信号Ｃ８すなわちアドレス発生回路
４１のフリップフロップＦＦ８の出力が変化したことに
応じて「Ｌ」レベルのパルスを出力する。ラッチ回路８
にはインバータ１９を介して信号ＢＬＩＭが入力され、
ラッチ回路９にはブロック選択信号φＢＬ１が入力され
る。ＮＡＮＤゲート２０は、ラッチ回路８の出力信号Ｐ
ｒｅ．ＢＬＩとラッチ回路への出力信号Ｐｒｅ．ＢＳ１
とを受け、信号ＢＬＩＲ１を出力する。セルフリフレッ
シュ開始トリガ発生回路１、ＡＮＤゲート３、フリップ
フロップ４およびラッチ回路８，９は、図１で説明した
ものと同じである。信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬ
ＩＬ２，ＢＬＩＲ２，…の各々に対応してラッチ回路９
およびＮＡＮＤゲート２０が設けられる。ラッチ回路９
には、対応の信号ＢＬＩＬ１，ＢＬＩＲ１，ＢＬＩＬ
２，ＢＬＩＲ２，…が関与するブロックの選択信号φＢ
Ｌ２，φＢＬ１，φＢＬ３，φＢＬ２，…が入力され
る。
【００６８】図１５は、図１４で示したＤＲＡＭの動作
を示すタイムチャートである。実施の形態１と同様にし
て信号／ＨＯＬＤが生成される。信号φＢＬ１，φＢＬ
２は、それぞれブロックＢＬ１，ＢＬ２が選択されてい
る期間において内部クロック信号ｉｎｔ／ＲＡＳの反転
信号となる。信号Ｐｒｅ．ＢＳ１，Ｐｒｅ．ＢＳ２は、
信号φＢＬ１，φＢＬ２がラッチ回路９によってラッチ
された信号である。信号φＢＬ１，φＢＬ２のうち内部
クロック信号ｉｎｔ／ＲＡＳの反転信号となっている部
分を「Ｈ」レベルに平滑化した信号がそれぞれＰｒｅ．
ＢＳ１，Ｐｒｅ．ＢＳ２となる。信号ＢＬＩＭは、内部
クロック信号ｉｎｔ／ＲＡＳとほぼ同じタイミングで振
幅する信号であり、クロック発生回路３８から出力され
る。信号Ｐｒｅ．ＢＬＩは、信号ＢＬＩＭがラッチ回路
８によってラッチされた信号である。
を示すタイムチャートである。実施の形態１と同様にし
て信号／ＨＯＬＤが生成される。信号φＢＬ１，φＢＬ
２は、それぞれブロックＢＬ１，ＢＬ２が選択されてい
る期間において内部クロック信号ｉｎｔ／ＲＡＳの反転
信号となる。信号Ｐｒｅ．ＢＳ１，Ｐｒｅ．ＢＳ２は、
信号φＢＬ１，φＢＬ２がラッチ回路９によってラッチ
された信号である。信号φＢＬ１，φＢＬ２のうち内部
クロック信号ｉｎｔ／ＲＡＳの反転信号となっている部
分を「Ｈ」レベルに平滑化した信号がそれぞれＰｒｅ．
ＢＳ１，Ｐｒｅ．ＢＳ２となる。信号ＢＬＩＭは、内部
クロック信号ｉｎｔ／ＲＡＳとほぼ同じタイミングで振
幅する信号であり、クロック発生回路３８から出力され
る。信号Ｐｒｅ．ＢＬＩは、信号ＢＬＩＭがラッチ回路
８によってラッチされた信号である。
【００６９】信号ＢＬＩＲ０は、常に「Ｈ」レベルとな
る。信号ＢＬＩＬ１，ＢＬＩＲ２は、ともに信号Ｐｒ
ｅ．ＢＳ２とＰｒｅ．ＢＬＩの論理積信号の反転信号で
あり、通常時は「Ｈ」レベルとなりブロックＢＬ２が選
択されている間は「Ｌ」レベルとなる。信号ＢＬＩＲ１
は、信号Ｐｒｅ．ＢＳ１とＰｒｅ．ＢＬＩの論理積信号
の反転信号であり、通常時は「Ｈ」レベルとなりブロッ
クＢＬ１が選択されている間は「Ｌ」レベルとなる。
る。信号ＢＬＩＬ１，ＢＬＩＲ２は、ともに信号Ｐｒ
ｅ．ＢＳ２とＰｒｅ．ＢＬＩの論理積信号の反転信号で
あり、通常時は「Ｈ」レベルとなりブロックＢＬ２が選
択されている間は「Ｌ」レベルとなる。信号ＢＬＩＲ１
は、信号Ｐｒｅ．ＢＳ１とＰｒｅ．ＢＬＩの論理積信号
の反転信号であり、通常時は「Ｈ」レベルとなりブロッ
クＢＬ１が選択されている間は「Ｌ」レベルとなる。
【００７０】信号ＢＬＩＲ１が「Ｌ」レベルになってい
る間にブロックＢＬ１の各アドレス線ＷＬが順次選択さ
れてデータのリフレッシュが行なわれる。信号ＢＬＩＬ
１，ＢＬＩＲ２が「Ｌ」レベルになっている間にブロッ
クＢＬ２の各ワード線ＷＬが順次選択されてデータのリ
フレッシュが行なわれる。次いで、ブロックＢＬ３が選
択されて同様の動作が行なわれる。
る間にブロックＢＬ１の各アドレス線ＷＬが順次選択さ
れてデータのリフレッシュが行なわれる。信号ＢＬＩＬ
１，ＢＬＩＲ２が「Ｌ」レベルになっている間にブロッ
クＢＬ２の各ワード線ＷＬが順次選択されてデータのリ
フレッシュが行なわれる。次いで、ブロックＢＬ３が選
択されて同様の動作が行なわれる。
【００７１】この実施の形態では、あるブロックＢＬ
（たとえばＢＬ２）が選択されている間は信号ＢＬＩ
（この場合はＢＬＩＬ１およびＢＬＩＲ２）はリセット
されず活性化レベルの「Ｌ」レベルに保持される。した
がって、１本のワード線ＷＬが選択されるごとに信号Ｂ
ＬＩがリセットされていた従来に比べ消費電力が低減化
される。
（たとえばＢＬ２）が選択されている間は信号ＢＬＩ
（この場合はＢＬＩＬ１およびＢＬＩＲ２）はリセット
されず活性化レベルの「Ｌ」レベルに保持される。した
がって、１本のワード線ＷＬが選択されるごとに信号Ｂ
ＬＩがリセットされていた従来に比べ消費電力が低減化
される。
【００７２】なお、この実施の形態と実施の形態１〜３
のいずれかとを組合せると消費電力が一層低減化され
る。
のいずれかとを組合せると消費電力が一層低減化され
る。
【図１】 この発明の実施の形態１によるＤＲＡＭの要
部の構成を示す回路ブロック図である。
部の構成を示す回路ブロック図である。
【図２】 図１に示したアドレス発生回路の構成を示す
一部省略した回路ブロック図である。
一部省略した回路ブロック図である。
【図３】 図１に示したラッチ回路の構成を示す回路ブ
ロック図である。
ロック図である。
【図４】 図１に示したＤＲＡＭの動作を示すタイムチ
ャートである。
ャートである。
【図５】 この発明の実施の形態２によるＤＲＡＭの行
デコーダおよびメモリマットのレイアウトを示す図であ
る。
デコーダおよびメモリマットのレイアウトを示す図であ
る。
【図６】 図５に示した行デコーダおよびメモリマット
の要部の構成を示す一部省略した回路ブロック図であ
る。
の要部の構成を示す一部省略した回路ブロック図であ
る。
【図７】 図５に示したＤＲＡＭの要部の構成を示す回
路ブロック図である。
路ブロック図である。
【図８】 図５に示したＤＲＡＭの動作を示すタイムチ
ャートである。
ャートである。
【図９】 この発明の実施の形態３によるＤＲＡＭの行
デコーダおよびメモリマットのレイアウトを示す図であ
る。
デコーダおよびメモリマットのレイアウトを示す図であ
る。
【図１０】 図９に示したワードドライバの構成を示す
回路ブロック図である。
回路ブロック図である。
【図１１】 図９に示したＤＲＡＭの要部の構成を示す
回路ブロック図である。
回路ブロック図である。
【図１２】 図１１に示したアドレス発生回路の構成を
示す一部省略した回路ブロック図である。
示す一部省略した回路ブロック図である。
【図１３】 図９に示したＤＲＡＭの動作を示すタイム
チャートである。
チャートである。
【図１４】 この発明の実施の形態４によるＤＲＡＭの
要部の構成を示す回路ブロック図である。
要部の構成を示す回路ブロック図である。
【図１５】 図１４に示したＤＲＡＭの動作を示すタイ
ムチャートである。
ムチャートである。
【図１６】 従来のＤＲＡＭの構成を示す回路ブロック
図である。
図である。
【図１７】 図１６に示したアドレス発生回路の構成を
示す一部省略した回路ブロック図である。
示す一部省略した回路ブロック図である。
【図１８】 図１６に示した行デコーダおよびメモリマ
ットのレイアウトを示す一部省略した図である。
ットのレイアウトを示す一部省略した図である。
【図１９】 図１８に示したメモリアレイブロックおよ
びその周辺の構成を示す一部省略した回路ブロック図で
ある。
びその周辺の構成を示す一部省略した回路ブロック図で
ある。
【図２０】 図１６に示したＤＲＡＭのセルフリフレッ
シュ動作を示すタイムチャートである。
シュ動作を示すタイムチャートである。
１ セルフリフレッシュ開始トリガ発生回路、２ リフ
レッシュアドレス変化検知回路、３ ＡＮＤゲート、４
フリップフロップ、５，６ ＮＡＮＤゲート、７ イ
ンバータ、８，９ ラッチ回路、１０ ＡＮＤゲート、
１１ トランスファーゲート、１２〜１４ インバー
タ、１５ ＳＤ帯、１６ サブブロック、１７，１８
ワードドライバ、１９ インバータ、２０ ＮＡＮＤゲ
ート、３８クロック発生回路、３９ 行および列アドレ
スバッファ、４０ アドレス切換回路、４１ アドレス
発生回路、４２ 行デコーダ ４３ 列デコーダ、４４
メモリマット、４５ メモリアレイ、４６ センスリフ
レッシュアンプ＋入出力制御回路、４７ 入力バッフ
ァ、４８ 出力バッファ、４９ 発振器、５０ アドレ
スカウンタ、５１ センスリフレッシュアンプ、６１，
６４ 転送ゲート、７０ ビット線イコライズ回路、８
０〜８２ ワードドライバ、ＦＦ０〜ＦＦｑフリップフ
ロップ、ＢＫ１〜ＢＫｍ メモリアレイブロック、ＳＡ
０〜ＳＡｍセンスアンプ帯、ＷＤ１〜ＷＤｍ ワードド
ライバ群、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，
／ＢＬ ビット線。
レッシュアドレス変化検知回路、３ ＡＮＤゲート、４
フリップフロップ、５，６ ＮＡＮＤゲート、７ イ
ンバータ、８，９ ラッチ回路、１０ ＡＮＤゲート、
１１ トランスファーゲート、１２〜１４ インバー
タ、１５ ＳＤ帯、１６ サブブロック、１７，１８
ワードドライバ、１９ インバータ、２０ ＮＡＮＤゲ
ート、３８クロック発生回路、３９ 行および列アドレ
スバッファ、４０ アドレス切換回路、４１ アドレス
発生回路、４２ 行デコーダ ４３ 列デコーダ、４４
メモリマット、４５ メモリアレイ、４６ センスリフ
レッシュアンプ＋入出力制御回路、４７ 入力バッフ
ァ、４８ 出力バッファ、４９ 発振器、５０ アドレ
スカウンタ、５１ センスリフレッシュアンプ、６１，
６４ 転送ゲート、７０ ビット線イコライズ回路、８
０〜８２ ワードドライバ、ＦＦ０〜ＦＦｑフリップフ
ロップ、ＢＫ１〜ＢＫｍ メモリアレイブロック、ＳＡ
０〜ＳＡｍセンスアンプ帯、ＷＤ１〜ＷＤｍ ワードド
ライバ群、ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，
／ＢＬ ビット線。
Claims (5)
- 【請求項１】 セルフリフレッシュモードを有する半導
体記憶装置であって、 行列状に配列された複数のメモリセルと、複数のグルー
プに分割され各々が各行に対応して設けられた複数のワ
ード線と、各列に対応して設けられたビット線対とを含
み、前記セルフリフレッシュモード時に、各グループに
上位アドレスが割当てられ、各グループに属する各ワー
ド線に下位アドレスが割当てられるメモリアレイ、 前記セルフリフレッシュモードが設定されたことに応じ
て、前記メモリアレイのうちのある上位アドレスに属す
る各下位アドレスを順次指定し、次いで他の上位アドレ
スに属する各下位アドレスを順次指定して行くアドレス
指定手段、 各上位アドレスに対応して設けられ、前記アドレス指定
手段によって対応の上位アドレスの指定が開始されたこ
とに応じて活性化レベルの信号を出力し、その指定が終
了したことに応じて非活性化レベルの信号を出力する第
１の信号発生手段、 各下位アドレスに対応して設けられ、前記アドレス指定
手段によって対応の下位アドレスの指定が開始されたこ
とに応じて活性化レベルの信号を出力し、その指定が終
了したことに応じて非活性化レベルの信号を出力する第
２の信号発生手段、 各ワード線に対応して設けられ、対応の第１および第２
の信号発生手段の両方から活性化レベルの信号が出力さ
れたことに応じて、対応のワード線を活性化レベルにす
るワード線駆動手段、および前記ワード線駆動手段によ
って活性化レベルにされたワード線に対応するメモリセ
ルのデータのリフレッシュを行なうリフレッシュ実行手
段を備える、半導体記憶装置。 - 【請求項２】 セルフリフレッシュモードを有する半導
体記憶装置であって、 各々が、行列状に配列された複数のメモリセルと、各行
に対応して設けられたワード線と、各列に対応して設け
られたビット線対とを有する複数のブロックを含み、前
記セルフリフレッシュモード時に、各ブロックに下位ア
ドレスが割当てられ、各ブロックに属する各ワード線に
上位アドレスが割当てられるメモリアレイ、 前記セルフリフレッシュモードが設定されたことに応じ
て、前記メモリアレイのうちのある上位アドレスに属す
る各下位アドレスを順次指定し、次いで他の上位アドレ
スに属する各下位アドレスを順次指定して行くアドレス
指定手段、 各上位アドレスに対応して設けられ、前記アドレス指定
手段によって対応の上位アドレスの指定が開始されたこ
とに応じて活性化レベルの信号を出力し、その指定が終
了したことに応じて非活性化レベルの信号を出力する第
１の信号発生手段、 各下位アドレスに対応して設けられ、前記アドレス指定
手段によって対応の下位アドレスの指定が開始されたこ
とに応じて活性化レベルの信号を出力し、その指定が終
了したことに応じて非活性化レベルの信号を出力する第
２の信号発生手段、 各ワード線に対応して設けられ、対応の第１および第２
の信号発生手段の両方から活性化レベルの信号が出力さ
れたことに応じて、対応のワード線を活性化レベルにす
るワード線駆動手段、および前記ワード線駆動手段によ
って活性化レベルにされたワード線に対応するメモリセ
ルのデータのリフレッシュを行なうリフレッシュ実行手
段を備える、半導体記憶装置。 - 【請求項３】 セルフリフレッシュモードを有する半導
体記憶装置であって、 各々が、行列状に配列された複数のメモリセルと、各行
に対応して設けられたワード線と、各列に対応して設け
られたビット線対とを有する複数のブロックを含み、前
記セルフリフレッシュモード時に、各ブロックに下位ア
ドレスが割当てられ、各ブロックに属する各ワード線に
上位アドレスが割当てられるメモリアレイ、 前記メモリアレイの複数のブロックの各間に設けられ、
隣接するブロックの活性化レベルにされたワード線に対
応するメモリセルのデータのリフレッシュを行なうリフ
レッシュ実行手段、 前記セルフリフレッシュモードが設定されたことに応じ
て、前記メモリアレイのうちのある上位アドレスに属す
る各下位アドレスを順次指定し、次いで他の上位アドレ
スに属する各下位アドレスを順次指定して行くアドレス
指定手段、 各上位アドレスに対応して設けられ、前記アドレス指定
手段によって対応の上位アドレスの指定が開始されたこ
とに応じて活性化レベルの信号を出力し、その指定が終
了したことに応じて非活性化レベルの信号を出力する第
１の信号発生手段、 各下位アドレスに対応して設けられ、前記アドレス指定
手段によって対応の下位アドレスの指定が開始されたこ
とに応じて活性化レベルの信号を出力し、その指定が終
了したことに応じて非活性化レベルの信号を出力する第
２の信号発生手段、 各ブロックに対応して設けられ、対応の第１の信号発生
手段から活性化レベルの信号が出力されたことに応じ
て、対応のブロックと対応のリフレッシュ実行手段とを
接続するとともに該リフレッシュ実行手段と他のブロッ
クとを切離す接続手段、および各ワード線に対応して設
けられ、対応の第１および第２の信号発生手段の両方か
ら活性化レベルの信号が出力されたことに応じて、対応
のワード線を活性化レベルにするワード線駆動手段を備
える、半導体記憶装置。 - 【請求項４】 前記アドレス指定手段は、 前記セルフリフレッシュモードが設定されたことに応じ
て、クロック信号を出力するクロック発生手段、 前記クロック発生手段から出力されたクロック信号のパ
ルス数をカウントし、そのカウント値によって前記下位
アドレスを順次指定する第１のカウンタ、および前記第
１のカウンタのカウントアップ数をカウントし、そのカ
ウント値によって前記上位アドレスを順次指定する第２
のカウンタを含む、請求項１ないし３のいずれかに記載
の半導体記憶装置。 - 【請求項５】 前記第１の信号発生手段は、 前記セルフリフレッシュモードが設定されたことに応じ
て第１のパルス信号を出力する第１のパルス発生手段、 前記第２のカウンタのカウント値が変化したことに応じ
て第２のパルス信号を出力する第２のパルス発生手段、 前記第１および第２のパルス発生手段から出力された第
１および第２のパルス信号によってセットされ、前記ク
ロック発生手段から出力されたクロック信号によってリ
セットされるフリップフロップ、および前記フリップフ
ロップの出力によって制御され、前記第２のカウンタの
出力をラッチするラッチ手段を含む、請求項４に記載の
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32165695A JP3752288B2 (ja) | 1995-12-11 | 1995-12-11 | 半導体記憶装置 |
| DE19629735A DE19629735C2 (de) | 1995-12-11 | 1996-07-23 | Halbleiterspeichereinrichtung die eine Selbstauffrischungs-Vorrichtung aufweist |
| KR1019960032812A KR100232336B1 (ko) | 1995-12-11 | 1996-08-07 | 반도체 기억장치 |
| US08/895,064 US5831921A (en) | 1995-12-11 | 1997-07-16 | Semiconductor memory device having signal generating circuitry for sequentially refreshing memory cells in each memory cell block in a self-refresh mode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32165695A JP3752288B2 (ja) | 1995-12-11 | 1995-12-11 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005219419A Division JP4471902B2 (ja) | 2005-07-28 | 2005-07-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09161477A true JPH09161477A (ja) | 1997-06-20 |
| JP3752288B2 JP3752288B2 (ja) | 2006-03-08 |
Family
ID=18134949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32165695A Expired - Fee Related JP3752288B2 (ja) | 1995-12-11 | 1995-12-11 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5831921A (ja) |
| JP (1) | JP3752288B2 (ja) |
| KR (1) | KR100232336B1 (ja) |
| DE (1) | DE19629735C2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2005088642A1 (ja) * | 2004-03-11 | 2005-09-22 | Fujitsu Limited | 半導体メモリ |
| KR100610458B1 (ko) * | 1999-06-29 | 2006-08-09 | 주식회사 하이닉스반도체 | 워드라인 부스팅신호 발생장치 |
| KR100636915B1 (ko) * | 1999-06-29 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 워드라인 부스팅신호 제공방법 및 장치 |
| US7142468B2 (en) | 2002-04-09 | 2006-11-28 | Fujitsu Limited | Control method of semiconductor memory device and semiconductor memory device |
| US7245549B2 (en) | 2003-03-14 | 2007-07-17 | Fujitsu Limited | Semiconductor memory device and method of controlling the semiconductor memory device |
| US7301843B2 (en) | 2005-03-15 | 2007-11-27 | Renesas Technology Corp. | Semiconductor memory device having complete hidden refresh function |
| US7379370B2 (en) | 2004-08-05 | 2008-05-27 | Fujitsu Limited | Semiconductor memory |
| CN100429722C (zh) * | 2004-05-26 | 2008-10-29 | 台湾积体电路制造股份有限公司 | 更新一存储模块的方法和电路 |
| US8693278B2 (en) | 2011-03-08 | 2014-04-08 | Noriaki Mochida | Semiconductor device and data processing system |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234365B1 (ko) * | 1997-01-30 | 1999-12-15 | 윤종용 | 반도체 메모리장치의 리프레쉬 방법 및 회로 |
| KR100272161B1 (ko) * | 1997-02-05 | 2000-12-01 | 윤종용 | 반도체메모리장치의고립게이트제어방법및회로 |
| KR100641914B1 (ko) * | 1999-06-29 | 2006-11-02 | 주식회사 하이닉스반도체 | 내부 컬럼 어드레스 발생장치 |
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