DE19629735C2 - Halbleiterspeichereinrichtung die eine Selbstauffrischungs-Vorrichtung aufweist - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiter­ speichereinrichtung, die eine Selbstauffrischungs-Vorrichtung aufweist.

Fig. 16 ist eine Blockdarstellung, die die Struktur eines dy­ namischen Speichers mit wahlfreiem Zugriff (im folgenden als DRAM bezeichnet), der eine Selbstauffrischungs-Vorrichtung auf­ weist, zeigt.

Wie in Fig. 16 gezeigt ist, weist dieser DRAM Steuersignalein­ gangsanschlüsse 30-32 und 35, eine Adreßsignaleingangsanschluß­ gruppe 33, eine Datensignal-I/O-Anschlußgruppe 35, einen Mas­ seanschluß 36 und einen Stromversorgungsanschluß 37 auf. Dieser DRAM weist weiter eine Takterzeugungsschaltung 38, einen Zei­ len- und Spalten-Adreßpuffer 39, eine Adreßumschaltschaltung 40, eine Adreßerzeugungsschaltung 41, einen Zeilendekoder 42, einen Spaltendekoder 43, eine Speichermatrix 44, einen Eingabe­ puffer 47 und einen Ausgabepuffer 48 auf, wobei die Speicherma­ trix 44 ein Speicherfeld 45 und eine Lese-Auffrisch-Verstärker + I/O-Steuerschaltung 46 aufweist.

Die Takterzeugungsschaltung 38 wählt einen vorgeschriebenen Be­ triebsmodus basierend auf Signalen ext/RAS und ext/CAS, die ex­ tern über die Steuersignaleingangsanschlüsse 30 bzw. 31 ange­ legt werden, aus und steuert den gesamten DRAM. Der Zeilen- und Spalten-Adreßpuffer 39 legt selektiv Adreßsignale A0-Aq (wobei q eine natürliche Zahl ist), die extern über die Adreßsignal­ eingangsanschlußgruppe 33 angelegt werden, an den Zeilendekoder 42 und den Spaltendekoder 43 zur Zeit von Lese- und Schreib- Betriebsabläufen an.

Die Adreßerzeugungsschaltung 41 weist einen Oszillator 49 und einen Adreßzähler 50 auf, wie in Fig. 17 gezeigt ist. Der Os­ zillator 49 wird durch ein Selbstauffrischungsanweisungssignal SREFE, das von der Takterzeugungsschaltung 38 ausgegeben wird, aktiviert und gibt ein internes Taktsignal int/RAS aus. Der Adreßzähler 50 weist eine Mehrzahl von Flip-Flops FF0-FFq, die miteinander in Reihe geschaltet sind, auf und zählt die Anzahl von Pulsen des internen Taktsignals int/RAS, das von dem Oszil­ lator 49 ausgegeben wird. Die Ausgaben der Flip-Flops FF0-FFq sind entsprechende Adreßsignale C0-Cq für die Selbstauffri­ schung. Die Adreßumschaltschaltung 40 wird durch das Selbstauf­ frischungsanweisungssignal SREFE gesteuert, koppelt den Zeilen- und Spalten-Adreßpuffer 39 und den Zeilendekoder 42 zur Zeit von Lese- und Schreib-Betriebsabläufen miteinander und koppelt die Adreßerzeugungsschaltung 41 und den Zeilendekoder 42 zur Zeit eines Selbstauffrischungsbetriebsablaufes miteinander.

Das Speicherfeld 45 weist zum Beispiel eine Speicherkapazität von 64 Mbit auf. Ein 1-Bit-Wert wird in einer einzelnen Spei­ cherzelle gespeichert. Jede Speicherzelle ist an einer vorge­ schriebenen Adresse angeordnet, die durch eine Zeilenadresse und eine Spaltenadresse bestimmt wird.

Der Zeilendekoder 42 bezeichnet eine Zeilenadresse des Spei­ cherfeldes 45 als Reaktion auf ein Adreßsignal, das von dem Zeilen- und Spalten-Adreßpuffer 39 oder der Adreßerzeugungsschaltung 41 angelegt wird. Der Spaltendekoder 43 bezeichnet eine Spaltenadresse des Speicherfeldes 45 als Reaktion auf ein Adreßsignal, daß von dem Zeilen- und Spalten-Adreßpuffer 39 an­ gelegt wird.

Die Lese-Auffrisch-Verstärker + I/O-Steuerschaltung 46 verbin­ det eine Speicherzelle an einer Adresse, die durch den Zeilen­ dekoder und den Spaltendekoder 43 bezeichnet ist, mit einem En­ de eines globalen I/O-Signalleitungspaares GIO zur Zeit von Le­ se- und Schreib-Betriebsabläufen (I/O steht für Eingabe/Ausgabe). Zusätzlich frischt die Lese-Auffrisch- Verstärker + I/O-Steuerschaltung 46 Daten in einer Speicherzel­ le an einer durch den Zeilendekoder 42 bezeichneten Zeilen­ adresse zur Zeit des Selbstauffrischungsbetriebes auf.

Das andere Ende des globalen I/O-Signalleitungspaares GIO ist mit dem Eingabepuffer 47 und dem Ausgabepuffer 48 verbunden. Der Eingabepuffer 47 legt Daten bzw. einen Wert, die von der Datensignal-I/O-Anschlußgruppe 35 eingegeben werden, über das globale I/O-Signalleitungspaar GIO an eine ausgewählte Spei­ cherzelle als Reaktion auf ein Signal ext/W, das extern über den Steuersignaleingangsanschluß 32 angelegt wird, zur Zeit des Schreibbetriebes an. Der Ausgabepuffer 48 gibt aus einer ausge­ wählten Speicherzelle ausgelesene Daten an die Datensignal-I/O- Anschlußgruppe 35 als Reaktion auf ein Signal ext/OE, das über den Steuersignaleingangsanschluß 34 eingegeben wird, zur Zeit des Lesebetriebes aus.

Fig. 18 ist eine Darstellung, die das Layout eines Zeilendeko­ ders 42 und einer Speichermatrix 4 des in Fig. 16 gezeigten DRAM zeigt. Wie in Fig. 18 gezeigt ist, wird bei diesem DRAM ein sogenanntes alternierendes, geteiltes Leseverstärkerverfah­ ren verwendet. Genauer gesagt ist das Speicherfeld 45 in eine Mehrzahl von Speicherfeldblöcken BK1-BKm (wobei m eine natürli­ che Zahl ist) aufgeteilt, die Lese-Auffrisch-Verstärker + I/O- Steuerschaltung 46 ist in eine Mehrzahl von Leseverstärkerbändern SA0-SAm geteilt, und die Speicherfeldblöcke BK1-BKm sind entsprechend zwischen jeweils 2 Leseverstärkerbändern SA0-SAm angeordnet.

Das Leseverstärkerband SA0 ist mit einer Mehrzahl von Lese- Auffrisch-Verstärkern 51 vorgesehen, die jeweils zum Beispiel sieben Spalten eines benachbarten Speicherfeldblockes BK1 ent­ sprechen. Das Leseverstärkerband SA1 ist mit einer Mehrzahl von Lese-Auffrisch-Verstärker 51 vorgesehen, die jeweils zum Bei­ spiel den ungeraden Spalten der benachbarten Speicherfeldblöcke BK1 und BK2 entsprechen. Die Speicherfeldblöcke BK1 und BK2 teilen sich die Lese-Auffrisch-Verstärker 51 des Leseverstär­ kerbandes SA1. Für welchen der Speicherfeldblöcke BK1 und BK2 die Lese-Auffrisch-Verstärker 51 des Leseverstärkerbandes SA1 benutzt werden, wird durch Signale BLIL1 und BLIR1, die von dem Zeilendekoder 42 eingegeben werden, bestimmt. Dasselbe gilt für ein anderes Leseverstärkerband SA2-SAm.

Zusätzlich weist der Zeilendekoder 42 eine Mehrzahl von Wort­ treibergruppen WD1-WDm auf. Die Worttreibergruppen WD1-WDm sind entsprechend den Speicherfeldblöcken BK1-BKm vorgesehen. Die Worttreibergruppe WD1 wählt eine entsprechende Zeile des Spei­ cherfeldblockes BK1 als Reaktion auf eine Signalgruppe X und Signale RX0-1 und RX1-1 aus. Die Signalgruppe X ist eine Si­ gnalgruppe, die innerhalb des Zeilendekoders 42 basierend auf extern angelegten Adreßsignalen A1-A7 oder Adreßsignalen C1-C7, die von der Adreßerzeugungsschaltung 41 angelegt werden, er­ zeugt wird. Die Signale RX0-1 und RX1-1 sind Signale, die in­ nerhalb des Zeilendekoders 42 basierend auf Adreßsignalen A0 und A8-Aq oder Adreßsignalen C0 und C8-Cq erzeugt werden. Das­ selbe gilt für eine andere Worttreibergruppe WD2-WDm.

Fig. 19 ist eine Blockdarstellung, die die Struktur eines Spei­ cherfeldblockes BK1 aus Fig. 18 und die Peripherie desselben teilweise zeigt. Wie in Fig. 19 gezeigt ist, weist der Spei­ cherfeldblock BK1 eine Mehrzahl von Speicherzellen MC, die in Zeilen und Spalten angeordnet sind, eine Wortleitung WL für je­ de Zeile und ein Bitleitungspaar BLP für jede Spalte auf. Eine Speicherzelle MC weist einen Zugriffs-MOS-Transistor Q und ei­ nen Informationsspeicherungskondensator C auf. Eine Wortleitung WL überträgt eine Ausgabe der Worttreibergruppe WD1 und akti­ viert eine Speicherzelle MC in einer ausgewählten Zeile. Ein Bitleitungspaar BLP weist Bitleitungen BL und /BL, über die komplementäre Signale übertragen werden, auf und gibt ein Da­ tensignal in eine ausgewählte Speicherzelle MC ein bzw. aus dieser aus.

Ein Bitleitungspaar BLP in einer ungeraden Spalte des Speicher­ feldblockes BK1 ist über ein Übertragungsgatter 61 mit einem Le­ se-Auffrisch-Verstärker 51 verbunden, und es ist außerdem über ein Übertragungsgatter 64 mit einem Bitleitungspaar BLP in ei­ ner ungeraden Spalte des Speicherfeldblockes BK1 verbunden. Das Übertragungsgatter 61 weist n-Kanal-MOS-Transistoren 62 und 63, die entsprechend zwischen eine Bitleitung BL und einen I/O- Knoten N1 des Lese-Auffrisch-Verstärker 51 und zwischen eine Bitleitung /BL und einen I/O-Knoten N2 desselben verbunden sind, auf. Die Gates der n-Kanal-MOS-Transistoren 62 und 63 empfangen ein Signal BLIL1. Das Übertragungsgatter 64 weist n- Kanal-MOS-Transistoren 65 und 66, die entsprechend zwischen die Bitleitung BL und den I/O-Knoten N1 des Lese-Auffrisch- Verstärker 51 und zwischen die Bitleitung /BL und den I/O- Knoten N2 des Lese-Auffrisch-Verstärkers 51 verbunden sind, auf. Die Gates der n-Kanal-MOS-Transistoren 65 und 66 empfangen ein Signal BLIR1. Die Übertragungsgatter 61 und 64 verbinden einen ausgewählten Speicherfeldblock (zum Beispiel BK1) aus den Speicherfeldblöcken BK1 und BK2 und den Lese-Auffrisch- Verstärker 51 miteinander, und sie trennen den anderen Spei­ cherfeldblock (in diesem Fall BK2) und den Lese-Auffrisch- Verstärker 51 voneinander.

Der Lese-Auffrisch-Verstärker 51 weist n-Kanal-MOS-Transistoren 52 und 53, die entsprechend zwischen den I/O-Knoten N1 und einen Knoten N3 und zwischen den I/O-Knoten N2 und den Knoten N3 verbunden sind, und p-Kanal-MOS-Transistoren 55 und 56, die entsprechend zwischen den I/O-Knoten N1 und einen Knoten N4 und zwischen den I/O-Knoten N2 und den Knoten N4 verbunden sind, auf. Die Gates der MOS-Transistoren 52 und 55 sind mit dem I/O- Knoten N2 verbunden und die Gates der MOS-Transistoren 53 und 56 sind mit dem I/O-Knoten N1 verbunden. Zusätzlich weist der Lese-Auffrisch-Verstärker 51 einen n-Kanal-MOS-Transistor 54, der zwischen den Knoten N3 und einen Knoten auf Massepotential GND verbunden ist, und einen p-Kanal-MOS-Transistor 57, der zwischen den Knoten N4 und einen Knoten auf Stromversorgungspo­ tential Vcc verbunden ist, auf. Die MOS-Transistoren 54 und 57 empfangen an ihren Gates Leseverstärkeraktivierungssignale SANE bzw. SAPE. Der Lese-Auffrisch-Verstärker verstärkt eine kleine Potentialdifferenz, die zwischen den Bitleitungen BL und /BL erzeugt wird, nachdem eine Speicherzelle MC ausgewählt ist.

Des weiteren ist zwischen den Übertragungsgattern 61 und 64 ei­ ne Bitleitungsausgleichsschaltung 70 zum Ausgleichen entspre­ chender Potentiale auf den Bitleitungen BL und /BL auf ein Bit­ leitungspotential Vcc/2, bevor eine Speicherzelle MC ausgewählt wird, vorgesehen. Die Bitleitungsausgleichsschaltung 70 weist n-Kanal-MOS-Transistoren 71 und 72, die entsprechend zwischen den I/O-Knoten N1 des Lese-Auffrisch-Verstärkers 51 und einen Knoten N5 bzw. zwischen den I/O-Knoten N2 des Lese-Auffrisch- Verstärkers 51 und den Knoten N5 geschaltet sind, und einen n- Kanal-MOS-Transistor 73, der zwischen die I/O-Knoten N1 und N2 geschaltet ist, auf. Die MOS-Transistoren 71 bis 73 empfangen an ihren Gates ein Bitleitungsausgleichssignal BLEQ. Das Bit­ leitungspotential Vcc/2 wird an den Knoten N5 angelegt.

Zusätzlich wird bei diesem DRAM ein 2-Wege-Verfahren verwendet. Eine Mehrzahl von Wortleitungen WL in einem Speicherfeldblock BK1 ist in zwei Wege W0 und W1 geteilt. Der Weg W0 weist eine Wortleitung WL in einer ungeraden Zeile und der Weg W1 weist eine Wortleitung WL in einer geraden Zeile auf. Die Signale RX0-1 und RX1-1 sind entsprechend den Wegen W0 und W1 des Spei­ cherfeldblockes BK1 zugeordnet, und die Signalgruppe X ist den entsprechenden Wortleitungen WL der Wege W0 und W1 zugeordnet. Jede Wortleitung WL in dem Speicherfeldblock BK1 wird durch die Signale RX0-1 und RX1-1 und die Signalgruppe X spezifiziert.

Um dieses 2-Wege-Verfahren zu realisieren, weist die Worttrei­ bergruppe WD1 eine Worttreiber (UND-Gatter) 80, der entspre­ chend jeder ungeraden Zeile des Speicherfeldblockes BK1 vorge­ sehen ist, einen Worttreiber (UND-Gatter) 81, der entsprechend jeder geraden Zeile desselben vorgesehen ist, und einen Wort­ treiber (UND-Gatter) 82, der entsprechend jedes Paares von be­ nachbarten Worttreibern 80 und 81 vorgesehen ist, auf. Der Worttreiber 82 empfängt die Signalgruppe X. Der Worttreiber 80 empfängt eine Ausgabe des Worttreibers 82 und das Signal RX0-1. Der Worttreiber 81 empfängt eine Ausgabe des Worttreiber 82 und das Signal RX1-1. Die Ausgaben der Worttreiber 80 und 81 werden entsprechend an die entsprechenden Wortleitungen WL angelegt. Falls zum Beispiel alle Signale der Signalgruppe X ein aktives Niveau auf einem "H"-Niveau erreichen und das Signal RX0-1 zum auswählen des Weges W0 ein aktives Niveau auf dem "H"-Niveau erreicht, wird die erste Wortleitung WLl ausgewählt. Dasselbe gilt für die anderen Speicherfeldblöcke BK2-BKm.

Der Betrieb des in Fig. 16 bis 19 gezeigten DRAM wird nun kurz beschrieben. Beim Schreibbetrieb wird ein Bitleitungspaar BLP in einer Spalte, die einem Adreßsignal entspricht, durch den Spaltendekoder 43 ausgewählt, und das ausgewählte Bitleitungs­ paar BLP wird mit dem Eingabepuffer 47 über die Lese-Auffrisch- Verstärker + I/O-Steuerschaltung 46 und das globale I/O- Signalleitungspaar GIO verbunden. Der Eingabepuffer 47 legt ei­ nen Schreibwert von der Datensignal-I/O-Anschlußgruppe 35 an das ausgewählte Bitleitungspaar BLP über das globale I/O- Signalleitungspaar GIO als Reaktion auf ein Signal ext/W an. Der Schreibwert wird als eine Potentialdifferenz zwischen den Bitleitungen BL und /BL angelegt. Dann bringt der Zeilendekoder 42 eine Wortleitung WL in einer Zeile, die einem Adreßsignal entspricht, zum Anstieg auf ein aktives Niveau auf einem "H"- Niveau und macht einen MOS-Transistor Q einer Speicherzelle MC in dieser Zeile leitend. Ladungen, die dem Potential auf einer Bitleitung BL oder /BL entsprechen, werden in einem Kondensator C der ausgewählten Speicherzelle MC gespeichert.

Ladungen in dem Kondensator C der Speicherzelle MC fließen nach und nach ab, so daß eine Datenauffrischung ausgeführt wird. Fig. 20 ist ein Zeitablaufdiagramm, das den Selbstauffri­ schungsbetrieb illustriert. Die Takterzeugungsschaltung 38 gibt ein Selbstauffrischungsanweisungssignal SREFE aus, falls sie die Tatsache detektiert, daß ein Signal ext/RAS nach dem Abfall eines Signal ext/CAS abfällt und daß das Signal ext/RAS in die­ ser Bedingung für 100 µs oder mehr gehalten wird.

Die Adreßumschaltschaltung 40 koppelt die Adreßerzeugungsschal­ tung 41 und den Zeilendekoder 42 als Reaktion auf das Selbst­ auffrischungsanweisungssignal SREFE von der Takterzeugungs­ schaltung 38 miteinander. Des weiteren beginnt der Oszillator 49 der Adreßerzeugungsschaltung 41 die Oszillation (Schwingung) und gibt ein internes Taktsignal int/RAS aus. Der Adreßzähler 50 zählt die Anzahl der Pulse des internen Taktsignals int/RAS und gibt Adreßsignale C0-Cq aus.

Wie in Fig. 19 zu sehen ist, falls die Adreßsignale C0-Cq zum Beispiel Signale zum Bezeichnen einer Wortleitung WL in dem Speicherfeldblock BK1 sind, fallen die Signale BLIR1 und BLEQ von einem "H"-Niveau auf ein "L"-Niveau als Reaktion auf den Abfall des internen Taktsignales int/RAS und die MOS- Transistoren 65 und 66 des Übertragungsgatters 64 und die MOS- Transistoren 71 bis 73 der Bitleitungsausgleichsschaltung 70 werden nicht-leitend gemacht. Der Zeilendekoder 42 bringt eine Wortleitung WL in einer Zeile, die den Adreßsignalen C0-Cq ent­ spricht, zum Ansteigen auf ein "H"-Niveau. Die Potentiale der Bitleitungen BL und /BL werden entsprechend einer Ladungsmenge in einem Kondensator C einer aktivierten Speicherzelle MC leicht geändert.

Dann wird das Leseverstärkeraktivierungssignal SANE zum Anstieg auf ein "H"-Niveau und das Leseverstärkeraktivierungssignal SAPE zum Abfall auf ein "L"-Niveau gebracht, wodurch der Lese- Auffrisch-Verstärker 51 aktiviert wird. Falls das Potential der Bitleitung BL leicht höher als dasjenige der Bitleitung /BL ist, 'sind die entsprechenden Widerstandswerte der MOS- Transistoren 53 und 55 niedriger als diejenigen der MOS- Transistoren 52 und 56, so daß das Potential der Bitleitung BL auf ein "H"-Niveau heraufgezogen und das Potential der Bitlei­ tung /BL auf ein "L"-Niveau heruntergezogen wird. Falls ande­ rerseits das Potential auf der Bitleitung /BL leicht höher als dasjenige auf der Bitleitung BL ist, sind die entsprechenden Widerstandswerte der MOS-Transistoren 52 und 56 niedriger als diejenigen der MOS-Transistoren 53 und 55, so daß das Potential auf der Bitleitung /BL auf ein "H"-Niveau heraufgezogen und das Potential auf der Bitleitung BL auf ein "L"-Niveau herunterge­ zogen wird.

Falls das Signal int/RAS auf ein "H"-Niveau ansteigt, wird die Wortleitung WL zum Abfall auf ein nicht-aktives Niveau auf ei­ nem "L"-Niveau gebracht, und die Signale BLIR1, BLEQ, SANE und SAPE werden zurückgesetzt, wodurch die Datenauffrischung für diese Wortleitung WL beendet ist.

Ein solcher Zyklus, wie er oben beschrieben wurde, wird für je­ de Wortleitung WL des Speicherfeldblockes BK1 ausgeführt und er wird als nächstes für jede Wortleitung WL des Speicherfeldbloc­ kes BK2 ausgeführt. Wenn die Signale ext/RAS und ext/CAS ein "H"-Niveau erreichen und die Ausgabe des Selbstauffrischungsan­ weisungssignals SREFE gestoppt wird, ist der Selbstauffri­ schungsmodus beendet.

Beim Lesebetrieb werden Daten in Speicherzellen MC einer durch den Zeilendekoder 42 ausgewählten Zeile entsprechend auf Bit­ leitungspaare BLP in einer Art und Weise gelesen, die ver­ gleichbar zu derjenigen beim Auffrischbetrieb ist, und ein Wert auf einem Bitleitungspaar BLP in einer Spalte, die durch den Spaltendekoder 43 ausgewählt ist, wird über das globale I/O- Signalleitungspaar GIO an den Ausgabepuffer 48 angelegt. Der Ausgabepuffer 48 gibt ausgelesene Daten als Reaktion auf ein Signal ext/OE an die Datensignal-I/O-Anschlußgruppe 35 aus.

Jedoch gibt es bei dem oben beschriebenen DRAM Probleme, die im folgenden beschrieben werden. Vorausgesetzt, daß die Anzahl von Wortleitungen WL in jedem Speicherfeldblock BK1-BKm gleich n (wobei n eine natürliche Zahl ist) ist, schwingt zum Beispiel das Signal BLIR1 k-mal (wobei k ≦ n), während der Speicherfeld­ block BK1 ausgewählt ist, und die Signale BLIL1 und BLIR2 schwingen n-mal, während der Speicherfeldblock BK2 ausgewählt ist. Desweiteren schwingen die Signale RX0-1 und RX1-1 k/2- mal, während der Speicherfeldblock BK1 ausgewählt ist, und die Signale RX0-2 und RX1-2 schwingen n/2-mal, während der Spei­ cherfeldblock BK2 ausgewählt ist.

Ein "H"-Niveau dieser Signale BL1 und RX ist auf ein verstärk­ tes Potential Vpp eingestellt, das höher als das Stromversor­ gungspotential Vcc ist, um die entsprechenden Potentiale auf den Bitleitungen BL und /BL vollständig zu erreichen (d. h. über den vollen Spannungshub schwingen zu lassen). Obwohl eine Ladungspumpenschaltung zur Erzeugung dieses verstärkten Potentials Vpp verwendet wird, ist die Pumpeffizienz dieser La­ dungspumpenschaltung so niedrig wie ungefähr 30 bis 40%, und daher ist eine große Leistung, die einige Male so hoch wie die­ jenige ist, die benötigt wird, um die Signale BL1 und RX zu betreiben, notwendig, um das verstärkte Potential Vpp stabil zu halten.

Um die Leistungsaufnahme während des Selbstauffrischvorgangs zu reduzieren werden im Stand der Technik verschiedene Vorge­ hensweisen vorgeschlagen:

In der DE 42 38 636 C2 wird in der Ladungspumpenschaltung die Pumpfrequenz in Abhängigkeit von der erhöhten Spannung, die von einer Vorspannungs-Detektions-Schaltung erfaßt wird, ge­ regelt. Dabei kann durch Absenken der Pumpfrequenz während des Selbstauffrischvorgangs der Leistungsverbrauch beim Er­ zeugen der erhöhten Spannung reduziert werden.

In der DE 689 18 193 T2 wird ein Halbleiterspeicher offenbart, bei dem die Anzahl der tatsächlich ausgeführten Auffrischvor­ gänge gezählt und mit der Anzahl der tatsächlich benötigten Auffrischvorgänge verglichen. Dadurch kann ein extern zuge­ führtes Auffrischanforderungssignal ignoriert werden, falls kein Auffrischvorgang notwendig ist, wodurch sich die Anzahl der Auffrischvorgänge und damit der Stromverbrauch reduzieren lassen.

In der DE 44 24 952 A1 wird eine Steuerschaltung offenbart, die eine Reduzierung des Stromverbrauchs ebenfalls dadurch er­ zielt, daß die Anzahl der durchgeführten Auffrischvorgänge optimiert wird.

Demgegenüber befaßt sich die vorliegende Erfindung mit der Optimierung der Ansteuerung der Halbleiterspeichereinrichtung während des Selbstauffrischvorgangs.

Die Aufgabe der vorliegenden Erfindung ist es dabei, eine Halbleiterspeichereinrichtung anzugeben, die einen kleinen Stromverbrauch aufweist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeicherein­ richtung nach Anspruch 1 oder 4.

Weiterbildungen der Erfindung sind in den Unteransprüchen an­ gegeben.

Weitere Vorteile und Zweckmäßigkeiten der vorliegenden Erfin­ dung ergeben sich aus der Beschreibung von Ausführungsbei­ spielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Blockdarstellung, die eine Struktur eines Hauptteils eines DRAM entsprechend einer ersten Ausführungsform der vorlie­ genden Erfindung zeigt;

Fig. 2 eine Blockdarstellung, die eine Struktur einer in Fig. 1 gezeigten Adreßerzeu­ gungsschaltung teilweise zeigt;

Fig. 3 eine Blockdarstellung, die eine Struktur einer in Fig. 1 gezeigten Verriegelungs­ schaltung zeigt;

Fig. 4 ein Zeitablaufdiagramm, das den Betrieb des in Fig. 1 gezeigten DRAM illustriert;

Fig. 5 eine Darstellung, die das Layout eines Zeilendekoders und einer Speichermatrix eines DRAM entsprechend einer zweiten Ausführungsform der vorliegenden Erfin­ dung zeigt;

Fig. 6 eine Blockdarstellung, die eine Struktur eines Hauptteils des Zeilendekoders und der Speichermatrix, die in Fig. 5 gezeigt sind, teilweise zeigt;

Fig. 7 eine Blockdarstellung, die eine Struktur eines Hauptteils des in Fig. 5 gezeigten DRAM zeigt;

Fig. 8 ein Zeitablaufdiagramm, das den Betrieb des in Fig. 5 gezeigten DRAM illustriert;

Fig. 9 eine Darstellung, die das Layout eines Zeilendekoders und einer Speichermatrix eines DRAM entsprechend der dritten Aus­ führungsform der vorliegenden Erfindung zeigt:

Fig. 10 eine Blockdarstellung, die eine Struktur eines in Fig. 9 gezeigten Worttreibers zeigt;

Fig. 11 eine Blockdarstellung, die eine Struktur eines Hauptteils eines in Fig. 9 gezeig­ ten DRAM zeigt;

Fig. 12 eine Blockdarstellung, die eine Struktur einer in Fig. 11 gezeigten Adreßerzeu­ gungsschaltung teilweise zeigt;

Fig. 13 ein Zeitablaufdiagramm, das den Betrieb des in Fig. 9 gezeigten DRAM illustriert;

Fig. 14 eine Blockdarstellung, die eine Struktur eines Hauptteils eines DRAM entsprechend einer vierten Ausführungsform der vorlie­ genden Erfindung zeigt;

Fig. 15 ein Zeitablaufdiagramm, das den Betrieb des in Fig. 14 gezeigten DRAM illu­ striert;

Fig. 16 eine Blockdarstellung, die eine Struktur eines DRAM zeigt;

Fig. 17 eine Blockdarstellung, die eine Struktur einer in Fig. 16 gezeigten Adreßerzeu­ gungsschaltung teilweise zeigt;

Fig. 18 eine Darstellung, die das Layout eines Zeilendekoders und einer Speichermatrix, die in Fig. 16 gezeigt sind, teilweise zeigt;

Fig. 19 eine Blockdarstellung, die eine Struktur von sowohl einem Speicherfeldblock, der in Fig. 18 gezeigt ist, als auch der Pe­ ripherie desselben teilweise zeigt; und

Fig. 20 ein Zeitablaufdiagramm, das den Selbst­ auffrischungsbetrieb des in Fig. 16 ge­ zeigten DRAM illustriert.

Erste Ausführungsform

Fig. 1 ist eine Blockdarstellung, die eine Struktur eines Hauptteils eines DRAM entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt, und Fig. 2 ist eine Blockdar­ stellung, die eine Struktur einer Adreßerzeugungsschaltung 41 zeigt.

Wie in den Fig. 1, 2 und 5 gezeigt ist, unterscheidet sich dieser DRAM von einem oben beschriebenen DRAM darin, daß ein Zeilende­ koder 42 zusätzlich mit einer Selbstauffrischungsstarttrigger- Erzeugungsschaltung 1, einer Selbstauffrischungsadreßänderung- Erkennungsschaltung 2, UND-Gattern 3 und 10, einem Flip-Flop 4 und Verriegelungsschaltungen 8 und 9 vorgesehen ist, daß ein Adreßsignal C0 von einem Flip-Flop FF7 der Adreßerzeugungs­ schaltung 41 ausgegeben wird, und daß Adreßsignale C1-C7 ent­ sprechend von den Flip-Flops FF0 bis FF6 der Adreßerzeugungs­ schaltung 41 ausgegeben werden.

Die Selbstauffrischungsstarttrigger-Erzeugungsschaltung 1 gibt normalerweise ein Signal auf einem "H"-Niveau aus, und sie gibt einen Puls auf einem "L"-Niveau als Reaktion auf die Ausgabe eines Selbstauffrischungsanweisungssignals SREFE von einer Takterzeugungsschaltung 38 aus. Die Auffrischungsadreßänderung- Erkennungsschaltung 2 gibt normalerweise ein Signal auf einem "H"-Niveau aus, und sie gibt einen Puls auf einem "L"-Niveau als Reaktion auf die Änderung eines Adreßsignals C0, das heißt eine Ausgabe des Flip-Flops FF7 in der Adreßerzeugungsschaltung 41, aus. Das UND-Gatter 3 gibt das Signal /RATD des logischen Produktes eines Ausgangssignals der Selbstauffrischungs­ starttrigger-Erzeugungsschaltung 1 und eines Ausgangssignals der Selbstauffrischungsadreßänderung-Erkennungsschaltung 2 aus.

Der Fliip-Flop 4 weist zwei NAND-Gatter 5 und 6 und einen Inver­ ter 7 auf. Der Flip-Flop 4 wird durch das Signal /RATD gesetzt, und er wird durch ein internes Taktsignal int/RAS, das von ei­ nem Oszillator 49 der Adreßerzeugungsschaltung 41 ausgegeben wird, zurückgesetzt. Eine Ausgabe des Flip-Flop 4 ist ein Si­ gnal /HOLD.

Die Verriegelungsschaltung 8 weist ein Übertragungsgatter 11 und Inverter 12 bis 14 auf, wie in Fig. 3 gezeigt ist. Das Übertragungsgatter 11 ist zwischen einen Eingabeknoten 8a und einen Zwischenknoten 8c geschaltet, der Inverter 12 ist zwi­ schen den Zwischenknoten 8c und einen Ausgabeknoten 8b geschal­ tet, und der Inverter 13 ist zwischen den Ausgabeknoten 8b und den Zwischenknoten 8c geschaltet. Das Signal /HOLD wird direkt einem Gatter 11a auf der Seite eines n-Kanal-MOS-Transistors des Übertragungsgatter 11 und ebenso über den Inverter 14 einem Gatter 11b auf der Seite eines P-Kanal-MOS-Transistors des Übertragungsgatters 11 eingegeben. Dementsprechend wird ein Eingangsniveau zu dem Zeitpunkt, zu dem das Signal /HOLD von einem "H"-Niveau auf ein "L"-Niveau fällt, durch die Inverter 12 und 13 verriegelt. Die Verriegelungsschaltung 9 weist eine Struktur auf, die derjenigen der Verriegelungsschaltung 8 ver­ gleichbar ist. Ein Signal RXM wird der Verriegelungsschaltung 8 eingegeben, während ein Signal ϕBL0-1 der Verriegelungsschal­ tung 9 eingegeben wird.

Das UND-Gatter 10 empfängt entsprechende Ausgabesignale Pre.RX und Pre.BS0-1 der Verriegelungsschaltungen 8 und 9. Eine Ausga­ be des UND-Gatters 10 ist ein Signal RX0-1. Die Verriegelungsschaltung 9 und das UND-Gatter 10 sind entsprechend jedes Paa­ res von Signalen RX0-1, RX1-1 bis RX0-m, RX1-m vorgesehen.

Fig. 4 ist ein Zeitablaufdiagramm, das den Betrieb des in den Fig. 1 bis 3 gezeigten DRAM illustriert. Wenn ein Selbstauffri­ schungsanweisungssignal SREFE von der Takterzeugungsschaltung 38 ausgegeben wird, wird ein internes Taktsignal int/RAS von dem Oszillator 49 der Adreßerzeugungsschaltung 41 ausgegeben, so daß der Zählbetrieb des Adreßzählers 50 begonnen wird.

Ein Pulssignal P1 auf einem "L"-Niveau wird von der einer Selbstauffrischungsstarttrigger-Erzeugungsschaltung 1 als Reak­ tion auf die Ausgabe des Selbstauffrischungsanweisungssignals SREFE ausgegeben, und Pulssignale P2, P3, . . . auf einem "L"- Niveau werden von der Selbstauffrischungsadreßänderung- Erkennungsschaltung 2 als Reaktion auf die Änderung in einem Adreßsignal C0, d. h. einer Ausgabe des Flip-Flop FF7 der Adre­ ßerzeugungsschaltung 41, ausgegeben. Diese Pulssignale P1, P2, P3, . . . laufen durch das UND-Gatter 3, damit sie das Signal /RATD sind.

Der Ausgang /HOLD des Flip-Flop 4 wird durch den Abfall des Signals /RATD auf ein "L"-Niveau gesetzt, und er wird durch den Abfall des internen Taktsignals int/RAS auf ein "L"-Niveau zurückgesetzt.

Die Signale ϕBL0-1 und ϕBL1-1 sind Signale, die innerhalb des Zeilendekoders 42 basierend auf dem internen Taktsignal int/RAS und entsprechenden Ausgaben C0 und C8-Cq der Flip-Flops FF7-FFq der Adreßerzeugungsschaltung 41 erzeugt werden. Das Signal ϕBL0-1 ist ein Signal, das anzeigt, daß ein Weg W0 des Spei­ cherfeldblocks BK1 ausgewählt ist, und es ist ein invertiertes Signal des internen Taktsignals int/RAS für einen Zeitraum, während dessen der Weg W0 des Blockes BK1 ausgewählt ist. Das Signal ϕBL1-1 ist ein Signal, das anzeigt, daß der andere Weg W1 des Speicherfeldblockes BK1 ausgewählt ist, und es ist ein invertiertes Signal des internen Taktsignals int/RAS für einen Zeitraum, während dessen der Weg W1 des Blocks BK1 ausgewählt ist.

Das Signal ϕBL0-1 wird durch die Verriegelungsschaltung 9 ver­ riegelt, wenn das Signal /HOLD von einem "H"-Niveau auf ein "L"-Niveau abfällt, und es wird von der Verriegelungsschaltung 9 entriegelt, wenn das Signal /HOLD von einem "L"-Niveau auf ein "H"-Niveau ansteigt. Die Ausgabe der Verriegelungsschaltung 9 ist das Signal Pre.BS0-1. Das Signal ϕBL1-1 wird in einer Art und Weise, die der oben beschriebenen vergleichbar ist, ein Si­ gnal Pre.BS1-1. Derart wird für jedes der Signale ϕBL0-1 und ϕBL1-1 ein Abschnitt, der mit derselben Periode wie das interne Taktsignal int/RAS schwingt, konstant auf ein "H"-Niveau ge­ bracht.

Das Signal RXM ist ein Signal, das mit ungefähr demselben Zeitablauf wie dem des internen Signals int/RAS schwingt, und es wird von der Takterzeugungsschaltung 38 ausgegeben. Das Si­ gnal RXM wird durch die Verriegelungsschaltung 8 verriegelt, wenn das Signal /HOLD von einem "H"-Niveau auf ein "L"-Niveau fällt, und es wird von der Verriegelungsschaltung 8 entriegelt, wenn das Signal /HOLD von einem "L"-Niveau auf ein "H"-Niveau ansteigt. Die Ausgabe der Verriegelungsschaltung 8 ist das Si­ gnal Pre.RX. Ein Signal des logischen Produktes der Signale Pre.RX und Pre.BS0-1 ist das Signal RX0-1, und ein Signal des logischen Produktes der Signale Pre.RX und Pre.BS1-1 ist das Signal RX1-1. Die Worttreiber 80 und 81 aus Fig. 19 werden durch diese Signale RX0-1 bzw. RX1-1 aktiviert.

Während der Worttreiber 80 des Weges W0 durch das Signal RX0-1 aktiviert ist, werden die Wortleitungen WL, die zu dem Weg W0 gehören, aufeinanderfolgend ausgewählt, so daß eine Datenauf­ frischung ausgeführt wird. Zusätzlich werden, während der Worttreiber 81 des Weges W1 durch das Signal RX1-1 aktiviert ist, die Wortleitungen WL, die zu dem Weg W1 gehören, aufeinander­ folgend ausgewählt, so daß eine Datenauffrischung ausgeführt wird. Dann wird der Block BK2 ausgewählt und ein Betrieb, der vergleichbar zu dem oben beschriebenen ist, wird ausgeführt.

Bei der ersten Ausführungsform ist eine obere Adresse jedem der Wege W0 und W1 zugeordnet, und eine untere Adresse ist jeder Wortleitung WL, die zu den Wegen W0 und W1 gehört, zugeordnet. Des weiteren, während eine Wortleitung W1 in einem Weg W (zum Beispiel W0) eines Blocks BK (zum Beispiel BK1) ausgewählt ist, wird ein Signal RX (in diesem Fall RX0-1) auf aktivem Niveau, das heißt auf einem "H"-Niveau, gehalten, ohne daß es zurückge­ setzt wird. In der Folge wird der Stromverbrauch verglichen mit dem Beispiel, das in der Einleitung beschrieben wurde, bei dem ein Signal RX jedesmal, wenn eine Wortleitung WL ausgewählt wird, zurückgesetzt wird, reduziert. Genauer gesagt wird, da das Signal RX nur einmal während eines Zeitraumes, während des­ sen n/2 Wortleitungen WL ausgewählt werden, zurückgesetzt wer­ den muß (nur einmal für j Wortleitungen WL (wobei j < n/2) in dem Fall des zuerst ausgewählten Weges W0), die Leistung, die zum Zurücksetzen des Signals RX benötigt wird, auf ungefähr 2/n verglichen mit dem eingangs beschriebenen Beispiel reduziert. Da die Anzahl der Wortleitungen WL pro einem Block BK normaler­ weise 256 oder 512 ist, wird der Stromverbrauch auf einige Hun­ dertstel reduziert.

Obwohl die Zahl der Wege bei der ersten Ausführungsform gleich 2 ist, können dieselben Wirkungen natürlich auch mit drei oder mehr Wegen erhalten werden.

Zusätzlich können die Worttreiber 80-82 durch CMOS-Transistoren oder durch n-Kanal-MOS-Transistoren gebildet sein.

Zweite Ausführungsform

Fig. 5 ist eine Darstellung, die das Layout eines Zeilendeko­ ders 42 und einer Speichermatrix 44 eines DRAM entsprechend ei­ ner zweiten Ausführungsform der vorliegenden Erfindung zeigt, und Fig. 6 ist eine vergrößerte Ansicht, die einen Hauptteil aus Fig. 5 zeigt.

Wie in den Fig. 5 und 6 gezeigt ist, werden bei diesem DRAM ein geteiltes Wortleitungsverfahren und ein Zwei-Wege-Verfahren verwendet. Jede Wortleitung WL jedes Speicherfeldblockes BK1- BKm ist in eine Mehrzahl von Unterwortleitungen SWL unterteilt, jeder Speicherfeldblock BK1-BKm ist in eine Mehrzahl von Unter­ blöcken 16 unterteilt, und ein SD-Band 15 ist entsprechend je­ des Unterblocks 16 vorgesehen.

Eine Mehrzahl von Unterwortleitungen SWL jedes Unterblocks 16 ist in zwei Wege W0 und W1 unterteilt. Der Weg W0 enthält eine Unterwortleitung SWL in einer ungeraden Zeile und der Weg W1 enthält eine Unterwortleitung SWL in einer geraden Zeile. Si­ gnale SD0 und SD1 sind den Wegen W0 und W1 zugewiesen, und eine Signalgruppe X ist jeder Unterwortleitung SWL, die zu den Wegen W0 und W1 gehört, zugewiesen. Jede Unterwortleitung SWL jedes Unterblocks 16 wird durch Signale SD0 und SD1 und eine Signal­ gruppe X spezifiziert.

Um das Zwei-Wege-Verfahren zu realisieren, enthält jedes SD- Band einen Worttreiber 17, der entsprechend jeder ungeraden Zeile eines entsprechenden Unterblockes 16 vorgesehen ist, und einen Worttreiber 18, der entsprechend jeder geraden Zeile ei­ nes entsprechenden Unterblockes 16 vorgesehen ist. Zusätzlich enthält jede der Worttreibergruppen WD1-WDm einen Worttreiber 82, der entsprechend benachbarter Worttreiber 17 und 18 des SD- Bandes 15 eines entsprechenden der Speicherfeldblöcke BK1 bis BKm vorgesehen ist. Der Worttreiber 82 empfängt eine Signal­ gruppe X. Der Worttreiber 17 empfängt eine Ausgabe des Worttreibers 82 und das Signal SD0. Der Worttreiber 18 empfängt die Ausgabe des Worttreibers 82 und das Signal SD1. Die Ausgaben der Worttreiber 17 und 18 werden entsprechend an die entspre­ chenden Unterwortleitungen SWL angelegt.

Fig. 7 ist eine Blockdarstellung, die eine Schaltung zum Erzeu­ gen eines Signals SD in dem in den Fig. 5 und 6 gezeigten DRAM zeigt, und Fig. 8 ist ein Zeitablaufdiagramm, das einen Betrieb desselben illustriert.

Die Struktur und der Betrieb der Schaltung aus den Fig. 7 und 8 sind dieselben wie diejenigen aus den Fig. 1 und 4, ausgenommen die Tatsache, daß Signale XDM, Pre.SD, SD0 und SD1 entsprechend die Signale RXM, Pre.RX, RX0-1 und RX1-1 ersetzen. Genauer ge­ sagt werden die Signale SD0 und SD1 zum Auswählen der Wege W0 bzw. W1 nicht zurückgesetzt, während die Unterwortleitungen SWL, die zu den entsprechenden Wegen W0 und W1 gehören, ausge­ wählt sind.

Dieselben Wirkungen wie diejenigen der ersten Ausführungsform können mit der zweiten Ausführungsform erzielt werden.

Dritte Ausführungsform

Fig. 9 ist eine Darstellung, die das Layout eines Zeilendeko­ ders 42 und einer Speichermatrix 44 eines DRAM entsprechend ei­ ner dritten Ausführungsform der vorliegenden Erfindung zeigt, und Fig. 10 ist eine Blockdarstellung, die eine Struktur einer Worttreibergruppe WD, die in Fig. 9 gezeigt ist, teilweise zeigt.

Wie in Fig. 9 gezeigt ist, werden in dem Zeilendekoder 42 Vor­ dekodiersignalgruppen XJ, XK, XL und Reset anstelle der Signal­ gruppe X ausgebildet, und diese Vordekodiersignalgruppen XJ, XK, XL und Reset werden an jeden Worttreiber 82 angelegt.

Fig. 11 ist eine Blockdarstellung, die einen Hauptteil dieses DRAM zeigt, und Fig. 12 ist eine Blockdarstellung, die eine Struktur einer Adreßerzeugungsschaltung 41 zeigt.

Wie in den Fig. 11 und 12 gezeigt ist, unterscheidet sich die­ ser DRAM von demjenigen der ersten Ausführungsform dadurch, daß die Verriegelungsschaltung 8 und das UND-Gatter 10 entfernt sind, und dadurch, daß Adreßsignale C8-Cq, die sich auf die Auswahl eines Blocks BK beziehen, entsprechend von Flip-Flops FF0-FF6 der Adreßerzeugungsschaltung 41 ausgegeben werden, daß Adreßsignale C1-C7, die sich auf die Vordekodiersignale XJ, XK und XL beziehen, entsprechend von Flip-Flops FF7-FF(q - 1) ausge­ geben werden, und daß ein Signal, das sich auf die Auswahl ei­ nes Weges W bezieht, von einem Flip-Flop FFq ausgegeben wird. Die Selbstauffrischungsadreßänderung-Erkennungsschaltung 2 gibt ein Pulssignal als Reaktion auf eine Änderung in einem Adreßsi­ gnal C1, das heißt auf eine Ausgabe des Flip-Flops FF7 der Adreßerzeugungsschaltung 41, aus. Ein Signal XJM wird in eine Verriegelungsschaltung 9 eingegeben und eine Ausgabe der Ver­ riegelungsschaltung 9 ist ein Signal XJ. Die Verriegelungs­ schaltung 9 ist entsprechend jedes Vordekodiersignals XJ, XK, XL und Reset vorgesehen.

Fig. 13 ist ein Zeitablaufdiagramm, das den Betrieb des in den Fig. 9-12 gezeigten DRAM illustriert. Ein Signal /HOLD wird in einer Art und Weise erzeugt, die vergleichbar zu der bei der ersten Ausführungsform ist. Ein Signal XJM wird durch die Ver­ riegelungsschaltung 9 verriegelt, wenn das Signal /HOLD von ei­ nem "H"-Niveau auf ein "L"-Niveau fällt, und es wird von der Verriegelungsschaltung 9 entriegelt, wenn das Signal /HOLD von einem "L"-Niveau auf ein "H"-Niveau ansteigt. Eine Ausgabe der Verriegelungsschaltung 9 ist ein Signal XJ. Dasselbe gilt für die anderen Signale XK, XL und Reset.

Während zwei Worttreiber 80 und 81 in jedem der Blöcke BK1-BKm durch die Vordekodiersignale XJ, XK, XL und Reset aktiviert werden, erreichen die Signale RX0-1 bis RX0-m oder die Signale RX1-1 bis RX1-m nacheinander ein "H"-Niveau und entsprechende Wortleitungen WL in entsprechenden Blöcken BK1 bis BKm werden aufeinanderfolgend ausgewählt, so daß eine Datenauffrischung ausgeführt wird. Zum Zeitpunkt des Starts des Auffrischens, während die zwei Worttreiber 80 und 81 in jedem Block BK1 bis BKm durch die Vordekodiersignale XJ, XK, XL und Reset aktiviert sind, erreichen die Signale RX0-h (wobei h ≧ 1) bis RX0-m oder die Signale RX1-h bis RX1-m nacheinander ein "H"-Niveau und entsprechende Wortleitungen WL in entsprechenden Blöcken BKH bis BKm werden aufeinanderfolgend ausgewählt, so daß eine Da­ tenauffrischung ausgeführt wird.

Bei der dritten Ausführungsform ist eine untere Adresse jedem der Blöcke BK1 bis BKm zugeordnet, und eine obere Adresse ist jeder Wortleitung WL, die zu den Blöcken BK1 bis BKm gehört, zugeordnet, und des weiteren werden Vordekodiersignale XJ, XK, XL und Reset nicht zurückgesetzt, während entsprechende Wort­ leitungen WL in den entsprechenden Blöcken BK1 bis BKm ausge­ wählt sind. In der Folge kann der Stromverbrauch verglichen mit dem eingangs beschriebenen Beispiel reduziert werden, bei dem Vordekodiersignale XJ, XK, XL und Reset jedesmal zurückgesetzt werden, wenn eine einzelne Wortleitung WL ausgewählt ist.

Vierte Ausführungsform

Fig. 14 ist eine Blockdarstellung, die eine Struktur eines Hauptteils eines DRAM entsprechend einer vierten Ausführungs­ form der vorliegenden Erfindung zeigt.

Wie in Fig. 14 gezeigt ist, unterscheidet sich dieser DRAM von einem allgemeinen DRAM dadurch, daß ein Zeilendekoder 42 zu­ sätzlich mit einer Selbstauffrischungsstarttrigger-Erzeugungs­ schaltung 1, einer Selbstauffrischungsadreßänderung-Erkennungsschaltung 2, einem UND-Gatter 3, einem Flip-Flop 4, Verriege­ lungsschaltungen 8 und 9, einem Inverter 19 und einem NAND- Gatter 20 vorgesehen ist. Die Selbstauffrischungsadreßänderung- Erkennungsschaltung 2 gibt normalerweise ein Signal auf einem "H"-Niveau aus, und sie gibt einen Puls auf einem "L"-Niveau als Reaktion auf eine Änderung in einem Adreßsignal C8, das heißt in eine Ausgabe eines Flip-Flops FF8 in der Adreßerzeu­ gungsschaltung 41, aus. Ein Signal BLIM wird über den Inverter 19 in die Verriegelungsschaltung 8 eingegeben, und ein Block­ auswahlsignal ϕBL1 wird in die Verriegelungsschaltung 9 einge­ geben. Das NAND-Gatter 20 empfängt ein Ausgabesignal Pre.BL1 der Verriegelungsschaltung 8 und ein Ausgabesignal Pre.BS1 der Verriegelungsschaltung 9 und gibt ein Signal BLIR1 aus. Die Selbstauffrischungsstarttrigger-Erzeugungsschaltung 1, das UND- Gatter 3, das Flip-Flop 4 und die Verriegelungsschaltungen 8 und 9 sind dieselben wie diejenigen, die in Verbindung mit Fig. 1 beschrieben wurden. Die Verriegelungsschaltung 9 und das NAND-Gatter 20 sind entsprechend jedem der Signale BLIL1, BLIR1, BLIL2, BLIR2, . . . vorgesehen. Die Signale ϕBL2, ϕBL1, ϕBL3, ϕBL2, . . . zum Auswählen eines Blockes, die mit den ent­ sprechenden Signalen BLIL1, BLIR1, BLIL2, BLIR2, . . . entspre­ chend in Beziehung stehen, werden der Verriegelungsschaltung 9 eingegeben.

Fig. 15 ist ein Zeitablaufdiagramm, das den Betrieb des DRAM, der in Fig. 14 gezeigt ist, illustriert. Ein Signal /HOLD wird in einer Art und Weise, die vergleichbar zu der bei der ersten Ausführungsform ist, erzeugt. Die Signale ϕBL1 und ϕBL2 sind invertierte Signale eines internen Taktsignales int/RAS für ei­ nen Zeitraum, während dessen die Blöcke BK1 bzw. BK2 ausgewählt sind. Die Signale Pre.BS1 und Pre.BS2 sind Signale, die aus der Verriegelung der Signale ϕBL1 bzw. ϕBL2 durch die Verriege­ lungsschaltung 9 resultieren. Die Signale Pre.BS1 und Pre.BS2 sind Signale, die aus der Tatsache resultieren, daß Abschnitte der Signale ϕBL1 bzw. ϕBL2, die invertierte Signale des internen Taktsignals int/RAS sind, auf einem "H"-Niveau konstant ge­ macht werden. Das Signal BLIM schwingt ungefähr mit demselben Zeitablauf wie demjenigen des internen Taktsignals int/RAS und wird von der Takterzeugungsschaltung 38 ausgegeben. Das Signal Pre.BL1 ist ein Signal, das aus der Verriegelung eines inver­ tierten Signals des Signals BLIM durch die Verriegelungsschal­ tung 8 resultiert.

Ein Signal BLIR0 ist immer auf einem "H"-Niveau. Jedes der Si­ gnale BLIL1 und BLIR2 ist ein invertiertes Signal eines Signals des logischen Produktes der Signale Pre.BS2 und Pre.BL1 und ist daher normalerweise auf einem "H"-Niveau, und es ist auf einem "L"-Niveau, während der Block BK2 ausgewählt ist. Das Signal BLIR1 ist ein invertiertes Signal eines Signals des logischen Produktes der Signale Pre.BS1 und Pre.BL1 und daher normaler­ weise auf einem "H"-Niveau, und es ist auf einem "L"-Niveau, während der Block BK1 ausgewählt ist.

Während das Signal BLIR1 auf einem "L"-Niveau ist, wird jede Wortleitung WL des Blocks BK1 nacheinander ausgewählt, so daß eine Datenauffrischung ausgeführt wird. Während die Signale BLIL1 und BLIR2 auf einem "L"-Niveau sind, wird jede Wortlei­ tung WL des Blocks BK2 nacheinander ausgewählt, so daß eine Da­ tenauffrischung ausgeführt wird. Dann wird ein Block BK3 ausge­ wählt und ein vergleichbarer Betrieb wird ausgeführt.

Bei der vorliegenden Ausführungsform wird, während ein Block BK (zum Beispiel BK2) ausgewählt ist, ein Signal BL1 (in diesem Fall BLIL1 und BLIR2) nicht zurückgesetzt und auf einem aktiven Niveau auf einem "L"-Niveau gehalten. Als Folge wird der Strom­ verbrauch vergleichen mit einem Beispiel, bei dem ein Signal BL1 jedesmal zurückgesetzt wird, wenn eine einzelne Wortleitung WL ausgewählt wird, reduziert.

Es ist zu bemerken, daß der Stromverbrauch weiter reduziert werden kann, falls die vorliegende Ausführungsform mit einer der ersten bis dritten Ausführungsformen kombiniert wird.

Claims (9)

1. Halbleiterspeichereinrichtung, die eine Selbstauffri­ schungs-Vorrichtung aufweist, mit:
einem Speicherfeld (BK), das eine Mehrzahl von Speicherzellen (MC), die in Zeilen und Spalten angeordnet sind, eine Mehr­ zahl von Wortleitungen (WL), die in eine Mehrzahl von Gruppen aufgeteilt sind, wobei jede Wortleitung entsprechend einer Zeile vorgesehen ist, und ein entsprechend jeder Spalte vor­ gesehenes Bitleitungspaar (BLP) aufweist, wobei in einem Selbstauffrischungsmodus eine obere Adresse jeder Gruppe und eine untere Adresse jeder Wortleitung in jeder Gruppe zuge­ ordnet ist,
einer Adreßbezeichnungsschaltung (41), die auf das Setzen des Selbstauffrischungsmodus mit dem aufeinanderfolgenden Be­ zeichnen jeder unteren Adresse, die zu einer oberen Adresse des Speicherfeldes (BK) gehört, und dann mit dem aufeinander­ folgenden Bezeichnen von jeder unteren Adresse, die zu einer anderen oberen Adresse gehört, reagiert,
einer ersten Signalerzeugungsschaltung (1-8), die entspre­ chend jeder oberen Adresse vorgesehen ist, zum Starten einer Ausgabe eines Gruppenauswahlsignals zum Auswählen einer ent­ sprechenden Gruppe als Reaktion auf den Start des Bezeichnens einer entsprechenden oberen Adresse durch die Adreßbezeich­ nungsschaltung (41) und zum Unterbrechen der Ausgabe des Gruppenauswahlsignals als Reaktion auf das Beenden der Be­ zeichnung,
einer zweiten Signalerzeugungsschaltung (82), die entspre­ chend jeder unteren Adresse vorgesehen ist, zum Starten einer Ausgabe eines Wortleitungsauswahlsignals zum Auswählen einer entsprechenden Wortleitung als Reaktion auf den Start der Be­ zeichnung einer entsprechenden unteren Adresse durch die Adreßbezeichnungsschaltung (41) und zum Unterbrechen der Aus­ gabe des Wortleitungsauswahlsignals als Reaktion auf das Be­ enden der Bezeichnung,
einer Wortleitungstreiberschaltung (80, 81), die entsprechend jeder Wortleitung (WL) vorgesehen ist, zum Bringen einer ent­ sprechenden Wortleitung (WL) auf ein aktives Niveau während einer Periode, in der das Gruppenauswahlsignal von der ersten entsprechenden Signalerzeugungsschaltung (1-8) und das Wort­ leitungsauswahlsignal von der entsprechenden zweiten Si­ gnalerzeugungsschaltung (82) ausgegeben wird, und
einer Auffrischschaltung (51) zum Ausführen einer Datenauf­ frischung von Speicherzellen (MC) entsprechend einer Wortlei­ tung (WL), die durch die Wortleitungstreiberschaltung (80, 81) auf ein aktives Niveau gebracht ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Adreßbezeichnungsschaltung (41)
eine Takterzeugungsschaltung (49), die auf das Setzen des Selbstauffrischungsmodus reagiert, zum Ausgeben eines Taktsi­ gnals (int/RAS),
einen ersten Zähler (FF0-FF6) zum Zählen einer Anzahl von Pulsen des Taktsignals (int/RAS), das von der Takterzeugungs­ schaltung (49) ausgegeben wird, und zum aufeinanderfolgenden Bezeichnen der unteren Adresse entsprechend eines resultie­ renden Zählwertes, und
einen zweiten Zähler (FF7) zum Zählen einer Anzahl von Malen, die der erste Zähler (FF0-FF6) hochzählt, und zum aufeinan­ derfolgenden Bezeichnen der oberen Adresse entsprechend eines resultierenden Zählwertes aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet,
daß die erste Signalerzeugungsschaltung (1-10)
eine erste Pulserzeugungsschaltung (1), die auf das Setzen des Selbstauffrischungsmodus reagiert, zum Ausgeben eines er­ sten Pulssignals,
eine zweite Pulserzeugungsschaltung (2), die auf eine Ände­ rung in dem Zählwert des zweiten Zählers (FF7) reagiert, zum Ausgeben eines zweiten Pulssignals,
ein Flip-Flop (4), das durch das erste und das zweite Puls­ signal, die entsprechend von der ersten und der zweiten Puls­ erzeugungsschaltung (1, 2) ausgegeben werden, gesetzt und durch das Taktsignal (int/RAS), das von der Takterzeugungs­ schaltung (49) ausgegeben wird, zurückgesetzt wird, und
eine Ausgabeschaltung (8-10) zum Starten einer Ausgabe des Gruppenauswahlsignals (RX) als Reaktion auf sowohl den Start der Bezeichnung einer entsprechenden oberen Adresse durch den zweiten Zähler (FF7) und das Rücksetzen des Flip-Flops (4) und zum Unterbrechen der Ausgabe des Gruppenauswahlsignals (RX) als Reaktion auf das Setzen des Flip-Flops (4) aufweist.

4. Halbleiterspeichereinrichtung, die eine Selbstauffri­ schungs-Vorrichtung aufweist, mit:
einem Speicherfeld (45), das eine Mehrzahl von Blöcken (BK), die jeweils eine Mehrzahl von in Zeilen und Spalten angeord­ neten Speicherzellen (MC) aufweisen, eine entsprechend jeder Zeile vorgesehene Wortleitung (WL), und ein entsprechend je­ der Spalte vorgesehenes Bitleitungspaar (BLP) aufweist, wobei in dem Selbstauffrischungsmodus eine untere Adresse jedem Block (BK) und eine obere Adresse jeder Wortleitung (WL), die zu jedem Block (BK) gehört, zugewiesen ist,
einer Adreßbezeichnungsschaltung (41), die auf das Setzen des Selbstauffrischungsmodus reagiert, zum aufeinanderfolgenden Bezeichnen jeder unteren Adresse, die zu einer oberen Adresse des Speicherfelds (45) gehört, und dann zum aufeinanderfol­ genden Bezeichnen jeder unteren Adresse, die zu einer anderen oberen Adresse gehört,
einer ersten Signalerzeugungsschaltung (1-9), die entspre­ chend jeder oberen Adresse vorgesehen ist, zum Starten einer Ausgabe eines Wortleitungsauswahlsignals zum Auswählen einer entsprechenden Wortleitung als Reaktion auf den Start der Be­ zeichnung einer entsprechenden oberen Adresse durch die Adreßbezeichnungsschaltung (41) und zum Unterbrechen der Aus­ gabe des Wortleitungsauswahlsignals als Reaktion auf das Be­ enden der Bezeichnung,
einer zweiten Signalerzeugungsschaltung (82), die entspre­ chend jeder unteren Adresse vorgesehen ist, zum Starten einer Ausgabe eines Blockauswahlsignals zum Auswählen eines ent­ sprechenden Blocks als Reaktion auf den Start der Bezeichnung einer entsprechenden unteren Adresse durch die Adreßbezeich­ nungsschaltung (41) und zum Unterbrechen der Ausgabe des Blockauswahlsignals als Reaktion auf das Beenden der Bezeich­ nung,
einer Wortleitungstreiberschaltung (80, 81), die entsprechend jeder Wortleitung (WL) vorgesehen ist, zum Bringen einer ent­ sprechenden Wortleitung (WL) auf ein aktives Niveau während einer Periode, in der das Wortleitungsauswahlsignal von der entsprechenden ersten Signalerzeugungsschaltung (1-9) und das Blockauswahlsignal von der entsprechenden Signalerzeugungs­ schaltung (82) ausgegeben wird, und
einer Auffrischschaltung (51) zum Ausführen einer Datenauf­ frischung von Speicherzellen (MC), die einer Wortleitung (WL) entsprechen, die durch die Wortleitungstreiberschaltung (80, 81) auf ein aktives Niveau gebracht ist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die Adreßbezeichnungsschaltung (41)
eine Takterzeugungsschaltung (49), die auf das Setzen des Selbstauffrischungsmodus reagiert, zum Ausgeben eines Taktsi­ gnals (int/RAS),
einen ersten Zähler (FF0-FF6) zum Zählen einer Anzahl von Pulsen des Taktsignals (int/RAS), das von der Takterzeugungs­ schaltung (49) ausgegeben wird und zum aufeinanderfolgenden Bezeichnen der unteren Adresse entsprechend eines resultie­ renden Zählwertes, und
einen zweiten Zähler (FF7-FFq - 1) zum Zählen einer Anzahl von Malen, in denen der erste Zähler (FF0-FF6) hochzählt, und zum aufeinanderfolgenden Bezeichnen der oberen Adresse entspre­ chend eines resultierenden Zählwertes aufweist.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet,
daß die erste Signalerzeugungsschaltung (1-9)
eine erste Pulserzeugungsschaltung (1), die auf das Setzen des Selbstauffrischungsmodus reagiert, zum Ausgeben eines er­ sten Pulssignals,
eine zweite Pulserzeugungsschaltung (2), die auf eine Ände­ rung in dem Zählwert des zweiten Zählers reagiert, zum Ausge­ ben eines zweiten Pulssignals,
ein Flip-Flop (4), das durch das erste und das zweite Puls­ signal, die entsprechend von der ersten und der zweiten Puls­ erzeugungsschaltung (1, 2) ausgegeben werden, gesetzt und durch das Taktsignal (int/RAS), das von der Takterzeugungs­ schaltung (49) ausgegeben wird, zurückgesetzt wird, und
eine Ausgabeschaltung (9) zum Starten einer Ausgabe des Wort­ leitungsauswahlsignals als Reaktion auf sowohl den Start der Bezeichnung einer entsprechenden oberen Adresse durch den zweiten Zähler (FF7-FFq - 1) und das Zurücksetzen des Flip- Flops (4) und zum Beenden der Ausgabe des Wortleitungsaus­ wahlsignals als Reaktion auf das Setzen des Flip-Flops (4) aufweist.

7. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die Halbleiterspeichereinrichtung
ein Speicherfeld (45), das eine Mehrzahl von Blöcken (BK), die jeweils eine Mehrzahl von in Zeilen und Spalten angeord­ neten Speicherzellen (MC) aufweisen, eine Wortleitung (WL) entsprechend jeder Zeile und ein entsprechend jeder Spalte vorgesehenes Bitleitungspaar (BLP) aufweist, wobei, in dem Selbstauffrischungsmodus, eine obere Adresse jedem Block (BK) und eine untere Adresse jeder Wortleitung (WL), die zu jedem Block (BK) gehört, zugewiesen ist,
eine Auffrischschaltung (51), die zwischen jeweils zwei Blöc­ ken aus der Mehrzahl der Blöcke (BK) des Speicherfeldes (45) zum Ausführen einer Datenauffrischung der Speicherzellen (MC), die einer Wortleitung (WL) entsprechen, die in einem benachbarten Block (BK) auf ein aktives Niveau gebracht ist, vorgesehen ist,
eine erste Signalerzeugungsschaltung (1-9, 19, 20), die ent­ sprechend jeder oberen Adresse vorgesehen ist, zum Starten einer Ausgabe eines Blockauswahlsignals zum Auswählen eines entsprechenden Blockes als Reaktion auf den Start der Be­ zeichnung einer entsprechenden oberen Adresse durch die Adreßbezeichnungsschaltung (41) und zum Unterbrechen der Aus­ gabe des Blockauswahlsignals als Reaktion auf das Beenden der Bezeichnung,
eine Verbindungsschaltung (61, 64), die entsprechend jeden Blockes (BK) vorgesehen ist, zum Verbinden eines entsprechen­ den Blockes (BK) mit der entsprechenden Auffrischschaltung (51) und zum Trennen eines anderen Blockes (BK) von der Auf­ frischschaltung (51) als Reaktion auf die Ausgabe des Block­ auswahlsignals von der entsprechenden ersten Signalauswahl­ schaltung (1-9, 19, 20) und
eine Wortleitungstreiberschaltung (80, 81), die entsprechend jeder Wortleitung (WL) vorgesehen ist, zum Bringen einer ent­ sprechenden Wortleitung (WL) auf ein aktives Niveau während einer Periode, in der das Blockauswahlsignal von der entspre­ chenden ersten Signalerzeugungsschaltung (1-9, 19, 20) und das Wortleitungsauswahlsignal von der entsprechenden zweiten Signalerzeugungsschaltung (82) ausgegeben werden, aufweist.

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet,
daß die Adreßbezeichnungsschaltung (41)
eine Takterzeugungsschaltung (49), die auf das Setzen des Selbstauffrischungsmodus reagiert, zum Ausgeben eines Taktsi­ gnals (int/RAS),
einen ersten Zähler (FF0-FF7) zum Zählen einer Anzahl von Pulsen des Taktsignals (int/RAS), das von der Takterzeugungs­ schaltung (49) ausgegeben wird, und zum aufeinanderfolgenden Bezeichnen der unteren Adresse entsprechend eines resultie­ renden Zählwertes, und
einen zweiten Zähler (FF8-FFq) zum Zählen einer Anzahl von Malen, in denen der erste Zähler (FF0-FF7) hochzählt, und zum aufeinanderfolgenden Bezeichnen der oberen Adresse entspre­ chend eines resultierenden Zählwertes aufweist.

9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet,
daß die erste Signalerzeugungsschaltung (1-9, 19, 20)
eine erste Pulserzeugungsschaltung (1), die auf das Setzen des Selbstauffrischungsmodus reagiert, zum Ausgeben eines er­ sten Pulssignals,
eine zweite Pulserzeugungsschaltung (2), die auf eine Ände­ rung in dem Zählwert des zweiten Zählers (FF8-FFq) reagiert, zum Ausgeben eines zweiten Pulssignals,
ein Flip-Flop (4), das durch das erste und das zweite Puls­ signal, die entsprechend von der ersten und der zweiten Puls­ erzeugungsschaltung (1, 2) ausgegeben werden, gesetzt und durch das Taktsignal (int/RAS), das von der Takterzeugungs­ schaltung (49) ausgegeben wird, zurückgesetzt wird, und
eine Ausgabeschaltung (8, 9, 19, 20) zum Starten einer Ausga­ be des Blockauswahlsignals als Reaktion auf sowohl den Start der Bezeichnung einer entsprechenden oberen Adresse durch den zweiten Zähler (FF8-FFq) und das Zurücksetzen des Flip-Flops (4) und zum Unterbrechen der Ausgabe des Blockauswahlsignals als Reaktion auf das Setzen des Flip-Flops (4) aufweist.