KR970051291A - 반도체 기억장치 - Google Patents

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Abstract

DRAM에 있어서, 각 웨이 W0, W1에 상위 어드레스를 할당하고, 각 웨이 W0, W1에 속하는 각 워드선 WL에 하위 어드레스를 할당한다. 셀프 리프레쉬 개시 트리거 발생회로(1)에 의해서 셀프 리프레쉬의 개시를 검지하고, 리프레쉬 어드레스 변화검지회로(2)에 의해서 상위 어드레스의 변화를 검지한다. 이 검지결과에 따라서, 어떤 웨이 W0, W1이 선택되어 있는 동안은, 웨이선택신호 RX0, RX1을 리세트시키지 않고 활성화레벨로 유지한다. 따라서 1개의 워드선 WL이 선택될 때마다 신호 RX0, RX1이 리세트되는 종래에 비해서 소비전력이 저감화된다.

Description

반도체 기억장치
제1도는 본 발명의 실시예1에 의한 DRAM의 주요부의 구성을 도시하는 회로블럭도,
제2도는 제1도에 도시한 어드레스 발생회로의 구성을 부분적으로 도시하는 회로블럭도,
제3도는 제1도에 도시한 래치회로의 구성을 도시하는 회로블럭도, 제4도는 제1도에 도시한 DRAM의 동작을 도시하는 타이밍챠트
본 발명에 의한 마스크롬의 내부제어신호 발생회로도.

Claims (9)

  1. 셀프 리프레쉬 모드는 갖는 반도체 기억장치에 있어서, 행열형상으로 배열된 다수의 메모리셀(MC), 다수의 군(group)으로 분할되고 각각이 각 행에 대응해서 마련된 다수의 워드선(WL) 및 각 열에 대응해서 마련된 비트선쌍(BLP)을 포함하고, 상기 셀프 리프레쉬 모드시에 각 군에 상윙 어드레스 할당되고 각 군에 속하는 각 워드선에 하위 어드레스가 할당되는 메모리어레이(BK), 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 상기 메모리어레이(BK)중의 어떤 상위 어드레스에 속하는 각 하위 어드레스를 순차 지정하고, 계속해서 다른 상위 어드레스에 속하는 각 하위 어드레스를 순차 지정해 가는 어드레스 저정수단(41), 각 상위 어드레스에 대응해서 마련되고, 상기 어드레스 지정수단(41)에 의해서 대응하는 상위 어드레스의 지정이 개시된 것에 따라서 대응하는 군을 선택하는 군 선택 신호를 출력하고, 그이 지정이 완료한 것에 따라서 군 선택 신호의 출력을 정지시키는 제1의 신호발생수단(1∼8), 각 하위 어드레스에 대응해서 마련되고, 상기 어드레스 지정수단(41)에 의해서 대응하는 하위 어드레스의 지정이 개시된 것에 따라서 대응하는 워드선을 선택하는 워드선 선택신호를 출력하고, 그의 지정이 완료한 것에 따라서 워드선 선택 신호의 출력을 정지시키는 제2의 신호발생수단(82), 각 워드선(WL)에 대응해서 마련되고, 대응하는 제1의 신호 발생 수단(1-8)에서 상기 군 선택신호가 출력되고 대응하는 제2의 신호발생수단(82)에서 상기 워드선 선택 신호가 출력된 것에 따라서 대응하는 워드선(WL)을 활성화레벨로 하는 워드선 구동수단(80,81) 및 상기 워드선 구동수단(80,81)에 의해서 활성화레벨로된 워드선(WL)에 대응하는 메모리셀(MC)의 데이타의 리프레쉬를 실행하는 리프레쉬 실행수단(51)을 포함하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 어드레스 지정수단(41)은, 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 클럭신호를 출력하는 클럭발생수단(49), 상기 클럭발생수단(49)에서 출력된 클럭시호의 펄스 수를 카운트하고 그 카운트값에 의해서 상기 하위 어드레스를 순차 지정하는 제1의 카운터(FF0~FF6) 및 상기 제1의 카운터(FF0~FF6)의 카운트업 수를 카운트하고, 그 카운트 값에 의해서 상기 상위 어드레스를 순차 지정하는 제2의 카운터(FF7)을 포함하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제1의 신호발생수단(1~10)은, 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 제1의 펄스신호를 출력하는 제1의 펄스발생수단
    (1), 상기 제2의 카운터(FF7)의 카운트 값이 변화한 것에 따라서 제2의 펄스신호를 출력하는 제2의 펄스발생수단(2), 상기 제1및 제2의 펄스발생수단 (1,2)에서 각각 출력된제1및 제2의 펄스신호에 의해서 세트되고 상기 클럭발생수단(49)에서 출력된 클럭신호에 의해서 리세트되는 플립플롭(4) 및 상기 제2의 카운터(FF7)에 의해서 대응하는 상위 어드레스의 지정이 개시되고, 또한 상기 플립플롭(4)가 리세트된 것에 따라서 상기 군 선택 신호를 출력하고, 상기 플립플롭(4)가 세트된 것에 따라서 상기 군 선택 신호의 출력을 정지시키는 출력수단(8~10)을 포함하는 반도체 기억장치.
  4. 셀프 리프레쉬 모드를 갖는 반도체 기억장치에 있어서, 각각이 행열형상으로 배열된 다수의 메모리셀(MC), 각 행에 대응해서 마련된 워드선(WL) 및 각 열에 대응해서 마련된 비트선쌍(BLP)를 갖는 다수의 블럭(BK)를 포함하고, 상기 셀프 리프레쉬 모드시에 각 블럭(BK)에 하위 어드레스가 할당되고, 각 블럭(BK)에 속하는 각 워드선(WL)에 상위 어드레스가 할당되는 메모리 어레이(45), 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 상기 메모리어레이(45)중의 어떤 상위 어드레스에 속하는 각 하위 어드레스를 순차 지정하고, 계속해서 다른 상위 어드레스에 속하는 각 하위 어드레스를 순차 지정해 가는 어드레스 지정수단(41), 각 상위 어드레스에 대응해서 마련되고, 상기 어드레스 지정수단(41)에 의해서 대응하는 상위 어드레스의 지정이 개시된 것에 따라서 대응하는 워드선을 선택하는 워드선 선택 신호를 출력하고, 그의 지정이 완료한 것에 따라서상기 워드선 선택 신호의 출력을 정지시키는 제1의 신호발생수단(1~9), 각하위 어드레스에 대응해서 마련되고, 상기 어드레스 지정수단(41)에 의해서 대응하는 하위 어드레스의 지정이 개시된 것에 따라서 대응하는 블럭을 선택하는 블럭 선택 신호를 출력하고, 그이 지정이 완료한 것에 따라서 상기 블럭선택 신호의 출력을 정지시키는 제2의 신호발생수단(82), 각 워드선(WL)에 대응해서 마련되고, 대응하는 제1의 신호발생수단(1-9)에서 상기 워드선 선택 신호가 출력되고 대응하는 제2의 신호발생수단(82)에서 상기 블럭 선택 신호가 출력된 것에 따라서 대응하는 워드선(WL)를 활성화레벨로 하는 워드선 구동수단(80, 81) 및 상기 워드선 구동수단(80, 81)에 의해서 활성화레벨로 된 워드선(WL)에 대응하는 메모리셀(MC)의 데이타의 리프레쉬를 실행하는 리프레쉬 발행수단(51)을 포함하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 어드레스 지정수단(41)은 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 클럭신호를 출력하는 클럭발생수단(49), 상기 클럭발생수단(49)에서 출력된 클럭신호의 펄스 수를 카운트하고 그 카운트 값에 의해서 상기 하위 어드레스를 순차 지정하는 제1의 카운터(FF0~FF6) 및 상기 제1의 카운터(FF0~FF6)의 카운트업 수를 카운트하고, 그 카운트 값에 의해서 상기 상위 어드레스를 순차 지정하는 제2의 카운터 (FF7~FFq-1)을 포함하는 반도체 기억장치.
  6. 제5항에 있어서, 상기 제1의 신호발생수단(1-9)은, 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 제1의 펄스신호를 출력하는 제1의 펄스발생수단(1), 상기 제2의 카운터의 카운트값이 변화한 것에 따라서 제2의 펄스신호를 출력하는 제2의 펄스 발생수단(2), 상기 제1 및 제2의 펄스발생수단(1, 2)에서 출력된 제1 및 제2의펄스신호에 의해서 세트되고 상기 클럭발생수단(49)에서 출력된 클럭신호에 의해서 리세트되는 플립플롭(4) 및 상기 제2의 카운터(FF7~FFq-1)에 의해서 대응하는 상위 어드레스의 지정이 개시되고, 또한 상기 플립플롭롭(4)가 리세트된 것에 따라서 상기 워드선 선택 신호를 출력하고, 상기 플리플롭(4)가 세트된 것에 따라서 상기 워드선 선택 신호의 출력을 정지시키는 출력수단(9)를 포함하는 반도체 기억장치.
  7. 셀프 리프레쉬 모드는 갖는 반도체 기억장치에 있어서, 각각이, 행열형상으로 배열된 다수의 메모리셀(MC), 각행에 대응해서 마련된 워드선(WL) 및 각 열에 대응해서 마련된 비트선쌍(BLP)를 갖는 다수의 블럭(BK)를 포함하고, 상기 셀프 리프레쉬 모드시에 각 블럭(BK)에 상위 어드레스가 할당되고 각 블럭(BK)에 속하는 각 워드선(WL)에 하위 어드레스가 할당되는 메모리 어레이(45), 상기 메모리어레이(45)의 다수의 블럭(BK)의 각 사이에 마련되고, 인접하는 블럭(BK)의 활성화레벨로 된 워드선(WL)에 대응하는 메모리셀(MC)의 데이타의 리프레쉬를 실행하는 리프레쉬 실행수단(51), 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 상기 메모리어레이(45)중의 어떤 상위 어드레스에 속하는 각 하위 어드레스를 순차 지정하고, 계속해서 다른 상위 어드레스에 속하는 각 하위 어드레스를 순차 지정해 가는 어드레스 지정수단(41), 각 상위 어드레스에 대응해서 마련되고, 상기 어드레스 지정수단(41)에 의해서 대응하는 상위 어드레스의 지정이 개시된 것에 따라서 대응하는 블럭을 선택하는 블럭 선택 신호를 출력하고, 그의 지정이 종료한 것에 따라서 상기 블럭선택신호의 출력을 정지시키는 제1의 신호발생수단(1-9, 19, 20) 각하위 어드레스에 대응해서 마련되고, 상기 어드레스 지정수단(41)에 의해서 대응하는 하위어드레스의 지정이 개시된 것에 따라서 대응하는 워드선을 선택하는 워드선 선택 신호를 출력하고, 그의 지정이 종료한 것에 따라서 상위 워드선 선택 신호의 출력을 정지시키는 제2의 신호발생수단(82), 각 블럭(BK)에 대응해서 마련되고, 대응하는 제1의 신호발생수단(1~9, 19, 20)으로 부터 상기 블럭 선택 신호가 출력된 것에 따라서 대응하는 블럭(BK)와 대응하는 리프레쉬 실행수단(51)과를 접속함과 동시에 상기 리프레쉬 실행수단(51)과 다른 블럭(BK)를 분리하는 접속수단(61, 64) 및 각 워드선(WL)에 대응해서 마련되고, 대응하는 제1의 신호 발생수단(1-9, 19, 20)에서 상기 블럭 선택 신호가 출력되고 대응하는 제2의 신호발생수단(82)에서 상기 워드선 선택 신호가 출력된 것에 따라서 대응하는 워드선 (WL)를 활성화레벨로 하는 워드선 구동수단(80, 81)을 포함하는 반도체 기억장치.
  8. 제7항에 있어서 상기 어드레스 지정수단(41)은, 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 클럭신호를 출력하는 클럭발생수단(49), 상기 클럭발생수단(49)에서 출력된 클럭신호의 펄스 수를 카운트하고 그 카운트 값에 의해서 상기 하위 어드레스를 순차 지정하는 제1의 카운터(FF0~FF7) 및 상기 제1의 카운터(FF1~FF7)의 카운트업 수를 카운트하고, 그 카운트 값에 의해서 상기 상위 어드레스를 순차 지정하는 제2의 카운터(FF8~FFq)을 포함하는 반도체 기억장치.
  9. 제8항에 있어서 상기 제1의 신호발생수단 (1~9, 19, 20)은, 상기 셀프 리프레쉬 모드가 설정된 것에 따라서 제1의 펄스신호를 출력하는 제1의 펄스발생수단(1), 상기 제2의 카운터(FF8~FFq)의 카운트값이 변화한 것에 따라서 제2의 펄스 신호를 출력하는 제2의 펄스발생수단(2), 상기 제1 및 제2의 펄스발생수단(1,2)에서 각각 출력된 제1 및 제2의 펄스신호에 의해서 세트되고 상기 클럭발생수단(49)에서 출력된 클럭신호에 의해서 리세트되는 플립플롭(4) 및 상기 제2의 카운터(FF8~FFq)에 의해서 대응하는 상위 어드레스의 지정이 개시되고, 또한 상기 플립플롭(4)가 리세트된 것에 따라서 상기 블럭 선택 신호를 출력하고, 상기 플립플롭(4)가 세트된 것에 따라서 성기 블럭 선택 신호의 출력을 정지시키는 출력수단(8, 9, 19, 20)을 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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