JP4544808B2 - 半導体記憶装置の制御方法、および半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、連続したデータのアクセス動作を備える半導体記憶装置の制御方法および半導体記憶装置に関するものであり、特に、連続アクセス動作終了後にプリチャージ動作を行なう必要のある半導体記憶装置の制御方法および半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ディジタル技術の進展に伴い、パーソナルコンピュータの他にも、ディジタルカメラや携帯電話等のディジタル機器において、画像データ等の大量のデータを扱うようになってきている。画像データの再生・記録には、連続した大量のデータの高速な読み出し・書き込みが必要である。そこで、ＤＲＡＭ等の半導体記憶装置においては、所定のワード線を活性化しておき、そのワード線により選択されているメモリセル群に対して順次データのアクセスを行なう、ページ動作やバースト動作等の高速な連続アクセス動作が使用されている。ここで、高速なデータアクセスのためには、連続アクセス動作中のアクセス動作期間と、連続アクセス動作の終了時におけるプリチャージ動作期間との和であるサイクルタイムを短縮する必要がある。
【０００３】
図１２は、半導体記憶装置におけるデータの入出力経路の回路ブロック図を示している。連続するデータアクセスに際して、先ず、所定のワード線（ＷＬ０、ＷＬ１、・・・）のうちの何れか１本のワード線が活性化され、選択されたメモリセル群のデータが、各ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）で差動増幅される。差動増幅の開始後、連続アクセス動作が開始される。コラムアドレスに応じてコラム選択線（ＣＬ０、ＣＬ１、・・・）が順次選択され、対応するトランスファゲート（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ１Ｘ、・・・）が順次導通して、ビット線対をデータ線対（ＤＢと／ＤＢ）に接続することにより、連続したデータのアクセス動作が行なわれる。ここで、アクセス動作とは、読み出し動作と書き込み動作との両動作を含んでいる。選択されるコラムアドレスは、外部から順次入力する構成とすることも、予め定められた順序で自動的に設定されていく構成とすることもできる。
【０００４】
連続アクセス動作の終了に際しては、選択されているワード線を非活性化してメモリセルとビット線とを切り離した後、次サイクルにそなえて各ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）をイコライズしておく必要がある。この制御はプリチャージ制御部１００により行なわれる。連続アクセス動作の終了に際してプリチャージ信号ＰＲＥが入力されると、ワード線非活性化回路ＷＬＲからワード線非活性化信号ＷＬＲＳＴＸが出力される。同時に遅延回路Ａ（ＤＡ）によりワード線の非活性化時間（遅延時間τＡ）が計時されて信号φＤＡが出力される。信号φＤＡはセンスアンプ非活性化回路ＳＡＲに入力され、センスアンプ非活性化信号ＳＡＲＳＴＸが出力される。更に、遅延回路Ｂ（ＤＢ）により、センスアンプの非活性化時間（遅延時間τＢ）が計時されて信号φＤＢが出力される。信号φＤＢはビット線イコライズ回路ＢＬＲに入力され、ビット線イコライズ信号ＢＬＲＳＴＸが出力される。
【０００５】
連続アクセス動作の様子を図１３に示す。差動増幅されているビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）に対して、データ線対（ＤＢと／ＤＢ）は、電圧が振幅制限されており、その中心値として（１／２）ＶＣＣ電圧に設定されているため、コラム選択線（ＣＬ０、ＣＬ１、・・・）による接続の際、ビット線にはディスターブ現象発生する。低い電圧レベルのビット線へはデータ線から電荷が移動して電圧レベルは浮き上がり、高い電圧レベルのビット線からはデータ線に向けて電荷が移動して電圧レベルは沈み込む。この状態は、データ線の切り離し後に、センスアンプにより回復される。
【０００６】
プリチャージ期間は、メモリセルをビット線から切り離すためのワード線の非活性化時間τＡ、センスアンプの非活性化時間τＢ、およびビット線対のイコライズ時間τＣの３つの時間領域に分けられる。
【０００７】
プリチャージ期間の短縮については、特開平１０−３１２６８４号公報において対策が開示されている。図１４には回路ブロック図を、図１５にはデータ読み出し時の動作波形を示している。
【０００８】
図１４に示す特開平１０−３１２６８４号公報に記載の回路ブロックは、第１転送ゲート１０５の一端に第１のセル側ビット線ＢＬＣが接続され、第１転送ゲート１０５の他端に第１のセンスアンプ側ビット線ＢＬＳが接続され、第２転送ゲート１１５の一端に第２のセル側ビット線＊ＢＬＣが接続され、第２転送ゲート１１５の他端に第２のセンスアンプ側ビット線＊ＢＬＳが接続され、第１及び第２のセル側ビット線ＢＬＣ、＊ＢＬＣにそれぞれ、ワード線ＷＬ０、ＷＬ１で選択されるメモリセル１２０、１３０が接続され、第１のセンスアンプ側ビット線ＢＬＳと該第２のセンスアンプ側ビット線＊ＢＬＳとの間にセンスアンプ１７０が接続されている。
【０００９】
図１５に示すように、メモリセル１２０または１３０からのデータの読み出し動作は、第１転送ゲート１０５及び第２転送ゲート１１５が開かれているときにセンスアンプ１７０を活性化させて第１のセンスアンプ側ビット線ＢＬＳと第２のセンスアンプ側ビット線＊ＢＬＳとの電位差を増幅させ、ワード線ＷＬ０、ＷＬ１を非活性にした後、第１転送ゲート１０５及び第２転送ゲート１１５を閉じて、一方では第１及び第２のセル側ビット線ＢＬＣ、＊ＢＬＣをビット線リセット電位ＶＳＳにし、他方ではこれと平行して第１及び第２のセンスアンプ側ビット線ＢＬＳ、＊ＢＬＳ上の信号を出力させる。
【００１０】
これにより、データ読み出しにおいて、第１及び第２のセンスアンプ側ビット線ＢＬＳ、＊ＢＬＳからの信号出力に先行してワード線ＷＬ０、ＷＬ１の非活性化が既に行なわれるため、プリチャージ期間にワード線ＷＬ０、ＷＬ１の非活性化動作を行なう必要がない。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１２の半導体記憶装置において、プリチャージ期間に行なわれるワード線の非活性化動作、およびビット線対のイコライズ動作は、共に多大な時間を必要とし問題である。ワード線およびビット線には、共に多数のメモリセルが接続されており、配線長も長大であるため、メモリセルによる寄生容量および配線による配線抵抗が多大となり、電圧遷移に大きな時定数を要するからである。
【００１２】
すなわち、今後の大容量化に伴い、ワード線およびビット線に接続されるメモリセル数は増大し、これに伴い配線長も長くなる傾向であり、ワード線およびビット線の電圧遷移における時定数は益々長くなることが予想される。高速な連続アクセス動作による短縮されたアクセス期間に対して、プリチャージ期間の短縮が不十分となり、サイクルタイムの増大を招くおそれがある。サイクルタイムの増大によりデータアクセス速度が制限されてしまうおそれがある。また、サイクルタイムにおけるプリチャージ期間の占める割合が相対的に増加することにより、データアクセスの占有率を高めることができなくなるおそれがある。高速、且つ高効率なデータアクセス要求に対応することができなくなるおそれがあり問題である。
【００１３】
特開平１０−３１２６８４号公報においては、ビット線対（ＢＬＳと＊ＢＬＳ）からの信号出力に先立ちワード線の非活性化を行なうことにより、プリチャージ期間にワード線の非活性化を行なう必要がなく、プリチャージ期間の短縮を図ることは可能ではある。しかしながら、この場合、ビット線ＢＬＳ、＊ＢＬＳからの信号出力は、ワード線の非活性化の後になってしまい問題である。
【００１４】
すなわち、ワード線の非活性化のタイミングは、ビット線対（ＢＬＣと＊ＢＬＣ）の差動増幅が完了し、メモリセルにデータをリストアした後に行なう必要があるため、本来であれば、ビット線対の差動増幅が完了する前に読み出すことができる最初のデータ読み出しの動作開始が遅れてしまう。高速なデータアクセス要求に対応することができないおそれがあり問題である。
【００１５】
また、特開平１０−３１２６８４号公報は、読み出し動作に先行してワード線の非活性化を行なうことにより、プリチャージ期間でのワード線の非活性化を不要にする内容である。ワード線を先行して非活性化するため、書き込み動作には適用することができず、書き込み動作後のプリチャージ期間の短縮には適用できないおそれがあり問題である。
【００１６】
本発明は前記従来技術の問題点を解消するためになされたものであり、メモリセルへのリストア電圧の劣化や初期のデータアクセス時間の遅れを伴うことなく、連続したデータの読み出し・書き込み動作である連続データアクセス動作の終了後に行なわれるプリチャージ動作時間を短縮することが可能な半導体記憶装置の制御方法および半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置の制御方法は、ワード線を活性化し、複数のメモリセルの各々を複数のビット線の各々に接続してデータの増幅を開始した後、複数のビット線のうちの何れかのビット線をデータ線に接続するコラム選択を、順次行なうことにより、連続した書き込み動作を行なう際、ワード線の非活性化は、複数のビット線におけるデータの増幅が完了した以後の所定タイミングであって、連続書き込み動作において必要とされるコラム選択のうち、最後のコラム選択から少なくとも１つを残した第１コラム選択の終了後であってコラム選択が行われない期間に行なわれ、ワード線の非活性化後のコラム選択に対するコラムアドレス群と書き込みデータ群とは、一時保持領域に取り込まれ、連続した書き込み動作終了後に、リフレッシュ動作用として確保されている時間領域のうちリフレッシュ動作が行なわれない時間領域において、一時保持領域からメモリセルに対して、追加書き込み動作が行なわれることを特徴とする。
【００１８】
また、請求項３に係る半導体記憶装置は、ワード線の活性化により、複数のメモリセルの各々が個別に接続される複数のビット線と、複数のビット線の各々が個別に選択される複数のコラム選択部と、複数のコラム選択部を介して接続される共通のデータ線とを備え、複数のコラム選択部のうちの何れかのコラム選択部を、順次選択することにより、連続した書き込み動作を行なう半導体記憶装置において、連続書き込み動作において必要とされるコラム選択のうち、最後のコラム選択から少なくとも１つを残して選択される第１コラム選択部の選択終了を検出する第１コラム選択終了検出回路と、データ増幅の完了以後であって、第１コラム選択部の選択終了後であってコラム選択が行われない期間であることを報知するタイミング報知部と、タイミング報知部からの報知信号により、複数のコラム選択部が何れも選択されていない状態で活性化動作するワード線非活性化回路と、ワード線の非活性化後のコラム選択部の選択要求に対するコラムアドレス群および書き込みデータ群を格納する、アドレスレジスタ群および書き込みデータレジスタ群とを備え、連続したデータ書き込み動作終了後に、リフレッシュ動作用として確保されており、リフレッシュ動作が行なわれない時間領域において、アドレスレジスタ群および書き込みデータレジスタ群から、対応するコラムアドレス群および書き込みデータ群を選択していくことによりメモリセルに対して、追加書き込み動作が行なわれることを特徴とする。
【００１９】
請求項３の半導体記憶装置では、第１コラム選択終了検出回路により検出される第１コラム選択部を先行するコラム選択として、タイミング報知部により、複数のビット線におけるデータの増幅の完了以後であって、先行するコラム選択の終了以後から、第２コラム選択部による後行のコラム選択の開始前までの期間が報知され、この報知信号により、コラム選択が行なわれていない状態において、ワード線非活性化回路が活性化動作されて、ワード線が非活性化される。
【００２０】
これにより、ワード線の非活性化を、半導体記憶装置における連続読み出し動作または連続書き込み動作の継続中に行なうことができ、連続読み出し動作または連続書き込み動作の終了後の初期化動作の期間であるプリチャージ期間に行なう必要がない。半導体記憶装置の大容量化に伴い、ワード線が複数のメモリセルに接続され配線長も長大となって、非活性化の際のワード線の電圧遷移の時定数が増大してしまっても、その時定数がプリチャージ期間に加算されることはなく、プリチャージ期間の短縮を図ることができる。従って、メモリセルへのアクセス期間である連続アクセス動作期間に対してプリチャージ期間の占める割合を圧縮することができ、サイクルタイムの高速化、動作期間に占めるデータアクセス動作の占有率を向上させることができる。
また、連続したデータ書き込み動作である場合、ワード線の非活性化後のコラム選択に対する書き込み動作については、アドレスと書き込みデータとを一時的に保持しておくことができる。リフレッシュ周期に比して、連続したデータ書き込み動作の周期は短いため、リフレッシュ用に確保されている時間領域のうち、リフレッシュ動作が行なわれない時間領域において追加書き込みを行なうことができる。
【００２１】
また、ワード線の非活性化動作は、連続アクセス動作中において、コラム選択が行なわれていない期間に行なわれ、またはコラム選択部が選択されていない状態でワード線非活性化回路が活性化動作されることにより行なわれるので、コラム選択中であって複数のビット線がディスターブ現象を受けている期間を避け、コラム選択が終了して複数のメモリセルへのリストアが完了している期間に行なうことができる。複数のメモリセルにおけるデータ保持特性を悪化させることなく、プリチャージ期間の短縮を図ることができる。
【００２２】
また、ワード線の非活性化が行なわれる前の活性状態においては、ディスターブ現象によりデータの論理レベルが反転してしまわない電圧レベルに複数のビット線が増幅された段階でデータアクセスが開始される。従って、連続アクセス動作における初期のデータアクセス速度を高速に維持しながら、連続アクセス動作中にワード線の非活性化動作を行ない、プリチャージ期間の短縮を図ることができる。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
また、請求項２に係る半導体記憶装置の制御方法は、請求項１に記載の半導体記憶装置の制御方法において、初期のコラムアドレスに基づき、初期のコラム選択に引き続き後続のコラム選択が、順次自動的に行なわれていくバーストモードにおいて、第１コラム選択は、（バースト長−１）回目以下のコラム選択であることが好ましい。これにより、第１コラム選択部の選択を、（バースト長−１）回目以下のコラム選択終了のうち適宜な位置に設定することができる。
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
図１に、本発明の原理を説明する連続アクセス動作の動作波形を示す。ワード線ＷＬ０の活性化により複数のメモリセルに接続された複数のビット線のデータは、複数のビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）を対として、センスアンプ（不図示）により差動増幅が開始され、最終的に電源電圧ＶＣＣと接地電圧ＶＳＳにまで差動増幅される。すなわち、複数のメモリセルに接続されている複数のビット線の電圧レベルが電源電圧ＶＣＣまたは接地電圧ＶＳＳとなることにより、個々のメモリセルへのリストアが完了しデータ保持特性が維持される。
【００４２】
ビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）での差動増幅による電圧レベルが、所定電圧レベルに達した段階で、コラム選択線ＣＬ０、・・・、ＣＬＮにより選択される１対のビット線対とデータ線対（ＤＢと／ＤＢ）との接続が開始される。データ線対（ＤＢと／ＤＢ）の電圧レベルは電圧の振幅制限が行なわれ、振幅制限された電圧の中心値として、例えば、（１／２）ＶＣＣの電圧レベルに電圧値が設定されている。そのため、接続の際には、ビット線対の電圧レベルがデータ線対より電圧干渉を受けることとなる。例えば、高電圧レベルのビット線ＢＬ０、・・・、ＢＬＮは電圧低下し、低電圧レベルのビット線／ＢＬ０、・・・、／ＢＬＮは電圧上昇する。いわゆるディスターブ現象が発生する。
【００４３】
接続が開始される際のビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の電圧レベルは、ディスターブ現象による電圧干渉に対して、ビット線間の電圧関係が反転しない程度の増幅レベルであればよく、必ずしもフル振幅レベルに差動増幅されている必要はない。図１では、連続アクセス動作における最初のアクセスの高速性を図るため、ビット線対（ＢＬ０と／ＢＬ０）の差動増幅レベルが所定電圧レベルに達した時点で、コラム選択線ＣＬ０をパルス駆動している。
【００４４】
最初のアクセス動作において、ビット線対（ＢＬ０と／ＢＬ０）はディスターブ現象を受けるが、コラム選択線ＣＬ０のパルス駆動の終了後もビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の差動増幅は継続されるため、ビット線対（ＢＬ０と／ＢＬ０）についてはディスターブ現象からの回復を伴いながら、その他のビット線対（ＢＬ１と／ＢＬ１、・・・、ＢＬＮと／ＢＬＮ）については、引き続いて差動増幅が行なわれる。その結果、２回目のコラム選択線ＣＬ１のパルス駆動前に、ビット線対はフル振幅の電圧レベルにまで差動増幅される。
【００４５】
以後、順次、コラム選択線ＣＬ１、・・・、ＣＬＮがパルス駆動されて、対応するビット線対（ＢＬ１と／ＢＬ１、・・・、ＢＬＮと／ＢＬＮ）とデータ線対（ＤＢと／ＤＢ）とが接続されていく。接続時にビット線対にはディスターブ現象が発生するが、センスアンプが継続動作しているため接続後にフル電圧レベルに回復する。
【００４６】
活性化されているワード線ＷＬ０は、ビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）がフル振幅の電圧レベルにまで差動増幅された後、コラム選択線ＣＬ０、・・・、ＣＬＮのパルス駆動間の適宜なタイミング（図１中、ワード線ＷＬ０に関して点線で表示した遷移波形）で非活性化する。これにより、ワード線の非活性化時間τＡを連続したデータアクセス動作中に埋め込ませることができる。プリチャージ動作を、センスアンプの非活性化時間τＢおよびビット線対のイコライズ時間τＣのみで完了させることができ、プリチャージ期間の短縮を図ることができる。
【００４７】
【発明の実施の形態】
以下、本発明の半導体記憶装置の制御方法、および半導体記憶装置について具体化した第１乃至第５実施形態を図２乃至図１１に基づき図面を参照しつつ詳細に説明する。
【００４８】
図２は、第１実施形態の半導体記憶装置のデータ入出力経路についての回路ブロック図である。ワード線ＷＬ０により選択されるメモリセルＣ００、Ｃ１０は、各々ビット線ＢＬ０、ＢＬ１に接続され、ワード線ＷＬ１により選択されるメモリセルＣ０１、Ｃ１１は、各々ビット線／ＢＬ０、／ＢＬ１に接続される。ワード線ＷＬ０、ＷＬ１は、ワード線活性化信号ＷＬＥにより活性化されるワードデコーダＷＤにより、ロウアドレス（不図示）をデコードして選択される。
【００４９】
ビット線ＢＬ０、ＢＬ１、／ＢＬ０、／ＢＬ１に読み出されたデータは、センスアンプ０（ＳＡ０）、センスアンプ１（ＳＡ１）により、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）を１対として差動増幅される。センスアンプ０、１（ＳＡ０、ＳＡ１）は、センスアンプ活性化信号ＳＡＥにより、センスアンプ制御回路ＳＡＣを介して制御される。
【００５０】
ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）は、コラム選択線ＣＬ０、ＣＬ１に制御されてトランスファゲート対（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ１Ｘ）を介してデータ線対（ＤＢと／ＤＢ）に電気的に接続されてデータアクセス動作が行なわれる。
【００５１】
コラム選択線ＣＬ０、ＣＬ１は、コラム選択トリガ回路ＣＬＴからのコラム選択トリガ信号ＣＬＥにより、デコードされたコラムアドレス（不図示）に対応するコラムデコーダ０（ＣＤ０）またはコラムデコーダ１（ＣＤ１）から出力される。
【００５２】
データ線対（ＤＢと／ＤＢ）に読み出されたデータは、センスバッファＳＢで増幅されて入出力バッファＩＯＢＵＦから出力される。また、入出力バッファＩＯＢＵＦに入力された書き込みデータは、図示しないライトアンプからデータ線対（ＤＢと／ＤＢ）を介して、ビット線対（ＢＬ０と／ＢＬ０）または（ＢＬ１と／ＢＬ１）に書き込まれる。
【００５３】
データアクセスの終了時に、ビット線の初期化のため、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）をイコライズする回路がイコライズ回路０（ＥＱ０）、イコライズ回路１（ＥＱ１）である。イコライズ制御回路ＥＱＣにより制御されてイコライズ動作を行なう。
【００５４】
第１実施形態におけるプリチャージ制御部１は、ワード線の非活性化を行なうワード線非活性化回路ＷＬＲ１、センスアンプの非活性化を行なうセンスアンプ非活性化回路ＳＡＲ１、およびビット線対のイコライズを行なうビット線イコライズ回路ＢＬＲ１を備えている。
【００５５】
ワード線非活性化回路ＷＬＲ１は、センスアンプ活性化信号ＳＡＥが入力される遅延回路１（１１）が接続されており、センスアンプ活性化信号ＳＡＥに対して遅延時間τ１が付加される遅延信号ＳＡＥＤ１が制御信号として入力される。また、コラム選択トリガ信号ＣＬＥが禁止（ＩＮＨ）端子に入力される。ワード線非活性化回路ＷＬＲ１からは、ワード線非活性化信号ＷＬＲＳＴが出力され、ワードデコーダＷＤに入力されると共に、センスアンプ非活性化回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端子に入力される。
【００５６】
センスアンプ非活性化回路ＳＡＲ１は、プリチャージ信号ＰＲＥにより制御され、センスアンプ非活性化信号ＳＡＲＳＴがセンスアンプ制御回路ＳＡＣに出力される。また、センスアンプ非活性化回路ＳＡＲ１のプリセット（ＰＳＴ）端子には、センスアンプ活性化信号ＳＡＥが入力される。
【００５７】
ビット線イコライズ回路ＢＬＲ１は、プリチャージ信号ＰＲＥが入力される遅延回路Ｂ（ＤＢ）が接続されており、プリチャージ信号ＰＲＥに対して遅延時間τＢが付加される遅延信号φＤＢが入力され、ビット線イコライズ信号ＢＬＲＳＴがイコライズ制御回路ＥＱＣに出力される。また、ビット線イコライズ回路ＢＬＲ１のプリセット（ＰＳＴ）端子には、ビット線イコライズ解除信号ＢＬＰＣが入力される。
【００５８】
プリチャージ期間が終了し、連続したデータアクセス動作が開始される際、ビット線イコライズ解除信号ＢＬＰＣが出力され、ビット線イコライズ回路ＢＬＲ１がプリセットされる。ビット線イコライズ信号ＢＬＲＳＴが非活性化され、イネーブル（ＥＮ）端子へのワード線非活性化信号ＷＬＲＳＴおよび遅延信号φＤＢを受け付け可能な状態に遷移する。
【００５９】
ワード線活性化信号ＷＬＥによるワード線ＷＬ０またはＷＬ１の選択の後、センスアンプ活性化信号ＳＡＥが活性化され、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）の差動増幅が開始される。同時に、センスアンプ非活性化回路ＳＡＲ１がプリセットされ、センスアンプ非活性化信号ＳＡＲＳＴが非活性化され、イネーブル（ＥＮ）端子へのワード線非活性化信号ＷＬＲＳＴおよびプリチャージ信号ＰＲＥの受け付け可能状態に遷移する。更に、遅延回路１（１１）に入力されて、遅延時間τ１の遅延信号ＳＡＥＤ１の計時が開始される。
【００６０】
ここで、遅延時間τ１は、センスアンプ活性化信号ＳＡＥの入力から、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）の差動増幅の完了以後の所定タイミングまでの時間である。この時間は、連続アクセス動作におけるコラム選択トリガ信号ＣＬＥの非活性期間であるパルス駆動されていない期間に設定される。但し、コラム選択トリガ信号ＣＬＥのパルス駆動タイミングのばらつき、高速化の際のコラム選択トリガ信号ＣＬＥとワード線非活性化信号ＷＬＲＳＴとのクリティカルな動作タイミング等にそなえて、コラム選択トリガ信号ＣＬＥを禁止（ＩＮＨ）信号としている。コラム選択トリガ信号ＣＬＥのパルス駆動の終了前に遅延信号ＳＡＥＤ１が入力された場合に、コラム選択トリガ信号ＣＬＥのパルス駆動の終了を待ってワード線非活性化信号ＷＬＲＳＴを出力する。
【００６１】
センスアンプ活性化信号ＳＡＥの入力から遅延時間τ１が計時されると、遅延信号ＳＡＥＤ１がワード線非活性化回路ＷＬＲ１に出力される。ワード線非活性化回路ＷＬＲ１では、禁止（ＩＮＨ）端子にコラム選択トリガ信号ＣＬＥが入力されているため、コラム選択トリガ信号ＣＬＥが活性化されず、コラム選択線ＣＬ０、ＣＬ１がパルス駆動されていない状態において、遅延信号ＳＡＥＤ１の入力に伴いワード線非活性化信号ＷＬＲＳＴが出力される。これにより、ワード線ＷＬ０またはＷＬ１が、プリチャージ期間の開始前に先行して非活性化される。
【００６２】
この場合、ワード線非活性化信号ＷＬＲＳＴはラッチ信号であるか、またはセンスアンプ非活性化回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端子に入力された後、状態がラッチされることが好ましい。更にワード線非活性化信号ＷＬＲＳＴがラッチ信号でない場合には、ワードデコーダＷＤにおいても状態をラッチしておくことが好ましい。
【００６３】
ワード線の非活性化状態がラッチされると、センスアンプ非活性化回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１は、プリチャージ信号ＰＲＥの受け付け可能状態に維持されることとなる。連続アクセス動作の終了後にプリチャージ動作が開始されると、センスアンプ非活性化回路ＳＡＲ１には、プリチャージ信号ＰＲＥが直接入力されているので、直ちにセンスアンプ非活性化信号ＳＡＲＳＴが出力されセンスアンプの非活性化が行なわれる。一方、ビット線イコライズ回路ＢＬＲ１には、プリチャージ信号ＰＲＥが遅延回路Ｂ（ＤＢ）を介して入力されるので、遅延時間τＢの遅れの後、ビット線イコライズ信号ＢＬＲＳＴが出力されビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）のイコライズが開始される。ここで、遅延時間τＢは、センスアンプの非活性化のための時間である。センスアンプが確実に非活性化してからビット線対のイコライズ動作を行なわせることにより、センスアンプとイコライズ回路との間の不要な貫通電流を防止している。
【００６４】
図３は、第１実施形態におけるプリチャージ制御部１の具体例を示す回路図である。センスアンプ活性化信号ＳＡＥが入力される遅延回路１（１１）は、偶数段のインバータゲート列により構成されて遅延時間τ１を計時する。
【００６５】
ワード線非活性化回路ＷＬＲ１では、遅延回路１（１１）から出力される遅延信号ＳＡＥＤ１がＮＡＮＤゲートの一方の入力端子に入力される。他方の入力端子には、禁止（ＩＮＨ）端子からインバータゲートを介して、コラム選択トリガ信号ＣＬＥが入力される。ＮＡＮＤゲートの出力端子は、インバータゲートに接続されておりインバータゲートからの出力信号がラッチ回路にラッチされてワード線非活性化信号ＷＬＲＳＴが出力される。
【００６６】
センスアンプ非活性化回路ＳＡＲ１では、ＮＯＲゲートを備えており、一方の入力端子には、インバータゲートを介して、プリセット（ＰＳＴ）端子からセンスアンプ活性化信号ＳＡＥが入力される。他方の入力端子には、インバータゲートの出力端子が接続されており、このインバータゲートにはＮＡＮＤゲートが接続されている。ＮＡＮＤゲートには、プリチャージ信号ＰＲＥと、イネーブル（ＥＮ）端子を介してワード線非活性化信号ＷＬＲＳＴが入力される。ＮＯＲゲートの出力端子から３段の直列接続されたインバータゲートを介して、センスアンプ非活性化信号ＳＡＲＳＴが出力される。
【００６７】
ビット線イコライズ回路ＢＬＲ１は、センスアンプ非活性化回路ＳＡＲ１と同様の回路構成を有している。センスアンプ非活性化回路ＳＡＲ１におけるセンスアンプ活性化信号ＳＡＥに代えてビット線イコライズ解除信号ＢＬＰＣが、またプリチャージ信号ＰＲＥに代えて遅延信号φＤＢが入力される構成である。
【００６８】
図４は、第１実施形態（図２）およびそのプリチャージ制御部１の具体例（図３）についての動作波形を示している。プリチャージ信号ＰＲＥがローレベルに遷移し連続アクセス動作が開始される。ビット線イコライズ回路ＢＬＲ１は、ビット線イコライズ解除信号ＢＬＰＣがハイレベルに遷移することにより、ローレベルのビット線イコライズ解除信号ＢＬＰＣに対してハイレベルに設定されていたビット線イコライズ信号ＢＬＲＳＴが、ローレベルに遷移してイコライズ状態が解除される。そして、プリチャージ期間に再度ビット線イコライズ信号ＢＬＲＳＴを活性化するためプリセット状態にセットされ、遅延信号φＤＢのハイレベル遷移の受け付け可能状態となる。その後、図示しない制御回路によりワード線活性化信号ＷＬＥがハイレベルに遷移し、ワードデコーダＷＤを介してワード線ＷＬ０またはＷＬ１が活性化される。尚、この時点では、ワード線非活性化信号ＷＬＲＳＴはローレベルである。
【００６９】
ワード線ＷＬ０またはＷＬ１が活性化すると、ビット線ＢＬ０、ＢＬ１には、メモリセルが接続されメモリセルに蓄積されている蓄積電荷が分配される。その後、図示しない制御回路により、センスアンプ活性化信号ＳＡＥがハイレベル遷移してセンスアンプが活性化してビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）の差動増幅が開始される。同時にセンスアンプ非活性化回路ＳＡＲ１は、センスアンプ非活性信号ＳＡＲＳＴをローレベルに遷移してセンスアンプの非活性状態を解除する。そして、プリチャージ期間に再度センスアンプ非活性化信号ＳＡＲＳＴを活性化するため、プリセット状態にセットされ、プリチャージ信号ＰＲＥのハイレベル遷移の受け付け可能状態となる。
【００７０】
差動増幅レベルが所定電圧レベルにまで増幅されたタイミングで、最初のコラム選択トリガ信号ＣＬＥとしてハイレベルのパルス信号が出力される。デコードされたコラムアドスに基づき、コラムデコーダ０（ＣＤ０）から、ハイレベルのパルス信号としてコラム選択線ＣＬ０が駆動され、ビット線対（ＢＬ０と／ＢＬ０）をデータ線対（ＤＢ０と／ＤＢ０）に接続する。この間、ビット線対（ＢＬ０と／ＢＬ０）はディスターブ現象により電圧レベルが減少する。
【００７１】
その後、センスアンプ活性化信号ＳＡＥのハイレベル遷移から遅延時間τ１の後に出力される遅延信号ＳＡＥＤ１により、ワード線非活性化信号ＷＬＲＳＴがハイレベル遷移してワード線ＷＬ０またはＷＬ１の非活性化が行なわれる。遅延時間τ１の設定は、原則的に、最初のコラム選択線ＣＬ０のパルス駆動後で、ビット線対の差動増幅が完了した後に、ワード線非活性化信号ＷＬＲＳＴがハイレベル遷移するように設定されているが、ワード線非活性化回路ＷＬＲ１の禁止（ＩＮＨ）端子に入力されているコラム選択トリガ信号ＣＬＥにより、ハイレベルのコラム選択トリガ信号ＣＬＥが入力されている期間は出力されないような設定となっている。これにより、ワード線非活性化信号ＷＬＲＳＴのハイレベル遷移は、コラム選択線のパルス駆動後に出力されるようになり、ワード線非活性化時のメモリセルへのリストアレベルを充分に確保することができる。
【００７２】
ワード線非活性信号ＷＬＲＳＴは、センスアンプ非活性回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端子を介してＮＡＮＤゲートの一方の入力端子に入力される。そのため、ワード線非活性信号ＷＬＲＳＴのハイレベル遷移により、両回路ＳＡＲ１およびＢＬＲ１のＮＡＮＤゲートの他方の入力端子に入力される、プリチャージ信号ＰＲＥおよび遅延信号φＤＢが受付可能な状態となる。
【００７３】
コラム選択線ＣＬ１のパルス駆動によるビット線対（ＢＬ１と／ＢＬ１）へのアクセス動作の後に、プリチャージ期間が開始されプリチャージ信号ＰＲＥがハイレベル遷移すると、センスアンプ非活性回路ＳＡＲ１からセンスアンプ非活性信号ＳＡＲＳＴが出力される。この時点では、ハイレベルの状態にあるセンスアンプ活性化信号ＳＡＥが、インバータゲートを介してセンスアンプ非活性回路ＳＡＲ１のＮＯＲゲートの一方の入力端子をローレベルに設定している。そのため、プリチャージ信号ＰＲＥのハイレベル遷移に伴うＮＯＲゲートの他方の入力端子のハイレベル遷移により、センスアンプ非活性信号ＳＡＲＳＴはハイレベルに遷移する。すなわち、プリチャージ期間の開始によるプリチャージ信号ＰＲＥのハイレベル遷移に伴い、センスアンプが非活性化される。
【００７４】
ビット線イコライズ回路ＢＬＲ１は、センスアンプ非活性回路ＳＡＲ１と同様な回路構成を有しているため、遅延信号φＤＢのハイレベル遷移によりビット線イコライズ信号ＢＬＲＳＴがハイレベル遷移してビット線対のイコライズ動作が開始される。ここで、ビット線対のイコライズ動作の開始信号である遅延信号φＤＢは、プリチャージ信号ＰＲＥから遅延回路Ｂ（ＤＢ）を介して遅延時間τＢの遅延が付加された遅延信号である。従って、ビット線イコライズ動作の開始（ＢＬＲＳＴのハイレベル遷移）は、センスアンプの非活性化の開始（ＳＡＲＳＴのハイレベル遷移）に対して、遅延時間τＢだけ遅延する。この遅延時間τＢを、センスアンプの非活性化のための所要時間に設定しておけば、センスアンプの非活性化の完了に引き続いてビット線対のイコライズ動作が行なわれることとなる。
【００７５】
尚、プリチャージ期間においては、センスアンプ活性化信号ＳＡＥのローレベル遷移も合わせて行なわれる。センスアンプ活性化信号ＳＡＥのローレベル遷移により、遅延回路１（１１）を介して遅延時間τ１の後に、遅延信号ＳＡＥＤ１がローレベル遷移する。これにより、ワード線非活性化信号ＷＬＲＳＴがローレベル遷移して、次のアクセス動作に備える。
【００７６】
図５に示す、第２実施形態のプリチャージ制御部２では、第１実施形態のプリチャージ制御部１（図２）におけるワード線非活性化回路ＷＬＲ１に代えて、ワード線非活性化回路ＷＬＲ２を備え、更にコラム選択回数検出回路２２を備えた構成である。コラム選択回数検出回路２２は、入力されるコラム選択トリガ信号ＣＬＥが所定回数に達した場合に、検出信号ＣＬＤＴを出力する。
【００７７】
尚、検出信号ＣＬＤＴは、遅延時間τ２を計時する遅延回路２（１２）を介してワード線非活性化回路ＷＬＲ２に供給する設定とすることもできる。このとき、遅延回路１（１１）を削除し、センスアンプ活性化信号ＳＡＥからの制御を不要とする構成とすることもできる。少なくとも何れか一方の遅延回路１１あるいは１２を備えていれば、または遅延回路２（１２）を備えることなく検出信号ＣＬＤＴに応じて、ビット線対での差動増幅の完了以後の、コラム選択間の所定タイミングを計時可能である。また、遅延時間τ２によれば、所定回数のコラム選択トリガ信号ＣＬＥを検出した場合に出力される検出信号ＣＬＤＴに対して、最終のコラム選択トリガ信号ＣＬＥの出力前までの適宜なタイミングを計時することができる。
【００７８】
また、コラム選択回数検出回路２２で計数されるコラム選択の回数は、１以上、総選択回数から１を減じた回数まで、あるいはバースト長ＮＢＬに対して、１以上、（ＮＢＬ−１）以下の回数までを設定できる。前者は、コラムアドレスの遷移に応じてアドレスアクセスが行なわれ対応するコラム選択線が順次選択されていくページモードに対する設定であり、後者は、初期のコラムアドレスに基づきコラム選択線が順次、自動的に選択されていくバーストモードに対する設定である。
【００７９】
ここで、バーストモードに対しては、バースト長（ＮＢＬ）レジスタ２４を備えておけば、バースト長（ＮＢＬ）レジスタ２４の内容に応じて、コラム選択回数検出回路２２における最大計数（ＮＢＬ−１）を設定することができる。
ページモードに対しては、動作仕様等により、予め最大連続アクセス数が設定されている場合に、コラム選択回数検出回路２２における最大計数を設定することができる。また、連続アクセス数が不定である場合には、コラム選択回数検出回路２２において、最初のコラム選択を検出するように設定してやれば対応することができる。
【００８０】
バーストモードの場合には、遅延時間τ２を、検出されたコラム選択トリガ信号ＣＬＥから、隣接するコラム選択トリガ信号ＣＬＥの開始までの時間に設定しておき、コラム選択回数検出回路２２における最大計数値である（ＮＢＬ−１）回目のコラム選択を検出する構成とすることが好ましい。この設定により、最終のコラム選択である（ＮＢＬ）回目のコラム選択の開始前にワード線非活性信号ＷＬＲＳＴが出力される。
【００８１】
この設定において書き込み動作を行なう際、（ＮＢＬ）回目のコラム選択時に、メモリセルへの書き込み動作は実行できないこととなる。この場合には、対応するコラムアドレスと書き込みデータとを一時保持用のレジスタに格納しておき、連続アクセス動作終了後のリフレッシュ動作用の時間領域に、追加の書き込み動作として埋め込ませることで対応できる。ここで、リフレッシュ動作は、リフレッシュ仕様に応じて上記の時間領域において行なわれるが、一般的にリフレッシュ周期は長周期であるため、リフレッシュ動作用に確保されている時間領域のうち実際にリフレッシュ動作が行なわれる時間領域は一部であり、残りの時間領域はアクセス動作もリフレッシュ動作も行なわれず空いた時間領域として残されている。この空き時間領域に追加書き込み動作を埋め込ませることにより、書き込み動作のバーストモードについてもワード線の非活性化を先行させ、プリチャージ期間の短縮を図ることができる。
【００８２】
ページモードにおいて書き込み動作を行なう場合は、連続アクセス数が不定であるため、ワード線の非活性化後に選択されるコラム選択線の数も不定となる。ページモードでは、１回の連続アクセス動作においてワード線が活性化される際、差動増幅されるビット線対の総数（Ｎ）が予め定められており、この総数（Ｎ）が選択されるコラム選択線の総数である。従って、ワード線が先行して非活性化された後の書き込み動作に対して、（Ｎ−１）セットの一時保持用レジスタを備える構成としてやれば、バーストモードの場合と同様に、連続アクセス動作終了後のリフレッシュ動作用の時間領域に追加の書き込み動作を行なうことができる。
【００８３】
図６に示す、第３実施形態のプリチャージ制御部３では、第２実施形態のプリチャージ制御部２（図５）におけるワード線非活性化回路ＷＬＲ２に代えて、ワード線非活性化回路ＷＬＲ３を備え、更に、第１および第２実施形態（図２、図５）の遅延回路１（１１）に代えて、ビット線電圧モニタ回路１３を備えた構成である。
【００８４】
ビット線電圧モニタ回路１３には、センスアンプ活性化信号ＳＡＥとコラム選択トリガ信号ＣＬＥとが入力され、ビット線電圧のモニタ結果として、ワード線非活性化回路ＷＬＲ３に対して検出信号ＢＬＦを出力する。
【００８５】
図７に、ビット線電圧モニタ回路１３の具体例を示す。ハイレベルのセンスアンプ活性化信号ＳＡＥに応じてバイアス電流が流れるコンパレータを備えており、一方の入力端子には抵抗分圧された参照電圧ＶＲＦが接続されている。他方の入力端子には、モニタビット線の一端が接続されており、ビット線電圧ＶＤＢＬを検出する。
【００８６】
モニタビット線は、実ビット線と同等な物理構造を有しており、同等な負荷構造を有している。実ビット線に接続されている複数のメモリセルを模擬する負荷として、メモリセルを構成するスイッチ用ＮＭＯＳトランジスタと同等のＮＭＯＳトランジスタが、実ビット線における接続配置に合わせて接続されている。このＮＭＯＳトランジスタは実ビット線における負荷を模擬するものであるため、ゲート端子はソース端子に接続され接地電圧にバイアスされてオフ状態が維持されている。ＮＭＯＳトランジスタの接続ノード間の抵抗成分は、モニタビット線の配線抵抗を明示的に記載したものである。実ビット線と同等の物理構造を備えているため、同等の抵抗値を有している。
【００８７】
モニタビット線の他端に備えられているダミーセンスアンプは、センスアンプによる実ビット線の差動増幅を模擬する回路構成である。モニタビット線から、ＰＭＯＳトランジスタを介して電源電圧ＶＣＣに接続されると共に、ＮＭＯＳトランジスタを介してビット線のイコライズ電圧ＶＥＱＢＬに接続されている。ダミーセンスアンプを構成するＰＭＯＳ／ＮＭＯＳトランジスタは、センスアンプを構成するトランジスタと同等の駆動能力を有している。イコライズ電圧ＶＥＱＢＬは、例えば、（１／２）ＶＣＣ電圧である。ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子は、インバータゲートを介してセンスアンプ活性化信号ＳＡＥが入力される。すなわち、センスアンプ活性化信号ＳＡＥがローレベルであり非活性状態にある場合には、ＮＭＯＳトランジスタがオンし、モニタビット線をイコライズ電圧ＶＥＱＢＬに初期化する。センスアンプ活性化信号ＳＡＥがハイレベルになり活性状態になると、ＰＭＯＳトランジスタがオンし、モニタビット線を電源電圧ＶＣＣまで充電する。差動増幅されるビット線対のうちハイレベル側のビット線を模擬している。
【００８８】
また、コラム選択トリガ信号ＣＬＥにより制御され、ハイレベルのパルス駆動期間にオンして、モニタビット線を電圧ＶＥＱＤＢに電気的に接続するＮＭＯＳトランジスタは、ビット線がデータ線に接続された際の、ビット線へのディスターブ現象を模擬している。電圧ＶＥＱＤＢは、振幅制限されたデータ線の電圧中心値であり、例えば、（１／２）ＶＣＣ）電圧である。
【００８９】
ビット線電圧ＶＤＢＬが参照電圧ＶＲＦを上回ると、コンパレータの出力端子はローレベルに遷移し、インバータゲートで反転されて、ハイレベルの検出信号ＢＬＦが出力される。参照電圧ＶＲＦは、ビット線対が充分に差動増幅されてメモリセルへの充分なリストア電圧の再書き込みが可能な電圧に設定されている。
【００９０】
図９に示す第４実施形態の動作波形は、本発明を、非同期型メモリのページ動作が書き込み動作である場合（ページライト動作）に適用した動作波形を示している。ワード線が先行して非活性化された後の書き込み動作を、リフレッシュ用に確保された時間領域に追加書き込みする、いわゆるレイトライト機能を備える場合である。
【００９１】
第４実施形態の説明に先立ち、通常の非同期型メモリにおけるページ動作を含む動作波形を図８に示す。第１の動作サイクルは、ページライト動作の動作サイクルである。／ＣＥ１のローレベル遷移をトリガとして動作が開始され、アドレス信号ＡＤＤとしてロウアドレスＡＲ０を取り込み、ロウ系の動作を開始する。具体的には、ロウアドレスＡＲ０のデコードにより選択されるワード線ＷＬ０を活性化し、メモリセルのデータをビット線に読み出した上でセンスアンプにより差動増幅する（ＷＬＳＬ）。
【００９２】
所定時間経過後、／ＷＥがロウレベルに遷移し、本動作サイクルがページライト動作であることが確定する。同時に、アドレス信号ＡＤＤとして、コラムアドレスＡＣ０〜ＡＣ３が対応する書き込みデータ（不図示）と共に、順次切り替えられて入力される。コラムアドレスＡＣ０〜ＡＣ３の切り替えは外部制御されており、適宜な動作周期ｔＰＣでコラムアドレスが切り替えられることにより、連続したアクセス動作（この場合、書き込み動作）が行なわれる。いわゆるアドレスアクセス動作が行なわれる。各コラムアドレスＡＣ０〜ＡＣ３に対しては、対応するコラム選択線ＣＬ０〜ＣＬ３がハイレベルのパルスで活性化され、各コラムアドレスに対応するビット線対をデータ線対に接続することにより、外部からデータの書き込みが行なわれる（ＷＲ０〜ＷＲ３）。
【００９３】
第２の動作サイクルは、ページ動作として読み出し動作を行なう場合（ページリード動作）である。ページライト動作と同等な動作である。／ＣＥ１のローレベル遷移をトリガとしてロウアドレスＡＲ１０により選択されるワード線ＷＬ１０が活性化され（ＷＬＳＬ）、その後の／ＯＥのローレベル遷移に伴い、コラムアドレスＡＣ１０〜ＡＣ１３に対応するコラム選択線ＣＬ１０〜ＣＬ１３が活性化されて、連続したデータ読み出しが行なわれる（ＲＤ１０〜ＲＤ１３）。
【００９４】
第３の動作サイクルは、通常の単ビット読み出しサイクルが行なわれるノーマルリード動作である。ロウアドレスＡＲ２０により選択されるワード線ＷＬ２０に対して、コラムアドレスＡＣ２０に対応するコラム選択線ＣＬ２０が活性化して単ビットのデータの読み出しが行なわれる。
【００９５】
図８に示す非同期メモリのページ動作では、連続アクセス数はコラムアドレスの遷移に応じて適宜に増減させることができる。図８では、４つのコラムアドレス遷移に対して連続アクセス動作をさせた場合を例にとり説明している。ページライト動作のサイクル時間としてｔＰＷ、ページリード動作のサイクル時間としてｔＰＲを要している。
【００９６】
第１〜第３の動作サイクル間には、リフレッシュ用の時間領域が確保されている（（Ｉ）〜（ＩＩＩ））。但し、リフレッシュ周期は、通常の動作サイクルに比して長周期であることが一般的であり、例えば、数１０ｎｓｅｃで行なわれるアクセス動作１０００回に対して１回のリフレッシュ動作が行なわれる。そのため、動作サイクル間の時間領域の全てにおいてリフレッシュ動作が行なわれることはない。リフレッシュ周期と一致した場合に、（（Ｉ）〜（ＩＩＩ））時間領域のうちの何れか１つの時間領域において行なわれ、他の時間領域においてはスタンバイ状態が維持されている。リフレッシュ動作が行なわれる場合には、通常、前後の通常アクセス動作とは異なるワード線ＷＬＲｅｆが活性化されるため、ワード線を切り替えるためのプリチャージ期間ｔＰＲを設定する必要がある。この間にワード線の切り替えと、これに伴うセンスアンプの非活性化動作およびビット線対のイコライズ動作が行なわれる。
【００９７】
図９の第４実施形態では、第１および第２の動作サイクルをページライト動作として示している。上記の通常動作（図８）においては、第４のコラムアドレスＡＣ３、ＡＣ１３についてのコラム選択線ＣＬ３、ＣＬ１３の選択の後にワード線ＷＬ０、ＷＬ１０が非活性化されるのに対して、第４実施形態では、第３のコラムアドレスＡＣ２、ＡＣ１２によるコラム選択線ＣＬ２、ＣＬ１２の選択の後に非活性化される。第４のコラムアドレスＡＣ３、ＡＣ１３に対する書き込みを行なうことなくプリチャージ動作に移行することができ、ページライト動作のサイクル時間ｔＰＷ０を、連続アクセス動作の動作周期ｔＰＣ分短縮することができる（ｔＰＷ０＝ｔＲＷ−ｔＰＣ）。
【００９８】
ページライト動作の動作サイクル中に書き込みを行なわなかった、第４のコラムアドレスＡＣ３、ＡＣ１３については、コラムアドレスＡＣ３、ＡＣ１３が、アドレスレジスタＲＧＡ(1)、ＲＧＡ(2)に、対応する書き込みデータが、書き込みデータレジスタＲＧＤ(1)、ＲＧＤ(2)に格納され、ページライト動作終了後のリフレッシュ用時間領域において追加書き込みが行なわれる。尚、追加書き込みに当っては、活性化すべきワード線も異なっていることが一般的であるため、ページライト動作中に活性化されているロウアドレスも、アドレスレジスタＲＧＡ(1)、ＲＧＡ(2)に格納しておくことが好ましい。
【００９９】
ここで、２組のアドレスレジスタＲＧＡ(1)、ＲＧＡ(2)と、２組の書き込みデータレジスタＲＧＤ(1)、ＲＧＤ(2)とを備えることが好ましい。図９に示すように、ページライトサイクルが２サイクル連続し、その間の時間領域にリフレッシュ動作が行なわれる場合があるからである。この場合には、第１のページライト動作の動作サイクルで一時的に保持されるコラムアドレスおよび書き込みデータは、第２のページライト動作の動作サイクル後の時間領域において、追加書き込みが行なわれる。第２のページライト動作の動作サイクルで一時保持されたコラムアドレスと書き込みデータは、更にその後の時間領域で追加書き込みされるまで保持しておく必要があり、同時に２セットの追加書き込み対象を保持すべき期間が存在するからである。
【０１００】
また、図９に示したワード線の非活性化タイミングより、更に先行してワード線が非活性化される場合には、ワード線の非活性化後に選択されるコラム選択線の数に応じて、アドレスレジスタおよび書き込みデータレジスタを備えることが好ましい。この場合は、連続するページライトサイクル、およびその間に行なわれるリフレッシュ動作、更には１つの時間領域で可能な追加書き込み数に応じて、適宜にレジスタ群を備えてやれば、連続アクセス数が不定のページライト動作においても、本発明を適用することができる。例えば、ワード線非活性化後に選択されるコラム選択線の数が５つとする。連続してページライト動作が行なわれ、その間にリフレッシュ動作が行なわれる場合、１０セットの一時保持用のレジスタを備えていればレイトライト機能を実現することができる。
【０１０１】
一時保持用のレジスタを更に備え、あるいは追加書き込み動作をページ動作で行なうこと等により、ページライト動作が更に連続する場合にも対応することができる。
尚、データの読み出し・書き込み等の外部アクセス動作とリフレッシュ動作とが独立して行なわれる擬似ＳＲＡＭ等の半導体メモリにおいては、外部アクセス動作開始要求信号とリフレッシュ動作開始要求信号とが競合する場合が考えられる。この場合には、外部アクセス動作とリフレッシュ動作とを連続する一連の動作として１つの動作サイクルにまとめてサイクルタイムｔＣＥを規定する場合がある。この時のリフレッシュ動作用の時間領域も実際にリフレッシュ動作が行なわれない場合があり、この時間領域を利用して追加書き込み動作を実施することができる。
【０１０２】
ワード線を先行して非活性化することにより、プリチャージ期間を短縮することができ、ページ動作のサイクルタイムを短縮することができる。この効果を、上述のレイトライト機能を利用することにより、ページリード動作のみならずページライト動作にも適用することができる。
【０１０３】
図１１に示す第５実施形態の動作波形は、本発明を、同期型メモリのバースト動作が書き込み動作である場合（バーストライト動作）に適用した動作波形を示している。ワード線が先行して非活性化された後の書き込み動作を、リフレッシュ用に確保された時間領域に追加書き込みする、いわゆるレイトライト機能を備える場合である。
【０１０４】
第５実施形態の説明に先立ち、通常の同期型メモリにおけるバースト動作波形を図１０に示す。第１の動作サイクルはバーストライト動作、第２の動作サイクルはバーストリード動作である。図１０はＣＡＳレイテンシ１のタイミングチャートである。バーストライト動作、バーストリード動作に対して、オートプリチャージ動作を伴うコマンド（ＷＲＡコマンド、ＲＤＡコマンド）でバースト動作を行なう場合である。バースト長が８の場合を示している。
【０１０５】
クロック１でのアクティブコマンドＡＣＴにより、ロウアドレスＡＲ０、ＡＲ１０に応じてワード線ＷＬ０、ＷＬ１０が活性化され、メモリセルからビット線に読み出されたデータがセンスアンプにより差動増幅される。クロック３で、ＷＲＡコマンド、ＲＤＡコマンドが入力されると、同時に入力されているコラムアドレスＡＣ０、ＡＣ１０に基づき、バーストライト動作、バーストリード動作が開始され、クロックごとに順次データの入出力が行なわれる。バーストライト動作においては、クロック３〜クロック１０にかけてデータＷＤ０〜ＷＤ７が書き込まれ、バーストリード動作においては、クロック４〜クロック１１にかけてデータＲＤ０〜ＲＤ７が読み出される。バーストライトサイクル、バーストリードサイクルは、共に１２クロック（ＣＬＫ）で構成されている。
【０１０６】
図１１の第５実施形態では、バーストリード動作内にリフレッシュ動作用の時間領域を埋め込ませる動作仕様を備えることにより、バースト動作を中断することなくリフレッシュ動作を行なうことができ、且つレイトライト機能をも備える同期型の半導体メモリについての動作波形である。図１１におけるバースト動作条件は、図１０の場合と同様に、ＣＡＳレイテンシ１、バースト長８、オートプリチャージ動作を伴うコマンド（ＷＲＡコマンド、ＲＤＡコマンド）によるバースト動作である。
【０１０７】
バーストリード動作内にリフレッシュ用の時間領域を埋め込ませるために、バーストリード動作におけるコラム選択線ＣＬ１０〜ＣＬ１７は、クロックＣＬＫには同期せず、これより速い周期で選択される。すなわち、クロックＣＬＫのタイミングに先行してビット線対とデータ線対とが電気的に接続され、データ線対にデータが読み出されることとなる。先行して読み出されたデータは、図示しないデータバッファ回路等の一時保持回路に保持されており、その後の読み出しタイミングであるクロックＣＬＫに同期して外部に出力する仕様である。
【０１０８】
先行してデータを読み出すため、データ読み出しのために差動増幅されているビット線対を、外部仕様に比して速いタイミングでイコライズすることができる。そのため、ページリードサイクルの後半において時間領域が確保され（クロックＣＬＫ７〜ＣＬＫ１１）、この時間領域にリフレッシュ動作を埋め込ませることができる。また、この時間領域をバーストライト動作で書き込みされなかったコラム選択線ＣＬ７への追加書き込み領域として利用することもできる。
尚、バーストリードサイクルにおいても、読み出し動作であるＲＤ１６とＲＤ１７に対応するコラム選択線ＣＬ１６とＣＬ１７との間に、ワード線ＷＬ１０を非活性化してプリチャージ期間の短縮を図ることができる。
【０１０９】
バーストライト動作では、図１０の場合と同様に、クロックに同期したタイミングでバースト動作が行なわれる。ワード線を先行して非活性化するために、コラム選択線ＣＬ７に対する書き込みがされることなくバーストライト動作は終了する。書き込みされなかったコラムアドレスおよび書き込みデータは、一時保持用のアドレスレジスタＲＧＡ(1)および書き込みデータレジスタＲＧＤ(1)に保持される。このとき、ロウアドレスもアドレスレジスタＲＧＡ(1)に保持されることが好ましい。レジスタＲＧＡ(1)、ＲＧＤ(1)に保持されたアドレスおよび書き込みデータは、バーストリード動作に埋め込まれている時間領域において追加書き込みすることができる。
【０１１０】
ワード線を先行して非活性化することにより、プリチャージ期間を短縮することができ、バースト動作のサイクルタイムを短縮することができる。この効果を、上述のレイトライト機能を利用することにより、バーストリード動作のみならずバーストライト動作にも適用することができる。
【０１１１】
また、コラム選択線ＣＬ７の選択を行なわずにバースト動作を行なうので、バーストライトサイクルは、通常の場合が１２クロックであるのに対して、１クロック短縮され１１クロックとすることができる。バーストリードサイクルにおいても、コラム選択線ＣＬ１０〜ＣＬ１７をクロックＣＬＫに先行させて選択することができるため、同様にサイクルクロック数を短縮できる。バースト動作の短縮を図ることができる。
【０１１２】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置の制御方法、および半導体記憶装置では、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化を、ページ動作やバースト動作等の連続アクセス動作の継続中に行なうことができ、連続アクセス動作の終了後の初期化動作期間であるプリチャージ期間に行なう必要がない。半導体記憶装置の大容量化に伴い、ワード線ＷＬ０、ＷＬ１、ＷＬ１０が複数のメモリセルに接続され配線長も長大となって、非活性化の際の電圧遷移の時定数が増大してしまっても、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化の時定数がプリチャージ期間に加算されることはなく、プリチャージ期間の短縮を図ることができる。従って、メモリセルへのアクセス期間に対してプリチャージ期間の占める割合を圧縮することができ、サイクルタイムの高速化、半導体記憶装置の動作期間に占めるデータアクセス動作の占有率を向上させることができる。
尚、同期型メモリの場合、外部アクセス動作を行なわず、一定時間のＮＯＰサイクルが連続することが予め判っている動作モードである、クロックサスペンドモードやパワーダウンモード等の間に、レイトライト機能を実行する追加書き込みサイクルを行なってもよい。
【０１１３】
また、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化動作は、連続アクセス動作中において、コラム選択部であるコラム選択トリガ回路ＣＬＴがコラム選択トリガ信号ＣＬＥを出力していない状態で、ワード線非活性化回路ＷＬＲ１〜ＷＬＲ３が活性化動作されることにより行なわれる。コラムデコーダ０、１（ＣＤ０、ＣＤ１）からのコラム選択線ＣＬ０、ＣＬ１も選択されていないため、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化動作を、コラム選択中に複数のビット線がディスターブ現象を受けている期間を避け、コラム選択終了後であって複数のメモリセルへのリストアが完了している時点で行なうことができる。複数のメモリセルに記憶されているデータ保持特性を悪化させることなく、プリチャージ期間の短縮を図ることができる。
【０１１４】
また、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化が行なわれる前の活性状態において、ディスターブ現象によりデータの論理レベルが反転してしまわない電圧レベルにビット線ＢＬ０、ＢＬ１、または／ＢＬ０、／ＢＬ１が増幅された段階でデータアクセスが開始される。従って、連続アクセス動作における初期のデータアクセス速度を高速に維持しながら、連続アクセス動作中にワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化動作を行なうことによりプリチャージ期間の短縮を図ることができる。
【０１１５】
また、連続アクセス動作の活性化から複数のビット線対におけるデータの差動増幅完了までの時間は、半導体記憶装置の回路構成や物性条件等により固有な時間であり、また、連続アクセス動作におけるコラム選択トリガ信号ＣＬＥ間の期間は、半導体記憶装置に固有の時間あるいは動作仕様に応じて規定される時間であるので、これらの時間を第１所定遅延時間である遅延時間τ１、または第２所定遅延時間である遅延時間τ２として計時することにより、複数のビット線対における差動増幅の完了以後の所定タイミングを計時することができる。また、第１遅延回路である遅延回路１（１１）により遅延時間τ１を計時し、第２遅延回路である遅延回路２（１２）により遅延時間τ２を計時することができる。
【０１１６】
ここで、遅延時間τ２とは、第１コラム選択である先行するコラム選択トリガ信号ＣＬＥの終了から、第２コラム選択である後行のコラム選択トリガ信号ＣＬＥの開始前までの所定時間を計時するものである。先行と後行とのコラム選択トリガ信号ＣＬＥを隣り合うトリガ信号とし、その間の中間時間を計時することも可能である。
【０１１７】
尚、連続アクセス動作におけるコラム選択トリガ信号ＣＬＥ間の時間について、半導体記憶装置の回路構成や動作仕様により固有の時間である場合とは、例えば、バーストモードでのアクセス動作であり、入出力仕様に応じて規定される時間である場合とは、例えば、外部から入力されるコラムアドレスの遷移やアクセスコマンドに応じてデータアクセスが行なわれる場合である。
【０１１８】
また、ワード線活性化信号ＷＬＥとは、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化動作またはその制御信号の他、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化に関連する動作またはその制御信号、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んだ信号である。また、データの差動増幅の開始信号であるセンスアンプ活性化信号ＳＡＥとは、センスアンプの起動動作またはその制御信号の他、差動増幅の開始に関連する動作またはその制御信号、差動増幅に開始に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んだ信号である。ロウ系の動作について、所定のタイミングで行なわれる一連の動作またはその制御信号を含んだ信号である。
【０１１９】
また、半導体記憶装置の回路構成や物性条件または動作仕様等から、先行するコラム選択トリガ信号ＣＬＥの終了時に、データの差動増幅が完了している場合には、遅延回路２（１２）は備える必要はない。先行するコラム選択トリガ信号ＣＬＥの終了時点を所定タイミングとすることができる。
【０１２０】
また、バースト動作を行なう半導体記憶装置について、先行するコラム選択トリガ信号ＣＬＥを、（バースト長−１）回目以下のトリガ信号のうちから適宜に設定することができる。また、最終のコラム選択トリガ信号ＣＬＥの１つ前のトリガ信号ＣＬＥである（バースト長−１）回目のトリガ信号ＣＬＥに設定することもできる。この場合、最終のコラム選択トリガ信号ＣＬＥ以外のトリガ信号ＣＬＥでは、ワード線ＷＬ０、ＷＬ１、ＷＬ１０が活性状態にあり、連続書き込み動作にも柔軟に対応することができる。
【０１２１】
また、複数のビット線ＢＬ０、ＢＬ１、または／ＢＬ０、／ＢＬ１と複数のメモリセルＣ００、Ｃ１０、またはＣ０１、Ｃ１１とが電気的に接続されているため、複数のメモリセルＣ００、Ｃ１０、またはＣ０１、Ｃ１１へのデータのリストアが完了した時点でワード線ＷＬ０、またはＷＬ１を非活性化してやれば、半導体記憶装置の回路構成や物性条件等により定められる固有な最短時間でワード線ＷＬ０、またはＷＬ１の非活性化を行なうことができる。継続する連続アクセス動作に先行してワード線ＷＬ０、またはＷＬ１を非活性化することができ、連続アクセスの長さが確定していないページ動作において、連続アクセス長に関わらずプリチャージ期間の短縮を図ることができる。
【０１２２】
また、最初のコラム選択トリガ信号ＣＬＥに基づき、半導体記憶装置の回路構成や物性条件等により定められる固有な最短時間でワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化を行なうことができる。継続する連続アクセス動作に先行してワード線ＷＬ０、ＷＬ１、ＷＬ１０を非活性化することができ、連続アクセスの長さが確定していないページ動作において、連続アクセス長に関わらずプリチャージ期間の短縮を図ることができる。
【０１２３】
また、第３実施形態によれば、ビット線と同等の構造を有し同等の負荷構成を有するモニタビット線の電圧レベルを検出することにより、差動増幅完了を確実に検出することができる。
【０１２４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１〜第３実施形態においては、遅延回路１（１１）、コラム選択回数検出回路２２、およびビット線電圧モニタ回路１３についての所定の組み合わせを例示したが、本発明では、この組み合わせに限定されるものではなく、各々を単独で使用して構成することができる。また、例示以外の適宜の組み合わせにおいても使用することができる。
また、第４、第５実施形態においては、非同期型メモリの連続アクセス動作としてページ動作を、同期型メモリの連続アクセス動作としてバースト動作を例にして説明したが、非同期型メモリに対してバースト動作機能を適用する場合や、同期型メモリに対してページ動作を適用する場合にも、本発明が適用可能であることは言うまでもない。ここで、非同期型メモリに対するバースト動作とは、内部カウンタ等を備えておき、初期のコラムアドレスの入力に基づきアクセス箇所を順次切り替えていく動作を備える場合をいう。また同期型メモリに対するページ動作とは、リードコマンドやライトコマンドが連続する場合等である。
【０１２５】
（付記１） ワード線を活性化し、複数のメモリセルの各々を複数のビット線の各々に接続してデータの増幅を開始した後、前記複数のビット線のうちの何れかのビット線をデータ線に接続するコラム選択を、順次行なうことにより、連続したアクセス動作を行なう半導体記憶装置の制御方法において、
前記ワード線の非活性化は、前記複数のビット線における前記データの増幅が完了した以後の所定タイミング以降であって、先行の第１コラム選択の終了以後から後行の第２コラム選択の開始前までの期間のうち、前記コラム選択が行なわれていない期間に行なわれることを特徴とする半導体記憶装置の制御方法。
（付記２） 前記所定タイミングは、前記連続アクセス動作の活性化からの第１所定遅延時間、または前記第１コラム選択の終了からの第２所定遅延時間の何れか一方により計時されることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記３） 前記連続アクセス動作の活性化は、前記ワード線の活性化または前記データの増幅開始であることを特徴とする付記２に記載の半導体記憶装置の制御方法。
（付記４） 前記第１コラム選択終了時が、前記データの増幅完了以後である場合、
前記所定タイミングは、前記第１コラム選択の終了時であることを特徴とする付記２に記載の半導体記憶装置の制御方法。
（付記５） 初期のコラムアドレスに基づき、初期のコラム選択に引き続き後続のコラム選択が、順次自動的に行なわれていくバーストモードにおいて、
前記第１コラム選択は、（バースト長−１）回目以下のコラム選択であることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記６） 前記第１コラム選択は、（バースト長−１）回目のコラム選択であることを特徴とする付記５に記載の半導体記憶装置の制御方法。
（付記７） コラムアドレスの遷移ごとに、対応するコラム選択が、順次行なわれていくページモードにおいて、
前記所定タイミングは、前記データの増幅完了のタイミングであることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記８） コラムアドレスの遷移ごとに、対応するコラム選択が、順次行なわれていくページモードにおいて、
前記第１コラム選択は、前記連続アクセス動作において最初に行なわれるコラム選択であることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記９） 前記所定タイミングは、前記複数のビット線または前記複数のビット線と同等の負荷構成を有するモニタビット線における電圧レベルの検出に基づいて決定されることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記１０） 前記連続アクセス動作が、連続したデータ書き込み動作である場合、
前記ワード線の非活性化後のコラム選択に対するコラムアドレス群と書き込みデータ群とは、一時保持領域に取り込まれ、
前記連続したデータ書き込み動作終了後に、リフレッシュ動作用として確保されている時間領域のうちリフレッシュ動作が行なわれない時間領域において、前記一時保持領域から前記メモリセルに対して、追加書き込み動作が行なわれることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記１１） 前記追加書き込み動作は、前記コラムアドレス群を、順次選択することにより行なわれる連続アクセス動作であることを特徴とする付記１０に記載の半導体記憶装置の制御方法。
（付記１２） 前記一時保持領域は、少なくとも２セット備えられていることを特徴とする付記１０に記載の半導体記憶装置の制御方法。
（付記１３） 連続アクセス動作の開始要求に従い、ワード線を活性化して、複数のメモリセルの各々を複数のビット線の各々に接続するワード線活性化ステップと、
前記複数のメモリセルから前記複数のビット線に読み出された複数のデータを増幅するデータ増幅ステップと、
前記データ増幅ステップにおいて増幅レベルが所定レベルに達した以後に、前記複数のビット線のうちの何れかのビット線をデータ線に接続するコラム選択を行なうことにより、前記連続アクセス動作を開始するデータアクセス開始ステップと、
前記データ増幅ステップにおける増幅動作が完了した以後であって、前記データアクセス開始ステップ中の前記コラム選択の非活性化時に、前記ワード線を非活性化するワード線非活性化ステップと、
前記ワード線非活性化ステップの後、前記複数のビット線のうちの何れかのビット線について、コラム選択を順次行ない、前記連続アクセス動作を継続するデータアクセス継続ステップと、
連続アクセス動作の終了要求に従い、前記データの増幅動作を停止し、前記複数のビット線を初期化するプリチャージステップとを有することを特徴とする半導体記憶装置の制御方法。
（付記１４） 前記連続アクセス動作が、連続したデータ書き込み動作である場合、
前記データアクセス継続ステップにおいて書き込み要求のある、コラムアドレス群と該コラムアドレス群に書き込むべき書き込みデータ群とを、一時的に保持する一時保持ステップと、
前記連続アクセス動作の終了後に、リフレッシュ動作が行なわれないリフレッシュ動作用時間領域において、一時的に保持されている前記コラムアドレス群に対応する前記メモリセルに対して、前記書き込みデータ群を書き込む追加書き込みステップとを有することを特徴とする付記１３に記載の半導体記憶装置の制御方法。
（付記１５） ワード線の活性化により、複数のメモリセルの各々が個別に接続される複数のビット線と、前記複数のビット線の各々が個別に選択される複数のコラム選択部と、前記複数のコラム選択部を介して接続される共通のデータ線とを備え、前記複数のコラム選択部のうちの何れかのコラム選択部を、順次選択することにより、連続したアクセス動作を行なう半導体記憶装置において、
先行して選択される第１コラム選択部の選択終了を検出する第１コラム選択終了検出回路と、
前記データ増幅の完了以後であって、先行の前記第１コラム選択部の選択終了以後から後行の第２コラム選択部の選択開始前までの期間であることを報知するタイミング報知部と、
前記タイミング報知部からの報知信号により、前記複数のコラム選択部が何れも選択されていない状態で活性化動作するワード線非活性化回路とを備えることを特徴とする半導体記憶装置。
（付記１６） 前記タイミング報知部は、前記連続アクセス動作の活性化信号またはその同期信号が入力される第１遅延回路、または前記第１コラム選択終了検出回路からの検出信号が入力される第２遅延回路の少なくとも何れか一方を備えることを特徴とする付記１５に記載の半導体記憶装置。
（付記１７） 前記連続アクセス動作の活性化信号は、前記ワード線の活性化信号、または前記データ増幅の開始信号であることを特徴とする付記１６に記載の半導体記憶装置。（付記１８） 前記検出信号の出力が前記データ増幅の完了以後である場合、
前記第１コラム選択終了検出回路からの前記検出信号を、前記タイミング報知部の報知信号とすることを特徴とする付記１６に記載の半導体記憶装置。
（付記１９） 初期のコラムアドレスに基づき、初期のコラム選択部に引き続き後続のコラム選択部が、順次自動的に選択されていくバーストモードを備える半導体記憶装置において、
前記第１コラム選択終了検出回路は、（バースト長−１）以下の選択回数において選択されるコラム選択部を、前記第１コラム選択部とすることを特徴とする付記１５に記載の半導体記憶装置。
（付記２０） 前記第１コラム選択部は、（バースト長−１）の選択回数において選択されるコラム選択部であることを特徴とする付記１９に記載の半導体記憶装置。
（付記２１） コラムアドレスの遷移ごとに、対応するコラム選択部が、順次選択されていくページモードを備える半導体記憶装置において、
前記タイミング報知部は、前記データ増幅の完了を報知することを特徴とする付記１５に記載の半導体記憶装置。
（付記２２） コラムアドレスの遷移ごとに、対応するコラム選択部が、順次選択されていくページモードを備える半導体記憶装置において、
前記第１コラム選択終了検出回路は、前記連続アクセス動作において最初に選択されるコラム選択部を、前記第１コラム選択部とすることを特徴とする付記１５に記載の半導体記憶装置。
（付記２３） 前記タイミング報知部は、前記複数のビット線または前記複数のビット線と同等の負荷構成を有するモニタビット線における電圧レベルを検出するビット線電圧モニタ部を備えることを特徴とする付記１５に記載の半導体記憶装置。
（付記２４） 前記連続アクセス動作が連続したデータ書き込み動作である場合に、
前記ワード線の非活性化後のコラム選択部の選択要求に対するコラムアドレス群および書き込みデータ群を格納する、アドレスレジスタ群および書き込みデータレジスタ群を備え、
前記連続したデータ書き込み動作終了後に、リフレッシュ動作用として確保されており、
リフレッシュ動作が行なわれない時間領域において、前記アドレスレジスタ群および前記書き込みデータレジスタ群から、対応する前記コラムアドレス群および前記書き込みデータ群を選択していくことにより前記メモリセルに対して、追加書き込み動作が行なわれることを特徴とする付記１５に記載の半導体記憶装置。
(付記２５) 前記アドレスレジスタ群および前記書き込みデータレジスタ群は、少なくとも２セット備えられていることを特徴とする付記２４に記載の半導体記憶装置。
【０１２６】
ここで、付記３、または付記１７における、ワード線の活性化またはワード線の活性化信号とは、ワード線の活性化動作またはその制御信号の他、ワード線の活性化に関連する動作またはその制御信号や、ワード線の活性化に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んでいる。またデータの増幅開始またはデータ増幅の開始信号とは、センスアンプ等の増幅回路の起動動作またはその制御信号の他、データ増幅の開始に関連する動作またはその制御信号や、データ増幅に開始に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んでいる。ロウ系の動作について、所定のタイミングで行なわれる一連の動作またはその制御信号を含んでいる。
また、付記６、または付記２０によれば、第１コラム選択または第１コラム選択部の選択を、連続アクセス動作における最終のコラム選択に対して、１つ前のコラム選択である（バースト長−１）回目のコラム選択に設定することができる。最終のコラム選択以外のコラム選択についてはワード線が活性化状態にあり、書き込み動作を行なう場合に好都合である。
また、付記８、または付記２２によれば、連続アクセス動作における最初のコラム選択に設定される、第１コラム選択または第１コラム選択部の選択に基づき、半導体記憶装置の回路構成や物性条件等により定められる固有な最短時間でワード線の非活性化を行なうことができる。継続する連続アクセス動作に先行してワード線を非活性化することができ、連続アクセス動作の長さが確定していないページモードにおいて、連続アクセス長に関わらずプリチャージ期間の短縮を図ることができる。
また、付記１０、または付記２４によれば、連続アクセス動作が連続したデータ書き込み動作である場合、ワード線の非活性化後のコラム選択に対する書き込み動作については、アドレスと書き込みデータとを一時的に保持しておくことができる。リフレッシュ周期に比して、連続したデータ書き込み動作の周期は短いため、リフレッシュ用に確保されている時間領域のうち、リフレッシュ動作が行なわれない時間領域において追加書き込みを行なうことができる。
この場合、一時保持領域、またはアドレスレジスタ群および書き込みデータレジスタ群について、活性化されるワード線により選択されるメモリセル数から１を減じた数のメモリセル群に対応するコラムアドレスと書き込みデータとを保持することができる構成とすれば、何れのタイミングでワード線を非活性化しても、後続の書き込み動作に対応するコラムアドレス群および書き込みデータ群を一時保持することができる。連続アクセスの長さが確定していない書き込み動作のページモードにおいて、連続アクセス長に関わらず、適宜のタイミングでワード線の非活性化を行なうことができる。また、連続アクセス長が確定している書き込み動作のバーストモードについても、ワード線の非活性化のタイミングを適宜に設定することができる。
また、付記１１によれば、追加書き込み動作を連続動作で行なうことにより、高速に追加書き込みを行なうことができる。
また、付記１９によれば、第１コラム選択部の選択を、（バースト長−１）回目以下のコラム選択終了のうち適宜な位置に設定することができる。
【０１２７】
【発明の効果】
本発明によれば、連続アクセス動作中におけるコラム選択間の所定タイミングにおいて、プリチャージ期間に行なわれていたワード線の非活性化を先行して行なうことにより、メモリセルへのリストア電圧の劣化や初期のデータアクセス時間の遅れを伴うことなく、連続アクセス動作後のプリチャージ期間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明の原理を説明する連続アクセス動作の動作波形図である。
【図２】 第１実施形態の半導体記憶装置のデータ入出力経路を示す回路ブロック図である。
【図３】 第１実施形態のプリチャージ制御部の具体例を示す回路図である。
【図４】 第１実施形態の動作波形である。
【図５】 第２実施形態のプリチャージ制御部を示す回路ブロック図である。
【図６】 第３実施形態のプリチャージ制御部を示す回路ブロック図である。
【図７】 第３実施形態のビット線電圧モニタ回路を示す回路図である。
【図８】 非同期型メモリのページ動作を示す動作波形図である（通常動作）。
【図９】 非同期型メモリのページライト動作におけるレイトライト機能を示す動作波形図である（第４実施形態）。
【図１０】 同期型メモリのバースト動作を示す動作波形図である（通常動作）。
【図１１】 同期型メモリのバーストライト動作におけるレイトライト機能を示す動作波形図である（第５実施形態）。
【図１２】 従来技術の半導体記憶装置のデータ入出力経路を示す回路ブロック図である。
【図１３】 従来技術の連続アクセス動作を示す動作波形図である。
【図１４】 従来技術におけるプリチャージ期間の短縮されたデータ入出力経路を示す回路図である。
【図１５】 図１４の動作波形図である。
【符号の説明】
１、２、３、１００ プリチャージ制御部
１１ 遅延回路１
１２ 遅延回路２
１３ ビット線電圧モニタ回路
２２ コラム選択回数検出回路
２４ バースト長レジスタ
ＢＬＲ、ＢＬＲ１ ビット線イコライズ回路
ＣＬＴ コラム選択トリガ回路
ＤＡ 遅延回路Ａ
ＤＢ 遅延回路Ｂ
ＳＡＲ、ＳＡＲ１ センスアンプ非活性化回路
ＷＬＲ、ＷＬＲ１、ＷＬＲ２、ＷＬＲ３ ワード線非活性化回路
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線
ＣＬ０、ＣＬ１ コラム選択線
ＤＢ、／ＤＢ データ線
ＷＬ０、ＷＬ１ ワード線
ＢＬＰＣ ビット線イコライズ解除信号
ＢＬＲＳＴＸ、ＢＬＲＳＴ ビット線イコライズ信号
ＣＬＥ コラム選択トリガ信号
ＰＲＥ プリチャージ信号
ＳＡＥ センスアンプ活性化信号
ＳＡＲＳＴＸ、ＳＡＲＳＴ センスアンプ非活性化信号
ＷＬＲＳＴＸ、ＷＬＲＳＴ ワード線非活性信号
【発明の属する技術分野】
本発明は、連続したデータのアクセス動作を備える半導体記憶装置の制御方法および半導体記憶装置に関するものであり、特に、連続アクセス動作終了後にプリチャージ動作を行なう必要のある半導体記憶装置の制御方法および半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年、ディジタル技術の進展に伴い、パーソナルコンピュータの他にも、ディジタルカメラや携帯電話等のディジタル機器において、画像データ等の大量のデータを扱うようになってきている。画像データの再生・記録には、連続した大量のデータの高速な読み出し・書き込みが必要である。そこで、ＤＲＡＭ等の半導体記憶装置においては、所定のワード線を活性化しておき、そのワード線により選択されているメモリセル群に対して順次データのアクセスを行なう、ページ動作やバースト動作等の高速な連続アクセス動作が使用されている。ここで、高速なデータアクセスのためには、連続アクセス動作中のアクセス動作期間と、連続アクセス動作の終了時におけるプリチャージ動作期間との和であるサイクルタイムを短縮する必要がある。
【０００３】
図１２は、半導体記憶装置におけるデータの入出力経路の回路ブロック図を示している。連続するデータアクセスに際して、先ず、所定のワード線（ＷＬ０、ＷＬ１、・・・）のうちの何れか１本のワード線が活性化され、選択されたメモリセル群のデータが、各ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）で差動増幅される。差動増幅の開始後、連続アクセス動作が開始される。コラムアドレスに応じてコラム選択線（ＣＬ０、ＣＬ１、・・・）が順次選択され、対応するトランスファゲート（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ１Ｘ、・・・）が順次導通して、ビット線対をデータ線対（ＤＢと／ＤＢ）に接続することにより、連続したデータのアクセス動作が行なわれる。ここで、アクセス動作とは、読み出し動作と書き込み動作との両動作を含んでいる。選択されるコラムアドレスは、外部から順次入力する構成とすることも、予め定められた順序で自動的に設定されていく構成とすることもできる。
【０００４】
連続アクセス動作の終了に際しては、選択されているワード線を非活性化してメモリセルとビット線とを切り離した後、次サイクルにそなえて各ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）をイコライズしておく必要がある。この制御はプリチャージ制御部１００により行なわれる。連続アクセス動作の終了に際してプリチャージ信号ＰＲＥが入力されると、ワード線非活性化回路ＷＬＲからワード線非活性化信号ＷＬＲＳＴＸが出力される。同時に遅延回路Ａ（ＤＡ）によりワード線の非活性化時間（遅延時間τＡ）が計時されて信号φＤＡが出力される。信号φＤＡはセンスアンプ非活性化回路ＳＡＲに入力され、センスアンプ非活性化信号ＳＡＲＳＴＸが出力される。更に、遅延回路Ｂ（ＤＢ）により、センスアンプの非活性化時間（遅延時間τＢ）が計時されて信号φＤＢが出力される。信号φＤＢはビット線イコライズ回路ＢＬＲに入力され、ビット線イコライズ信号ＢＬＲＳＴＸが出力される。
【０００５】
連続アクセス動作の様子を図１３に示す。差動増幅されているビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１、・・・）に対して、データ線対（ＤＢと／ＤＢ）は、電圧が振幅制限されており、その中心値として（１／２）ＶＣＣ電圧に設定されているため、コラム選択線（ＣＬ０、ＣＬ１、・・・）による接続の際、ビット線にはディスターブ現象発生する。低い電圧レベルのビット線へはデータ線から電荷が移動して電圧レベルは浮き上がり、高い電圧レベルのビット線からはデータ線に向けて電荷が移動して電圧レベルは沈み込む。この状態は、データ線の切り離し後に、センスアンプにより回復される。
【０００６】
プリチャージ期間は、メモリセルをビット線から切り離すためのワード線の非活性化時間τＡ、センスアンプの非活性化時間τＢ、およびビット線対のイコライズ時間τＣの３つの時間領域に分けられる。
【０００７】
プリチャージ期間の短縮については、特開平１０−３１２６８４号公報において対策が開示されている。図１４には回路ブロック図を、図１５にはデータ読み出し時の動作波形を示している。
【０００８】
図１４に示す特開平１０−３１２６８４号公報に記載の回路ブロックは、第１転送ゲート１０５の一端に第１のセル側ビット線ＢＬＣが接続され、第１転送ゲート１０５の他端に第１のセンスアンプ側ビット線ＢＬＳが接続され、第２転送ゲート１１５の一端に第２のセル側ビット線＊ＢＬＣが接続され、第２転送ゲート１１５の他端に第２のセンスアンプ側ビット線＊ＢＬＳが接続され、第１及び第２のセル側ビット線ＢＬＣ、＊ＢＬＣにそれぞれ、ワード線ＷＬ０、ＷＬ１で選択されるメモリセル１２０、１３０が接続され、第１のセンスアンプ側ビット線ＢＬＳと該第２のセンスアンプ側ビット線＊ＢＬＳとの間にセンスアンプ１７０が接続されている。
【０００９】
図１５に示すように、メモリセル１２０または１３０からのデータの読み出し動作は、第１転送ゲート１０５及び第２転送ゲート１１５が開かれているときにセンスアンプ１７０を活性化させて第１のセンスアンプ側ビット線ＢＬＳと第２のセンスアンプ側ビット線＊ＢＬＳとの電位差を増幅させ、ワード線ＷＬ０、ＷＬ１を非活性にした後、第１転送ゲート１０５及び第２転送ゲート１１５を閉じて、一方では第１及び第２のセル側ビット線ＢＬＣ、＊ＢＬＣをビット線リセット電位ＶＳＳにし、他方ではこれと平行して第１及び第２のセンスアンプ側ビット線ＢＬＳ、＊ＢＬＳ上の信号を出力させる。
【００１０】
これにより、データ読み出しにおいて、第１及び第２のセンスアンプ側ビット線ＢＬＳ、＊ＢＬＳからの信号出力に先行してワード線ＷＬ０、ＷＬ１の非活性化が既に行なわれるため、プリチャージ期間にワード線ＷＬ０、ＷＬ１の非活性化動作を行なう必要がない。
【００１１】
【発明が解決しようとする課題】
しかしながら、図１２の半導体記憶装置において、プリチャージ期間に行なわれるワード線の非活性化動作、およびビット線対のイコライズ動作は、共に多大な時間を必要とし問題である。ワード線およびビット線には、共に多数のメモリセルが接続されており、配線長も長大であるため、メモリセルによる寄生容量および配線による配線抵抗が多大となり、電圧遷移に大きな時定数を要するからである。
【００１２】
すなわち、今後の大容量化に伴い、ワード線およびビット線に接続されるメモリセル数は増大し、これに伴い配線長も長くなる傾向であり、ワード線およびビット線の電圧遷移における時定数は益々長くなることが予想される。高速な連続アクセス動作による短縮されたアクセス期間に対して、プリチャージ期間の短縮が不十分となり、サイクルタイムの増大を招くおそれがある。サイクルタイムの増大によりデータアクセス速度が制限されてしまうおそれがある。また、サイクルタイムにおけるプリチャージ期間の占める割合が相対的に増加することにより、データアクセスの占有率を高めることができなくなるおそれがある。高速、且つ高効率なデータアクセス要求に対応することができなくなるおそれがあり問題である。
【００１３】
特開平１０−３１２６８４号公報においては、ビット線対（ＢＬＳと＊ＢＬＳ）からの信号出力に先立ちワード線の非活性化を行なうことにより、プリチャージ期間にワード線の非活性化を行なう必要がなく、プリチャージ期間の短縮を図ることは可能ではある。しかしながら、この場合、ビット線ＢＬＳ、＊ＢＬＳからの信号出力は、ワード線の非活性化の後になってしまい問題である。
【００１４】
すなわち、ワード線の非活性化のタイミングは、ビット線対（ＢＬＣと＊ＢＬＣ）の差動増幅が完了し、メモリセルにデータをリストアした後に行なう必要があるため、本来であれば、ビット線対の差動増幅が完了する前に読み出すことができる最初のデータ読み出しの動作開始が遅れてしまう。高速なデータアクセス要求に対応することができないおそれがあり問題である。
【００１５】
また、特開平１０−３１２６８４号公報は、読み出し動作に先行してワード線の非活性化を行なうことにより、プリチャージ期間でのワード線の非活性化を不要にする内容である。ワード線を先行して非活性化するため、書き込み動作には適用することができず、書き込み動作後のプリチャージ期間の短縮には適用できないおそれがあり問題である。
【００１６】
本発明は前記従来技術の問題点を解消するためになされたものであり、メモリセルへのリストア電圧の劣化や初期のデータアクセス時間の遅れを伴うことなく、連続したデータの読み出し・書き込み動作である連続データアクセス動作の終了後に行なわれるプリチャージ動作時間を短縮することが可能な半導体記憶装置の制御方法および半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置の制御方法は、ワード線を活性化し、複数のメモリセルの各々を複数のビット線の各々に接続してデータの増幅を開始した後、複数のビット線のうちの何れかのビット線をデータ線に接続するコラム選択を、順次行なうことにより、連続した書き込み動作を行なう際、ワード線の非活性化は、複数のビット線におけるデータの増幅が完了した以後の所定タイミングであって、連続書き込み動作において必要とされるコラム選択のうち、最後のコラム選択から少なくとも１つを残した第１コラム選択の終了後であってコラム選択が行われない期間に行なわれ、ワード線の非活性化後のコラム選択に対するコラムアドレス群と書き込みデータ群とは、一時保持領域に取り込まれ、連続した書き込み動作終了後に、リフレッシュ動作用として確保されている時間領域のうちリフレッシュ動作が行なわれない時間領域において、一時保持領域からメモリセルに対して、追加書き込み動作が行なわれることを特徴とする。
【００１８】
また、請求項３に係る半導体記憶装置は、ワード線の活性化により、複数のメモリセルの各々が個別に接続される複数のビット線と、複数のビット線の各々が個別に選択される複数のコラム選択部と、複数のコラム選択部を介して接続される共通のデータ線とを備え、複数のコラム選択部のうちの何れかのコラム選択部を、順次選択することにより、連続した書き込み動作を行なう半導体記憶装置において、連続書き込み動作において必要とされるコラム選択のうち、最後のコラム選択から少なくとも１つを残して選択される第１コラム選択部の選択終了を検出する第１コラム選択終了検出回路と、データ増幅の完了以後であって、第１コラム選択部の選択終了後であってコラム選択が行われない期間であることを報知するタイミング報知部と、タイミング報知部からの報知信号により、複数のコラム選択部が何れも選択されていない状態で活性化動作するワード線非活性化回路と、ワード線の非活性化後のコラム選択部の選択要求に対するコラムアドレス群および書き込みデータ群を格納する、アドレスレジスタ群および書き込みデータレジスタ群とを備え、連続したデータ書き込み動作終了後に、リフレッシュ動作用として確保されており、リフレッシュ動作が行なわれない時間領域において、アドレスレジスタ群および書き込みデータレジスタ群から、対応するコラムアドレス群および書き込みデータ群を選択していくことによりメモリセルに対して、追加書き込み動作が行なわれることを特徴とする。
【００１９】
請求項３の半導体記憶装置では、第１コラム選択終了検出回路により検出される第１コラム選択部を先行するコラム選択として、タイミング報知部により、複数のビット線におけるデータの増幅の完了以後であって、先行するコラム選択の終了以後から、第２コラム選択部による後行のコラム選択の開始前までの期間が報知され、この報知信号により、コラム選択が行なわれていない状態において、ワード線非活性化回路が活性化動作されて、ワード線が非活性化される。
【００２０】
これにより、ワード線の非活性化を、半導体記憶装置における連続読み出し動作または連続書き込み動作の継続中に行なうことができ、連続読み出し動作または連続書き込み動作の終了後の初期化動作の期間であるプリチャージ期間に行なう必要がない。半導体記憶装置の大容量化に伴い、ワード線が複数のメモリセルに接続され配線長も長大となって、非活性化の際のワード線の電圧遷移の時定数が増大してしまっても、その時定数がプリチャージ期間に加算されることはなく、プリチャージ期間の短縮を図ることができる。従って、メモリセルへのアクセス期間である連続アクセス動作期間に対してプリチャージ期間の占める割合を圧縮することができ、サイクルタイムの高速化、動作期間に占めるデータアクセス動作の占有率を向上させることができる。
また、連続したデータ書き込み動作である場合、ワード線の非活性化後のコラム選択に対する書き込み動作については、アドレスと書き込みデータとを一時的に保持しておくことができる。リフレッシュ周期に比して、連続したデータ書き込み動作の周期は短いため、リフレッシュ用に確保されている時間領域のうち、リフレッシュ動作が行なわれない時間領域において追加書き込みを行なうことができる。
【００２１】
また、ワード線の非活性化動作は、連続アクセス動作中において、コラム選択が行なわれていない期間に行なわれ、またはコラム選択部が選択されていない状態でワード線非活性化回路が活性化動作されることにより行なわれるので、コラム選択中であって複数のビット線がディスターブ現象を受けている期間を避け、コラム選択が終了して複数のメモリセルへのリストアが完了している期間に行なうことができる。複数のメモリセルにおけるデータ保持特性を悪化させることなく、プリチャージ期間の短縮を図ることができる。
【００２２】
また、ワード線の非活性化が行なわれる前の活性状態においては、ディスターブ現象によりデータの論理レベルが反転してしまわない電圧レベルに複数のビット線が増幅された段階でデータアクセスが開始される。従って、連続アクセス動作における初期のデータアクセス速度を高速に維持しながら、連続アクセス動作中にワード線の非活性化動作を行ない、プリチャージ期間の短縮を図ることができる。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
また、請求項２に係る半導体記憶装置の制御方法は、請求項１に記載の半導体記憶装置の制御方法において、初期のコラムアドレスに基づき、初期のコラム選択に引き続き後続のコラム選択が、順次自動的に行なわれていくバーストモードにおいて、第１コラム選択は、（バースト長−１）回目以下のコラム選択であることが好ましい。これにより、第１コラム選択部の選択を、（バースト長−１）回目以下のコラム選択終了のうち適宜な位置に設定することができる。
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
図１に、本発明の原理を説明する連続アクセス動作の動作波形を示す。ワード線ＷＬ０の活性化により複数のメモリセルに接続された複数のビット線のデータは、複数のビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）を対として、センスアンプ（不図示）により差動増幅が開始され、最終的に電源電圧ＶＣＣと接地電圧ＶＳＳにまで差動増幅される。すなわち、複数のメモリセルに接続されている複数のビット線の電圧レベルが電源電圧ＶＣＣまたは接地電圧ＶＳＳとなることにより、個々のメモリセルへのリストアが完了しデータ保持特性が維持される。
【００４２】
ビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）での差動増幅による電圧レベルが、所定電圧レベルに達した段階で、コラム選択線ＣＬ０、・・・、ＣＬＮにより選択される１対のビット線対とデータ線対（ＤＢと／ＤＢ）との接続が開始される。データ線対（ＤＢと／ＤＢ）の電圧レベルは電圧の振幅制限が行なわれ、振幅制限された電圧の中心値として、例えば、（１／２）ＶＣＣの電圧レベルに電圧値が設定されている。そのため、接続の際には、ビット線対の電圧レベルがデータ線対より電圧干渉を受けることとなる。例えば、高電圧レベルのビット線ＢＬ０、・・・、ＢＬＮは電圧低下し、低電圧レベルのビット線／ＢＬ０、・・・、／ＢＬＮは電圧上昇する。いわゆるディスターブ現象が発生する。
【００４３】
接続が開始される際のビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の電圧レベルは、ディスターブ現象による電圧干渉に対して、ビット線間の電圧関係が反転しない程度の増幅レベルであればよく、必ずしもフル振幅レベルに差動増幅されている必要はない。図１では、連続アクセス動作における最初のアクセスの高速性を図るため、ビット線対（ＢＬ０と／ＢＬ０）の差動増幅レベルが所定電圧レベルに達した時点で、コラム選択線ＣＬ０をパルス駆動している。
【００４４】
最初のアクセス動作において、ビット線対（ＢＬ０と／ＢＬ０）はディスターブ現象を受けるが、コラム選択線ＣＬ０のパルス駆動の終了後もビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）の差動増幅は継続されるため、ビット線対（ＢＬ０と／ＢＬ０）についてはディスターブ現象からの回復を伴いながら、その他のビット線対（ＢＬ１と／ＢＬ１、・・・、ＢＬＮと／ＢＬＮ）については、引き続いて差動増幅が行なわれる。その結果、２回目のコラム選択線ＣＬ１のパルス駆動前に、ビット線対はフル振幅の電圧レベルにまで差動増幅される。
【００４５】
以後、順次、コラム選択線ＣＬ１、・・・、ＣＬＮがパルス駆動されて、対応するビット線対（ＢＬ１と／ＢＬ１、・・・、ＢＬＮと／ＢＬＮ）とデータ線対（ＤＢと／ＤＢ）とが接続されていく。接続時にビット線対にはディスターブ現象が発生するが、センスアンプが継続動作しているため接続後にフル電圧レベルに回復する。
【００４６】
活性化されているワード線ＷＬ０は、ビット線対（ＢＬ０と／ＢＬ０、・・・、ＢＬＮと／ＢＬＮ）がフル振幅の電圧レベルにまで差動増幅された後、コラム選択線ＣＬ０、・・・、ＣＬＮのパルス駆動間の適宜なタイミング（図１中、ワード線ＷＬ０に関して点線で表示した遷移波形）で非活性化する。これにより、ワード線の非活性化時間τＡを連続したデータアクセス動作中に埋め込ませることができる。プリチャージ動作を、センスアンプの非活性化時間τＢおよびビット線対のイコライズ時間τＣのみで完了させることができ、プリチャージ期間の短縮を図ることができる。
【００４７】
【発明の実施の形態】
以下、本発明の半導体記憶装置の制御方法、および半導体記憶装置について具体化した第１乃至第５実施形態を図２乃至図１１に基づき図面を参照しつつ詳細に説明する。
【００４８】
図２は、第１実施形態の半導体記憶装置のデータ入出力経路についての回路ブロック図である。ワード線ＷＬ０により選択されるメモリセルＣ００、Ｃ１０は、各々ビット線ＢＬ０、ＢＬ１に接続され、ワード線ＷＬ１により選択されるメモリセルＣ０１、Ｃ１１は、各々ビット線／ＢＬ０、／ＢＬ１に接続される。ワード線ＷＬ０、ＷＬ１は、ワード線活性化信号ＷＬＥにより活性化されるワードデコーダＷＤにより、ロウアドレス（不図示）をデコードして選択される。
【００４９】
ビット線ＢＬ０、ＢＬ１、／ＢＬ０、／ＢＬ１に読み出されたデータは、センスアンプ０（ＳＡ０）、センスアンプ１（ＳＡ１）により、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）を１対として差動増幅される。センスアンプ０、１（ＳＡ０、ＳＡ１）は、センスアンプ活性化信号ＳＡＥにより、センスアンプ制御回路ＳＡＣを介して制御される。
【００５０】
ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）は、コラム選択線ＣＬ０、ＣＬ１に制御されてトランスファゲート対（Ｔ０ＺとＴ０Ｘ、Ｔ１ＺとＴ１Ｘ）を介してデータ線対（ＤＢと／ＤＢ）に電気的に接続されてデータアクセス動作が行なわれる。
【００５１】
コラム選択線ＣＬ０、ＣＬ１は、コラム選択トリガ回路ＣＬＴからのコラム選択トリガ信号ＣＬＥにより、デコードされたコラムアドレス（不図示）に対応するコラムデコーダ０（ＣＤ０）またはコラムデコーダ１（ＣＤ１）から出力される。
【００５２】
データ線対（ＤＢと／ＤＢ）に読み出されたデータは、センスバッファＳＢで増幅されて入出力バッファＩＯＢＵＦから出力される。また、入出力バッファＩＯＢＵＦに入力された書き込みデータは、図示しないライトアンプからデータ線対（ＤＢと／ＤＢ）を介して、ビット線対（ＢＬ０と／ＢＬ０）または（ＢＬ１と／ＢＬ１）に書き込まれる。
【００５３】
データアクセスの終了時に、ビット線の初期化のため、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）をイコライズする回路がイコライズ回路０（ＥＱ０）、イコライズ回路１（ＥＱ１）である。イコライズ制御回路ＥＱＣにより制御されてイコライズ動作を行なう。
【００５４】
第１実施形態におけるプリチャージ制御部１は、ワード線の非活性化を行なうワード線非活性化回路ＷＬＲ１、センスアンプの非活性化を行なうセンスアンプ非活性化回路ＳＡＲ１、およびビット線対のイコライズを行なうビット線イコライズ回路ＢＬＲ１を備えている。
【００５５】
ワード線非活性化回路ＷＬＲ１は、センスアンプ活性化信号ＳＡＥが入力される遅延回路１（１１）が接続されており、センスアンプ活性化信号ＳＡＥに対して遅延時間τ１が付加される遅延信号ＳＡＥＤ１が制御信号として入力される。また、コラム選択トリガ信号ＣＬＥが禁止（ＩＮＨ）端子に入力される。ワード線非活性化回路ＷＬＲ１からは、ワード線非活性化信号ＷＬＲＳＴが出力され、ワードデコーダＷＤに入力されると共に、センスアンプ非活性化回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端子に入力される。
【００５６】
センスアンプ非活性化回路ＳＡＲ１は、プリチャージ信号ＰＲＥにより制御され、センスアンプ非活性化信号ＳＡＲＳＴがセンスアンプ制御回路ＳＡＣに出力される。また、センスアンプ非活性化回路ＳＡＲ１のプリセット（ＰＳＴ）端子には、センスアンプ活性化信号ＳＡＥが入力される。
【００５７】
ビット線イコライズ回路ＢＬＲ１は、プリチャージ信号ＰＲＥが入力される遅延回路Ｂ（ＤＢ）が接続されており、プリチャージ信号ＰＲＥに対して遅延時間τＢが付加される遅延信号φＤＢが入力され、ビット線イコライズ信号ＢＬＲＳＴがイコライズ制御回路ＥＱＣに出力される。また、ビット線イコライズ回路ＢＬＲ１のプリセット（ＰＳＴ）端子には、ビット線イコライズ解除信号ＢＬＰＣが入力される。
【００５８】
プリチャージ期間が終了し、連続したデータアクセス動作が開始される際、ビット線イコライズ解除信号ＢＬＰＣが出力され、ビット線イコライズ回路ＢＬＲ１がプリセットされる。ビット線イコライズ信号ＢＬＲＳＴが非活性化され、イネーブル（ＥＮ）端子へのワード線非活性化信号ＷＬＲＳＴおよび遅延信号φＤＢを受け付け可能な状態に遷移する。
【００５９】
ワード線活性化信号ＷＬＥによるワード線ＷＬ０またはＷＬ１の選択の後、センスアンプ活性化信号ＳＡＥが活性化され、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）の差動増幅が開始される。同時に、センスアンプ非活性化回路ＳＡＲ１がプリセットされ、センスアンプ非活性化信号ＳＡＲＳＴが非活性化され、イネーブル（ＥＮ）端子へのワード線非活性化信号ＷＬＲＳＴおよびプリチャージ信号ＰＲＥの受け付け可能状態に遷移する。更に、遅延回路１（１１）に入力されて、遅延時間τ１の遅延信号ＳＡＥＤ１の計時が開始される。
【００６０】
ここで、遅延時間τ１は、センスアンプ活性化信号ＳＡＥの入力から、ビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）の差動増幅の完了以後の所定タイミングまでの時間である。この時間は、連続アクセス動作におけるコラム選択トリガ信号ＣＬＥの非活性期間であるパルス駆動されていない期間に設定される。但し、コラム選択トリガ信号ＣＬＥのパルス駆動タイミングのばらつき、高速化の際のコラム選択トリガ信号ＣＬＥとワード線非活性化信号ＷＬＲＳＴとのクリティカルな動作タイミング等にそなえて、コラム選択トリガ信号ＣＬＥを禁止（ＩＮＨ）信号としている。コラム選択トリガ信号ＣＬＥのパルス駆動の終了前に遅延信号ＳＡＥＤ１が入力された場合に、コラム選択トリガ信号ＣＬＥのパルス駆動の終了を待ってワード線非活性化信号ＷＬＲＳＴを出力する。
【００６１】
センスアンプ活性化信号ＳＡＥの入力から遅延時間τ１が計時されると、遅延信号ＳＡＥＤ１がワード線非活性化回路ＷＬＲ１に出力される。ワード線非活性化回路ＷＬＲ１では、禁止（ＩＮＨ）端子にコラム選択トリガ信号ＣＬＥが入力されているため、コラム選択トリガ信号ＣＬＥが活性化されず、コラム選択線ＣＬ０、ＣＬ１がパルス駆動されていない状態において、遅延信号ＳＡＥＤ１の入力に伴いワード線非活性化信号ＷＬＲＳＴが出力される。これにより、ワード線ＷＬ０またはＷＬ１が、プリチャージ期間の開始前に先行して非活性化される。
【００６２】
この場合、ワード線非活性化信号ＷＬＲＳＴはラッチ信号であるか、またはセンスアンプ非活性化回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端子に入力された後、状態がラッチされることが好ましい。更にワード線非活性化信号ＷＬＲＳＴがラッチ信号でない場合には、ワードデコーダＷＤにおいても状態をラッチしておくことが好ましい。
【００６３】
ワード線の非活性化状態がラッチされると、センスアンプ非活性化回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１は、プリチャージ信号ＰＲＥの受け付け可能状態に維持されることとなる。連続アクセス動作の終了後にプリチャージ動作が開始されると、センスアンプ非活性化回路ＳＡＲ１には、プリチャージ信号ＰＲＥが直接入力されているので、直ちにセンスアンプ非活性化信号ＳＡＲＳＴが出力されセンスアンプの非活性化が行なわれる。一方、ビット線イコライズ回路ＢＬＲ１には、プリチャージ信号ＰＲＥが遅延回路Ｂ（ＤＢ）を介して入力されるので、遅延時間τＢの遅れの後、ビット線イコライズ信号ＢＬＲＳＴが出力されビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）のイコライズが開始される。ここで、遅延時間τＢは、センスアンプの非活性化のための時間である。センスアンプが確実に非活性化してからビット線対のイコライズ動作を行なわせることにより、センスアンプとイコライズ回路との間の不要な貫通電流を防止している。
【００６４】
図３は、第１実施形態におけるプリチャージ制御部１の具体例を示す回路図である。センスアンプ活性化信号ＳＡＥが入力される遅延回路１（１１）は、偶数段のインバータゲート列により構成されて遅延時間τ１を計時する。
【００６５】
ワード線非活性化回路ＷＬＲ１では、遅延回路１（１１）から出力される遅延信号ＳＡＥＤ１がＮＡＮＤゲートの一方の入力端子に入力される。他方の入力端子には、禁止（ＩＮＨ）端子からインバータゲートを介して、コラム選択トリガ信号ＣＬＥが入力される。ＮＡＮＤゲートの出力端子は、インバータゲートに接続されておりインバータゲートからの出力信号がラッチ回路にラッチされてワード線非活性化信号ＷＬＲＳＴが出力される。
【００６６】
センスアンプ非活性化回路ＳＡＲ１では、ＮＯＲゲートを備えており、一方の入力端子には、インバータゲートを介して、プリセット（ＰＳＴ）端子からセンスアンプ活性化信号ＳＡＥが入力される。他方の入力端子には、インバータゲートの出力端子が接続されており、このインバータゲートにはＮＡＮＤゲートが接続されている。ＮＡＮＤゲートには、プリチャージ信号ＰＲＥと、イネーブル（ＥＮ）端子を介してワード線非活性化信号ＷＬＲＳＴが入力される。ＮＯＲゲートの出力端子から３段の直列接続されたインバータゲートを介して、センスアンプ非活性化信号ＳＡＲＳＴが出力される。
【００６７】
ビット線イコライズ回路ＢＬＲ１は、センスアンプ非活性化回路ＳＡＲ１と同様の回路構成を有している。センスアンプ非活性化回路ＳＡＲ１におけるセンスアンプ活性化信号ＳＡＥに代えてビット線イコライズ解除信号ＢＬＰＣが、またプリチャージ信号ＰＲＥに代えて遅延信号φＤＢが入力される構成である。
【００６８】
図４は、第１実施形態（図２）およびそのプリチャージ制御部１の具体例（図３）についての動作波形を示している。プリチャージ信号ＰＲＥがローレベルに遷移し連続アクセス動作が開始される。ビット線イコライズ回路ＢＬＲ１は、ビット線イコライズ解除信号ＢＬＰＣがハイレベルに遷移することにより、ローレベルのビット線イコライズ解除信号ＢＬＰＣに対してハイレベルに設定されていたビット線イコライズ信号ＢＬＲＳＴが、ローレベルに遷移してイコライズ状態が解除される。そして、プリチャージ期間に再度ビット線イコライズ信号ＢＬＲＳＴを活性化するためプリセット状態にセットされ、遅延信号φＤＢのハイレベル遷移の受け付け可能状態となる。その後、図示しない制御回路によりワード線活性化信号ＷＬＥがハイレベルに遷移し、ワードデコーダＷＤを介してワード線ＷＬ０またはＷＬ１が活性化される。尚、この時点では、ワード線非活性化信号ＷＬＲＳＴはローレベルである。
【００６９】
ワード線ＷＬ０またはＷＬ１が活性化すると、ビット線ＢＬ０、ＢＬ１には、メモリセルが接続されメモリセルに蓄積されている蓄積電荷が分配される。その後、図示しない制御回路により、センスアンプ活性化信号ＳＡＥがハイレベル遷移してセンスアンプが活性化してビット線対（ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１）の差動増幅が開始される。同時にセンスアンプ非活性化回路ＳＡＲ１は、センスアンプ非活性信号ＳＡＲＳＴをローレベルに遷移してセンスアンプの非活性状態を解除する。そして、プリチャージ期間に再度センスアンプ非活性化信号ＳＡＲＳＴを活性化するため、プリセット状態にセットされ、プリチャージ信号ＰＲＥのハイレベル遷移の受け付け可能状態となる。
【００７０】
差動増幅レベルが所定電圧レベルにまで増幅されたタイミングで、最初のコラム選択トリガ信号ＣＬＥとしてハイレベルのパルス信号が出力される。デコードされたコラムアドスに基づき、コラムデコーダ０（ＣＤ０）から、ハイレベルのパルス信号としてコラム選択線ＣＬ０が駆動され、ビット線対（ＢＬ０と／ＢＬ０）をデータ線対（ＤＢ０と／ＤＢ０）に接続する。この間、ビット線対（ＢＬ０と／ＢＬ０）はディスターブ現象により電圧レベルが減少する。
【００７１】
その後、センスアンプ活性化信号ＳＡＥのハイレベル遷移から遅延時間τ１の後に出力される遅延信号ＳＡＥＤ１により、ワード線非活性化信号ＷＬＲＳＴがハイレベル遷移してワード線ＷＬ０またはＷＬ１の非活性化が行なわれる。遅延時間τ１の設定は、原則的に、最初のコラム選択線ＣＬ０のパルス駆動後で、ビット線対の差動増幅が完了した後に、ワード線非活性化信号ＷＬＲＳＴがハイレベル遷移するように設定されているが、ワード線非活性化回路ＷＬＲ１の禁止（ＩＮＨ）端子に入力されているコラム選択トリガ信号ＣＬＥにより、ハイレベルのコラム選択トリガ信号ＣＬＥが入力されている期間は出力されないような設定となっている。これにより、ワード線非活性化信号ＷＬＲＳＴのハイレベル遷移は、コラム選択線のパルス駆動後に出力されるようになり、ワード線非活性化時のメモリセルへのリストアレベルを充分に確保することができる。
【００７２】
ワード線非活性信号ＷＬＲＳＴは、センスアンプ非活性回路ＳＡＲ１およびビット線イコライズ回路ＢＬＲ１のイネーブル（ＥＮ）端子を介してＮＡＮＤゲートの一方の入力端子に入力される。そのため、ワード線非活性信号ＷＬＲＳＴのハイレベル遷移により、両回路ＳＡＲ１およびＢＬＲ１のＮＡＮＤゲートの他方の入力端子に入力される、プリチャージ信号ＰＲＥおよび遅延信号φＤＢが受付可能な状態となる。
【００７３】
コラム選択線ＣＬ１のパルス駆動によるビット線対（ＢＬ１と／ＢＬ１）へのアクセス動作の後に、プリチャージ期間が開始されプリチャージ信号ＰＲＥがハイレベル遷移すると、センスアンプ非活性回路ＳＡＲ１からセンスアンプ非活性信号ＳＡＲＳＴが出力される。この時点では、ハイレベルの状態にあるセンスアンプ活性化信号ＳＡＥが、インバータゲートを介してセンスアンプ非活性回路ＳＡＲ１のＮＯＲゲートの一方の入力端子をローレベルに設定している。そのため、プリチャージ信号ＰＲＥのハイレベル遷移に伴うＮＯＲゲートの他方の入力端子のハイレベル遷移により、センスアンプ非活性信号ＳＡＲＳＴはハイレベルに遷移する。すなわち、プリチャージ期間の開始によるプリチャージ信号ＰＲＥのハイレベル遷移に伴い、センスアンプが非活性化される。
【００７４】
ビット線イコライズ回路ＢＬＲ１は、センスアンプ非活性回路ＳＡＲ１と同様な回路構成を有しているため、遅延信号φＤＢのハイレベル遷移によりビット線イコライズ信号ＢＬＲＳＴがハイレベル遷移してビット線対のイコライズ動作が開始される。ここで、ビット線対のイコライズ動作の開始信号である遅延信号φＤＢは、プリチャージ信号ＰＲＥから遅延回路Ｂ（ＤＢ）を介して遅延時間τＢの遅延が付加された遅延信号である。従って、ビット線イコライズ動作の開始（ＢＬＲＳＴのハイレベル遷移）は、センスアンプの非活性化の開始（ＳＡＲＳＴのハイレベル遷移）に対して、遅延時間τＢだけ遅延する。この遅延時間τＢを、センスアンプの非活性化のための所要時間に設定しておけば、センスアンプの非活性化の完了に引き続いてビット線対のイコライズ動作が行なわれることとなる。
【００７５】
尚、プリチャージ期間においては、センスアンプ活性化信号ＳＡＥのローレベル遷移も合わせて行なわれる。センスアンプ活性化信号ＳＡＥのローレベル遷移により、遅延回路１（１１）を介して遅延時間τ１の後に、遅延信号ＳＡＥＤ１がローレベル遷移する。これにより、ワード線非活性化信号ＷＬＲＳＴがローレベル遷移して、次のアクセス動作に備える。
【００７６】
図５に示す、第２実施形態のプリチャージ制御部２では、第１実施形態のプリチャージ制御部１（図２）におけるワード線非活性化回路ＷＬＲ１に代えて、ワード線非活性化回路ＷＬＲ２を備え、更にコラム選択回数検出回路２２を備えた構成である。コラム選択回数検出回路２２は、入力されるコラム選択トリガ信号ＣＬＥが所定回数に達した場合に、検出信号ＣＬＤＴを出力する。
【００７７】
尚、検出信号ＣＬＤＴは、遅延時間τ２を計時する遅延回路２（１２）を介してワード線非活性化回路ＷＬＲ２に供給する設定とすることもできる。このとき、遅延回路１（１１）を削除し、センスアンプ活性化信号ＳＡＥからの制御を不要とする構成とすることもできる。少なくとも何れか一方の遅延回路１１あるいは１２を備えていれば、または遅延回路２（１２）を備えることなく検出信号ＣＬＤＴに応じて、ビット線対での差動増幅の完了以後の、コラム選択間の所定タイミングを計時可能である。また、遅延時間τ２によれば、所定回数のコラム選択トリガ信号ＣＬＥを検出した場合に出力される検出信号ＣＬＤＴに対して、最終のコラム選択トリガ信号ＣＬＥの出力前までの適宜なタイミングを計時することができる。
【００７８】
また、コラム選択回数検出回路２２で計数されるコラム選択の回数は、１以上、総選択回数から１を減じた回数まで、あるいはバースト長ＮＢＬに対して、１以上、（ＮＢＬ−１）以下の回数までを設定できる。前者は、コラムアドレスの遷移に応じてアドレスアクセスが行なわれ対応するコラム選択線が順次選択されていくページモードに対する設定であり、後者は、初期のコラムアドレスに基づきコラム選択線が順次、自動的に選択されていくバーストモードに対する設定である。
【００７９】
ここで、バーストモードに対しては、バースト長（ＮＢＬ）レジスタ２４を備えておけば、バースト長（ＮＢＬ）レジスタ２４の内容に応じて、コラム選択回数検出回路２２における最大計数（ＮＢＬ−１）を設定することができる。
ページモードに対しては、動作仕様等により、予め最大連続アクセス数が設定されている場合に、コラム選択回数検出回路２２における最大計数を設定することができる。また、連続アクセス数が不定である場合には、コラム選択回数検出回路２２において、最初のコラム選択を検出するように設定してやれば対応することができる。
【００８０】
バーストモードの場合には、遅延時間τ２を、検出されたコラム選択トリガ信号ＣＬＥから、隣接するコラム選択トリガ信号ＣＬＥの開始までの時間に設定しておき、コラム選択回数検出回路２２における最大計数値である（ＮＢＬ−１）回目のコラム選択を検出する構成とすることが好ましい。この設定により、最終のコラム選択である（ＮＢＬ）回目のコラム選択の開始前にワード線非活性信号ＷＬＲＳＴが出力される。
【００８１】
この設定において書き込み動作を行なう際、（ＮＢＬ）回目のコラム選択時に、メモリセルへの書き込み動作は実行できないこととなる。この場合には、対応するコラムアドレスと書き込みデータとを一時保持用のレジスタに格納しておき、連続アクセス動作終了後のリフレッシュ動作用の時間領域に、追加の書き込み動作として埋め込ませることで対応できる。ここで、リフレッシュ動作は、リフレッシュ仕様に応じて上記の時間領域において行なわれるが、一般的にリフレッシュ周期は長周期であるため、リフレッシュ動作用に確保されている時間領域のうち実際にリフレッシュ動作が行なわれる時間領域は一部であり、残りの時間領域はアクセス動作もリフレッシュ動作も行なわれず空いた時間領域として残されている。この空き時間領域に追加書き込み動作を埋め込ませることにより、書き込み動作のバーストモードについてもワード線の非活性化を先行させ、プリチャージ期間の短縮を図ることができる。
【００８２】
ページモードにおいて書き込み動作を行なう場合は、連続アクセス数が不定であるため、ワード線の非活性化後に選択されるコラム選択線の数も不定となる。ページモードでは、１回の連続アクセス動作においてワード線が活性化される際、差動増幅されるビット線対の総数（Ｎ）が予め定められており、この総数（Ｎ）が選択されるコラム選択線の総数である。従って、ワード線が先行して非活性化された後の書き込み動作に対して、（Ｎ−１）セットの一時保持用レジスタを備える構成としてやれば、バーストモードの場合と同様に、連続アクセス動作終了後のリフレッシュ動作用の時間領域に追加の書き込み動作を行なうことができる。
【００８３】
図６に示す、第３実施形態のプリチャージ制御部３では、第２実施形態のプリチャージ制御部２（図５）におけるワード線非活性化回路ＷＬＲ２に代えて、ワード線非活性化回路ＷＬＲ３を備え、更に、第１および第２実施形態（図２、図５）の遅延回路１（１１）に代えて、ビット線電圧モニタ回路１３を備えた構成である。
【００８４】
ビット線電圧モニタ回路１３には、センスアンプ活性化信号ＳＡＥとコラム選択トリガ信号ＣＬＥとが入力され、ビット線電圧のモニタ結果として、ワード線非活性化回路ＷＬＲ３に対して検出信号ＢＬＦを出力する。
【００８５】
図７に、ビット線電圧モニタ回路１３の具体例を示す。ハイレベルのセンスアンプ活性化信号ＳＡＥに応じてバイアス電流が流れるコンパレータを備えており、一方の入力端子には抵抗分圧された参照電圧ＶＲＦが接続されている。他方の入力端子には、モニタビット線の一端が接続されており、ビット線電圧ＶＤＢＬを検出する。
【００８６】
モニタビット線は、実ビット線と同等な物理構造を有しており、同等な負荷構造を有している。実ビット線に接続されている複数のメモリセルを模擬する負荷として、メモリセルを構成するスイッチ用ＮＭＯＳトランジスタと同等のＮＭＯＳトランジスタが、実ビット線における接続配置に合わせて接続されている。このＮＭＯＳトランジスタは実ビット線における負荷を模擬するものであるため、ゲート端子はソース端子に接続され接地電圧にバイアスされてオフ状態が維持されている。ＮＭＯＳトランジスタの接続ノード間の抵抗成分は、モニタビット線の配線抵抗を明示的に記載したものである。実ビット線と同等の物理構造を備えているため、同等の抵抗値を有している。
【００８７】
モニタビット線の他端に備えられているダミーセンスアンプは、センスアンプによる実ビット線の差動増幅を模擬する回路構成である。モニタビット線から、ＰＭＯＳトランジスタを介して電源電圧ＶＣＣに接続されると共に、ＮＭＯＳトランジスタを介してビット線のイコライズ電圧ＶＥＱＢＬに接続されている。ダミーセンスアンプを構成するＰＭＯＳ／ＮＭＯＳトランジスタは、センスアンプを構成するトランジスタと同等の駆動能力を有している。イコライズ電圧ＶＥＱＢＬは、例えば、（１／２）ＶＣＣ電圧である。ＰＭＯＳ／ＮＭＯＳトランジスタのゲート端子は、インバータゲートを介してセンスアンプ活性化信号ＳＡＥが入力される。すなわち、センスアンプ活性化信号ＳＡＥがローレベルであり非活性状態にある場合には、ＮＭＯＳトランジスタがオンし、モニタビット線をイコライズ電圧ＶＥＱＢＬに初期化する。センスアンプ活性化信号ＳＡＥがハイレベルになり活性状態になると、ＰＭＯＳトランジスタがオンし、モニタビット線を電源電圧ＶＣＣまで充電する。差動増幅されるビット線対のうちハイレベル側のビット線を模擬している。
【００８８】
また、コラム選択トリガ信号ＣＬＥにより制御され、ハイレベルのパルス駆動期間にオンして、モニタビット線を電圧ＶＥＱＤＢに電気的に接続するＮＭＯＳトランジスタは、ビット線がデータ線に接続された際の、ビット線へのディスターブ現象を模擬している。電圧ＶＥＱＤＢは、振幅制限されたデータ線の電圧中心値であり、例えば、（１／２）ＶＣＣ）電圧である。
【００８９】
ビット線電圧ＶＤＢＬが参照電圧ＶＲＦを上回ると、コンパレータの出力端子はローレベルに遷移し、インバータゲートで反転されて、ハイレベルの検出信号ＢＬＦが出力される。参照電圧ＶＲＦは、ビット線対が充分に差動増幅されてメモリセルへの充分なリストア電圧の再書き込みが可能な電圧に設定されている。
【００９０】
図９に示す第４実施形態の動作波形は、本発明を、非同期型メモリのページ動作が書き込み動作である場合（ページライト動作）に適用した動作波形を示している。ワード線が先行して非活性化された後の書き込み動作を、リフレッシュ用に確保された時間領域に追加書き込みする、いわゆるレイトライト機能を備える場合である。
【００９１】
第４実施形態の説明に先立ち、通常の非同期型メモリにおけるページ動作を含む動作波形を図８に示す。第１の動作サイクルは、ページライト動作の動作サイクルである。／ＣＥ１のローレベル遷移をトリガとして動作が開始され、アドレス信号ＡＤＤとしてロウアドレスＡＲ０を取り込み、ロウ系の動作を開始する。具体的には、ロウアドレスＡＲ０のデコードにより選択されるワード線ＷＬ０を活性化し、メモリセルのデータをビット線に読み出した上でセンスアンプにより差動増幅する（ＷＬＳＬ）。
【００９２】
所定時間経過後、／ＷＥがロウレベルに遷移し、本動作サイクルがページライト動作であることが確定する。同時に、アドレス信号ＡＤＤとして、コラムアドレスＡＣ０〜ＡＣ３が対応する書き込みデータ（不図示）と共に、順次切り替えられて入力される。コラムアドレスＡＣ０〜ＡＣ３の切り替えは外部制御されており、適宜な動作周期ｔＰＣでコラムアドレスが切り替えられることにより、連続したアクセス動作（この場合、書き込み動作）が行なわれる。いわゆるアドレスアクセス動作が行なわれる。各コラムアドレスＡＣ０〜ＡＣ３に対しては、対応するコラム選択線ＣＬ０〜ＣＬ３がハイレベルのパルスで活性化され、各コラムアドレスに対応するビット線対をデータ線対に接続することにより、外部からデータの書き込みが行なわれる（ＷＲ０〜ＷＲ３）。
【００９３】
第２の動作サイクルは、ページ動作として読み出し動作を行なう場合（ページリード動作）である。ページライト動作と同等な動作である。／ＣＥ１のローレベル遷移をトリガとしてロウアドレスＡＲ１０により選択されるワード線ＷＬ１０が活性化され（ＷＬＳＬ）、その後の／ＯＥのローレベル遷移に伴い、コラムアドレスＡＣ１０〜ＡＣ１３に対応するコラム選択線ＣＬ１０〜ＣＬ１３が活性化されて、連続したデータ読み出しが行なわれる（ＲＤ１０〜ＲＤ１３）。
【００９４】
第３の動作サイクルは、通常の単ビット読み出しサイクルが行なわれるノーマルリード動作である。ロウアドレスＡＲ２０により選択されるワード線ＷＬ２０に対して、コラムアドレスＡＣ２０に対応するコラム選択線ＣＬ２０が活性化して単ビットのデータの読み出しが行なわれる。
【００９５】
図８に示す非同期メモリのページ動作では、連続アクセス数はコラムアドレスの遷移に応じて適宜に増減させることができる。図８では、４つのコラムアドレス遷移に対して連続アクセス動作をさせた場合を例にとり説明している。ページライト動作のサイクル時間としてｔＰＷ、ページリード動作のサイクル時間としてｔＰＲを要している。
【００９６】
第１〜第３の動作サイクル間には、リフレッシュ用の時間領域が確保されている（（Ｉ）〜（ＩＩＩ））。但し、リフレッシュ周期は、通常の動作サイクルに比して長周期であることが一般的であり、例えば、数１０ｎｓｅｃで行なわれるアクセス動作１０００回に対して１回のリフレッシュ動作が行なわれる。そのため、動作サイクル間の時間領域の全てにおいてリフレッシュ動作が行なわれることはない。リフレッシュ周期と一致した場合に、（（Ｉ）〜（ＩＩＩ））時間領域のうちの何れか１つの時間領域において行なわれ、他の時間領域においてはスタンバイ状態が維持されている。リフレッシュ動作が行なわれる場合には、通常、前後の通常アクセス動作とは異なるワード線ＷＬＲｅｆが活性化されるため、ワード線を切り替えるためのプリチャージ期間ｔＰＲを設定する必要がある。この間にワード線の切り替えと、これに伴うセンスアンプの非活性化動作およびビット線対のイコライズ動作が行なわれる。
【００９７】
図９の第４実施形態では、第１および第２の動作サイクルをページライト動作として示している。上記の通常動作（図８）においては、第４のコラムアドレスＡＣ３、ＡＣ１３についてのコラム選択線ＣＬ３、ＣＬ１３の選択の後にワード線ＷＬ０、ＷＬ１０が非活性化されるのに対して、第４実施形態では、第３のコラムアドレスＡＣ２、ＡＣ１２によるコラム選択線ＣＬ２、ＣＬ１２の選択の後に非活性化される。第４のコラムアドレスＡＣ３、ＡＣ１３に対する書き込みを行なうことなくプリチャージ動作に移行することができ、ページライト動作のサイクル時間ｔＰＷ０を、連続アクセス動作の動作周期ｔＰＣ分短縮することができる（ｔＰＷ０＝ｔＲＷ−ｔＰＣ）。
【００９８】
ページライト動作の動作サイクル中に書き込みを行なわなかった、第４のコラムアドレスＡＣ３、ＡＣ１３については、コラムアドレスＡＣ３、ＡＣ１３が、アドレスレジスタＲＧＡ(1)、ＲＧＡ(2)に、対応する書き込みデータが、書き込みデータレジスタＲＧＤ(1)、ＲＧＤ(2)に格納され、ページライト動作終了後のリフレッシュ用時間領域において追加書き込みが行なわれる。尚、追加書き込みに当っては、活性化すべきワード線も異なっていることが一般的であるため、ページライト動作中に活性化されているロウアドレスも、アドレスレジスタＲＧＡ(1)、ＲＧＡ(2)に格納しておくことが好ましい。
【００９９】
ここで、２組のアドレスレジスタＲＧＡ(1)、ＲＧＡ(2)と、２組の書き込みデータレジスタＲＧＤ(1)、ＲＧＤ(2)とを備えることが好ましい。図９に示すように、ページライトサイクルが２サイクル連続し、その間の時間領域にリフレッシュ動作が行なわれる場合があるからである。この場合には、第１のページライト動作の動作サイクルで一時的に保持されるコラムアドレスおよび書き込みデータは、第２のページライト動作の動作サイクル後の時間領域において、追加書き込みが行なわれる。第２のページライト動作の動作サイクルで一時保持されたコラムアドレスと書き込みデータは、更にその後の時間領域で追加書き込みされるまで保持しておく必要があり、同時に２セットの追加書き込み対象を保持すべき期間が存在するからである。
【０１００】
また、図９に示したワード線の非活性化タイミングより、更に先行してワード線が非活性化される場合には、ワード線の非活性化後に選択されるコラム選択線の数に応じて、アドレスレジスタおよび書き込みデータレジスタを備えることが好ましい。この場合は、連続するページライトサイクル、およびその間に行なわれるリフレッシュ動作、更には１つの時間領域で可能な追加書き込み数に応じて、適宜にレジスタ群を備えてやれば、連続アクセス数が不定のページライト動作においても、本発明を適用することができる。例えば、ワード線非活性化後に選択されるコラム選択線の数が５つとする。連続してページライト動作が行なわれ、その間にリフレッシュ動作が行なわれる場合、１０セットの一時保持用のレジスタを備えていればレイトライト機能を実現することができる。
【０１０１】
一時保持用のレジスタを更に備え、あるいは追加書き込み動作をページ動作で行なうこと等により、ページライト動作が更に連続する場合にも対応することができる。
尚、データの読み出し・書き込み等の外部アクセス動作とリフレッシュ動作とが独立して行なわれる擬似ＳＲＡＭ等の半導体メモリにおいては、外部アクセス動作開始要求信号とリフレッシュ動作開始要求信号とが競合する場合が考えられる。この場合には、外部アクセス動作とリフレッシュ動作とを連続する一連の動作として１つの動作サイクルにまとめてサイクルタイムｔＣＥを規定する場合がある。この時のリフレッシュ動作用の時間領域も実際にリフレッシュ動作が行なわれない場合があり、この時間領域を利用して追加書き込み動作を実施することができる。
【０１０２】
ワード線を先行して非活性化することにより、プリチャージ期間を短縮することができ、ページ動作のサイクルタイムを短縮することができる。この効果を、上述のレイトライト機能を利用することにより、ページリード動作のみならずページライト動作にも適用することができる。
【０１０３】
図１１に示す第５実施形態の動作波形は、本発明を、同期型メモリのバースト動作が書き込み動作である場合（バーストライト動作）に適用した動作波形を示している。ワード線が先行して非活性化された後の書き込み動作を、リフレッシュ用に確保された時間領域に追加書き込みする、いわゆるレイトライト機能を備える場合である。
【０１０４】
第５実施形態の説明に先立ち、通常の同期型メモリにおけるバースト動作波形を図１０に示す。第１の動作サイクルはバーストライト動作、第２の動作サイクルはバーストリード動作である。図１０はＣＡＳレイテンシ１のタイミングチャートである。バーストライト動作、バーストリード動作に対して、オートプリチャージ動作を伴うコマンド（ＷＲＡコマンド、ＲＤＡコマンド）でバースト動作を行なう場合である。バースト長が８の場合を示している。
【０１０５】
クロック１でのアクティブコマンドＡＣＴにより、ロウアドレスＡＲ０、ＡＲ１０に応じてワード線ＷＬ０、ＷＬ１０が活性化され、メモリセルからビット線に読み出されたデータがセンスアンプにより差動増幅される。クロック３で、ＷＲＡコマンド、ＲＤＡコマンドが入力されると、同時に入力されているコラムアドレスＡＣ０、ＡＣ１０に基づき、バーストライト動作、バーストリード動作が開始され、クロックごとに順次データの入出力が行なわれる。バーストライト動作においては、クロック３〜クロック１０にかけてデータＷＤ０〜ＷＤ７が書き込まれ、バーストリード動作においては、クロック４〜クロック１１にかけてデータＲＤ０〜ＲＤ７が読み出される。バーストライトサイクル、バーストリードサイクルは、共に１２クロック（ＣＬＫ）で構成されている。
【０１０６】
図１１の第５実施形態では、バーストリード動作内にリフレッシュ動作用の時間領域を埋め込ませる動作仕様を備えることにより、バースト動作を中断することなくリフレッシュ動作を行なうことができ、且つレイトライト機能をも備える同期型の半導体メモリについての動作波形である。図１１におけるバースト動作条件は、図１０の場合と同様に、ＣＡＳレイテンシ１、バースト長８、オートプリチャージ動作を伴うコマンド（ＷＲＡコマンド、ＲＤＡコマンド）によるバースト動作である。
【０１０７】
バーストリード動作内にリフレッシュ用の時間領域を埋め込ませるために、バーストリード動作におけるコラム選択線ＣＬ１０〜ＣＬ１７は、クロックＣＬＫには同期せず、これより速い周期で選択される。すなわち、クロックＣＬＫのタイミングに先行してビット線対とデータ線対とが電気的に接続され、データ線対にデータが読み出されることとなる。先行して読み出されたデータは、図示しないデータバッファ回路等の一時保持回路に保持されており、その後の読み出しタイミングであるクロックＣＬＫに同期して外部に出力する仕様である。
【０１０８】
先行してデータを読み出すため、データ読み出しのために差動増幅されているビット線対を、外部仕様に比して速いタイミングでイコライズすることができる。そのため、ページリードサイクルの後半において時間領域が確保され（クロックＣＬＫ７〜ＣＬＫ１１）、この時間領域にリフレッシュ動作を埋め込ませることができる。また、この時間領域をバーストライト動作で書き込みされなかったコラム選択線ＣＬ７への追加書き込み領域として利用することもできる。
尚、バーストリードサイクルにおいても、読み出し動作であるＲＤ１６とＲＤ１７に対応するコラム選択線ＣＬ１６とＣＬ１７との間に、ワード線ＷＬ１０を非活性化してプリチャージ期間の短縮を図ることができる。
【０１０９】
バーストライト動作では、図１０の場合と同様に、クロックに同期したタイミングでバースト動作が行なわれる。ワード線を先行して非活性化するために、コラム選択線ＣＬ７に対する書き込みがされることなくバーストライト動作は終了する。書き込みされなかったコラムアドレスおよび書き込みデータは、一時保持用のアドレスレジスタＲＧＡ(1)および書き込みデータレジスタＲＧＤ(1)に保持される。このとき、ロウアドレスもアドレスレジスタＲＧＡ(1)に保持されることが好ましい。レジスタＲＧＡ(1)、ＲＧＤ(1)に保持されたアドレスおよび書き込みデータは、バーストリード動作に埋め込まれている時間領域において追加書き込みすることができる。
【０１１０】
ワード線を先行して非活性化することにより、プリチャージ期間を短縮することができ、バースト動作のサイクルタイムを短縮することができる。この効果を、上述のレイトライト機能を利用することにより、バーストリード動作のみならずバーストライト動作にも適用することができる。
【０１１１】
また、コラム選択線ＣＬ７の選択を行なわずにバースト動作を行なうので、バーストライトサイクルは、通常の場合が１２クロックであるのに対して、１クロック短縮され１１クロックとすることができる。バーストリードサイクルにおいても、コラム選択線ＣＬ１０〜ＣＬ１７をクロックＣＬＫに先行させて選択することができるため、同様にサイクルクロック数を短縮できる。バースト動作の短縮を図ることができる。
【０１１２】
以上詳細に説明したとおり、本実施形態に係る半導体記憶装置の制御方法、および半導体記憶装置では、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化を、ページ動作やバースト動作等の連続アクセス動作の継続中に行なうことができ、連続アクセス動作の終了後の初期化動作期間であるプリチャージ期間に行なう必要がない。半導体記憶装置の大容量化に伴い、ワード線ＷＬ０、ＷＬ１、ＷＬ１０が複数のメモリセルに接続され配線長も長大となって、非活性化の際の電圧遷移の時定数が増大してしまっても、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化の時定数がプリチャージ期間に加算されることはなく、プリチャージ期間の短縮を図ることができる。従って、メモリセルへのアクセス期間に対してプリチャージ期間の占める割合を圧縮することができ、サイクルタイムの高速化、半導体記憶装置の動作期間に占めるデータアクセス動作の占有率を向上させることができる。
尚、同期型メモリの場合、外部アクセス動作を行なわず、一定時間のＮＯＰサイクルが連続することが予め判っている動作モードである、クロックサスペンドモードやパワーダウンモード等の間に、レイトライト機能を実行する追加書き込みサイクルを行なってもよい。
【０１１３】
また、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化動作は、連続アクセス動作中において、コラム選択部であるコラム選択トリガ回路ＣＬＴがコラム選択トリガ信号ＣＬＥを出力していない状態で、ワード線非活性化回路ＷＬＲ１〜ＷＬＲ３が活性化動作されることにより行なわれる。コラムデコーダ０、１（ＣＤ０、ＣＤ１）からのコラム選択線ＣＬ０、ＣＬ１も選択されていないため、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化動作を、コラム選択中に複数のビット線がディスターブ現象を受けている期間を避け、コラム選択終了後であって複数のメモリセルへのリストアが完了している時点で行なうことができる。複数のメモリセルに記憶されているデータ保持特性を悪化させることなく、プリチャージ期間の短縮を図ることができる。
【０１１４】
また、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化が行なわれる前の活性状態において、ディスターブ現象によりデータの論理レベルが反転してしまわない電圧レベルにビット線ＢＬ０、ＢＬ１、または／ＢＬ０、／ＢＬ１が増幅された段階でデータアクセスが開始される。従って、連続アクセス動作における初期のデータアクセス速度を高速に維持しながら、連続アクセス動作中にワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化動作を行なうことによりプリチャージ期間の短縮を図ることができる。
【０１１５】
また、連続アクセス動作の活性化から複数のビット線対におけるデータの差動増幅完了までの時間は、半導体記憶装置の回路構成や物性条件等により固有な時間であり、また、連続アクセス動作におけるコラム選択トリガ信号ＣＬＥ間の期間は、半導体記憶装置に固有の時間あるいは動作仕様に応じて規定される時間であるので、これらの時間を第１所定遅延時間である遅延時間τ１、または第２所定遅延時間である遅延時間τ２として計時することにより、複数のビット線対における差動増幅の完了以後の所定タイミングを計時することができる。また、第１遅延回路である遅延回路１（１１）により遅延時間τ１を計時し、第２遅延回路である遅延回路２（１２）により遅延時間τ２を計時することができる。
【０１１６】
ここで、遅延時間τ２とは、第１コラム選択である先行するコラム選択トリガ信号ＣＬＥの終了から、第２コラム選択である後行のコラム選択トリガ信号ＣＬＥの開始前までの所定時間を計時するものである。先行と後行とのコラム選択トリガ信号ＣＬＥを隣り合うトリガ信号とし、その間の中間時間を計時することも可能である。
【０１１７】
尚、連続アクセス動作におけるコラム選択トリガ信号ＣＬＥ間の時間について、半導体記憶装置の回路構成や動作仕様により固有の時間である場合とは、例えば、バーストモードでのアクセス動作であり、入出力仕様に応じて規定される時間である場合とは、例えば、外部から入力されるコラムアドレスの遷移やアクセスコマンドに応じてデータアクセスが行なわれる場合である。
【０１１８】
また、ワード線活性化信号ＷＬＥとは、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化動作またはその制御信号の他、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化に関連する動作またはその制御信号、ワード線ＷＬ０、ＷＬ１、ＷＬ１０の活性化に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んだ信号である。また、データの差動増幅の開始信号であるセンスアンプ活性化信号ＳＡＥとは、センスアンプの起動動作またはその制御信号の他、差動増幅の開始に関連する動作またはその制御信号、差動増幅に開始に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んだ信号である。ロウ系の動作について、所定のタイミングで行なわれる一連の動作またはその制御信号を含んだ信号である。
【０１１９】
また、半導体記憶装置の回路構成や物性条件または動作仕様等から、先行するコラム選択トリガ信号ＣＬＥの終了時に、データの差動増幅が完了している場合には、遅延回路２（１２）は備える必要はない。先行するコラム選択トリガ信号ＣＬＥの終了時点を所定タイミングとすることができる。
【０１２０】
また、バースト動作を行なう半導体記憶装置について、先行するコラム選択トリガ信号ＣＬＥを、（バースト長−１）回目以下のトリガ信号のうちから適宜に設定することができる。また、最終のコラム選択トリガ信号ＣＬＥの１つ前のトリガ信号ＣＬＥである（バースト長−１）回目のトリガ信号ＣＬＥに設定することもできる。この場合、最終のコラム選択トリガ信号ＣＬＥ以外のトリガ信号ＣＬＥでは、ワード線ＷＬ０、ＷＬ１、ＷＬ１０が活性状態にあり、連続書き込み動作にも柔軟に対応することができる。
【０１２１】
また、複数のビット線ＢＬ０、ＢＬ１、または／ＢＬ０、／ＢＬ１と複数のメモリセルＣ００、Ｃ１０、またはＣ０１、Ｃ１１とが電気的に接続されているため、複数のメモリセルＣ００、Ｃ１０、またはＣ０１、Ｃ１１へのデータのリストアが完了した時点でワード線ＷＬ０、またはＷＬ１を非活性化してやれば、半導体記憶装置の回路構成や物性条件等により定められる固有な最短時間でワード線ＷＬ０、またはＷＬ１の非活性化を行なうことができる。継続する連続アクセス動作に先行してワード線ＷＬ０、またはＷＬ１を非活性化することができ、連続アクセスの長さが確定していないページ動作において、連続アクセス長に関わらずプリチャージ期間の短縮を図ることができる。
【０１２２】
また、最初のコラム選択トリガ信号ＣＬＥに基づき、半導体記憶装置の回路構成や物性条件等により定められる固有な最短時間でワード線ＷＬ０、ＷＬ１、ＷＬ１０の非活性化を行なうことができる。継続する連続アクセス動作に先行してワード線ＷＬ０、ＷＬ１、ＷＬ１０を非活性化することができ、連続アクセスの長さが確定していないページ動作において、連続アクセス長に関わらずプリチャージ期間の短縮を図ることができる。
【０１２３】
また、第３実施形態によれば、ビット線と同等の構造を有し同等の負荷構成を有するモニタビット線の電圧レベルを検出することにより、差動増幅完了を確実に検出することができる。
【０１２４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１〜第３実施形態においては、遅延回路１（１１）、コラム選択回数検出回路２２、およびビット線電圧モニタ回路１３についての所定の組み合わせを例示したが、本発明では、この組み合わせに限定されるものではなく、各々を単独で使用して構成することができる。また、例示以外の適宜の組み合わせにおいても使用することができる。
また、第４、第５実施形態においては、非同期型メモリの連続アクセス動作としてページ動作を、同期型メモリの連続アクセス動作としてバースト動作を例にして説明したが、非同期型メモリに対してバースト動作機能を適用する場合や、同期型メモリに対してページ動作を適用する場合にも、本発明が適用可能であることは言うまでもない。ここで、非同期型メモリに対するバースト動作とは、内部カウンタ等を備えておき、初期のコラムアドレスの入力に基づきアクセス箇所を順次切り替えていく動作を備える場合をいう。また同期型メモリに対するページ動作とは、リードコマンドやライトコマンドが連続する場合等である。
【０１２５】
（付記１） ワード線を活性化し、複数のメモリセルの各々を複数のビット線の各々に接続してデータの増幅を開始した後、前記複数のビット線のうちの何れかのビット線をデータ線に接続するコラム選択を、順次行なうことにより、連続したアクセス動作を行なう半導体記憶装置の制御方法において、
前記ワード線の非活性化は、前記複数のビット線における前記データの増幅が完了した以後の所定タイミング以降であって、先行の第１コラム選択の終了以後から後行の第２コラム選択の開始前までの期間のうち、前記コラム選択が行なわれていない期間に行なわれることを特徴とする半導体記憶装置の制御方法。
（付記２） 前記所定タイミングは、前記連続アクセス動作の活性化からの第１所定遅延時間、または前記第１コラム選択の終了からの第２所定遅延時間の何れか一方により計時されることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記３） 前記連続アクセス動作の活性化は、前記ワード線の活性化または前記データの増幅開始であることを特徴とする付記２に記載の半導体記憶装置の制御方法。
（付記４） 前記第１コラム選択終了時が、前記データの増幅完了以後である場合、
前記所定タイミングは、前記第１コラム選択の終了時であることを特徴とする付記２に記載の半導体記憶装置の制御方法。
（付記５） 初期のコラムアドレスに基づき、初期のコラム選択に引き続き後続のコラム選択が、順次自動的に行なわれていくバーストモードにおいて、
前記第１コラム選択は、（バースト長−１）回目以下のコラム選択であることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記６） 前記第１コラム選択は、（バースト長−１）回目のコラム選択であることを特徴とする付記５に記載の半導体記憶装置の制御方法。
（付記７） コラムアドレスの遷移ごとに、対応するコラム選択が、順次行なわれていくページモードにおいて、
前記所定タイミングは、前記データの増幅完了のタイミングであることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記８） コラムアドレスの遷移ごとに、対応するコラム選択が、順次行なわれていくページモードにおいて、
前記第１コラム選択は、前記連続アクセス動作において最初に行なわれるコラム選択であることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記９） 前記所定タイミングは、前記複数のビット線または前記複数のビット線と同等の負荷構成を有するモニタビット線における電圧レベルの検出に基づいて決定されることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記１０） 前記連続アクセス動作が、連続したデータ書き込み動作である場合、
前記ワード線の非活性化後のコラム選択に対するコラムアドレス群と書き込みデータ群とは、一時保持領域に取り込まれ、
前記連続したデータ書き込み動作終了後に、リフレッシュ動作用として確保されている時間領域のうちリフレッシュ動作が行なわれない時間領域において、前記一時保持領域から前記メモリセルに対して、追加書き込み動作が行なわれることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記１１） 前記追加書き込み動作は、前記コラムアドレス群を、順次選択することにより行なわれる連続アクセス動作であることを特徴とする付記１０に記載の半導体記憶装置の制御方法。
（付記１２） 前記一時保持領域は、少なくとも２セット備えられていることを特徴とする付記１０に記載の半導体記憶装置の制御方法。
（付記１３） 連続アクセス動作の開始要求に従い、ワード線を活性化して、複数のメモリセルの各々を複数のビット線の各々に接続するワード線活性化ステップと、
前記複数のメモリセルから前記複数のビット線に読み出された複数のデータを増幅するデータ増幅ステップと、
前記データ増幅ステップにおいて増幅レベルが所定レベルに達した以後に、前記複数のビット線のうちの何れかのビット線をデータ線に接続するコラム選択を行なうことにより、前記連続アクセス動作を開始するデータアクセス開始ステップと、
前記データ増幅ステップにおける増幅動作が完了した以後であって、前記データアクセス開始ステップ中の前記コラム選択の非活性化時に、前記ワード線を非活性化するワード線非活性化ステップと、
前記ワード線非活性化ステップの後、前記複数のビット線のうちの何れかのビット線について、コラム選択を順次行ない、前記連続アクセス動作を継続するデータアクセス継続ステップと、
連続アクセス動作の終了要求に従い、前記データの増幅動作を停止し、前記複数のビット線を初期化するプリチャージステップとを有することを特徴とする半導体記憶装置の制御方法。
（付記１４） 前記連続アクセス動作が、連続したデータ書き込み動作である場合、
前記データアクセス継続ステップにおいて書き込み要求のある、コラムアドレス群と該コラムアドレス群に書き込むべき書き込みデータ群とを、一時的に保持する一時保持ステップと、
前記連続アクセス動作の終了後に、リフレッシュ動作が行なわれないリフレッシュ動作用時間領域において、一時的に保持されている前記コラムアドレス群に対応する前記メモリセルに対して、前記書き込みデータ群を書き込む追加書き込みステップとを有することを特徴とする付記１３に記載の半導体記憶装置の制御方法。
（付記１５） ワード線の活性化により、複数のメモリセルの各々が個別に接続される複数のビット線と、前記複数のビット線の各々が個別に選択される複数のコラム選択部と、前記複数のコラム選択部を介して接続される共通のデータ線とを備え、前記複数のコラム選択部のうちの何れかのコラム選択部を、順次選択することにより、連続したアクセス動作を行なう半導体記憶装置において、
先行して選択される第１コラム選択部の選択終了を検出する第１コラム選択終了検出回路と、
前記データ増幅の完了以後であって、先行の前記第１コラム選択部の選択終了以後から後行の第２コラム選択部の選択開始前までの期間であることを報知するタイミング報知部と、
前記タイミング報知部からの報知信号により、前記複数のコラム選択部が何れも選択されていない状態で活性化動作するワード線非活性化回路とを備えることを特徴とする半導体記憶装置。
（付記１６） 前記タイミング報知部は、前記連続アクセス動作の活性化信号またはその同期信号が入力される第１遅延回路、または前記第１コラム選択終了検出回路からの検出信号が入力される第２遅延回路の少なくとも何れか一方を備えることを特徴とする付記１５に記載の半導体記憶装置。
（付記１７） 前記連続アクセス動作の活性化信号は、前記ワード線の活性化信号、または前記データ増幅の開始信号であることを特徴とする付記１６に記載の半導体記憶装置。（付記１８） 前記検出信号の出力が前記データ増幅の完了以後である場合、
前記第１コラム選択終了検出回路からの前記検出信号を、前記タイミング報知部の報知信号とすることを特徴とする付記１６に記載の半導体記憶装置。
（付記１９） 初期のコラムアドレスに基づき、初期のコラム選択部に引き続き後続のコラム選択部が、順次自動的に選択されていくバーストモードを備える半導体記憶装置において、
前記第１コラム選択終了検出回路は、（バースト長−１）以下の選択回数において選択されるコラム選択部を、前記第１コラム選択部とすることを特徴とする付記１５に記載の半導体記憶装置。
（付記２０） 前記第１コラム選択部は、（バースト長−１）の選択回数において選択されるコラム選択部であることを特徴とする付記１９に記載の半導体記憶装置。
（付記２１） コラムアドレスの遷移ごとに、対応するコラム選択部が、順次選択されていくページモードを備える半導体記憶装置において、
前記タイミング報知部は、前記データ増幅の完了を報知することを特徴とする付記１５に記載の半導体記憶装置。
（付記２２） コラムアドレスの遷移ごとに、対応するコラム選択部が、順次選択されていくページモードを備える半導体記憶装置において、
前記第１コラム選択終了検出回路は、前記連続アクセス動作において最初に選択されるコラム選択部を、前記第１コラム選択部とすることを特徴とする付記１５に記載の半導体記憶装置。
（付記２３） 前記タイミング報知部は、前記複数のビット線または前記複数のビット線と同等の負荷構成を有するモニタビット線における電圧レベルを検出するビット線電圧モニタ部を備えることを特徴とする付記１５に記載の半導体記憶装置。
（付記２４） 前記連続アクセス動作が連続したデータ書き込み動作である場合に、
前記ワード線の非活性化後のコラム選択部の選択要求に対するコラムアドレス群および書き込みデータ群を格納する、アドレスレジスタ群および書き込みデータレジスタ群を備え、
前記連続したデータ書き込み動作終了後に、リフレッシュ動作用として確保されており、
リフレッシュ動作が行なわれない時間領域において、前記アドレスレジスタ群および前記書き込みデータレジスタ群から、対応する前記コラムアドレス群および前記書き込みデータ群を選択していくことにより前記メモリセルに対して、追加書き込み動作が行なわれることを特徴とする付記１５に記載の半導体記憶装置。
(付記２５) 前記アドレスレジスタ群および前記書き込みデータレジスタ群は、少なくとも２セット備えられていることを特徴とする付記２４に記載の半導体記憶装置。
【０１２６】
ここで、付記３、または付記１７における、ワード線の活性化またはワード線の活性化信号とは、ワード線の活性化動作またはその制御信号の他、ワード線の活性化に関連する動作またはその制御信号や、ワード線の活性化に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んでいる。またデータの増幅開始またはデータ増幅の開始信号とは、センスアンプ等の増幅回路の起動動作またはその制御信号の他、データ増幅の開始に関連する動作またはその制御信号や、データ増幅に開始に対して所定のタイミングで行なわれる所定動作またはその制御信号を含んでいる。ロウ系の動作について、所定のタイミングで行なわれる一連の動作またはその制御信号を含んでいる。
また、付記６、または付記２０によれば、第１コラム選択または第１コラム選択部の選択を、連続アクセス動作における最終のコラム選択に対して、１つ前のコラム選択である（バースト長−１）回目のコラム選択に設定することができる。最終のコラム選択以外のコラム選択についてはワード線が活性化状態にあり、書き込み動作を行なう場合に好都合である。
また、付記８、または付記２２によれば、連続アクセス動作における最初のコラム選択に設定される、第１コラム選択または第１コラム選択部の選択に基づき、半導体記憶装置の回路構成や物性条件等により定められる固有な最短時間でワード線の非活性化を行なうことができる。継続する連続アクセス動作に先行してワード線を非活性化することができ、連続アクセス動作の長さが確定していないページモードにおいて、連続アクセス長に関わらずプリチャージ期間の短縮を図ることができる。
また、付記１０、または付記２４によれば、連続アクセス動作が連続したデータ書き込み動作である場合、ワード線の非活性化後のコラム選択に対する書き込み動作については、アドレスと書き込みデータとを一時的に保持しておくことができる。リフレッシュ周期に比して、連続したデータ書き込み動作の周期は短いため、リフレッシュ用に確保されている時間領域のうち、リフレッシュ動作が行なわれない時間領域において追加書き込みを行なうことができる。
この場合、一時保持領域、またはアドレスレジスタ群および書き込みデータレジスタ群について、活性化されるワード線により選択されるメモリセル数から１を減じた数のメモリセル群に対応するコラムアドレスと書き込みデータとを保持することができる構成とすれば、何れのタイミングでワード線を非活性化しても、後続の書き込み動作に対応するコラムアドレス群および書き込みデータ群を一時保持することができる。連続アクセスの長さが確定していない書き込み動作のページモードにおいて、連続アクセス長に関わらず、適宜のタイミングでワード線の非活性化を行なうことができる。また、連続アクセス長が確定している書き込み動作のバーストモードについても、ワード線の非活性化のタイミングを適宜に設定することができる。
また、付記１１によれば、追加書き込み動作を連続動作で行なうことにより、高速に追加書き込みを行なうことができる。
また、付記１９によれば、第１コラム選択部の選択を、（バースト長−１）回目以下のコラム選択終了のうち適宜な位置に設定することができる。
【０１２７】
【発明の効果】
本発明によれば、連続アクセス動作中におけるコラム選択間の所定タイミングにおいて、プリチャージ期間に行なわれていたワード線の非活性化を先行して行なうことにより、メモリセルへのリストア電圧の劣化や初期のデータアクセス時間の遅れを伴うことなく、連続アクセス動作後のプリチャージ期間を短縮することができる。
【図面の簡単な説明】
【図１】 本発明の原理を説明する連続アクセス動作の動作波形図である。
【図２】 第１実施形態の半導体記憶装置のデータ入出力経路を示す回路ブロック図である。
【図３】 第１実施形態のプリチャージ制御部の具体例を示す回路図である。
【図４】 第１実施形態の動作波形である。
【図５】 第２実施形態のプリチャージ制御部を示す回路ブロック図である。
【図６】 第３実施形態のプリチャージ制御部を示す回路ブロック図である。
【図７】 第３実施形態のビット線電圧モニタ回路を示す回路図である。
【図８】 非同期型メモリのページ動作を示す動作波形図である（通常動作）。
【図９】 非同期型メモリのページライト動作におけるレイトライト機能を示す動作波形図である（第４実施形態）。
【図１０】 同期型メモリのバースト動作を示す動作波形図である（通常動作）。
【図１１】 同期型メモリのバーストライト動作におけるレイトライト機能を示す動作波形図である（第５実施形態）。
【図１２】 従来技術の半導体記憶装置のデータ入出力経路を示す回路ブロック図である。
【図１３】 従来技術の連続アクセス動作を示す動作波形図である。
【図１４】 従来技術におけるプリチャージ期間の短縮されたデータ入出力経路を示す回路図である。
【図１５】 図１４の動作波形図である。
【符号の説明】
１、２、３、１００ プリチャージ制御部
１１ 遅延回路１
１２ 遅延回路２
１３ ビット線電圧モニタ回路
２２ コラム選択回数検出回路
２４ バースト長レジスタ
ＢＬＲ、ＢＬＲ１ ビット線イコライズ回路
ＣＬＴ コラム選択トリガ回路
ＤＡ 遅延回路Ａ
ＤＢ 遅延回路Ｂ
ＳＡＲ、ＳＡＲ１ センスアンプ非活性化回路
ＷＬＲ、ＷＬＲ１、ＷＬＲ２、ＷＬＲ３ ワード線非活性化回路
ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線
ＣＬ０、ＣＬ１ コラム選択線
ＤＢ、／ＤＢ データ線
ＷＬ０、ＷＬ１ ワード線
ＢＬＰＣ ビット線イコライズ解除信号
ＢＬＲＳＴＸ、ＢＬＲＳＴ ビット線イコライズ信号
ＣＬＥ コラム選択トリガ信号
ＰＲＥ プリチャージ信号
ＳＡＥ センスアンプ活性化信号
ＳＡＲＳＴＸ、ＳＡＲＳＴ センスアンプ非活性化信号
ＷＬＲＳＴＸ、ＷＬＲＳＴ ワード線非活性信号
Claims (3)
- ワード線を活性化し、複数のメモリセルの各々を複数のビット線の各々に接続してデータの増幅を開始した後、前記複数のビット線のうちの何れかのビット線をデータ線に接続するコラム選択を、順次行なうことにより、連続した書き込み動作を行なう半導体記憶装置の制御方法において、
前記ワード線の非活性化は、前記複数のビット線における前記データの増幅が完了した以後の所定タイミングであって、連続書き込み動作において必要とされるコラム選択のうち、最後のコラム選択から少なくとも１つを残した第１コラム選択の終了後であってコラム選択が行われない期間に行なわれ、
前記ワード線の非活性化後のコラム選択に対するコラムアドレス群と書き込みデータ群とは、一時保持領域に取り込まれ、
前記連続した書き込み動作終了後に、リフレッシュ動作用として確保されている時間領域のうちリフレッシュ動作が行なわれない時間領域において、前記一時保持領域から前記メモリセルに対して、追加書き込み動作が行なわれることを特徴とする半導体記憶装置の制御方法。 - 初期のコラムアドレスに基づき、初期のコラム選択に引き続き後続のコラム選択が、順次自動的に行なわれていくバーストモードにおいて、
前記第１コラム選択は、（バースト長−１）回目以下のコラム選択であることを特徴とする請求項１に記載の半導体記憶装置の制御方法。 - ワード線の活性化により、複数のメモリセルの各々が個別に接続される複数のビット線と、前記複数のビット線の各々が個別に選択される複数のコラム選択部と、前記複数のコラム選択部を介して接続される共通のデータ線とを備え、前記複数のコラム選択部のうちの何れかのコラム選択部を、順次選択することにより、連続した書き込み動作を行なう半導体記憶装置において、
連続書き込み動作において必要とされるコラム選択のうち、最後のコラム選択から少なくとも１つを残して選択される第１コラム選択部の選択終了を検出する第１コラム選択終了検出回路と、
データ増幅の完了以後であって、前記第１コラム選択部の選択終了後であってコラム選択が行われない期間であることを報知するタイミング報知部と、
前記タイミング報知部からの報知信号により、前記複数のコラム選択部が何れも選択されていない状態で活性化動作するワード線非活性化回路と、
前記ワード線の非活性化後のコラム選択部の選択要求に対するコラムアドレス群および書き込みデータ群を格納する、アドレスレジスタ群および書き込みデータレジスタ群とを備え、
前記連続したデータ書き込み動作終了後に、リフレッシュ動作用として確保されており、リフレッシュ動作が行なわれない時間領域において、前記アドレスレジスタ群および前記書き込みデータレジスタ群から、対応する前記コラムアドレス群および前記書き込みデータ群を選択していくことにより前記メモリセルに対して、追加書き込み動作が行なわれることを特徴とする半導体記憶装置。
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