JPH03228287A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック型半導体記憶装置に関し、特に
、ツイストビット線構造を有するダイナミック・ランダ
ム・アクセス・メモリにおけるセンスアンプ駆動方式の
改良に関する。

［従来の技術］ 半導体記憶装置の１つとしてダイナミック型のランダム
・アクセス・メモリ（以下、単にＤＲＡＭと称す）が知
られている。第１０図に従来から知られているＤＲＡＭ
の全体の構成の一例を示す。

第１０図を参照して、ＤＲＡＭはメモリセル（第１０図
には示さず）が複数個行列状に配列されたメモリセルア
レイ１を含む。メモリセルアレイ１の１個のメモリセル
（×１ビット構成の場合）を選択するために、外部から
与えられるアドレスＡを受けて内部行アドレスＲＡおよ
び内部列アドレスＣＡを発生するアドレスバッファ２と
、アドレスバッファ２からの内部行アドレスＲＡをデコ
ードし、メモリセルアレイ１における対応の行を選択す
るＸデコーダ３と、アドレスバッファ２からの内部列ア
ドレスＣＡをデコードしてメモリセルアレイ１の１列を
選択するためのＹデコーダ４とが設けられる。

選択されたメモリセルとＤＲＡＭ外部との間でデータの
授受を行なうために、センスアンプ活性化信号発生器８
からのセンスアンプ活性化信号φ０に応答して活性化さ
れて、Ｘデコーダ３により選択された１行のメモリセル
のデータを検知し増幅するセンスアンプと、Ｙデコーダ
４からの信号に応答してメモリセルアレイ１のうちの１
列を選択してメモリ外部へ接続するＩ１０ゲートとが設
けられる。第１０図においてはセンスアンプとＩ１０ゲ
ートが１つのブロック７に含まれるように示される。

ＤＲＡＭの動作タイミングを規定するため、外部から与
えられるロウアドレスストローブ信号ＲＡＳを受けて、
内部信号を発生してアドレスバッファ２、Ｘデコーダ３
およびセンスアンプ活性化信号発生器８へ与えるＲＡＳ
バッファ５と、外部から与えられるコラムアドレススト
ローブ信号ＣＡＳに応答して内部制御信号（列選択動作
を制御する信号）発生して、アドレスバッファ２および
Ｙデコーダ４等へ与えるＣＡＳバッファ６とが設けられ
る。

外部から与えられるアドレスＡは行アドレスと列アドレ
スとが時分割多重してアドレスバッファ２へ与えられる
。アドレスバッファ２はこの外部アドレスＡをＲＡＳバ
ッファ５およびＣＡＳノ（・ンファ６からのそれぞれの
内部制御信号に応答して行アドレスおよび列アドレスと
して取込んだ後、内部行アドレスＲＡおよび内部列アド
レスＣＡを発生する。

第１１図に第１０図に示されるメモリセルアレイ１、セ
ンスアンプおよびＩ１０ゲートブロック７の具体的構成
の一例を示す。

第１１図を参照して、メモリセルＭＣは行および列から
なるマトリックス状に配列される。メモリセルアレイ１
の列を規定するビット線は折返しビット線構造を有し、
２本のビット線が対をなして配設される。すなわちビッ
ト線ＢＬＯ，ＢＬＯはメモリセルアレイの１列を規定し
、ビット線ＢＬｌ、ＢＬＩ、ＢＬ２およびＢＬ２．−、
ＢＬｍ。

ＢＬｍがそれぞれメモリセルアレイの１列を規定する。

各ビット線ＢＬＯ〜ＢＬｍの各々と交差するようにメモ
リセルアレイ１の行を指定するワード線ＷＬＩ、ＷＬ２
．・・・が設けられる。

各ビット線対ＢＬＯ，ＢＬＯ，−，ＢＬｍ、ＢＬｍの各
々には、センスアンプ活性化信号φ０に応答して活性化
され、対応のビット線対の電位を検知し増幅するセンス
アンプ１０−１〜１０−ｎが設けられる。

ビット線対ＢＬＯ，ＢＬＯ，・−ＢＬｍ、ＢＬｍの各々
には、各ビット線対の電位を所定の電位（通常、動作電
源電位Ｖｃｃの１／２）にプリチャージしかつイコライ
ズするプリチャージ／イコライズ回路１５−１〜１５−
ｎが設けられる。

さらに、Ｙデコーダ４からの列選択信号に応答してメモ
リセルアレイ１のうちの１列をデータ入出力バスＩ１０
．ｉ１０へ接続するために、列選択スイッチＴＯ，ＴＯ
’　、ＴＩ、Ｔｌ’　、Ｔ２゜Ｔ２’　　・・・、Ｔｍ
、Ｔｍ’がそれぞれ各ビット線対に対応して設けられる
。

メモリセルＭＣはそれぞれ１本のワード線と１対のビッ
ト線との交点に１個位置するように設けられる。

さらに、ビット線対間には寄生容量Ｃうが付随する。こ
の寄生容量Ｃｒ１はＤＲＡＭの高集積化に伴なってビッ
ト線間ピッチが狭くなるにつれて大きくなる。

次に簡単に動作についてデータ読出時を一例として説明
する。通常、ＤＲＡＭのスタンバイ時には、ロウアドレ
スストローブ信号ＲＡＳが“Ｈ“レベルにある。これに
応じて、プリチャージ／イコライズ回路１５−１〜１５
−ｎは各々活性状態にあり、対応のビット線対の電位を
所定のプリチャージ電位Ｖｐにプリチャージし保持して
いる。

ロウアドレスストローブ信号ＲＡＳが“Ｌ″レベル立下
がるとメモリサイクルが始まる。これにより、アドレス
バッファ２は外部アドレスＡを取込み、内部行アドレス
ＲＡとしてＸデコーダ３へ与える。Ｘデコーダ３は内部
行アドレスＲＡをデコードしメモリセルアレイ１の中の
１本のワード線（たとえばワード線ＷＬＩ）を選択する
。これにより選択されたワード線（ＷＬＩ）に接続され
るメモリセルＭＣの記憶情報が対応のビット線上に伝達
される。

次いでセンスアンプ活性化信号発生器８からのセンスア
ンプ活性化信号φＯにより各センスアンプ１０−１〜１
０−ｎが活性化され、各ビット線対上の電位が検知し増
幅される。次いで、アドレスバッファ２がＣＡＳバッフ
ァ６からの内部制御信号に応答して内部列アドレスＣＡ
を発生しＹデコーダ４へ与える。Ｙデコーダ４はこの内
部列アドレスＣＡをデコードし、対応の列を選択する列
選択信号をトランスファゲートＴｏ−Ｔｍ’へ与える。

これにより１対の列選択スイッチがオン状態となり、選
択されたビット線対がデータ入出力バスＩ１０．Ｉ１０
へ接続される。

上述のような動作によりデータの読出が行なわれるが、
上述の動作においてセンスアンプ１〇−１〜１Ｏ−ｎ（
以下、単にセンスアンプを参照番号１０として代表的に
示す）は対応のビット線対上の微小な電位差を差動的に
増幅している。一方においてＤＲＡＭの高集積化が進む
とビット線間の寄生容量ＣＭが大きくなり、隣接ビット
線間の読出電位が容量結合を介して互いに影響を及ぼし
合う。このためセンスアンプ１０が正確に対応のビット
線対の電位差を増幅することができなくなるという問題
が発生する。以下にこの間の事情について具体的に説明
する。

第１２Ａ図ないし第１２Ｄ図にセンスアンプ動作時にお
ける各ビット線対の電位の変化を示す。

ここで第１２Ａ図ないし第１２１）図においてはビット
線対ＢＬＯ，ＢＬＯおよびビット線対ＢＬ２゜及ぼす影
響を示している。以下、第１２Ａ図ないし第１２Ｄ図を
参照してセンス動作時における隣接ビット線対の容量結
合によるビット線電位の変化について説明する。

まず第１２Ａ図を参照して、（ット線ＢＬＯおよびビッ
ト線ＢＬ２に共に“Ｌ”レベルの電位が読出された場合
の動作について説明する。まず時刻１０で選択ワード線
（たとえば第９図においてワード線ＷＬＩ）の電位が立
上がると、この選択ワード線に接続されるメモリセルＭ
Ｃの有する情報がビット線ＢＬＯ，ＢＬ２に伝達される
。このときビット線ＢＬＯ，ＢＬ２の電位は変動せず基
準電位のままである。したがって、ビット線ＢＬＯに隣
接するビット線ＢＬＩの電位は変化せずプリチャージ電
位Ｖｐのままである。一方、ビット線ＢＬ２に隣接する
ビット線ＢＬ１へはビット線ＢＬ２の電位変化Δｖ１が
容量結合により伝達され、その基準電位がΔＶｌ’たけ
低下する。

時刻ｔ１においてセンスアンプ１０が活性化され、ビッ
ト線対のうち低電位側のビット線の電位の放電が始まる
。これにより、ビット線ＢＬ２の電位変化Δｖ２−１が
容量結合によりビット線Ｂリチャージ電位）がさらにΔ
Ｖ２’−１低下する。

時刻ｔ２においてさらにセンスアンプが動作し、高電位
側のビット線が動作電源電位Ｖｃｃレベルにまで充電さ
れると、ビット線ＢＬＯ，ＢＬ２の電位が電源電位Ｖｃ
ｃまで立上がる。これに応じて、ビット線ＢＬＩの電位
が容量結合を介して、ビット線ＢＬＯの電位変化Δｖ３
−１によりΔＶ３′−１上昇する。

第１２Ｂ図を参照してビット線ＢＬＯ，ＢＬ２に、“Ｈ
”レベルの電位が読出された場合のビット線ＢＬＩ、Ｂ
ＬＩの基準電位（プリチャージ電位）の変動について説
明する。まず時刻ｔＯでワド線か選択され、選択ワード
線電位が立上がると、この選択ワード線に接続されるメ
モリセルのデータがビット線ＢＬＯ，ＢＬ２上に伝達さ
れる。

これによりビット線ＢＬＯ，ＢＬ２の電位はΔＶまたけ
上昇する。このビット線ＢＬ２の電位上昇ΔＶ１により
、容量結合を介してビット線ＢＬＩの電位がΔＶｌ’上
昇する。

時刻ｔ１でセンスアンプ１０が活性化されると、低電位
側のビット線電位が接地電位にまで放電される。これに
より、ビット線ＢＬＯの電位がＯｖに下降し、この電位
下降が容量結合を介してビット線ＢＬＩに伝達され、ビ
ット線ＢＬＩの電位がΔｙ２’　　２だけ下降する。時
刻ｔ２においてさらにセンスアンプの動作により、高電
位側のビット線電位が電源電位Ｖｃｃレベルにまで上昇
させられると、ビット線ＢＬＯ，ＢＬ２の電位はさらに
ΔＶ３−２だけ上昇する。このビット線ＢＬ２の電位上
昇Δｖ３−２は容量結合を介してビットがさらにΔＶ３
’　−２上昇する。

第１２Ｃ図を参照して、ビット線ＢＬＯに“Ｌ”の電位
が伝達され、ビット線ＢＬ２に“Ｈ”レベルの電位が伝
達される場合について説明する。時刻ｔｏにおいて選択
ワード線の電位が立上がると、ビット線ＢＬ２の電位が
ΔＶ１上昇し、一方ビット線ＢＬＯの電位がΔｖ１だけ
下降する。このビット線ＢＬ２の電位上昇ΔＶ１は容量
結合を介してビット線ＢＬ１へ伝達され、ビット線ＢＬ
Ｉの基準電位がΔＶｌ’だけ上昇する。

時刻ｔ１においてセンスアンプ１０が活性化されると、
低電位側のビット線電位が放電される。

このとき、放電されるビット線はビット線ＢＬＯとビッ
ト線ＢＬ２であるため、ビット線ＢＬＩ。

ＢＬＩへの容量結合による電位上昇は存在せず、ビット
線ＢＬＩ、ＢＬＩの基準電位は時刻ｔ１のときの状態を
保つ。

時刻ｔ２において、さらにセンスアンプの動作により高
電位側のビット線電位が充電されると、ビット線ＢＬＯ
の電位がΔＶ３−１上昇し、ビット線ＢＬ２の電位がΔ
Ｖ３−２上昇する。この結果、ビット線ＢＬＩの基準電
位はΔＶ３’　−１上昇し、一方、ビット線ＢＬＩの基
準電位はΔｖ３２上昇する。

第１２Ｄ図を参照して、ビット線ＢＬＯに“Ｈ“、ビッ
ト線ＢＬ２にＬ“の電位が伝達される場合の動作につい
て説明する。時刻ｔｏで選択ワード線が活性化されると
、ビット線ＢＬＯ，ＢＬ２に読出電位ΔＶ１が伝達され
る。この結果、ビット線ＢＬＩの基準電位がΔＶｌ’下
降する。

時刻ｔ１でセンスアンプが活性化されると、ビット線Ｂ
ＬＯ，ＢＬ２の電位が接地電位に放電される。ビット線
ＢＬ２の電位下降ΔＶ２−１が容量結合によりビット線
ＢＬＩへ伝達され、ビット線ＢＬ１の基準電位がさらに
ΔＶ２’　−１下降する。また、ビット線ＢＬＯの電位
下降Δｖ２−２が容量結合によりビット線ＢＬＩへ伝達
され、ビット線ＢＬ１の基準電位がΔｙ２’　−２下降
する。

時刻ｔ２において、センスアンプの動作により高電位側
のビット線ＢＬＯ，ＢＬ２の電位が電源電位Ｖｃｃレベ
ルにまで上昇し始める。この時刻ｔ２からのビット線Ｂ
ＬＯ，ＢＬ２の電位上昇はビット線ＢＬＩ、ＢＬＩの電
位に影響を及ぼさない。

上述のようなセンス動作時における容量結合によるビッ
ト線電位の変化量はＤＲＡＭの集積度が増大し、ビット
線間のピッチが小さくなるにつれて大きくなる。

上述のように、半導体記憶装置ＤＲＡＭの集積度が上が
るにつれ、ビット線ピッチが小さくなり、寄生容量ＣＭ
の容量値も大きくなる。この場合、隣接ビット線からの
結合容量による電位変化は同相であれば、センス動作に
悪影響を及ぼすことは避けられるが、逆相にノイズが生
じた場合、正確なデータの読出を行なうことができなく
なるという問題が生じる。すなわち、センスアンプはビ
ット線対の電位差を差動的に増幅するため、このビット
線対に同相のノイズが乗った場合には、そのノイズを打
消してビット線対電位を検出することができる。しかし
ながら、第１２Ａ図および第１２Ｂ図に示すように、逆
相のノイズがビット線対に生じた場合、このノイズがビ
ット線対の電位差を小さくしたり、読出データを反転さ
せ、正確なデータ読出を行なうことができなくなる場合
が生じる。

上述のような高集積度のＤＲＡＭにおける容量結合ノイ
ズによる誤ったデータの読出動作を防止するために、第
１３図に示すようにツイストビット線構造が提案されて
いる。第１３図においては、第１１図と対応する部分に
は同一の参照番号が付されているが、中央部に交差部を
有するビット線対が１対おきに配設されている。すなわ
ち、第１ト線対ＢＬｍ、ＢＬｍは交差部を有しない非ツ
イストビット線対であるが、ビット線対ＢＬＯ，ＢＬＯ
およびビット線ＢＬ２．ＢＬ２は中央部に交差部を有す
るツイストビット線構造となっている。

この場合、たとえば、ビット線ＢＬＩはビット線ＢＬＯ
，ＢＬＯとそれぞれ結合容量Ｃｒｔ／２を介して容量結
合されるため、結合容量値が小さくなるとともに、かつ
隣接ビット線ＢＬＯ，ＢＬＯからの容量結合を介したノ
イズは逆相となり、かつ一方ビット線ＢＬＩからビット
線ＢＬＯ，ＢＬＯへは同相のノイズが伝達されることに
なり、これにより結合容量ノイズを低減することが図ら
れている。この第１３図に示すツイストビット線構造の
ＤＲＡＭのセンス動作時の電位変化を示す図を第１４Ａ
図ないし第１４Ｄ図に示す。

第１４Ａ図はビット線ＢＬＯおよびビット線ＢＬ２に“
Ｌルベルの電位が伝達される場合のビット線ＢＬＩ、Ｂ
ＬＩの基準電位の変化を示し、第１４Ｂ図はビット線Ｂ
ＬＯ，ＢＬ２に“Ｈ”レベルの電位が伝達された場合の
ビット線ＢＬＩ。

ＢＬＩの基準電位の変化を示し、第１４Ｃ図はビット線
ＢＬＯに“Ｌｏの電位が伝達され、ビット線ＢＬ２に“
Ｈ°レベルの電位が伝達される場合のビット線ＢＬＩ、
ＢＬＩの基準電位の変化を示し、第１４Ｄ図はビット線
ＢＬＯに“Ｈ２レベルの電位が伝達され、ビット線ＢＬ
２に“Ｌ°レベルの電位か伝達された場合のビット線Ｂ
ＬＩ、ＢＬ１の基＄電位の変化を示す。

第１４Ａ図ないし第１４Ｄ図に見られるように、隣接ビ
ット線対からの容量結合によるビット線電位の変化Δｙ
２’　−２，ΔＶ３’　−２はすべて同相に生じており
、かつその容量結合変化量も非ツイストビット線構造の
場合よりも小さくなっている。したがって、ＤＲＡＭが
高集積化され、ビット線ピッチが小さくなったとしても
、上述のようなツイストビット線構造を用いれば、容量
結合によるノイズの大きさを小さくすることができ、か
つその容量結合ノイズを各ビット線対において同相のノ
イズとすることができるため、センス動作時における誤
ったデータ検出を防止することが可能となる。

［発明が解決しようとする課題］ 上述のように高集積化されたＤＲＡＭにおいて、ツイス
トビット線構造を持つことにより、隣接ビット線対間の
容量結合によるビット線電位の変化量を低減することが
できかつその容量結合ノイズも同相のノイズとすること
ができるため、誤ったデータの読出を防止することが可
能となる。しかしながら、ＤＲＡＭが高集積化され、か
つ大容量化されるにつれて、１本のワード線に接続され
るメモリセルの数が増大してくる。すなわち、たとえば
１ＭビットのＤＲＡＭの場合、１本のワード線に１０２
４個のメモリセルが接続されることになる。１列に対し
て１個のセンスアンプが設けられているため、１Ｍビッ
トのＤＲＡＭの場合、センスアンプは１０２４個必要と
されることになる。

この場合、１０２４個のセンスアンプはすべて同時に動
作することになるため、このビット線の電位はすべてセ
ンスアンプを通して充放電することになる。この結果、
センスアンプ動作時にセンスアンプを介して流れるピー
ク電流が多くなり、このピーク電流が基板電位へ流れ込
んで基板電流（インパクトイオン化等によるホール電流
）が生じ、基板電位が変動し、これによりＤＲＡＭの各
回路の誤動作が生じる場合がある。

すなわち、通常、基板電位は一定のバイアス電位がかけ
られており、これにより半導体基板上に形成されたＭＯ
ＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）のしき
い値電圧の安定化、寄生容量の低減（接合容量の低減）
が図られ、かつ配線と基板間による寄生ＦＥＴの発生の
防止が図られており、これにより各回路の動作の安定化
が図られている。しかしながら、上述のように数多くの
センスアンプが同時に動作し、基板に大きなピーク電流
が流れると、動作電源電位が変動しセンスアンプの感度
が低下するのみならず、基板へ流れ込むホール電流によ
り基板電位か変動し、これにより各回路の誤動作が生じ
て正確なデータの読出などが行なえなくなるという問題
が生じる。

メモリセルアレイをブロックに分割し、選択されたメモ
リセルを含むブロックのみを活性状態とし、そのブロッ
クに含まれるすなわち活性化されたブロックに含まれる
センスアンプのみを動作させることによりピーク電流を
低減することが従来から図られている。しかしながらこ
の場合においても１つのブロックに含まれるメモリセル
の数が多くなれば当然数多くのセンスアンプが同時に動
作することになるため、それだけ多くのピーク電流が流
れることになる。

それゆえ、この発明の目的は上述の従来のダイナミック
型半導体記憶装置の有する欠点を除去し、センス動作時
におけるピーク電流を低減することができ、安定な動作
を行なうことのできるダイナミック型半導体記憶装置を
提供することである。

この発明の他の目的は、アクセス時間に悪影響を及ぼす
ことがなく少ないピーク電流でデータセンスを行なうこ
とのできるダイナミック型半導体記憶装置を提供するこ
とである。

［課題を解決するための手段］ この発明にかかるダイナミック型半導体記憶装置は、交
差部を有するビット線からなる第１のグループのビット
線対と、交差部が０または１個以上有する第２のグルー
プのビット線対とが交互に配列された構成を有し、かつ
第１のグループのビット線対に設けられた第１のセンス
アンプ群と第２のグループのビット線対に設けられた第
２のセンスアンプ群とを異なるタイミングで動作させる
ようにしたものである。

好ましくは、外部アドレスにより指定されたメモリセル
を含むビット線対が属するビット線グループに対して設
けられたセンスアンプ群が先に動作させられる。

［作用］ ビット線対が第１のグループと第２のグループとに分割
されかつ第１のグループに対して設けられた第１のセン
スアンプ群と第２のビット線対グループに設けられた第
２のセンスアンプ群とが異なるタイミングで活性化され
るために、読出電位に悪影響を及ぼすことなくセンス動
作時におけるピーク電流を低減することが可能となる。

また、外部アドレスにより指定されたメモリセルを含む
ビット線グループに対応するセンスアンプ群を先に動作
させる場合、アクセス時間は従来と同様とすることがで
き、何ら高速動作性能が悪影響を受けることはない。

［発明の実施例コ 第２図はこの゛発明の一実施例である半導体記憶装置の
全体の構成を概略的に示す図である。この第２図に示す
半導体記憶装置は４メガビツトの記憶容量を有しており
、外部から１１ビツトの外部アドレス信号ｅｘｔ、ＡＯ
−ｅｘｔ、ＡＩＯを受ける。この外部アドレス信号ｅｘ
ｔ、ＡＯ〜ｅｘｔ、ＡＩＯは行アドレスと列アドレスと
か時分割的に多重化され、半導体記憶装置へ与えられる
。

したがって、この半導体記憶装置はアドレス入力端子が
行アドレスと列アドレスとで共用されている。

第２図を参照して、半導体記憶装置は、外部から与えら
れるアドレス信号ｅｘｔ、ＡＯ〜ｅｘｔ。

ＡＩＯおよびリフレッシュカウンタ８２からのリフレッ
シュアドレスＱＯ〜Ｑ９を受け、内部行アドレスＲＡＯ
〜ＲＡＩＯおよび内部列アドレスＣＡＯ〜ＣＡｌ０を発
生するアドレスバッファ２と、アドレスバッファ２から
の内部行アドレスの下位ビットＲＡＯ〜ＲＡ９を受けて
メモリセルアレイ１から対応の行を選択するＸデコーダ
３と、アドレスバッファ２から最上位行アドレスビット
ＲＡ１０および内部列アドレスの下位ビットＣＡＯ〜Ｃ
Ａ８を受けてメモリセルアレイ１の対応の列を選択する
Ｙデコーダ４とを含む。後に詳細に説明するが、メモリ
セルアレイ１は１６個のサブアレイブロックに分割され
ており、内部行アドレスＲＡＯ−ＲＡ９により４つのサ
ブアレイブロック各々において１本のワード線が選択さ
れる。

この実施例においては、Ｙデコーダ４は、列アドレスと
して、センスアンプの動作タイミングを高速化するため
に、最上位行アドレスビットＲＡ１０をその列アドレス
信号の一部として含んでいる。この最上位内部行アドレ
スビットＲＡＩＯはメモリセルアレイ１における偶数列
および奇数列を指定するために用いられる。

この発明による半導体記憶装置はさらに、タロツクジェ
ネレータ８０からの内部クロック信号に応答してセンス
アンプ活性化信号φ０を発生するセンスアンプ活性化信
号発生器８と、センスアンプ活性化信号発生器８からの
センスアンプ活性化信号φＯとアドレスバッファ２から
の最上位内部行アドレスビットＲＡＩＯとに応答して、
内部センスアンプ活性化信号φ、、φＢを発生する活性
化信号制御回路２０を含む。活性化信号制御回路２０は
、この最上位ビットＲＡＩＯにより、活性信号φ＾、φ
Ｂのいずれか一方を先に活性状態とする。

第２図に示す半導体記憶装置はさらに、外部かに応答し
て内部クロック信号を発生するクロックジェネレータ８
０と、クロックジェネレータ８０からの内部クロック信
号に応答してメモリセルアレイ１におけるメモリセルデ
ータのリフレッシュ動作タイミングを規定する信号を発
生するリフレッシュコントローラ８１と、リフレッシュ
コントローラ８１からの信号に応答して、リフレッシュ
されるべき行を指定する信号を発生するリフレッシュカ
ウンタ８２と、アドレスバッファ２からの内部列アドレ
スの２ビツト上位列アドレスＣＡ９゜ＣＡｌ０をデコー
ドし、選択された４ブロツクのうちの１つを選択する信
号を発生するＩ１０コントローラ８３と、Ｉ１０コント
ローラ８３からの選択信号に応答して、選択されたブロ
ックとデータの授受を行なう入力バッファ９１および出
力バッファ９２を含む。Ｉ１０コントローラ８３のデコ
ードタイミングはクロックジェネレータ８０からの内部
クロック信号（これは信号ＣＡＳにより応答して発生さ
れる）に応答して行なわれる。信号ＷＥはライトイネー
ブル信号であり、入力バッファ９１および出力バッファ
９２のいずれを活性状態にするかを規定する。

他の構成は第１２図に示す従来の半導体記憶装置と同様
であり、対応する部分には同一の参照番号が付されてい
る。但し、第２図においてはＩ１０ゲートとセンスアン
プとはそれぞれ別のブロックで示されており、それぞれ
参照番号７ａおよび７ｂが付されている。

第３図はメモリセルアレイにおけるアドレス信号とメモ
リセル領域との対応関係を概念的に示す図である。前述
のごとく、Ｘデコーダ３へは、内部行アドレス信号ＲＡ
Ｏ〜ＲＡ９が与えられ、Ｙデコーダ４へは、最上位内部
行アドレスビットＲＡＩＯと内部列アドレス信号ＣＡＯ
〜ＣＡ８が与えられる。このＹデコーダ４に与えられる
最上位内部行アドレスビットＲＡＩＯは、メモリアレイ
１における偶数列と奇数列を識別するために用いられる
。すなわちこの最上位内部行アドレスピッ）ＲＡＩＯの
“０”は、第３図において斜線で示される領域Ｉを指定
し、最上位アドレスビットＲＡＩＯの“１”は領域■を
規定する。したがってこの領域Ｉと領域■とは交互に配
設されているため、この最上位アドレスビットＲＡＩＯ
を用いることにより、選択された列が偶数列に属するか
、奇数列に属するかを判別することができる。

第４図は、メモリセルアレイ１が４メガビツトの記憶容
量を有している場合のアドレスビットとメモリセルアレ
イにおける選択メモリセル位置との対応関係を示す図で
ある。第４図を参照して、メモリセルアレイ１は１６個
のサブアレイブロックＭ８１〜ＭＢ１６に分割される。

サブアレイブロックＭＢＩ〜ＭＢ１６の各々は、２５６
行１０２４列に配置されたメモリセルを有している。サ
ブアレイブロックＭＢＩ〜ＭＢ１６の各々に対しては、
内部行アドレス信号ＲＡＯ〜ＲＡ７に応答して対応のア
レイブロックから１行を選択するためのロウデコーダＲ
Ｄが設けられる。

２つのサブアレイブロックに対して１個のカラムデコー
ダＣＤが設けられる。カラムデコーダＣＤの各々は、内
部列アドレス信号ＲＡＩＯ，ＣＡＯ−ＣＡ８の１０ビッ
トアドレス信号をデコードし、対応のブロックからそれ
ぞれ１本ずつの列を選択する。したがって、１つのカラ
ムデコーダＣＤが２列を選択することになる。メモリセ
ルアレイすなわち各サブアレイブロックＭＢＩ〜ＭＢＩ
６各々において偶数列および奇数列の指定は最上位内部
行アドレスビットＲＡＩＯを用いて行なわれる。

内部列アドレスビットＣＡ８は、サブアレイブロックＭ
ＢＩ〜ＭＢ１６の各々において、４つの分割された領域
のうちの１つの領域を選択する。

内部行アドレスビットＲＡ９は、１６個のサブアレイＭ
ＢＩ〜ＭＢ１６の半分のサブアレイすなわち８個のサブ
アレイを選択する。内部行アドレスＲＡＳは、この内部
行アドレスビットＲＡ９により選択された８個のサブア
レイのうち４個のサブアレイを選択する。たとえば、Ｒ
Ａ９が“１”かつＲＡＳが“１”の場合、サブアレイブ
ロックＭＢ７．ＭＢ８およびＭＢ１５およびＭＢ１６が
選択される。通常、１４メガビット半導体記憶装置にお
いては、この２ビツト内部行アドレスＲＡ９、ＲＡＳに
より指定されたサブアレイブロックのみが活性化され、
そこにおいて選択動作すなわち行選択および列選択動作
が行なわれる。

２ビツト最上位アドレス信号ＣＡ９．ＣＡ１．０は、こ
の選択された４個のサブアレイブロックのうちの１つを
選択する。すなわち、たとえばＲＡ９−“１”　、ＲＡ
Ｓ−“１”、ＣＡ９−“１″およびＣＡｌ０−“１″の
場合、メモリセルアレイのうちのサブアレイブロックＭ
Ｂ１６において選択されたメモリセルに対するデータの
書込／読出動作が行なわれる。

なお第４図に示す構成において、サブアレイブロックＭ
ＢＩ〜ＭＢ１６の各々において付されている符号＃１〜
＃４は、２ビット行アドレスにより同時に選択されるサ
ブアレイブロックを示している。同一の＃付符号を有す
る２個のサブアレイブロックは、同一のカラムデコーダ
ＣＤにより列選択動作が行なわれる。

各サブアレイブロックにおいては、カラムデコーダＣＤ
に隣接してセンスアンプＳＡが設けられている。この発
明の実施例においては選択されたメモリセルか偶数列に
属するか奇数列に属するかは最上位行アドレスビットＲ
ＡＩＯにより知ることができる。この最上位アドレスビ
ットＲＡＩＯを用いて、偶数列アドレスおよび奇数列ア
ドレスに設けられたセンスアンプの活性化タイミングを
異ならせる。すなわち、選択されたメモリセルが偶数列
に属する場合、この偶数列に対応して設けられたセンス
アンプを先に活性化し、続いて奇数列に対して設けられ
たセンスアンプを活性化する。

第１図はこの発明の一実施例である半導体記憶装置の要
部の構成を概略的に示す図であり、第４図における１つ
のサブアレイブロックに関連する部分のみが概略的に示
される。

第１図を膠照して、ビット線対は、交差部を有する偶数
ビット線対ＢＬＯ，ＢＬＯ１ＢＬ２．　ＢＬ２．・・・
からなる第１のビット線対グループと、交差部を有しな
い非ツイストビット線構造の奇数ビット線対ＢＬＩ、Ｂ
ＬＩ、・・・、ＢＬｍ、ＢＬｍからなる第２のビット線
対グループとを含む。第１のビット線対グループに属す
るビット線対と第２のビット線グループに属するビット
線対とは交互に配設される。

ここで、以下の説明において、列は、通常の半導体記憶
装置における用語の用法に従って、第０列から数えるも
のとする。

第１のビット線対グループに属するビット線対に対して
は、センスアンプ活性化信号φＢに応答して活性化され
るセンスアンプ１０−１．１０−３．・・・が設けられ
る。第２のビット線対グループに対しては、センスアン
プ活性化信号φ、に応答して活性化されるセンスアンプ
１０−２．・・・、１０−ｎが設けられる。

第１のグループのセンスアンプ群と第２のグループに属
するセンスアンプ群とを異なるタイミングで動作させる
ために、センスアンプ活性化信号制御回路２０が設けら
れる。センスアンプ活性化信号制御回路２０は、センス
アンプ活性化信号発生器８（第２図参照）からのセンス
アンプ活性化信号φ０と最上位アドレスビットＲＡＩＯ
とを受け、センスアンプ活性化信号φ、およびφＢのい
ずれか一方を先に活性状態とする。

センスアンプ活性化信号制御回路２０は、センスアンプ
活性化信号φ０を所定時間遅延させる遅延回路２０１と
、１ビツト最上位内部行アドレス信号ＲＡＩＯを反転す
るインバータ２０２とを含む。

制御回路２０はさらに、センスアンプ活性化信号φＯと
最上位アドレスビットＲＡＩＯを受けるＡＮＤゲート２
０３と、遅延回路２０１からの遅延された活性化信号φ
０とインバータ２０２からの反転行アドレスビットを受
けるＡＮＤゲート２０４と、ＡＮＤゲート２０３，２０
４の出力を受ける２人力ＯＲゲート２０７とを含む。Ｏ
Ｒゲート２０７からセンスアンプ活性化信号φえが出力
される。

センスアンプ活性化信号φＢを発生するために、センス
アンプ活性化信号φ０とインバータ２０２からの反転行
アドレスビットとを受けるＡＮＤゲ−４２０５と、遅延
回路２０１からの遅延活性化信号φ。と最上位行アドレ
スビットＲＡＩＯを受けるＡＮＤゲート２０６と、ＡＮ
Ｄゲート２０５および２０６の出力を受ける２人力ＯＲ
ゲート２０８とが設けられる。ＯＲゲート２０８からセ
ンスアンプ活性化信号φＢが出力される。

センスアンプ活性化信号φ０は、従来と同様にして、ロ
ウアドレスストローブ信号ＲＡＳを所定時間遅延させた
後に、センスアンプ活性化信号発生器８から発生される
。次に、第１図に示す回路の動作を、その動作波形図で
ある第５図を参照して説明する。

まず、選択列が偶数列すなわち、最上位行アドレスビッ
トＲＡＩＯが０１の場合について説明する。外部アドレ
ス信号ｅｘｔ、ＡＯ〜ｅｘｔ。

ＡＩＯがアドレスバッファ２へ与えられている。

制御信号ＲＡＳが′Ｌ”へ立下がると、このアドレスバ
ッファ２へ与えられたアドレス信号が行アドレスとして
装置内部へ取込まれ、最上位アドレスビットＲＡＩＯは
活性化信号制御回路２０およびＹデコーダ４へ、下位１
０ビツトのアドレス信号ＲＡＯ〜ＲＡ９はＸデコーダ３
へ与えられる。

Ｘデコーダ３は、この与えられた行アドレス信号ＲＡＯ
〜ＲＡ９に応答して、１本のワード線（たとえばＷＬＩ
）を選択する。但し、第４図に示すメモリセルアレイ配
置においては、４本のワード線が同時に選択されるが、
以下の説明においては、１つの選択されたメモリセルア
レイサブブロックについての動作のみ説明する。

この選択されたワード線ＷＬ１の電位が立上がると、こ
のワード線ＷＬＩに接続されるメモリセルのデータが対
応のビット線上へ伝達される。ビット線対上の読出電位
が確定すると、センスアンプ活性化信号発生器８から、
センスアンプ活性化信号φ０が出力され、その電位レベ
ルが立上がる。

今、最上位行アドレスビットＲＡＩＯは、“０”である
ため、ＡＮＤゲート２０３．２０６はディスエーブル状
態にあり、一方、ＡＮＤゲート２０４および２０５はイ
ネーブル状態にある。したがって、センスアンプ活性化
信号φ０が立上がると、これに応答してＡＮＤゲート２
０５の出力が“Ｈ”レベルに立上がる。この結果、ＯＲ
ゲート２０８からのセンスアンプ活性化信号φＢが“Ｈ
”レベルに立上がる。これにより、偶数ビット線対ＢＬ
Ｏ，ＢＬＯ１ＢＬ２．ＢＬ２、・・・に接続されるセン
スアンプ１０−１．１０−３．・・・が活性化され、各
偶数ビット線対上の読出電位が増幅される。

続いて、所定時間が経過すると、遅延回路２０１からの
遅延活性化信号φ０が“Ｈ′に立上がり、応してＡＮＤ
ゲート２０４の出力が“Ｈ“レベルに立上がる。この結
果、ＯＲゲート２０７からのセンスアンプ活性化信号φ
えが立上がり、奇数ビット線対ＢＬＩ、ＢＬＩ、−・Ｂ
Ｌｍ、ＢＬｍに接続されるセンスアンプ１０−２．・・
・　１０−ｎが活性化される。これにより、奇数ビット
線対上の信号電位が増幅される。

一方、制御信号ＣＡＳが“Ｌ”に立下がると、アドレス
バッファ２は、与えられていた外部アドレス信号ｅｘｔ
、ＡＯ〜ｅｘｔ、ＡＩＯを列アドレス信号として装置内
部へ取込み、内部列アドレスＣＡＯ−ＣＡＩＯを発生す
る。このうち、最上位２ビット列アドレス信号ＣＡ９．
ＣＡｌ０はＩ１０コントローラ８３へ与えられ、一方、
９ビツト列アドレス信号ＣＡＯ〜ＣＡ８がＸデコーダ４
へ与えられる。Ｘデコーダ４へは、先の行アドレスビッ
トＲＡＩＯが列アドレスとして与えられている。したが
って、Ｘデコーダ４は、１０ビツトの列アドレスＣＡＯ
−ＣＡ８およびＲＡＩＯをデコードし、１列すなわちこ
の場合偶数列を選択し、列選択スイッチＴＯ，ＴＯ’　
〜Ｔｍ、Ｔｍ’　のうちのいずれかをオン状態とし、選
択された列を入出力バスＩ１０．Ｉ１０上へ接続する。

この後、ビット線対上のデータへの再書込または書込が
行なわれた後、選択ワード線ＷＬ１の電位が’Ｌ’レベ
ルに立上がり、続いてセンスアンプ活性化信号φａ、φ
、もそれぞれ“Ｌ“レベルへ立下がり、１つのメモリサ
イクルが完了する。

ここで、選択されるメモリセルが接続されるビット線対
は偶数ビット線対である第１のビット線対グループに属
しており、そのセンスアンプの活性化タイミングは従来
と同一のタイミングで行なわれている。したがって、Ｘ
デコーダ４が列選択を行なう動作タイミングも従来と同
様でよく、センスアンプの動作タイミングを第１のビッ
ト線対グループと第２のビット線対グループとで異なら
せたとしても、選択列が属するビット線対グループ対応
に設けられたセンスアンプが先に活性化されているため
、データ読出時におけるアクセス時間は従来と同様であ
り、何らアクセス時間に対する悪影響か生しることはな
い。

また、第１のビット線対グループ対応に設けられたセン
スアンプ群と第２のビット線対グループ対応に設けられ
たセンスアンプ群との活性化タイミングが異ならされて
いるため、ビット線対の充放？４（ビット線対電位の増
幅）動作時に生じる貫通電流は従来の構成と比べて１／
２に分割することかでき、これによりセンスアンプ動作
時における電源電位変動、および基板電位の変動を防止
することが可能となり、低消費電力かつ正確なデータの
読出動作を行なうことが可能となる。

次に、選択列が奇数列の場合の動作について説明する。

このとき、列アドレスの一部として用いられる最上位内
部行アドレスビットＲＡＩＯは“１”である。この場合
外部アドレス信号ｅｘｔ。

ＡＯ〜ｅｘｔ、ＡＩＯから内部行アドレスＲＡＯ〜ＲＡ
ＩＯおよび内部列アドレス信号ＣＡＯ〜ＣＡｌ０が発生
される過程は上で説明したものと同様である。

Ｘデコーダ３により、ワード線が選択されると、所定時
間経過後、センスアンプ活性化信号発生器８から、セン
スアンプ活性化信号φ０が発生される。これによりセン
スアンプ活性化信号φＯが“Ｈｏへ立上がる。今、最上
位行アドレスビットＲＡＩＯは“１″であるため、ＡＮ
Ｄゲート２０３および２０６はイネーブル状態、ＡＮＤ
ゲート２０４および２０５はディスエーブル状態にある
。

したがって、センスアンプ活性化信号φＯに応答して、
ＡＮＤゲート２０３出力が“Ｈ”レベルへ立上がる。こ
れにより、ＯＲゲート２０７からのセンスアンプ活性化
信号φ＾が立上がり、奇数列に接続されるセンスアンプ
は１０−２、・・・、１０ｎを活性化する。これにより
、奇数ビット線対に接続されるセンスアンプにより奇数
ビット線対上の電位差が検知、増幅される。続いて、所
定時間が経過すると、遅延回路２０１からの遅延活性化
信号φＴが“Ｈｏへ立上がる。これに応答して、ＡＮＤ
ゲート２０６の出力も“Ｈ”へ立上がる。

この結果、ＯＲゲート２０８からのセンスアンプ活性化
信号φＢも“Ｈｏレベルに立上がり、偶数ビット線対に
対して設けられたセンスアンプ１〇−１，１０−３、・
・・が活性化され、偶数ビット線対上の電位差が増幅さ
れる。

この後、制御信号ＣＡＳの“Ｌ”レベルへの以降により
装置内部へ取込まれた内部列アドレスＣＡＯ−ＣＡ８お
よび最上位内部行アドレスビットＲＡＩＯにより、Ｙデ
コーダ４から列選択信号が発生される。これにより、選
択された奇数ビット線対グループのうちの１つのビット
線対が選択され、内部人出力バスＩ１０．Ｉ１０へ接続
される。

上述のように構成することにより、選択メモリセルを含
むビット線対グループのセンス動作が常に先に行なわれ
ることになり、行アドレスビットＲＡＩＯを用いてセン
スアンプ活性化信号を形成しているので、アクセス時間
を従来と同様にすることができる。Ｙデコーダ４からの
列選択信号の発生タイミングは従来と同様でよく、非選
択ビット線対に対しては単にデータの再書込（すなわち
リストア動作）が必要とされるだけであり、そのセンス
タイミングは従来より遅くなったとしてもＤＲＡＭのア
クセス時間に対し何ら悪影響を及ぼすことがない。

さらに、センスアンプの動作タイミングがずれたとして
も、このセンス時における結合容量による隣接ビット線
対間の容量結合ノイズはすべて同相に発生されるため、
先に増幅されるビット線対電位が容量結合を介して後に
増幅される隣接ビット線対の信号電位に対し悪影響を及
ぼすことがなく、正確なデータのセンス、リストア動作
を行なうことができる。

さらに遅れてセンス動作が開始されるセンスアンプに接
続されるビット線対グループは、その電位差がより拡大
した後にセンスアンプにより増幅されるため、より確実
なデータのりストア動作を行なうことが可能となる。す
なわち、ＤＲＡＭを高速化するために、センスアンプに
対する動作マージンを見込んで、適当な値にビット線電
位が達したときにセンス動作が活性化されるように構成
されている。しかしながら、このセンスアンプの活性化
時間はできるだけ遅くして、ビット線電位差がより大き
くなったときにセンス動作を行なうのが確実なデータの
読出の観点からは好ましい。

したがって、上述のようにセンスアンプの動作を遅らせ
ることにより確実なデータの検出動作が可能となり、確
実にデータのりストアを行なうことができる。

さらに、センスアンプは２つのグループに分割され、各
グループごとにその活性化タイミングが異なっているた
め、センス動作時におけるセンスアンプを介して流れる
ピーク電流を分散により低減することができ、基板電位
の変動に基づく回路の誤動作を防止することができ、か
つ消費電流を低減することができる。

なお、上述の構成では、最上位行アドレスビットＲＡ１
０を列アドレスの一部として用いている。

アドレスマルチプレクス方式においては、同一のピン端
子を介して行アドレス信号および列アドレス信号が装置
内部へ与えられる。したがって、単純に最上位行アドレ
スビットＲＡＩＯをＹデコーダ４へ与える構成とした場
合、Ｙデコーダ４のデコードタイミングは信号ＣＡＳに
より与えられるので、Ｙデコーダ４へは行アドレスビッ
トＲＡＩＯではなく列アドレスＣＡｌ０が与えられる。

したがって、この場合列選択動作と、センスアンプ活性
化タイミングの選択動作とが一致しないことが考えられ
る。したがって、Ｙデコーダ４が、確実に、先に活性化
されたセンスアンプに接続されるビット線対を選択する
ようにアドレス信号ＲＡ１０、ＣＡＯ〜ＣＡ８をデコー
ドするためには、最上位内部行アドレスビットＲＡＩＯ
を内部列アドレスビットＣＡｌ０にかかわらずＹデコー
ダ４へ持続的に与える必要がある。これは、センスアン
プ活性化信号制御回路２０に対しても同様である。アド
レスマルチプレクス方式の場合、内部行アドレスは第６
図に示すように、持続的に内部行アドレスを伝達する構
成を有している。

第６図に、最上位行アドレスビットＲＡＩＯを持続的に
、Ｙデコーダ４および制御回路２０へ与えるためのアド
レスバッファ回路構成の一例を示す。第６図を参照して
、アドレスバッファ回路は、外部から与えられる制御信
号ＲＡＳに応答して発生される内部クロック信号ｉｎｔ
、ＲＡｓの立下がりを所定時間遅延させる立下がり遅延
回路３５０と、内部クロック信号ｉｎｔ、ＲＡｓに応答
して活性化されるインバータ回路３００と、アドレスバ
ッファ２からの内部アドレス信号を受けるインバータ３
０１、およびインバータ３０１出力と内部クロック信号
ｉｎｔ、ＲＡｓを受けるＮＯＲゲート３０２を含む。

インバータ回路３００は、その一方導通端子が電源電位
Ｖｃｃに接続され、そのゲートがインバータ３０１出力
に接続されるｐチャネルＭＩＳ（絶縁ゲート型電界効果
）トランジスタ３１１と、の一方導通端子がＭＩＳトラ
ンジスタ３１１の他方導通端子に接続され、そのゲート
に内部クロック信号ｉｎｔ、ＲＡＳが与えられるととも
にその他方導通端子が出力端子Ｎ３００に接続されるｐ
チャネルＭＩＳＩ−ランジスタ３１２と、出力端子Ｎ３
００に接続される一方導通端子と、内部クロック信号ｉ
ｎｔ、ＲＡＳをインバータ３０５を介して受けるゲート
とを有するｎチャネルＭＩＳトランジスタ３１３と、ト
ランジスタ３１３の他方導通端子に接続される一方導通
端子と、インバータ３０１の出力に接続されるゲートと
他方電源電位（接地電位）に接続される他方導通端子と
を有するｎチャネルＭＩＳトランジスタ３１４とを含む
。

立下がり遅延回路３５０は、４段の縦続接続されたイン
バータ３５１，３５２．３５３および３５４と、インバ
ータ３５４出力と内部クロック信号ｉｎｔ、ＲＡＳとを
受ける論理ゲート３５４とを含む。４段の縦続接続され
たインバータ３５１〜３５４は内部クロック信号ｉｎｔ
、ＲＡＳを所定時間（行アドレスビットＲＡＩＯが確定
する時間より長く、信号ＣＡＳが与えられるまでの時間
よりも短い時間）を有する遅延回路を構成する。

論理ゲート３５４はその両人力にＬ”の信号が与えられ
たときのみ“Ｌ”の信号を出力するＯＲゲートと同一機
能を有する。

この変換回路は、さらに、アドレスバッファ２の出力（
ＡＩＯ）と内部行アドレスビットＲＡＩＯとを切り離す
ために、立下がり遅延回路３５０出力に応答してオフ状
態となるｎチャネルＭＩＳトランジスタ３２０を含む。

次に動作について簡単に説明する。

内部クロック信号ｉｎｔ、ＲＡＳは、外部から制御信号
ＲＡＳが与えられるとこれに応答してクロックジェネレ
ータ（第２図の参照番号８０参照）から出力され、行ア
ドレスの取込むタイミングおよびメモリサイクルを規定
する。この内部クロック信号ｉｎｔ、ＲＡｓの立下がり
に応答して、インバータ３０５出力が“Ｈ”へと立上が
り、インバータ回路３００が能動状態とされる。このイ
ンバータ３０１およびインバータ回路３００はこの入出
力かリング状に接続されているため、インバークラッチ
回路を構成する。一方、この内部クロック信号ｉｎｔ、
ＲＡＳが発生されるとアドレスバッファ２からは外部ア
ドレス信号としてＡＩＯデータか与えられる。このＡＩ
Ｏデータがアドレスバッファ２からのインバータ３０１
およびインバータ回路３００からなるラッチ回路により
ラッチされるとともに、インバータ３０１を介してＮＯ
Ｒゲートの一方入力へ与えられる。ＮＯＲゲート３０２
の他方入力へは内部クロック信号ｉｎｔ。

ＲＡＳが与えられている。今、内部クロック信号ｉｎｔ
、ＲＡＳは“Ｌ”であるため、ＮＯＲゲート３０２はイ
ンバータとして機能し、インバータ３０１出力を反転し
て出力する。これにより、最上位内部行アドレスビット
ＲＡＩＯとしてアドレスバッファ２から与えられたデー
タＡＩＯが出力される。

内部クロック信号ｉｎｔ、ＲＡＳが立下がった後、かつ
内部行アドレスビットＲＡＩＯが確定した後、インバー
タ３５１〜３５４が規定する遅延期間が経過し、論理ゲ
ート３５４の出力は“Ｈ”から“Ｌ”へ立下がる。これ
により、トランジスタ３２０がオフ状態となり、このラ
ッチ回路をアドレス入力ピン端子ＡＩＯから切り離す。

インバータ３０１およびインバータ回路３００からなる
ラッチ回路は、内部クロック信号ｉｎｔ、ＲＡｓが“Ｌ
”の間は活性状態にあり、与えられたデータをラッチし
て持続的に出力す−る。これにより、最上位アドレスビ
ット線ＲＡＩＯは、たとえ制御信号ＣＡＳが与えられ、
外部からデータＡＩＯとして最上位列アドレスビットＣ
Ａｌ０が与えられたとしてもこの最上位列アドレスビッ
トＣＡｌ０とかかわりなく、持続的に最上位行アドレス
ピッ）ＲＡＩＯを出力する。

１つのメモリサイクルが終了し、内部クロック信号ｉｎ
ｔ、ＲＡＳがＨ″へ立上がると、ＮＯＲゲート３０２の
出力は“Ｌ”へ立下がる。また、立下がり遅延回路３５
０の出力も同様に“Ｈ”へ立上がる。これにより、イン
バータ回路３００は、そのインバータ機能を不能化され
るとともに、インバータ３０１の入力部はトランジスタ
３２０を介してアドレスバッファ２の出力部に接続され
る。

上述の構成により、最上位行アドレスビットＲＡＩＯと
列アドレス信号ＣＡＯ〜ＣＡｌ０が与えられるタイミン
グが異なっていても接続を切換えるだけで最上位行アド
レスビットＲＡ１０を列アドレス信号の一部として用い
ることが可能となる。

なお、上述の構成においてはピーク電流を緩和するため
に、センスアンプの活性化タイミングを異ならせている
が、サブアレイブロックを第１のビット線対グループと
第２のビット線対グループとの２つの領域に分割するこ
とができるため、第７図に、そのセンスアンプの配列の
構成を概略的に拡大して示すように、偶数列に接続され
るセンスアンプと奇数列のビット線対に接続されるセン
スアンプとを２本の信号線に応じて２列に配列させるこ
とができ、これによりセンスアンプのピッチ条件を従来
の１列に配列されたセンスアンプ配置の場合の２倍とす
ることができ、より高集積化されたＤＲＡＭにおいてビ
ット線ピッチが小さくなり、センスアンプに対するピッ
チ条件が厳しくなったとしても容易に対処することが可
能となる。

さらに上述の実施例においてはセンスアンプがビット線
の同一側に設けられる構成としているが、これに代えて
第８図に示すようにセンスアンプをビット線の両側に交
互に配設するようにしても上記実施例と同様の効果を得
ることができる。この場合においても、センスアンプの
ピッチ条件は従来の構成に比べて大幅に改善される。

さらに、上記実施例においては、ツイストビット線対と
非ツイストビット線とが交互に配設されていたが、第９
図に示すようなすべてのビット線対がツイスト部を有す
るツイストビット線対構造であっても上記実施例と同様
の効果を得ることができる。すなわちツイストビット線
対構成を有することにより、センスアンプの動作タイミ
ングをずらしたとしても、そのセンスアンプ動作に起因
するビット線対間の容量結合ノイズはすべて同相とする
ことができるため、センスアンプですべてそのノイズは
打消され、正確なセンス動作が可能となる。

さらに上記実施例においては、メモリセルアレイは１６
個のブロックに分割され、半導体記憶装置が４メガビツ
トの記憶容量を有している場合が一例として示されてい
るが、このメモリセルアレイは１６個のブロックに分割
される必要はなく、１つのメモリセルアレイのみを有す
る半導体記憶装置であってもよい。この１つのメモリセ
ルアレイのみを有する半導体記憶装置においては単に最
上位アドレスビット線と最下位列アドレスビットとがそ
の機能が切換えられるだけである。

さらに、上記実施例においてはメモリセルアレイの偶数
列と奇数列とを規定するために最上位行アドレスビット
を用いて規定しているが、この場合、アドレス信号にお
いてどのビットがメモリセルブロックにおける選択メモ
リセルを規定するかは単に設計上の問題であり、任意の
行アドレスビットを偶数列／奇数列指定用ビットとして
用いることができる。

また、この場合、列アドレス信号として用いられる行ア
ドレスビットが、コラムデコーダにおいて最下位ビット
を形成するかまたは最上位ビットを形成するかはいずれ
であってもよい。すなわち、半導体記憶装置においては
、行アドレス信号と列アドレス信号の組合わせにより１
つのメモリセルが選択され、この選択されたメモリセル
に対する情報の書込および読出が行なわれるため、いず
れの行アドレスビットを列アドレス信号として用いても
上記実施例と同様の効果を得ることができる。

［発明の効果］ 以上のようにこの発明によれば、ツイストビット線構造
を有する第１のビット線グループと、交差部を０または
１個以上有する第２のビット線対グループとに対しセン
ス動作のタイミングを行アドレスの一部として用いられ
る行アドレスビットを用いてずらせるようにしているた
め、ＤＲＡＭのアクセス時間に悪影響を及ぼすことなく
、かつ隣接ビット線対間の容量結合によるビット線電位
の変動に起因する誤ったセンス動作をも伴なうことなく
センス動作時におけるピーク電流を分散させることかで
き、それによりセンス動作時におけるピーク電流に起因
する基板電位の変動による各回路の誤動作および電源電
位低下によるセンスアンプの感度劣化を防止することが
できるとともに消費電流を大幅に低減することが可能と
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるダイナミック型半導
体記憶装置の要部の構成を示す図である。 第２図はこの発明の一実施例であるダイナミック型半導
体記憶装置の全体の構成を概略的に示す図である。第３
図はこの発明の実施例におけるビット線対のグループ化
の構成を概念的に示す図である。第４図はこの発明の一
実施例である半導体記憶装置における行および列アドレ
ス信号とメモリセル配置の対応関係を示す図である。第
５図は第１図に示す回路の動作を示す信号波形図である
。 第６図はこの発明の一実施例である半導体記憶装置にお
いて行アドレスビットを列アドレスビットとして用いる
ための回路の構成の一例を示す図である。第７図はこの
発明の他の実施例である半導体記憶装置におけるセンス
アンプの配置形態を示す図である。第８図はこの発明の
さらに他の実施例である半導体記憶装置におけるセンス
アンプの配置形態を示す図である。第９図はこの発明の
さらに他の実施例である半導体記憶装置におけるセンス
アンプの配置形態を示す図である。第１０図は従来のダ
イナミック型半導体記憶装置の全体の構成を概略的に示
す図である。第１１図は従来の半導体記憶装置における
要部の構成を概略的に示す図である。第１２Ａ図ないし
第１２Ｄ図は第１１図に示す半導体記憶装置のデータ読
出時におけるビット線対上の信号変化を示す図である。 第１３図は従来の半導体記憶装置の他の構成を示す図で
ある。第１４Ａ図ないし第１４Ｄ図は第１３図に示す半
導体記憶装置のデータ読出時におけるビット線対の電位
変化を示す図である。 図において、１はメモリセルアレイ、２はアドレスバッ
ファ、３はＸデコーダ、４はＹデコーダ、１０−１〜１
０−ｎはセンスアンプ、２０はセンスアンプ活性化信号
制御回路、ＲＡＩＯは偶数列／奇数列指定用に用いられ
る行アドレスビット、ＢＬＯ，ＢＬＯ，・−、ＢＬｍ、
ＢＬｍはビット線、ＷＬ、ＷＬＩ、ＷＬ２はワード線、
ＭＣはメモリセルである。 なお、図中、同一符号は同一または相当部分を示す。 ２ く。 工く 第 ７ 図 第 図 第 図 第１０ 図 第 １ 図 １：メモｌノセルアしイ ７：セ〉ズア〉プ十シ６ブ′口、７り 第１２Ｄ図 第 ３ 図

Claims (1)

1. 【特許請求の範囲】 行列状に配列された複数のメモリセルと、前記複数のメ
   モリセルの列を規定するための複数のビット線対と、前
   記複数のメモリセルの行を規定するための複数のワード
   線と、外部から与えられる行アドレスに応答して前記複
   数のワード線のうちの１本を選択する行デコーダと、外
   部から与えられる列アドレスに応答して前記複数のビッ
   ト線対のうちの少なくとも１対を選択する列デコーダと
   を備え、前記複数のビット線対は少なくとも１箇所に交
   差部を有するビット線対からなる第１のグループのビッ
   ト線対と、交差部を０または１個以上有するビット線対
   からなる第２のグループのビット線対とを含み、前記第
   １のグループのビット線対と前記第２のグループのビッ
   ト線対とは交互に配設され、かつ前記行アドレスと前記
   列アドレスは時分割多重形態で与えられ、 前記第１のグループのビット線対の各々に対して設けら
   れ、対応のビット線対の電位差を検知し増幅する第１の
   センスアンプ手段、 前記第２のグループのビット線対の各々に対応して設け
   られ、対応のビット線対の電位差を検知し増幅する第２
   のセンスアンプ手段、および前記列アドレスに応答して
   、前記第１および第２のセンスアンプ手段を互いに異な
   るタイミングで活性化する手段を備え、前記列アドレス
   はその一部に前記行アドレスと同一タイミングで与えら
   れるアドレスビットを含む、ダイナミック型半導体記憶
   装置。