DE4008496C2 - Halbleiterspeichereinrichtung und Verfahren zum Treiben von Leseverstärkereinrichtungen - Google Patents

Description

Die Erfindung bezieht sich auf Halbleiterspeichereinrichtungen zum Zugreifen auf eine Speicherzelle und ein Verfahren zum Treiben von Leseverstärkereinrichtungen dieser Halbleiterspei­ chereinrichtung.

Dynamische Speicher mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) sind als ein Typ von Halbleiterspeichern bekannt. Fig. 1 zeigt ein Beispiel der Gesamtstruktur eines herkömmlichen DRAM.

Bezüglich der Fig. 1 umfaßt der DRAM ein Speicherzellenfeld 1, in dem eine Mehrzahl von (in Fig. 1 nicht gezeigten) Speicherzellen in Form einer Matrix angeordnet ist. Um eine Speicherzelle (im Falle einer 1-Bit-Konfiguration) des Speicherzellenfeldes 1 auszuwählen, sind ein Adreßpuffer 2 zum Empfangen einer von außen angelegten Adresse A und Erzeugen einer internen Zeilenadresse RA und einer internen Spaltenadresse CA, ein X-Dekoder 3 zum Dekodieren der internen Zeilenadresse RA vom Adresspuffer 2, um eine entsprechende Zeile im Speicherzellenfeld 1 auszuwählen, und ein Y-Dekoder 4 zum Dekodieren der internen Spaltenadresse CA vom Adreßpuffer 2, um eine entsprechende Spalte des Speicherzellenfeldes 1 auszuwählen, gebildet.

Um Daten zwischen einer ausgewählten Speicherzelle und dem Äußeren des DRAM zu übertragen, sind ein Leseverstärker, der in Abhängigkeit von einem Leseverstärker-Aktivierungssignal Φ 0 von einem Leseverstärker-Aktivierungssignalgenerator 8 aktiviert wird, zum Lesen und Verstärken von Daten der Speicherzellen in einer vom X-Dekoder 3 ausgewählten Zeile, und ein I/O-Gatter zum Auswählen einer Spalte im Speicherzellenfeld 1 in Abhängigkeit von einem Signal vom Y-Dekoder 4, um die ausgewählte Spalte mit dem Äußeren des Speichers zu verbinden, gebildet. Fig. 1 zeigt den Leseverstärker und das I/O-Gatter als einen Block 7.

Um die Zeitabstimmung (Taktung) des DRAM zu definieren, sind ein RAS-Puffer 5, der ein von außen angelegtes Zeilenadreß-Abtastsignal empfängt, um ein internes Signal zu erzeugen und dieses an den Adreßpuffer 2, den X-Dekoder 3 und den Leseverstärker- Aktivierungssignalgenerator 8 anzulegen, und ein CAS-Puffer 6, der ein internes Steuersignal (ein Signal zum Steuern der Spaltenauswahloperation) in Abhängigkeit vom Spaltenadreß-Abtastsignal erzeugt und dasselbe an den Adreßpuffer 2 und den Y-Dekoder 4 anlegt, geschaffen.

Die von außen in den Adreßpuffer 2 eingegebene Adresse A weist eine Zeilenadresse und eine Spaltenadresse in einer zeitlich hintereinander folgenden Weise ("zeitlich gemultiplext") auf. Der Adreßpuffer 2 erzeugt eine interne Zeilenadresse RA und eine interne Spaltenadresse CA, nachdem die externe Adresse A als Zeilenadresse oder als Spaltenadresse in Abhängigkeit von den internen Steuersignalen vom RAS-Puffer 5 und CAS-Puffer 6 angenommen worden ist.

Fig. 2 zeigt ein Beispiel einer detaillierten Struktur des in Fig. 1 gezeigten Speicherzellenfeldes 1 und Leseverstärker- und I/O-Gatterblockes 7.

Wie in der Fig. 2 gezeigt ist, sind Speicherzellen MC in Form einer Matrix aus Zeilen und Spalten gebildet. Die Bitleitungen zum jeweiligen Verbinden einer Spalte des Speicherzellenfeldes 1 bilden ein gefaltetes Bitleitungsschema, bei dem jeweils zwei Bitleitungen als Paar angeordnet sind. Die Bitleitungen BL0 und und die entsprechenden Bitleitungen BL1, und BLm, verbinden jeweils eine Spalte des Speicherzellenfeldes.

Es sind Wortleitungen WL1, WL2, . . . , die jeweils eine Zeile des Speicherzellenfeldes 1 verbinden, jede der Bitleitungen BL0- kreuzend angeordnet.

Leseverstärker 10-1 bis 10-n sind an jedem Bitleitungspaar BL0, , . . . , BLm, vorgesehen, die in Abhängigkeit von dem Leseverstärker-Aktivierungssignal Φ 0 aktiviert werden, um Potentiale auf einem entsprechenden Bitleitungspaar zu lesen und zu verstärken.

Vorlade- und Ausgleichsschaltkreise 15-1 bis 15-n sind an jedem der Bitleitungspaare BL0, , . . . , BLm, zum Vorladen und Ausgleichen eines jeden Bitleitungspaares auf ein vorbestimmtes Potential (üblicherweise die halbe Versorgungsspannung: Vcc/2) gebildet.

Ferner ist je ein Spaltenauswahlschalter T0, T0′, T1, T1′, T2, T 2′, . . . , Tm, Tm′ entsprechend jeder der Bitleitungen gebildet, um eine Spalte des Speicherzellenfeldes 1 mit Datenein/ausgabebussen I/O und in Abhängigkeit von einem Spaltenauswahlsignal vom Y-Dekoder 4 zu verbinden.

An Kreuzungen von je einer Wortleitung und je einer Bitleitung eines Bitleitungspaares ist eine Speicherzelle MC vorgesehen.

Zwischen benachbarten Bitleitungspaaren existiert unvermeidlich eine parasitäre Kapazität C_M. Die parasitäre Kapazität C_M wird groß, wenn der Abstand (die Abstandsteilung) zwischen Bitleitungen als Folge der hohen Integration der DRAMs kleiner wird.

Nun erfolgt eine kurze Beschreibung des Betriebes anhand eines Beispieles beim Datenlesen. Am Anfang befindet sich der DRAM in einem Wartezustand (Stand-by-Zustand) und das Zeilenadreß-Auswahlsignal ist auf dem "H"-Pegel. Entsprechend befindet sich jeder der Vorlade-/Ausgleichsschaltkreise 15-1 bis 15-n im aktiven Zustand, um ein entsprechendes Bitleitungspaar auf eine vorbestimmte Vorladespannung Vp aufzuladen und diese zu halten.

Wenn das Zeilenadreß-Auswahlsignal auf den "L"-Pegel fällt, beginnt ein Speicherzyklus, wodurch bewirkt wird, daß der Adresspuffer 2 eine externe Adresse A annimmt, um diese als entsprechende interne Zeilenadresse RA an den X-Dekoder 3 anzulegen. Der X-Dekoder 3 dekodiert die interne Zeilenadresse RA und wählt eine einzelne Wortleitung (z. B. die Wortleitung WL1) im Speicherzellenfeld 1 aus, so daß gespeicherte Information in den mit der ausgewählten Wortleitung (WL1) verbundenen Speicherzellen MC auf die entsprechenden Bitleitungen übertragen wird. Dann wird jeder der Leseverstärker 10-1 bis 10-n durch das Leseverstärker-Aktivierungssignal Φ0 vom Leseverstärker-Aktivierungssignalgenerator 8 aktiviert, so daß die Potentiale auf jedem Bitleitungspaar gelesen und differentiell verstärkt werden. Als Reaktion auf ein internes Steuersignal vom CAS-Puffer 6 erzeugt der Adreßpuffer 2 ein internes Spaltenadressignal CA, um dieses an den Y-Dekoder 4 anzulegen. Der Y-Dekoder 4 dekodiert das interne Spaltenadressignal CA und legt ein Spaltenauswahlsignal an Transfergatter T0-Tm′ zum Auswählen einer entsprechenden Spalte an, so daß ein Paar von Spaltenauswahlschaltern in einen Ein-Zustand eintritt und das ausgewählte Bitleitungspaar mit den Datenein/ausgabebussen I/O und verbunden wird. Anschließend werden die Speicherzellendaten nach außen abgegeben.

Bei der oben beschriebenen Operation wird das Datenlesen ausgeführt, wobei jeder der Leseverstärker 10-1 bis 10-n (im weiteren ist ein Leseverstärker mit Bezugszeichen 10 als typischer Vertreter gezeigt) eine sehr kleine Potentialdifferenz auf einem entsprechenden Bitleitungspaar verstärkt. Wenn ein DRAM höher integriert ist, wird die parasitäre Kapazität C_M zwischen Bitleitungspaaren groß, so daß sich die Auslesepotentiale benachbarter Bitleitungen durch kapazitive Kopplung gegenseitig beeinflussen. Damit tritt das Problem auf, daß der Leseverstärker 10 eine Potentialdifferenz zwischen einem entsprechenden Bitleitungspaar nicht korrekt lesen und verstärken kann. Diese Situation wird im folgenden genauer beschrieben.

Die Fig. 3A bis 3D zeigen eine Änderung des Potentiales auf jedem Bitleitungspaar während des Betriebes eines Leseverstärkers. Die Fig. 3A bis 3D zeigen auch Effekte auf die Referenzpotentiale eines Bitleitungspaares BL1 und , die durch die Bitleitungspaare BL0, und BL2, hervorgerufen werden. Im folgenden werden unter Bezugnahme auf die Fig. 3A bis 3D Potentialänderungen der Bitleitungen aufgrund kapazitiver Kopplung zwischen benachbarten Bitleitungspaaren zum Zeitpunkt des Betriebes eines Leseverstärkers beschrieben.

Unter Bezugnahme auf die Fig. 3A wird zuerst eine Operation beschrieben, bei der Potentiale des logisch niedrigen ("L") Pegels auf die beiden Bitleitungen BL0 und BL2 ausgelesen werden. Wenn das Potential auf einer ausgewählten Wortleitung (z. B. der Wortleitung WL1 in Fig. 2) zum Zeitpunkt t0 ansteigt, wird die Information einer mit der ausgewählten Wortleitung verbundenen Speicherzelle MC auf die Bitleitungen BL0 und BL2 übertragen. Zu diesem Zeitpunkt schwanken die Potentiale auf den Bitleitungen und nicht und verbleiben auf dem Referenzpotential. Entsprechend ändert sich das Potential einer der Bitleitung benachbarten Bitleitung BL1 nicht und verbleibt auf dem Vorladepotential Vp. Andererseits wird die Potentialänderung ΔV1 der Bitleitung BL2 durch kapazitive Kopplung auf eine der Bitleitung BL2 benachbarte Bitleitung übertragen, so daß das Referenzpotential von um ΔV1′ abfällt. Zum Zeitpunkt t1 wird der Leseverstärker 10 aktiviert, wodurch eine Entladung der Bitleitung mit niedrigerem Potential des Bitleitungspaares beginnt, so daß die Potentialänderung ΔV2-1 der Bitleitung BL2 durch kapazitive Kopplung auf die Bitleitung übertragen wird und das Referenzpotential (Vorladepotential) der Bitleitung fällt weiter um ΔV2′-1 ab. Wenn der Leseverstärker zum Zeitpunkt t2 weiter arbeitet und Bitleitungen mit höherem Potential auf den Pegel der Versorgungsspannung Vcc aufgeladen werden, steigen die Potentiale auf den Bitleitungen und auf das Versorgungspotential an. Entsprechend steigt das Potential der Bitleitung BL1 durch kapazitive Kopplung um ΔV3′-1 entsprechend der Potentialänderung ΔV3-1 der Bitleitung BL0 an.

Unter Bezugnahme auf die Fig. 3B wird eine Schwankung des Referenzpotentiales (Vorladepotentiales) der Bitleitungen BL1 und beschrieben, falls Potentiale mit logisch hohem ("H") Pegel auf die Bitleitungen BL0, BL2 ausgelesen werden. Wenn das Potential einer ausgewählten Wortleitung zum Zeitpunkt t0 ansteigt, werden zuerst Daten der mit der ausgewählten Wortleitung verbundenen Speicherzellen auf die Bitleitungen BL0 und BL2 übertragen, wodurch ein Anstieg der Potentiale auf den Bitleitungen BL0 und BL2 um ΔV1 verursacht wird. Aufgrund des Potentialanstieges ΔV1 der Bitleitung BL2 steigt durch kapazitive Kopplung das Potential der Bitleitung um ΔV1′ an. Wenn zum Zeitpunkt t1 der Leseverstärker 10 aktiviert wird, werden Bitleitungen mit niedrigerem Potential auf das Massepotential entladen, wodurch das Potential der Bitleitung auf 0 V abfällt. Aufgrund kapazitiver Kopplung verursacht dies einen Potentialabfall der Bitleitung BL1, so daß das Potential der Bitleitung BL1 um ΔV2′-2 abfällt. Wenn zum Zeitpunkt t2 der weitere Betrieb des Leseverstärkers bewirkt, daß die Potentiale der Bitleitungen mit höherem Potential auf den Spannungsversorgungspegel Vcc ansteigen, steigen auch die Potentiale der Bitleitungen BL0 und BL2 weiter um ΔV3-2 an. Der Potentialanstieg ΔV3-2 der Bitleitung BL2 wird durch kapazitive Kopplung auf die Bitleitung übertragen, so daß die Referenzspannung der Bitleitung um ΔV3′-2 weiter ansteigt.

Unter Bezugnahme auf die Fig. 3C wird nun eine Operation beschrieben, bei der ein Potential mit "L"-Pegel auf die Bitleitung BL0 und ein Potential mit "H"-Pegel auf die Bitleitung BL2 übertragen wird. Zum Zeitpunkt t0, wenn das Potential der ausgewählten Wortleitung ansteigt, steigt das Potential der Bitleitung BL2 um ΔV1 an, während das Potential der Bitleitung BL0 um ΔV1 abfällt. Der Potentialabfall ΔV1 der Bitleitung BL2 wird durch kapazitive Kopplung auf die Bitleitung übertragen, so daß das Referenzpotential der Bitleitung um ΔV1′ ansteigt. Zum Zeitpunkt t1, wenn der Leseverstärker 10 aktiviert wird, werden die Bitleitungen mit niedrigerem Potential entladen. Da die zu entladenden Bitleitungen die Bitleitungen BL0 und sind, steigen zu diesem Zeitpunkt die Potentiale durch kapazitive Kopplung nicht an und die Referenzpotentiale der Bitleitungen BL1 und verbleiben auf dem gleichen Wert zum Zeitpunkt t1. Wenn zum Zeitpunkt t3 der weitere Betrieb der Leseverstärker bewirkt, daß Bitleitungen mit höherem Potential aufgeladen werden, steigt das Potential von um ΔV3-1 und das Potential der Bitleitung BL2 um ΔV3-2 an. Damit steigt das Referenzpotential der Bitleitung BL1 um ΔV3′-1 und das Potential der Bitleitung BL1 um ΔV3′-2 an.

Nun wird unter Bezugnahme auf die Fig. 3D eine Operation beschrieben, bei der ein Potential mit "H"-Pegel auf die Bitleitung BL0 und ein Potential vom "L"-Pegel auf die Bitleitung BL2 übertragen wird. Zum Zeitpunkt t0, zu dem die gewählte Wortleitung aktiviert wird, wird ein Lesepotential ΔV1 auf die Bitleitungen BL0 und BL2 übertragen. Damit fällt das Referenzpotential der Bitleitung um ΔV1′. Zum Zeitpunkt t1, wenn der Leseverstärker aktiviert wird, werden die Bitleitungen und BL2 auf das Massepotential entladen. Der Potentialabfall ΔV2-1 der Bitleitung BL2 wird durch kapazitive Kopplung auf die Bitleitung BL1 übertragen, wodurch das Referenzpotential der Bitleitung um ΔV2′-2 weiter abfällt. Der Potentialabfall ΔV2-2 der Bitleitung wird durch kapazitive Kopplung auf die Bitleitung BL1 übertragen, wodurch das Referenzpotential der Bitleitung BL1 um ΔV2′-2 abfällt. Zum Zeitpunkt t2 bewirkt der Betrieb der Leseverstärker, daß die Potentiale der Bitleitungen BL0 und BL2 mit höherem Potential beginnen, auf den Pegel der Versorgungsspannung Vcc anzusteigen. Der Potentialanstieg der Bitleitungen BL0 und nach dem Zeitpunkt t2 beeinflußt die Potentiale der Bitleitungen BL1 und nicht.

Wie oben beschrieben worden ist, wird der Abstand zwischen Bitleitungen kleiner und der Wert der parasitären Kapazität C_M größer, wenn der Integrationsgrad der Halbleiterspeichereinrichtung (DRAM) erhöht wird. Falls in diesem Fall die Potentialänderungen durch Kopplungskapazitäten zwischen benachbarten Bitleitungen in Phase sind, können nachteilige Effekte vermieden werden, aber falls eine Störung mit Gegenphase auftritt, kann korrektes Datenlesen nicht ausgeführt werden. Da der Leseverstärker eine Potentialdifferenz auf einem Bitleitungspaar differentiell verstärkt, ist es genauer gesagt möglich, daß im Falle des Auftretens eines Störsignales in Phase auf dem Bitleitungspaar dieses Störsignal unterdrückt und das Potential des Bitleitungspaares korrekt erfaßt werden kann. Falls jedoch wie in Fig. 3A und 3B gezeigt ein Störsignal mit Gegenphase auf einem Bitleitungspaar auftritt, ist es manchmal unmöglich, Daten aufgrund einer vom Störsignal bewirkten Verminderung der Potentialdifferenz des Bitleitungspaares oder einer Invertierung der ausgelesenen Daten korrekt zu lesen.

Es ist eine Anordnung mit gedrehten Bitleitungen wie in Fig. 4 gezeigt vorgeschlagen worden, um einen fehlerhaften Datenlesebetrieb aufgrund von Störungen durch kapazitive Kopplung in einem derart hoch integrierten DRAM wie oben zu vermeiden. In Fig. 4 sind dieselben Bezugszeichen für entsprechende Bereiche wie in Fig. 2 verwendet und es ist ein Bitleitungspaar mit einem sich kreuzenden Bereich im zentralen Abschnitt abwechselnd mit jedem anderen Paar gebildet. Genauer gesagt sind in Fig. 4 ein Bitleitungspaar BL1 und und ein Bitleitungspaar BLm und nicht gedrehte Bitleitungspaare ohne sich überkreuzenden Bereich, während das Bitleitungspaar BL0 und und das Bitleitungspaar BL2 und eine Anordnung mit gedrehtem Bitleitungspaar mit einem sich kreuzenden Bereich in der Mitte bilden. In diesem Fall wird die Kopplungskapazität der Bitleitung BL1 durch kapazitive Kopplung mit den entsprechenden Bitleitungen BL0 und über die Kopplungskapazität C_M/2 vermindert und Störsignale durch kapazitive Kopplung mit den benachbarten Bitleitungen BL0 und weisen eine Gegenphase auf, während Störsignale derselben Phase von der Bitleitung BL1 zu den Bitleitungen BL0 und übertragen werden, wodurch Störsignale durch Kopplungskapazitäten vermindert werden. Die Fig. 5A bis 5D zeigen ein Diagramm, das die Potentialänderungen bei der Leseoperation des DRAM mit einer in Fig. 4 gezeigten Anordnung mit gedrehten Bitleitungen darstellt.

Die Fig. 5A zeigt Änderungen der Referenzpotentiale der Bitleitungen BL1 und , wenn Potentiale mit "L"-Pegel auf die Bitleitungen BL0 und BL2, Fig. 5B die Änderungen der Referenzpotentiale der Bitleitungen BL1 und , wenn Potentiale des "H"-Pegels auf die Bitleitungen BL0 und BL2, Fig. 5C die Änderungen der Referenzpotentiale der Bitleitungen BL1 und , wenn Potentiale des "H"-Pegels auf die Bitleitung BL2 und Fig. 5D die Änderungen der Referenzpotentiale der Bitleitungen BL1 und , wenn ein Potential des "H"-Pegels auf die Bitleitung BL0 und dasjenige des "L"-Pegels auf die Bitleitung BL2 übertragen werden. Wie in den Fig. 5A bis 5D gezeigt ist, treten alle Potentialänderungen der Bitleitungen ΔV2′-2 und ΔV3′′-2, die durch kapazitive Kopplung von benachbarten Bitleitungspaaren verursacht werden, in derselben Phase auf und die Größe der Potentialänderungen aufgrund kapazitiver Kopplung ist geringer als diejenige bei einer Bitleitungsstruktur mit nicht gedrehten Bitleitungen. Selbst wenn der DRAM höher integriert und die Abstandsteilung zwischen Bitleitungen geringer gemacht wird, ist es durch Verwendung der oben beschriebenen Struktur mit gedrehten Bitleitungen entsprechend möglich, die Störsignale durch kapazitive Kopplung zu vermindern und durch kapazitive Kopplung auf jedem Bitleitungspaar gleichphasig zu machen, so daß es möglich wird, eine fehlerhafte Erfassung von Daten bei der Leseoperation zu verhindern.

Wie oben beschrieben worden ist, ermöglicht in einem hochintegrierten DRAM eine Struktur mit gedrehten Bitleitungen eine verminderte Größe der Potentialänderungen der Bitleitungen, die durch kapazitive Kopplung zwischen benachbarten Bitleitungspaaren verursacht wird, und daß die Störsignale durch kapazitive Kopplung in Störsignale derselben Phase umgewandelt werden. Damit kann fehlerhaftes Datenlesen vermieden werden. Mit einer höheren Integration des DRAM, um eine größere Speicherkapazität zu erzielen, wird jedoch die Anzahl der mit einer einzelnen Wortleitung verbundenen Speicherzellen vergrößert. Genauer gesagt sind z. B. in einem 1 Mbit-DRAM 1024 Speicherzellen mit einer einzelnen Wortleitung verbunden. Da ein einzelner Leseverstärker für eine einzelne Spalte geschaffen ist, werden im Falle des 1 Mbit-DRAM 1024 Leseverstärker benötigt. Da alle 1024 Leseverstärker simultan betrieben werden müssen, werden in diesem Fall die Potentiale auf den Bitleitungen alle über die Leseverstärker aufgeladen oder entladen. Damit wird der Spitzenstrom durch die Leseverstärker beim Betrieb erhöht, so daß ein großer Leckstrom in das Substrat fließt und einen Substratstrom (Lochstrom durch angestoßene Ionen oder ähnliches) erzeugt, oder das Substratpotential schwankt, was in einigen Fällen zu einer Fehlfunktion eines Schaltkreises des DRAM führt.

Genauer gesagt wird üblicherweise eine konstante Vorspannung (Bias-Spannung) an das Substrat angelegt, so daß die Schwellenspannung des auf dem Halbleitersubstrat gebildeten MOSFET (Feldeffekttransistor mit isoliertem Gate) stabilisiert, die parasitäre Kapazität (Übergangskapazität) vermindert und das Auftreten parasitärer FETs zwischen Verbindungsleitungen und dem Substrat verhindert wird, wodurch der Betrieb eines jeden Schaltkreises stabilisiert wird. Falls jedoch wie oben viele Leseverstärker simultan arbeiten und ein großer Spitzenstrom durch das Substrat fließt, schwankt nicht nur das Betriebsversorgungspotential, sondern auch das Potential des Substrates aufgrund des Löcherstromes im Substrat, wodurch eine Fehlfunktion der Schaltkreise verursacht wird und es unmöglich ist, korrektes Datenlesen auszuführen.

Eine Verminderung des Spitzenstromes ist durch Aufteilen des Speicherzellenfeldes in Blöcke versucht worden, wobei nur der eine ausgewählte Speicherzelle umfassende Block aktiviert wird und nur die im aktivierten Block enthaltenen Leseverstärker betrieben werden. Selbst bei diesem Schema arbeiten jedoch umso mehr Leseverstärker simultan, je mehr Speicherzellen in einem Block enthalten sind, was zu einem großen Spitzenstrom führt.

Aus der US 4 222 112 ist eine Halbleiterspeichereinrichtung zum Zugreifen auf eine Speicherzelle in Abhängigkeit von auf multi­ plexweise gelegten Zeilen- und Spaltenadreßbits bekannt. Die Adreßbits legen eine Speicherzelle fest. Die Halbleiterspeicher­ einrichtung weist ein Zellenfeld mit einer Mehrzahl von Speicher­ zellen in Form einer Matrix aus Zeilen und Spalten auf. Das Zel­ lenfeld ist in Unterfelder unterteilt. Den Unterfeldern sind je­ weils Leseverstärkereinrichtungen zugeordnet. Sowohl die Lesever­ stärkereinrichtung des Unterfeldes, das die durch die Adreßbits gekennzeichnete Speicherzelle enthält, als auch die Leseverstär­ kereinrichtung für das Unterfeld, das diese Speicherzelle nicht enthält, werden gleichzeitig durch ein erstes Leseverstärkerakti­ vierungssignal langsam teilaktiviert. Nach einer gewissen Zeitdauer wird die Leseverstärkereinrichtung für das Unterfeld mit der aus­ gewählten Speicherzelle durch ein zweites Leseverstärkeraktivie­ rungssignal schneller aktiviert, während die Leseverstärkerakti­ vierungseinrichtung für das Unterfeld ohne die ausgewählte Speicherzelle durch ein drittes Leseverstärkeraktivierungssignal später schnell aktiviert wird. Daraus ergibt sich eine gewisse Verzögerung der Aktivierung von Leseverstärkereinrichtungen für verschiedene Unterfelder. Durch die überlappende Aktivierung für beide Leseverstärkereinrichtungen während des Anfanges ist der an­ fängliche Strom, der durch das Aktivieren gezogen wird, relativ hoch.

Aus der EP 0 167 281 A2 ist eine Halbleiterspeichereinrichtung be­ kannt, die eine Mehrzahl von Bitleitungen aufweist. Zur Reduzie­ rung des Überspeicherns der Signale auf einem Bitleitungspaar auf das andere Bitleitungspaar sind die Bitleitungen teilweise ver­ drillt oder verdreht ausgeführt.

Es soll daher eine Halbleiterspeichereinrichtung geschaffen wer­ den, bei der das Datenlesen mit einem geringeren Spitzenstrom ohne einen nachteiligen Einfluß auf die Zugriffszeit durchgeführt werden kann. Weiterhin ist es Aufgabe der Erfindung, ein Verfah­ ren zum Treiben der Leseverstärker in einer derartigen Halblei­ terspeichereinrichtung vorzusehen.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich­ tung mit den Merkmalen des Patentanspruches 1 oder des Patentan­ spruches 2. Die Aufgabe wird auch gelöst durch ein Verfahren mit den Merkmalen des Patentanspruches 10.

Bevorzugte Weiterbildungen der Erfindung sind in den jeweiligen Unteransprüchen gekennzeichnet.

Die Reduktion des Spitzenstromes bei einer Leseoperation ohne Auftreten eines nachteiligen Einflusses auf das Lesepotential wird möglich, da die Bitleitungspaare in eine erste und eine zweite Gruppe unterteilt sind, so daß eine erste Leseverstärkergruppe, die auf der ersten Gruppe von Bitleitungspaaren gebildet ist und eine zweite Leseverstärkergruppe, die auf der zweiten Gruppe von Leseverstärkern gebildet ist, mit verschiedener Taktung aktiviert werden.

Wenn eine Leseverstärkergruppe entsprechend der Bitleitungsgruppe, die eine durch eine externe Adresse ausgewählte Speicherzelle umfaßt, zuerst betrieben wird, wird die Zugriffszeit dieselbe wie bei einem herkömmlichen DRAM.

Es folgt die Beschreibung von Ausführungsbeispielen an Hand der Figuren. Von den Figuren zeigt

Fig. 1 ein schematisches Diagramm, das die gesamte Struktur einer herkömmlichen dynamischen Halbleiterspeichereinrichtung darstellt;

Fig. 2 ein schematisches Diagramm, das den Hauptbereich einer herkömmlichen dynamischen Halbleiterspeichereinrichtung zeigt;

Fig. 3A bis 3D Diagramme, die Änderungen der Bitleitungspotentiale der in Fig. 2 gezeigten dynamischen Halbleiterspeichereinrichtung bei einer Leseoperation zeigen;

Fig. 4 ein Diagramm, das die Struktur eines Speicherzellenfeldteiles einer anderen herkömmlichen Halbleiterspeichereinrichtung darstellt;

Fig. 5A bis 5D Diagramme, die Änderungen der Potentiale von Bitleitungspaaren der in Fig. 4 gezeigten dynamischen Halbleiterspeichereinrichtung bei einer Leseoperation zeigen;

Fig. 6 ein Diagramm der Struktur vom Hauptbereich einer dynamischen Halbleiterspeichereinrichtung entsprechend einer Ausführungsform der Erfindung;

Fig. 7 ein Signaldiagramm, das den Betrieb des in Fig. 6 gezeigten Schaltkreises darstellt;

Fig. 8 ein schematisches Diagramm der gesamten Struktur einer dynamischen Halbleiterspeichereinrichtung in Übereinstimmung mit einer Ausführungsform der Erfindung;

Fig. 9 ein Signaldiagramm, das die Abtasttaktung bzw. Abtastzeitabstimmung eines Adressignales der in Fig. 8 gezeigten dynamischen Halbleiterspeichereinrichtung darstellt;

Fig. 10 ein vergrößertes Diagramm der Anordnung von Leseverstärkern einer dynamischen Halbleiterspeichereinrichtung entsprechend einer Ausführungsform der Erfindung;

Fig. 11 ein schematisches Diagramm, das die Anordnung von Leseverstärkern einer dynamischen Halbleiterspeichereinrichtung entsprechend einer anderen Ausführungsform darstellt;

Fig. 12 ein schematisches Diagramm, das die Anordnung eines Speicherzellenfeldes einer dynamischen Halbleiterspeichereinrichtung entsprechend einer weiteren Ausführungsform zeigt;

Fig. 13 einen Überblick einer Speichereinrichtung entsprechend einer anderen Ausführungsform;

Fig. 14 die schematische Struktur des Hauptbereiches der in Fig. 13 gezeigten Speichereinrichtung;

Fig. 15A und 15B die besondere Entsprechung zwischen Adressbits und der Feldanordnung der in Fig. 13 gezeigten Speichereinrichtung;

Fig. 16 eine Schaltung zum Erzeugen eines Gruppenbestimmungssignales, die in der in Fig. 13 gezeigten Speichereinrichtung verwendet wird;

Fig. 17 die schematische Struktur der Speichereinrichtung entsprechend einer weiteren Ausführungsform; und

Fig. 18 die besondere Entsprechung zwischen Adressbits und der Zellenfeldanordnung der in Fig. 17 gezeigten Einrichtung.

In Fig. 6 sind die den Komponenten der Fig. 4 entsprechenden Teile mit denselben Bezugszeichen bezeichnet. Wie in der Fig. 6 gezeigt ist, umfassen die Bitleitungspaare eine erste Gruppe von Bitleitungspaaren mit geradzahlig numerierten Bitleitungspaaren BL0, , BL2 und , die sich überkreuzende Bereiche aufweisen, und eine zweite Gruppe von Bitleitungspaaren mit ungeradzahlig numerierten Bitleitungspaaren BL1, , . . . , BLm, einer nicht gedrehten Bitleitungsstruktur ohne sich überkreuzende Bereiche. Die zur ersten Gruppe von Bitleitungspaaren und zur zweiten Gruppe von Bitleitungspaaren gehörenden Bitleitungspaare sind abwechselnd angeordnet.

Leseverstärker 10-1, 10-3, . . . , die in Abhängigkeit von einem Leseverstärker-Aktivierungssignal Φ_B aktiviert werden, sind auf Bitleitungen gebildet, die zur ersten Gruppe von Bitleitungen gehören. Leseverstärker 10-2, . . . , 10-n, die in Abhängigkeit von einem Leseverstärker-Aktivierungssignal Φ_A aktiviert werden, sind auf Bitleitungen gebildet, die zur zweiten Gruppe von Bitleitungen gehören.

Ein Schaltkreis 20 zum Erzeugen eines Leseverstärkers-Aktivierungssignales ΦA, ΦB ist zum Betreiben der Leseverstärkergruppe der ersten Gruppe und der Leseverstärkergruppe der zweiten mit unterschiedlicher Taktung vorgesehen. Der Erzeugungsschaltkreis 20 für das Leseverstärker-Aktivierungssignal empfängt ein Leseverstärker-Aktivierungssignal Φ0 und eine Spaltenadresse YA0 aus einem Bit, um eines der Leseverstärker-Aktivierungssignale Φ_A und Φ_B zuerst zu aktivieren.

Der Erzeugungsschaltkreis 20 für das Leseverstärker-Aktivierungssignal umfaßt einen Verzögerungsschaltkreis 201 zum Verzögern des Leseverstärker-Aktivierungssignales Φ0 um eine vorbestimmte Zeitspanne und einen Inverter 202 zum Invertieren der 1-Bit-Spaltenadresse YA0. Die Schaltung zum Erzeugen des Leseverstärker-Aktivierungssignales Φ_A umfaßt ein UND-Gatter 203 zum Empfangen des Leseverstärker-Aktivierungssignales Φ0 und der 1-Bit-Spaltenadresse YA0, ein UND-Gatter 204 zum Empfangen eines verzögerten Aktivierungssignales Φ_D vom Verzögerungsschaltkreis 201 und eines invertierten Spaltenadreßbits vom Inverter 202, und ein ODER-Gatter 207 mit zwei Eingängen zum Empfangen der Ausgangssignale der UND-Gatter 203 und 204. Das Leseverstärker-Aktivierungssignal Φ_A wird vom ODER-Gatter 207 ausgegeben.

Der Schaltkreis zum Erzeugen des Leseverstärker-Aktivierungssignales Φ_B umfaßt ein UND-Gatter 205 zum Empfangen des Leseverstärker-Aktivierungssignales Φ0 und des invertierten Spaltenadreßbit vom Inverter 202, ein UND-Gatter 206 zum Empfangen des verzögerten Aktivierungssignales Φ_D vom Verzögerungsschaltkreis 201 und der 1-Bit-Spaltenadresse YA0, und ein ODER-Gatter 208 mit zwei Eingängen zum Empfangen der Ausgangssignale der ODER-Gatter 205 und 206. Das Leseverstärker-Aktivierungssignal Φ_B wird vom ODER-Gatter 208 ausgegeben. Das Spaltenadreßbit YA0 ist z. B. das niederwertigste Bit (least significant bit) der Spaltenadresse und legt fest, daß die ausgewählte Spalte (ein Bitleitungspaar) gerad- oder ungeradzahlig numeriert ist.

Falls der DRAM ein Adreßmultiplexschema aufweist, wird das Leseverstärker-Aktivierungssignal Φ0 in derselben Weise erzeugt, wie im herkömmlichen Fall. Genauer gesagt wird es erzeugt, nachdem ein Zeilenadress-Abtastsignal um eine vorbestimmte Zeitspanne verzögert worden ist. Nun wird unter Bezugnahme auf die Fig. 7 der Betrieb beschrieben.

Zuerst erfolgt eine Beschreibung eines Falles, bei dem eine Spaltenadresse (Y) eine geradzahlige Adresse ist, d. h. das niederwertigste Adreßbit YA0 ist "0". Wenn eine Adresse An angelegt wird, wird das niederwertigste Adreßbit YA0 einer in der Adresse enthaltenen Spaltenadresse als an den Erzeugungsschaltkreis 20 für das Leseverstärker-Aktivierungssignal anzulegender "0"-Pegel erkannt. Anschließend wird eine einzelne Wortleitung in Abhängigkeit von einer in der Adresse An enthaltenen Zeilenadresse ausgewählt, so daß das Potential der ausgewählten Wortleitung ansteigt. Wenn das Potential der Wortleitung ansteigt und sich ein Auslesepotential auf einem Bitleitungspaar einstellt, steigt das Leseverstärker-Aktivierungssignal Φ0 an.

Da die 1-Bit-Spaltenadresse YA0 gleich "0" ist, befinden sich die UND-Gatter 203 und 206 in einem inaktiven und die UND-Gatter 204 und 205 nun in einem aktiven Zustand. Wenn das Leseverstärker-Aktivierungssignal Φ0 ansteigt, wird das Ausgangssignal des UND-Gatters 205 entsprechend auf den "H"-Pegel angehoben. Damit steigt das Leseverstärker-Aktivierungssignal Φ_B vom ODER-Gatter 208 auf den "H"-Pegel an, wodurch die mit den geradzahlig numerierten Bitleitungspaaren verbundenen Leseverstärker 10-1, 10-3, . . . aktiviert werden, so daß die Potentialdifferenz auf jedem geradzahligen Bitleitungspaar verstärkt wird. Nach einer vorbestimmten Zeitspanne steigt das verzögerte Aktivierungssignal Φ_D vom Verzögerungsschaltkreis 201 auf den "H"-Pegel an, so daß das Ausgangssignal des UND-Gatters 204 auf den "H"-Pegel angehoben wird. Damit steigt das Leseverstärker-Aktivierungssignal Φ_A vom ODER-Gatter 207 an, um die mit den ungeradzahlig numerierten Bitleitungspaaren verbundenen Leseverstärker 10-2, . . . , 10-n zu aktivieren, so daß die Signalpotentiale auf den ungeradzahlig numerierten Bitleitungspaaren verstärkt werden. Anschließend wird ein Paar von den mit den geradzahlig numerierten Bitleitungspaaren verbundenen Transfergattern (Spaltenauswahlschalter) durch die Ausgangssignale vom Y-Dekoder 4 durchgeschaltet, so daß die Daten der ausgewählten Speicherzelle auf die Datenein/ausgabebusse I/O und übertragen werden. Nach der Wiederherstellung der Daten auf jedem Bitleitungspaar fallen anschließend das Potential der Wortleitung WL und jedes Leseverstärker-Aktivierungssignal auf den "L"-Pegel, um den Speicherzyklus zu vervollständigen.

Da das mit der ausgewählten Speicherzelle verbundene Bitleitungspaar zur ersten Gruppe von Bitleitungspaaren gehört, die die geradzahlig numerierten Bitleitungspaare umfaßt, und deren Leseverstärker mit derselben Taktung wie beim herkömmlichen Speicher aktiviert werden, kann die Taktung vom Y-Dekoder 4 zum Durchschalten eines Spaltenauswahlschalters dieselbe wie im herkömmlichen Fall sein. Selbst wenn die Leseverstärker mit verschiedenen Taktsignalen betrieben werden, ist damit die Zugriffszeit beim Datenlesen dieselbe wie im herkömmlichen Fall, so daß für die Zugriffszeit kein nachteiliger Einfluß auftritt.

Nun wird ein Betrieb beschrieben, bei der die Spaltenadresse (Y-Adresse) ungeradzahlig ist und ein ungeradzahlig numeriertes Bitleitungspaar der Fig. 6 ausgewählt. Zu diesem Zeitpunkt ist das am niederwertigste Adreßbit YA0 gleich "1". Wenn eine externe Adresse An + 1 abgetastet wird, wird das niederwertigste Spaltenadressbit YA0 entsprechend als "1" erkannt. Anschließend steigt das Potential der ausgewählten Wortleitung (festgelegt durch eine in der Adresse An + 1 enthaltene Zeilenadresse) an. Dann steigt auch das Leseverstärker-Aktivierungssignal Φ0 an, so daß das Signalpotential auf den Bitleitungspaaren verstärkt wird. Da das niederwertigste Bit YA0 der Spaltenadresse gleich "1" ist, befinden sich zu diesem Zeitpunkt die UND-Gatter 203 und 206 in einem aktiven und die UND-Gatter 204 und 205 in einem inaktiven Zustand. Daher steigt das Ausgangssignal des UND-Gatters 203 als Reaktion auf das Leseverstärker-Aktivierungssignal Φ_A vom ODER-Gatter 207 auf den "H"-Pegel an, wodurch die mit den geradzahlig numerierten Spalten verbundenen Leseverstärker aktiviert werden, um die Potentiale auf jedem Bitleitungspaar zu verstärken. Nach einer vorbestimmten Zeitspanne steigt anschließend das verzögerte Aktivierungssignal Φ_D vom Verzögerungsschaltkreis 201 auf den "H"-Pegel an. Entsprechend steigt das Ausgangssignal des UND-Gatters 206 auf den "H"-Pegel an. Damit steigt auch das Leseverstärker-Aktivierungssignal Φ_B vom ODER-Gatter 208 auf den "H"-Pegel an, wodurch die Leseverstärker 10-1, 10-3, . . . , die auf den Bitleitungspaaren in den ungeradzahlig numerierten Spalten (oder geradzahlig numerierten Bitleitungen) gebildet sind, aktiviert werden, um das Potential auf einem geradzahlig numerierten Bitleitungspaar zu verstärken. Anschließend bewirkt ein Spaltenauswahlsignal vom Y-Dekoder 4 das Durchschalten eines Paares von (mit geradzahlig numerierten Spalten verbundenen) Spaltenauswahlschaltern, so daß die Daten der ausgewählten Speicherzelle auf I/O und übertragen werden, um diese Daten auszugeben.

Zur vorherigen Beschreibung ist zu bemerken, daß, da die Bitleitungspaare der geradzahlig numerierten Spalten mit 0 beginnen, diese mit BL0, , BL2 und bezeichnet sind, während die Bitleitungen der ungeradzahlig numerierten Spalten die Bitleitungen BL1, , . . . sind. Genauer gesagt ist zu bemerken, daß die Indizes 1, 2, . . . der Leseverstärker mit den geradzahlig und ungeradzahlig numerierten Spalten übereinstimmen, jedoch nicht mit den Nummern der Bitleitungspaare.

Die oben beschriebene Struktur ermöglicht es, daß immer zuerst eine Leseoperation einer Gruppe von Bitleitungspaaren durchgeführt wird, die eine ausgewählte Speicherzelle enthalten, wodurch die Zugriffszeit gleich der herkömmlichen gemacht werden kann. Genauer gesagt kann die Taktsignalerzeugung eines Spaltenauswahlsignales vom Y-Dekoder 4 dieselbe sein wie die herkömmliche und es ist nur die Wiederherstellung von Daten (d. h. eine Wiederherstellungsoperation) bei nicht ausgewählten Bitleitungspaaren erforderlich, so daß kein nachteiliger Einfluß aufgrund der Zugriffszeit des DRAM auftritt, selbst wenn die Lesetaktung für nicht ausgewählte Spalten später erfolgt als herkömmlicherweise.

Da die gesamten Störungen durch kapazitive Kopplung zwischen benachbarten Bitleitungspaaren aufgrund von Kopplungskapazitäten bei einer Leseoperation in Phase auftreten, übt ferner das Potential eines Bitleitungspaares, das früher verstärkt wird, keinen nachteiligen Einfluß auf das Signalpotential eines benachbarten Bitleitungspaares, das später verstärkt wird, aus, so daß eine Lese- und Wiederherstellungsoperation korrekter Daten zuverlässig ausgeführt werden kann, selbst wenn die Leseverstärker mit verschiedener Taktung arbeiten.

Da die Potentiale der Gruppe von Bitleitungspaaren, die mit den Leseverstärkern verbunden ist, deren Leseoperation später beginnt, verstärkt werden, nachdem jede von deren Potentialdifferenzen groß geworden ist, kann eine zuverlässigere Wiederherstellungsoperation der Daten durchgeführt werden. Genauer gesagt ist der DRAM derart konstruiert, daß die Leseoperation aktiviert wird, wenn das Bitleitungspotential einen passenden Wert für den Betriebsrahmen des Leseverstärkers erreicht, um einen Hochgeschwindigkeits-DRAM zu erzeugen. Ausgehend vom Gesichtspunkt eines zuverlässigen Datenlesens, ist es jedoch vorzuziehen, die Leseoperation zu beginnen, wenn die Potentialdifferenz einer Bitleitung durch Aktivierung der Leseverstärker so spät wie möglich groß wird. Wie vorher wird durch den späteren Betriebsbeginn der Leseverstärker eine zuverlässigere Erfassung von Daten möglich, so daß Daten zuverlässig wiederhergestellt werden können.

Da die Leseverstärker in zwei Gruppen unterteilt sind und die Leseverstärker einer Gruppe mit einer von denjenigen der zweiten Gruppe verschiedenen Taktung (Zeitabstimmung) aktiviert werden, ist es möglich, den Spitzenstrom durch die Leseverstärker bei einer Leseoperation durch Aufteilen desselben zu vermindern, um Fehlfunktionen von Schaltkreisen aufgrund von Schwankungen des Substratpotentiales zu verhindern und daher die Stromaufnahme zu vermindern.

Da die Festlegung von geradzahlig oder ungeradzahlig numerierten Adressen durch Verwendung des niederwertigsten Bit einer Spaltenadresse erfolgt, so daß die Aktivierungssignale der Leseverstärker mit unterschiedlicher Zeitabstimmung erfolgen, muß daher die Spaltenadresse so früh wie möglich zur Verfügung stehen. Bei einem herkömmlichen Adreßmultiplexschema existiert eine Grenze für die möglichst frühe Einstellung der Spaltenadresse. Entsprechend ist es vorzuziehen, eine Struktur zu verwenden, bei der die Zeilenadresse XA und die Spaltenadresse YA, wie in Fig. 8 gezeigt ist, gleichzeitig angelegt werden, um die Spaltenadresse so früh wie möglich zur Verfügung zu stellen. Genauer gesagt werden in Fig. 8 die Zeilenadresse XA an einen X-Adreßpuffer 21 und die Spaltenadresse YA an einen Y-Adreßpuffer 22 angelegt. Die Aktivierungstaktsignale des X-Adreßpuffers 21 und des Y-Adreßpuffers 22 werden von einem Chip-Auswahlsignal , das an einen Anschluß 23 angelegt wird, definiert, so daß der X-Adreßpuffer 21 und der Y-Adreßpuffer 22 mit demselben Taktsignal aktiviert werden können, wodurch es möglich wird, daß eine interne Zeilenadresse und eine interne Spaltenadresse mit demselben Taktsignal erzeugt werden. Das niederwertigste Adreßbit YA0 vom Y-Adreßpuffer 22 wird an den Erzeugungsschaltkreis 20 für das Leseverstärker-Aktivierungssignal angelegt. Ein Leseverstärker-Aktivierungssignal Φ0 wird von einem Steuersignalgenerator 8′ in Abhängigkeit vom Chip-Auswahlsignal erzeugt, um an den Erzeugungsschaltkreis 20 für das Leseverstärker-Aktivierungssignal angelegt zu werden. Diese Struktur ermöglicht es, daß eine X-Adresse und eine Y-Adresse in Abhängigkeit vom Chip-Auswahlsignal angenommen werden, wie im Signaldiagramm der Fig. 9 gezeigt, um eine interne Zeilenadresse und eine interne Spaltenadresse zu erzeugen, wodurch es möglich wird, daß das Spaltenadreßbit YA0 zu einem Zeitpunkt erzeugt wird, der früher als der mit der in Fig. 6 gezeigten DRAM-Struktur möglich ist.

Wie sich aus dem in Fig. 10 gezeigten vergrößerten schematischen Diagramm der Leseverstärkeranordnung ergibt, ermöglicht es die oben genannte Struktur, daß ein Leseverstärker, der zwischen ein Bitleitungspaar einer geradzahlig numerierten Spalte, und ein Leseverstärker, der zwischen ein Bitleitungspaar einer ungeradzahlig numerierten Spalte geschaltet ist, entsprechend zweier Signalleitungen in zwei Spalten angeordnet sind, so daß die Abstandsteilung zwischen den Leseverstärkern doppelt so groß wie die Abstandsteilung von herkömmlicherweise in einer einzelnen Spalte angeordneten Leseverstärkern ist. Die Abstandsteilung wird in höher integrierten DRAM enger, so daß es möglich ist, diese Struktur anzupassen, selbst wenn die Abstandsteilung der Leseverstärker kleiner wird.

Während die oben gezeigte Ausführung derart konstruiert ist, daß die Leseverstärker auf derselben Seite der Bitleitungen gebildet sind, kann derselbe Effekt wie bei der oben genannten Ausführung auch erhalten werden, wenn die Leseverstärker abwechselnd auf beiden Seiten der Bitleitungen angeordnet sind, wie in Fig. 11 gezeigt. In diesem Fall kann die Abstandsteilung der Leseverstärker größer sein als im Vergleich mit derjenigen einer herkömmlichen Struktur.

Während bei der oben genannten Ausführung ein gedrehtes und ein nicht gedrehtes Bitleitungspaar abwechselnd angeordnet sind, kann derselbe Effekt wie bei der oben beschriebenen Ausführung auch mit einer Struktur mit gedrehten Bitleitungen wie in Fig. 12 gezeigt erzielt werden. Genauer gesagt bewirkt die Anordnung mit gedrehten Bitleitungspaaren, daß die gesamten Störungen zwischen Bitleitungspaaren durch kapazitive Kopplung, die durch den Betrieb der Leseverstärker verursacht werden, in Phase sind, so daß die gesamten Störungen durch die Leseverstärker aufgehoben werden, wodurch eine zuverlässige Leseoperation möglich wird.

Obwohl bei der oben genannten Ausführung die Beschreibung einer Struktur erfolgte, bei der ein Speicherzellenfeld aus einem Block gebildet ist, kann auch eine Struktur, bei der der Betrieb der Leseverstärker in jedem Block verschieden ist, verwendet werden, selbst wenn das Speicherzellenfeld in eine Mehrzahl von Blöcken unterteilt ist, um denselben Effekt wie bei der oben beschriebenen Ausführung zu erzielen.

Obwohl bei der obigen Ausführung das niederwertigste Bit einer Spaltenadresse verwendet wird, um zwischen geradzahlig und ungeradzahlig numerierten Spaltenadressen zu unterscheiden, kann ferner auch das höchstwertige Bit einer Spaltenadresse verwendet werden, um denselben Effekt wie bei der oben beschriebenen Ausführung zu erzielen.

Nun erfolgt eine Beschreibung einer Struktur, bei der die Aktivierungstaktung (Aktivierungszeitabstimmung) der Leseverstärker in einem Adressmultiplex-DRAM verschoben werden kann.

Fig. 13 stellt ein schematisches Diagramm der gesamten Struktur einer Speichereinrichtung entsprechend einer weiteren Ausführung der Erfindung dar. Die in Fig. 13 gezeigte Halbleiterspeichereinrichtung weist eine Speicherkapazität von 4 Mbit auf und empfängt 11-bit externe Adressignale ext · A0 bis ext · A10. Zeitlich aufeinanderfolgende externe Adressignale ext · A0 bis ext · A10 einer Zeilen- und einer Spaltenadresse werden an die Halbleiterspeichereinrichtung angelegt. Entsprechend weist die Halbleiterspeichereinrichtung einen Adresseingangsanschluß auf, der für Zeilen- und Spaltenadressen gemeinsam benutzt wird.

Wie in der Fig. 13 gezeigt ist, umfaßt die Halbleiterspeichereinrichtung einen Adreßpuffer 2 zum Empfangen extern angelegter Adreßsignale ext · A0 bis ext · A10 und einer Refresh-Adresse Q0 bis Q9 von einem Refresh-Zähler 82, um eine interne Zeilenadresse RA0 bis RA10 und eine interne Spaltenadresse CA0 bis CA10 zu erzeugen, einen X-Dekoder 3 zum Empfangen der zehn niederwertigsten Bits RA0 bis RA9 der internen Zeilenadresse vom Adreßpuffer 2, um entsprechende Zeilen eines Speicherzellenfeldes 1 auszuwählen, und einen Y-Dekoder 4 zum Empfangen des höchstwertigen Bits RA10 und der neun niederwertigsten Bits CA0 bis CA8 der internen Spaltenadresse vom Adreßpuffer 2, um die entsprechenden Spalten im Speicherzellenfeld 1 auszuwählen. Wie später detailliert beschrieben wird, ist das Speicherzellenfeld 1 in 16 Teilfeldblöcke aufgeteilt, wobei in jedem der vier Teilfeldblöcke eine Wortleitung durch die interne Zeilenadresse RA0 bis RA9 ausgewählt wird.

Bei dieser Ausführungsform empfängt der Y-Dekoder 4 das höchstwertige Zeilenadreßbit RA10 als Teil des Spaltenadreßsignales, um die Taktung des Leseverstärkers zu bewirken. Das höchstwertige interne Zeilenadreßbit RA10 wird zum Bestimmen von geradzahlig und ungeradzahlig numerierten Spalten im Speicherzellenfeld 1 verwendet.

Die Halbleiterspeichereinrichtung umfaßt ferner einen Leseverstärker-Aktivierungssignalgenerator 8, der von einem internen Taktsignal vom Taktsignalgenerator 80 abhängig ist, zum Erzeugen eines Leseverstärker-Aktivierungssignales Φ0, und einen Aktivierungssignal-Steuerschaltkreis 20, der vom Leseverstärker-Aktivierungssignal Φ0 vom Leseverstärker-Aktivierungssignalgenerator 8 und dem höchstwertigen internen Zeilenadreßbit RA10 vom Adreßpuffer 2 abhängig ist, um interne Leseverstärker-Aktivierungssignale Φ_A und Φ_B zu erzeugen. Der Aktivierungssignal-Steuerschaltkreis 20 aktiviert entsprechend dem höchstwertigen Bit RA10 eines der Aktivierungssignale Φ_A und Φ_B zuerst.

Die in Fig. 13 gezeigte Halbleiterspeichereinrichtung umfaßt ferner den Taktgenerator 80, der von extern angelegten Steuersignalen , und abhängig ist, zum Erzeugen interner Taktsignale, eine Refresh-Steuerung 81, die von den internen Taktsignalen vom Taktgenerator 80 abhängig ist, zum Festlegen der Taktung zum Wiederauffrischen der Speicherzellendaten im Speicherzellenfeld 1, den vom Signal der Refresh-Steuerung 81 abhängigen Refresh-Zähler 82 zum Erzeugen eines Signales zum Festlegen einer aufzufrischenden Zeile, und eine I/O-Steuerung 83 zum Dekodieren der zwei höchstwertigen Spaltenadressbits CA9 und CA10 der internen Spaltenadresse vom Adreßpuffer 2, um einen der vier ausgewählten Blöcke weiter auszuwählen, und einen Eingangspuffer 91 und einen Ausgangspuffer 92, der vom Auswahlsignal von der I/O-Steuerung 83 abhängig ist, um Daten vom bzw. zum ausgewählten Block zu übertragen. Die Dekodiertaktung der I/O-Steuerung 83 hängt von den internen Taktsignalen, die in Abhängigkeit vom Signal vom Taktgenerator 80 erzeugt werden, ab. Das Signal ist ein Schreibaktivierungssignal und legt fest, ob der Eingangspuffer 91 oder der Ausgangspuffer 92 aktiviert werden soll.

Der Rest der Struktur ist dieselbe wie diejenige der in Fig. 1 gezeigten Halbleiterspeichereinrichtung und die entsprechenden Teile sind mit denselben Bezugszeichen versehen, wobei nur die I/O-Gatter und die Leseverstärker als separate Blöcke gezeigt und mit den Bezugszeichen 7a bzw. 7b versehen sind.

Fig. 14 ist ein konzeptionelles Diagramm, das eine besondere Entsprechung zwischen den Adreßsignalen und den Speicherzellenbereichen in einem Speicherzellenfeld zeigt. Wie oben beschrieben ist, werden die internen Zeilenadressignale RA0 bis RA9 an den X-Dekoder 3 angelegt, während das höchstwertige interne Zeilenadreßbit RA10 und die internen Spaltenadreßignale CA0 bis CA8 an den Y-Dekoder 4 angelegt werden. Das an den Y-Dekoder 4 angelegte höchstwertige interne Zeilenadreßbit RA10 wird zur Bestimmung der geradzahlig und ungeradzahlig numerierten Spalten im Speicherzellenfeld 1 benutzt. Eine logische "0" des höchstwertigen internen Zeilenadreßbit RA10 gibt nämlich einen schraffierten Bereich I und eine logische "1" des Bits RA10 einen Bereich II an. Entsprechend sind diese Bereiche I und II abwechselnd im Feld angeordnet, wobei das höchstwertige Adreßbit RA10 angeben kann, ob die ausgewählte Spalte zu geradzahlig oder ungeradzahlig numerierten Spalten gehört.

Die Fig. 15A und 15B sind Diagramme, die die Entsprechungen zwischen Adressbits und dem Ort der ausgewählten Speicherzellen im Speicherzellenfeld 1 mit einer Kapazität von 4 Mbit entspricht. Bezüglich der Fig. 15A und 15B ist das Speicherzellenfeld 1 in 16 Teilfeldblöcke MB1 bis MB16 unterteilt. Jeder der Teilfeldblöcke MB1 bis MB16 weist in 256 Zeilen und 1024 Spalten angeordnete Speicherzellen auf. Für jeden der Teilfeldblöcke MB1 bis MB16 ist ein Zeilendekoder RD zum Auswählen einer Zeile des entsprechenden Feldblockes in Abhängigkeit von den internen Zeilenadreßsignalen RA0 bis RA7 gebildet.

Ein Spaltendekoder CD ist für zwei Teilfeldblöcke geschaffen. Jeder der Spaltendekoder CD dekodiert 10-Bit-Adressignale RA10, CA0-CA8 des internen Spaltenadressignales, um eine Spalte von jedem der entsprechenden Blöcke auszuwählen. Entsprechend wählt jeder Spaltendekoder CD zwei Spalten aus. Geradzahlig und ungeradzahlig numerierte Spalten im Speicherzellenfeld, d. h., in jedem der Teilfeldblöcke MB1 bis MB16, werden durch das höchstwertige Bit RA10 der internen Zeilenadresse bestimmt.

Das Bit CA8 der internen Spaltenadresse wählt einen Bereich der viergeteilten Bereiche in jedem der Teilfeldblöcke MB1 bis MB16 aus.

Das Bit RA9 der internen Zeilenadresse wählt die Hälfte der Teilfelder MB1 bis MB16, d. h., acht Teilfelder, aus. Die interne Zeilenadresse RA8 wählt vier Teilfelder der durch das Bit RA9 der internen Zeilenadresse ausgewählten acht Teilfelder aus. Falls z. B. sowohl RA9 als auch RA8 beide logisch "1" sind, werden die Teilfeldblöcke MB7, MB8, MB15 und MB16 ausgewählt. In einer Halbleiterspeichereinrichtung von 4 Mbit werden üblicherweise nur die von den zwei Bits RA9 und RA8 festgelegten Teilfeldblöcke aktiviert, in denen eine Auswahloperation, d. h., Zeilen- und Spaltenauswahl, und eine Leseoperation erfolgt.

Zwei Bits CA9 und CA10 des höchstwertigen Adreßsignales wählen einen der vier ausgewählten Teilfeldblöcke aus. Falls RA9 = "1", RA8 = "1", CA9 = "1" und CA10 = "1" sind, wird eine Datenschreib/leseoperation für eine ausgewählte Speicherzelle im Teilfeldblock MB16 des Speicherzellenfeldes ausgeführt.

Bei den in den Fig. 15A und 15B gezeigten Strukturen geben die den Teilfeldblöcken MB1 bis MB16 zugewiesenen Darstellungen 1 bis 4 diejenigen Teilfeldblöcke an, die gleichzeitig von den 2-Bit-Zeilenadressen ausgewählt werden. In den zwei Teilfeldblöcken mit derselben Darstellung werden die Spalten durch denselben Spaltendekoder CD ausgewählt.

Leseverstärker SA sind benachbart zu den Spaltendekodern CD in jedem Teilfeldblock gebildet. Bei dieser Ausführungsform kann unter Verwendung des höchstwertigen Zeilenadreßbits RA10 bestimmt werden, ob die ausgewählten Speicherzellen zu den geradzahlig oder ungeradzahlig numerierten Spalten gehören. Das höchstwertige Adreßbit RA10 ermöglicht die Differenzierung der Aktivierungstaktungen der bei den geradzahlig oder ungeradzahlig numerierten Spalten gebildeten Leseverstärkern. Falls eine ausgewählte Speicherzelle nämlich zu einer geradzahlig numerierten Spalte gehört, werden zuerst die zu den geradzahlig numerierten Spalten gehörenden Leseverstärker und dann die zu den ungeradzahlig numerierten Spalten gehörenden Leseverstärker aktiviert.

Das höchstwertige Bit RA10 der internen Zeilenadresse wird an die in Fig. 6 gezeigte Steuerung 20 anstelle des Spaltenadreßbits YA0 angelegt. Falls RA10 = "0" ist, was angibt, daß die Spalten der geradzahligen Spaltenadressen ausgewählt sind, wie sich einfach durch Ersetzen von YA0 = "0" mit RA10 = "0" im Signaldiagramm der Fig. 7 ergibt, wird entsprechend zuerst das Signal ΦB auf "H" und dann das Signal ΦA angehoben. Falls das Bit RA10 = "1" ist, wird ähnlicherweise zuerst das Steuersignal ΦA und dann das Signal ΦB aktiviert. Daher können die Aktivierungstaktsignale der Leseverstärker selbst durch die Verwendung des Adreßbits RA10 verschoben werden.

Bei der oben beschriebenen Struktur wird das höchstwertige Zeilenadreßbit RA10 als Teil der Spaltenadresse verwendet. Beim Adreßmultiplexsystem werden Zeilen- und Spaltenadreßsignale über denselben Anschlußstift (Pin) in die Einrichtung eingegeben. Da die Dekodiertaktung des Y-Dekoders 4 durch das -Signal erfolgt, kann entsprechend der Y-Dekoder bei einer Struktur, bei der das höchstwertige Zeilenadreßbit RA10 einfach an den Y-Dekoder 4 angelegt wird, das Zeilenadreßbit RA10 nicht empfangen, sondern nur das Spaltenadreßbit CA10. Entsprechend würden die Spaltenauswahl und die Auswahl des Leseverstärker-Aktivierungssignal in manchen Fällen nicht übereinstimmen. Damit der Y-Dekoder 4 die Adreßsignale RA10, CA0-CA8 zuverlässig dekodiert, um die mit den zuerst aktivierten Leseverstärkern verbundenen Bitleitungspaare auszuwählen, ist es für das höchstwertige Bit RA10 der internen Zeilenadresse erforderlich, daß es unabhängig vom internen Spaltenadreßbit CA10 kontinuierlich an den Y-Dekoder 4 angelegt ist. Dies trifft auch für den Fall des Steuerschaltkreises 20 für das Leseverstärker-Aktivierungssignal zu. Beim Adreßmultiplexsystem weist der Adreßpuffer eine Struktur auf, bei der die interne Zeilenadresse, wie in Fig. 16 gezeigt, kontinuierlich übertragen wird.

Die Fig. 16 zeigt ein Beispiel eines Adreßpufferschaltkreises zum kontinuierlichen Anlegen des höchstwertigen Zeilenadreßbits RA10 an den Y-Dekoder 4 und den Steuerschaltkreis 20. Bezüglich der Fig. 16 umfaßt der Adreßpufferschaltkreis einen Abfallverzögerungsschaltkreis 350 zum Verzögern eines Abfalls des internen Taktsignales int · , das in Abhängigkeit vom extern angelegten Steuersignal erzeugt wird, um eine vorbestimmte Zeitspanne, einen in Abhängigkeit vom internen Taktsignal int · aktivierten Inverterschaltkreis 300, einen Inverter 301 zum Empfangen der internen Adreßsignale vom Adreßpuffer 2 und ein NOR-Gatter 302 zum Empfangen des Ausgangssignales des Inverters 301 und des internen Taktsignales int · .

Der Inverterschaltkreis 300 weist einen P-Kanal MOS-Transistor 311 auf, dessen einer Leitungsanschluß zum Empfangen eines Versorgungspotentiales Vcc geschaltet und dessen Gate mit dem Ausgang des Inverters 301 verbunden ist, einen P-Kanal MOS-Transistor 312, dessen einer Leitungsanschluß mit dem anderen Leitungsanschluß des MIS-Transistors 311, dessen Gate ein internes Taktsignal int · empfängt und dessen anderer Leitungsanschluß mit einem Ausgangsanschluß N 300 verbunden ist, einen N-Kanal MIS-Transistor 313, dessen einer Leitungsanschluß mit dem Ausgangsanschluß 300 verbunden ist und dessen Gate das interne Taktsignal int · über einen Inverter 305 empfängt, und einen N-Kanal MOS-Transistor 314, dessen einer Leitungsanschluß mit dem anderen Leitungsanschluß des Transistors 313, dessen Gate mit dem Ausgang des Inverters 301 und dessen anderer Leitungsanschluß mit dem anderen Versorgungspotential (Massepotential) verbunden ist.

Der Abfallverzögerungsschaltkreis 350 umfaßt vier in Reihe geschaltete Inverterstufen 351, 352, 353 und 354 und ein Logikgatter 355 zum Empfangen des Ausgangssignales des Inverters 354 und des internen Taktsignales int · . Die vierstufige Reihenschaltung der Inverter 351-354 bildet einen Verzögerungsschaltkreis zum Verzögern des internen Taktsignales int · um eine vorbestimmte Zeitspanne (eine Zeitspanne, die länger als die Einstellzeit des Zeilenadreßbits RA10 ist und vor der Anlegung des Signales endet). Das Logikgatter 355 besitzt dieselbe Funktion wie das ODER-Gatter zum Ausgeben eines Signales mit Pegel "L" nur in dem Fall, wenn ein Signal mit Pegel "L" an beide Eingänge angelegt wird.

Dieser Schaltkreis umfaßt ferner einen N-Kanal MOS-Transistor 320, der vom Ausgangssignal des Abfallverzögerungsschaltkreises 350 abhängig ist, um in einen Sperrzustand einzutreten, so daß ein Eingangssignal (A10) des Adreßpuffers 2 vom internen Zeilenadreßbit RA10 abgeschnitten wird. Nun wird kurz eine Operation des Schaltkreises beschrieben.

Das interne Taktsignal int · wird vom Taktgenerator (siehe das Bezugszeichen 80 in Fig. 13) in Abhängigkeit vom extern angelegten Steuersignal ausgegeben, um die Abtastzeitabstimmung der Zeilenadresse und des Speicherzyklus' festzulegen. Als Reaktion auf das Abfallen des internen Taktsignales int · steigt der Ausgang des Inverters 305 auf den "H"-Pegel an, so daß der Inverterschaltkreis in einen operativen Zustand eintritt. Die Ein- und Ausgänge des Inverters 301 und des Inverterschaltkreises 300 sind ringförmig zusammengeschaltet, so daß diese einen Inverterverriegelungsschaltkreis bilden. Wenn das interne Taktsignal int · erzeugt wird, wird andererseits das Signal A10 (das Signal am Adreßanschluß A10) vom Adreßpuffer 2 als externes Adreßsignal angelegt. Das Signal A10 wird vom Verriegelungsschaltkreis gehalten, der den Inverter 301 und den Inverterschaltkreis 300 des Adreßpuffers 2 umfaßt, und über den Inverter 301 an einen Eingang des NOR-Gatters angelegt. Das interne Taktsignal int · wird an den anderen Eingang des NOR-Gatters 302 angelegt. Da sich das interne Taktsignal int · nun auf dem "L"-Pegel befindet, wirkt das NOR-Gatter 302 als Inverter, um das Ausgangssignal des Inverters 301 zum Ausgeben zu invertieren. Damit wird das vom Adreßpuffer 2 als höchstwertiges Bit RA10 der internen Zeilenadresse angelegte Signal A10 ausgegeben.

Nach dem Abfallen des internen Taktsignales int · und der Einstellung des internen Zeilenadreßbits RA10 ist die Verzögerungszeit der Inverter 351-354 vorbei, so daß der Ausgang des Logikgatters 354 vom "H"- auf den "L"-Pegel abfällt. Damit sperrt der Transistor 320, wodurch der Verriegelungsschaltkreis vom Adreßeingangsanschluß A10 getrennt wird. Der den Inverter 301 und den Inverterschaltkreis 300 umfassende Verriegelungsschaltkreis befindet sich während des "L"-Pegels des internen Taktsignales int · in einem aktiven Zustand, hält das angelegte Datum und gibt dann kontinuierlich das gehaltene Signal aus. Daher gibt der Puffer 2 unabhängig vom höchstwertigen Spaltenadreßbit CA10 kontinuierlich das höchstwertige Bit RA10 der Zeilenadresse aus, selbst wenn das Steuersignal und das höchstwertige Spaltenadreßbit CA10 extern als Signal A10 angelegt sind.

Wenn ein Speicherzyklus endet und das interne Taktsignal int · auf den "H"-Pegel ansteigt, fällt der Ausgang des NOR-Gatters 302 auf den "L"-Pegel ab. Ferner steigt das Ausgangssignal des Abfallverzögerungsschaltkreises 350 auf den "H"-Pegel an. Der Inverterschaltkreis 300 wird deaktiviert und der Eingangsbereich des Inverters 301 über den Transistor 320 mit dem Ausgangsbereich des Adreßpuffers 2 verbunden.

Die oben beschriebene Struktur ermöglicht die Verwendung des höchstwertigen Zeilenadreßbits RA10 als Teil des Spaltenadreßsignales durch alleiniges Umschalten der Verbindungen, selbst wenn der Zeitpunkt zum Anlegen des höchstwertigen Zeilenadreßbits RA10 und des Spaltenadreßsignales CA0 bis CA10 verschieden ist.

Während bei der oben beschriebenen Ausführungsform die Beschreibung anhand eines Beispieles erfolgte, bei dem ein Speicherzellenfeld in 16 Blöcke unterteilt ist und die Halbleiterspeichereinrichtung eine Kapazität von 4 MBit aufweist, ist es nicht erforderlich, daß das Speicherzellenfeld in 16 Blöcke unterteilt ist, sondern die Halbleiterspeichereinrichtung kann auch nur ein Speicherzellenfeld umfassen. Bei der Halbleiterspeichereinrichtung mit nur einem Speicherzellenfeld sind die Funktionen des höchstwertigen Adreßbits und des niederwertigsten Bits der Spaltenadresse einfach vertauscht.

Während bei den oben beschriebenen Ausführungen das höchstwertige Zeilenadreßbit zum Festlegen von geradzahlig und ungeradzahlig numerierten Spalten im Speicherzellenfeld benutzt worden ist, hängt es in diesem Fall ferner einfach vom Design ab, welches Bit der Adreßsignale eine auszuwählende Spalte in einem Speicherzellenfeld beschreibt, so daß jedes der Zeilenadreßbits als Bit zum Festlegen von geradzahlig und ungeradzahlig numerierten Spalten benutzt werden kann. Daher kann in der oben beschriebenen Ausführung derselbe Effekt durch Verwendung eines beliebigen Zeilenadreßbits als Spaltenadreßsignal zum Schreiben und Lesen von Informationen erzielt werden.

Bei den oben beschriebenen Ausführungen erfolgte die Beschreibung einer Struktur, bei der die Leistungsaufnahme und der Spitzenstrom vermindert werden können, ohne die Störungen von benachbarten Bitleitungen bei einer Leseoperation des DRAM zu vergrößern. Es ist jedoch nicht speziell erforderlich, daß gedrehte und nicht gedrehte Bitleitungen abwechselnd angeordnet sind, um nur den Spitzenstrom bei einer Leseoperation zu vermindern. Ferner ist es in diesem Fall auch nicht speziell erforderlich, in Gruppen von geradzahligen und ungeradzahligen Spalten zu unterteilen. Ein Speicherfeldblock kann einfach in zwei Teilbereiche unterteilt sein.

Die Fig. 17 zeigt eine konzeptionelle Struktur einer weiteren Ausführungsform. In Fig. 17 wird das Speicherzellenfeld 1 durch Verwendung des höchstwertigen Zeilenadreßbits RA10 als Spaltenadreßbit in Spalten der oberen und unteren Hälfte unterteilt. Der Bereich I wird durch RA10 = "0" und der Bereich II durch RA10 = "1" definiert.

Fig. 18 zeigt eine Ausführung der konzeptionellen Struktur der Fig. 17. Das in Fig. 18 gezeigte Speicherzellenfeld weist eine Speicherkapazität von 4 Mbit auf und umfaßt 16 von den in den Fig. 15A und 15B gezeigten ähnlichen Teilspeicherfelder. In Fig. 18 wird im Gegensatz zu den Fig. 15A und 15B das höchstwertige Bit RA10 der internen Zeilenadresse zum Bestimmen der Spalten der oberen und unteren Hälfte verwendet.

Diese Struktur ermöglicht es auch, eine verschobene Aktivierung der Leseverstärker durch Gruppierung der Spalten im Speicherzellenfeld zu realisieren, um zuerst die Spaltengruppe mit einer ausgewählten Speicherzelle einer Leseoperation zu unterwerfen, wodurch der Spitzenstrom verkleinert wird. Damit kann eine Verminderung der Empfindlichkeit der Leseverstärker aufgrund des verminderten Versorgungspotentials wegen der Spitzenströme verhindert werden.

Während bei den oben beschriebenen Ausführungen die Beschreibung eines DRAM als Speichereinrichtung erfolgte, kann die vorliegende Erfindung auch auf jede Speichereinrichtung angewendet werden, solange die Einrichtung das Adreßmultiplexsystem und in den jeweiligen Spalten gebildete Leseverstärker aufweist.

Wie oben beschrieben worden ist, ist ein Speicherblock in eine erste und eine zweite Spaltengruppe unterteilt, um die Startzeitabstimmung der Leseoperationen für diejenige Spaltengruppe, die die ausgewählte Speicherzelle umfaßt, und die andere Spaltengruppe zu differenzieren, so daß der Spitzenstrom bei der Leseoperation vermindert werden kann.

Insbesondere bei einer Struktur, bei der die Zeitabstimmung (Taktung) der Leseoperation für die erste Gruppe von Bitleitungspaaren mit einer gedrehten Bitleitungsanordnung und die zweite Gruppe von Bitleitungspaaren, die keinen, einen oder mehrere Kreuzungsbereiche aufweist, verschieden ist, kann der Spitzenstrom bei einer Leseoperation aufgeteilt werden, ohne einen nachteiligen Einfluß auf die Zugriffszeit des DRAM auszuüben und ohne fehlerhafte Leseoperation aufgrund einer Schwankung des Bitleitungspotentiales durch kapazitive Kopplung zwischen benachbarten Bitleitungspaaren zu verursachen, so daß eine Fehlfunktion der Schaltung des DRAM durch eine Schwankung des Substratpotentiales aufgrund des Spitzenstromes bei der Leseoperation verhindert und die Leistungsaufnahme erheblich vermindert werden kann.

Claims (14)

1. Halbleiterspeichereinrichtung zum Zugreifen auf eine Speicherzelle (MC) in Abhängigkeit von auf multiplexweise angelegten Zeilen- und Spaltenadreßbits (XA, YA, ext. A0 - ext. A10), die die Speicherzelle (MC) festlegen, zum Datenlesen oder Datenschreiben, mit:

• - einem Zellenfeld (1; MB1-MB16) mit einer Mehrzahl von Speicherzellen (MC), die in Form einer Matrix von Zeilen und Spalten angeordnet sind, wobei die Spalten in eine erste Gruppe von Spalten und eine zweite Gruppe von Spalten unterteilt sind;
• - einer ersten Leseverstärkereinrichtung (10-1, 10-3, . . .), die für die erste Gruppe von Spalten zum Lesen und Verstärkern von Signalpotentialen auf den zugehörigen Spalten gebildet ist;
• - einer zweiten Leseverstärkereinrichtung (10-2, 10-4, . . .), die für die zweite Gruppe von Spalten zum Lesen und Verstärken von Signalpotentialen auf den zugehörigen Spalten gebildet ist;
• - einer von einem Teil der angelegten Zeilen- und Spaltenadreßbits (XA, YA; ext. A0 - ext. A10) abhängigen Erzeugungseinrichtung (22; 2) zum Erzeugen eines Spaltengruppen- Bestimmungssignales (YA0, RA10);
• - einer vom Spaltengruppen-Bestimmungssignal (YA0, RA10) abhängigen Aktivierungseinrichtung (20) zum Aktivieren der ersten und zweiten Leseverstärkereinrichtung (10-1 - 10-n) zu verschiedenen Zeitpunkten, und
• - einer Spaltenauswahleinrichtung (4), die auf die Spaltenadreßbits und den Teil der angelegten Zeilenadreßbits reagiert, zum Erzeugen eines Auswahlsignals zum Auswählen einer Spalte aus dem Speicherzellenfeld;

wobei die Leseverstärkereinrichtung für diejenige Gruppe, die die Spalte umfaßt, zu der eine von den angelegten Zeilen- und Spaltenadreßbits (XA, YA; ext. A0 - ext. A10) bestimmte Speicherzelle gehört, zuerst aktiviert wird.

2. Halbleiterspeichereinrichtung zum Zugreifen auf eine Speicher­ zelle (MC) in Abhängigkeit von extern angelegten Adreßbits (XA, YA), die die Speicherzelle (MC) festlegen, zum Datenlesen oder Datenschreiben, mit
einem Zellenfeld (1; MB1 bis MB16) mit einer Mehrzahl von Speicherzellen (MC), die in Form einer Matrix von Zeilen und Spalten angeordnet sind, wobei die Spalten in eine erste Gruppe von Spalten und eine zweite Gruppe von Spalten unterteilt sind,
einer ersten Leseverstärkereinrichtung (10-1, 10-3, . . .), die für die erste Gruppe von Spalten gebildet ist zum Lesen und Verstärken von Signal­ potentialen auf den zugehörigen Spalten,
einer zweiten Leseverstärkereinrichtung (10-2, 10-4, . . .), die für die zweite Gruppe von Spalten gebildet ist zum Lesen und Verstärken von Signalpotentialen auf den zugehörigen Spalten,
einer von den extern angelegten Adreßbits (XA, YA) abhängigen Erzeugungs­ einrichtung (22) zum Erzeugen eines Spaltengruppen-Bestimmungs­ signales (YA0), und
einer vom Spaltenbestimmungssignal (YA0) abhängigen Aktivierungseinrichtung (20) zum Aktivieren der ersten und zweiten Leseverstärkereinrichtung (10-1 bis 10-n) mit verschiedener Taktung bzw. Zeit­ abstimmung,
wobei die Leseverstärkereinrichtung für diejenige Gruppe, die die Spalte umfaßt, zu der eine von den extern ange­ legten Adreßbits bestimmte Speicherzelle gehört, zuerst aktiviert wird, dadurch gekennzeichnet, daß die erste Gruppe von Spalten die ungeradzahligen Spalten der Matrix enthält und die zweite Gruppe von Spalten die geradzahligen Spalten der Matrix enthält.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die erste Gruppe von Spalten eine Mehrzahl von Bitleitungspaaren (BL0, , BL2, , . . .) umfaßt, die jeweils wenigstens einen gedrehten Bereich aufweisen, und daß die zweite Gruppe von Spalten eine Mehrzahl von Bitleitungspaaren (BL1, , BLm, , . . .) mit keinem, einem oder mehreren gedrehten Bereichen umfaßt, wobei Bitleitungspaare der ersten und zweiten Gruppe abwechselnd angeordnet sind.

4. Halbleiterspeichereinrichtung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die angelegten Adreßbits Zeilenadreßbits (XA) zum Festlegen einer Zeile im Zellenfeld (I) und Spalten­ adreßbits (YA) zum Festlegen einer Spalte im Zellenfeld (I) umfassen, und daß die Zeilenadreßbits (XA) und die Spaltenadreßbits (YA) gleichzeitig angelegt werden, wobei die Erzeugungseinrichtung (22) das Spaltengruppen-Bestimmungssignal (YA0) in Abhängigkeit von einem Teil der Spaltenadreßbits (YA) erzeugt (Fig. 8).

5. Halbleiterspeichereinrichtung nach Anspruch 2 oder 3, sowie auf Anspruch 2 zurückbezogen, dadurch gekennzeichnet, daß die extern angelegten Adreßbits (ext · A0 - ext · A10) Zeilenadreßbits (RA0-RA10) und Spaltenadreßbits (CA0-CA10) umfassen, die Zeilenadreßbits und die Spaltenadreßbits zeitlich gemultiplext angelegt werden, die Erzeugungseinrichtung (2) das Spaltenbestimmungssignal (RA10) in Abhängigkeit von einem Teil der Zeilenadreßbits (RA0-RA10) erzeugt, und dieser Teil der Zeilenadreßbits zusammen mit den Spaltenadreßbits für die Festlegung einer Spalte im Zellenfeld verwendet wird (Fig. 13).

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (20) eine Verzögerungseinrichtung (201) zum Verzögern eines empfangenen Leseverstärker-Aktivierungssignales (Φ0) um eine vorbestimmte Zeitspanne, eine erste vom Spaltengruppen-Bestimmungssignal (YA0, RA10) abhängige Einrichtung (202, 203, 204, 207) zum Anlegen von ent­ weder dem Ausgangssignal (ΦD) der Verzögerungseinrichtung oder dem Leseverstärker-Aktivierungssignal (Φ0) an die erste Leseverstärker­ einrichtung (10-1, 10-3, . . .), und eine zweite vom Spaltengruppen-Bestimmungssignal abhängige Einrichtung (202, 205, 206, 208) zum Anlegen von entweder dem Ausgangssignal der Verzögerungseinrichtung (ΦD) oder dem Leseverstärker-Aktivierungssignal (Φ0) an die zweite Leseverstärker­ einrichtung (10-2, 10-4, . . .) umfaßt.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (20) eine erste Gattereinrichtung (203), die in Abhängigkeit vom Spaltengruppen- Bestimmungssignal (YA0, RA10) aktiviert wird, um ein Leseverstärker- Aktivierungssignal (Φ0) zu übertragen, eine Verzögerungseinrichtung (201) zum Verzögern des Leseverstärker-Aktivierungssignales (Φ0) um eine vorbestimmte Zeitspanne, eine zweite Gattereinrichtung (204), die in Abhängigkeit von einem invertierten Signal des Spalten­ gruppen-Bestimmungssignales (YA0, RA10) aktiviert wird, um das Ausgangssignal der Verzögerungseinrichtung (ΦD) zu übertragen, eine dritte Gatterein­ richtung (207), die von einem Aktivierungssignal von wenigstens der ersten oder zweiten Gattereinrichtung abhängig ist, um ein Aktivierungssignal (ΦA) zu ermitteln und dieses an die erste Lesever­ stärkereinrichtung (10-1, 10-3, . . .) zu übertragen, eine vierte Gattereinrichtung (205), die in Abhängigkeit vom invertierten Signal des Spalten­ gruppen-Bestimmungssignales (YA0, RA10) aktiviert wird, um dieses als ein Leseverstärker-Aktivierungssignal zu übertragen, eine fünfte Gattereinrichtung (206), die in Abhängigkeit vom Spaltengruppen- Bestimmungssignal (YA0, RA10) aktiviert wird, um das Ausgangssignal (ΦD) der Verzögerungseinrichtung zu übertragen, und eine sechste Gatter­ einrichtung (208), die von einem Aktivierungssignal von wenigstens der vierten oder fünften Gattereinrichtung abhängig ist, um ein Aktivierungssignal (ΦB) zu ermitteln und dieses an die zweite Lese­ verstärkereinrichtung (10-2, 10-4, . . .) zu übertragen, umfaßt.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die ersten Leseverstärkereinrichtungen und die zweiten Leseverstärkereinrichtungen in zwei Spalten ange­ ordnet sind, wobei die ersten Leseverstärkereinrichtungen in einer Spalte und die zweiten Leseverstärkereinrichtungen in der anderen Spalte angeordnet sind.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die ersten Leseverstärkereinrichtungen auf einer Seite der Bitleitungspaare und die zweiten Lesever­ stärkereinrichtungen auf der anderen Seite der Bitleitungspaare gebildet sind.

10. Verfahren zum Treiben der Leseverstärkereinrichtungen der Halbleiterspei­ chereinrichtung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch die Schritte: Erzeugen eines Spaltengruppen-Bestimmungssignales (YA0; RA10) in Abhängigkeit der angelegten Adreßbits (YA; RA0-RA10) zum Festlegen einer Speicherzelle im Zellenfeld und Aktivieren der ersten und zweiten Leseverstärkereinrichtung (10-1,-10n) in Abhängigkeit vom Spalten­ gruppen-Bestimmungssignal (YA0, RA10) zu verschiedenen Zeitpunkten, wobei die für die durch das Spalten­ gruppen-Bestimmungssignal bestimmten Spalten gebildete Lesever­ stärkereinrichtung zuerst aktiviert wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt zur Erzeugung des Spaltengruppen-Bestimmungssignales den Schritt des Erzeugens des Spaltengruppen-Bestimmungssignales in Abhängigkeit von einem Teil (RA10) der angelegten Zeilen­ adreßbits (RA0, RA10) zum Festlegen einer Zeile im Zellenfeld umfaßt, wobei dieser Teil (RA10) der angelegten Zeilenadreßbits zusammen mit angelegten Spaltenadreßbits auch für die Festlegung einer Spalte im Zellenfeld verwendet wird und die Spaltenadreßbits und die Zeilenadreßbits zeitlich gemultiplext angelegt werden (Fig. 13).

12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt zur Erzeugung des Spaltengruppen-Bestimmungssignales (YA0) den Schritt des Erzeugens des Spaltengruppen-Bestimmungssignales in Abhängigkeit von angelegten Spaltenadreßbits (YA) zum Festlegen einer Spalte im Zellenfeld umfaßt, wobei die Spaltenadreßbits (YA) und die Zeilenadreßbits (XA) zum Festlegen einer Zeile im Zellenfeld gleichfalls angelegt werden (Fig. 8).

13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekenn­ zeichnet, daß der Aktivierungsschritt die Schritte Verzögern des Leseverstärker-Aktivierungssignales (Φ₀), Durchlassen des Leseverstärker- Aktivierungssignales (Φ₀) oder des verzögerten Leseverstärker- Aktivierungssignales (Φ_D) in Abhängigkeit vom Spaltengruppen-Bestimmungs­ signal (YA0, RA10), um dieses an die erste Leseverstärkereinrichtung zu übertragen, und Übertragen des Leseverstärker-Aktivierungssignales (Φ₀) oder des ver­ zögerten Leseverstärker-Aktivierungssignales (Φ_D) in Abhängigkeit vom Spaltengruppen-Bestimmungssignal (YA0, RA10), um dieses an die zweite Lese­ verstärkereinrichtung zu übertragen, wobei das verzögerte Leseverstärker- Aktivierungssignal (Φ_D) an die Leseverstärkereinrichtung der anderen Gruppe über­ tragen wird, wenn das Leseverstärker-Aktivierungssignal (Φ₀) an die Leseverstärkereinrichtung der einen Gruppe übertragen wird, umfaßt.