DE4333765A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chereinrichtung bzw. allgemein auf Halbleiterspeichereinrichtun­ gen, und genauer auf eine Verbesserung einer Halbleiterspeicher­ vorrichtung mit einem Adreßübergangsdetektor. Die vorliegende Erfindung hat eine spezielle Anwendbarkeit auf dynamische Spei­ cher mit wahlfreiem Zugriff (Dynamic Random Access Memory = DRAM).

(Halbleiterspeicher wie zum Beispiel dynamische Speicher mit wahl­ freiem Zugriff (im folgenden als "DRAM" bezeichnet) und statische Speicher mit wahlfreiem Zugriff (im folgenden als "SRAM" bezeich­ net) und ähnliche wurden zuvor in verschiedenen elektronischen Vorrichtungen verwendet. Im allgemeinen werden vor der Ausliefe­ rung aus der Fabrik verschiedene Tests mit den Halbleiterspei­ chern durchgeführt. Auch für DRAM und SRAM werden vor der Auslie­ ferung verschiedene Tests durchgeführt. Mit dem Anstieg der Inte­ grationsdichte dieser Halbleiterspeicher tendiert die für die Tests benötigte Zeit dazu, anzusteigen. Darum wird eine Verbes­ serung zur Verkürzung der für die Tests benötigten Zeit benötigt.

Ein Adreßübergangs(-änderungs)detektor (im folgenden als "ATD" bezeichnet) wird in verschiedenen Halbleiterspeichern wie einem DRAM, einem SRAM oder ähnlichem oder Halbleitervorrichtungen ver­ wendet. Der ATD erkennt den Übergang bzw. die Änderung eines ex­ tern angelegten Adreßsignales zur Erzeugung eines Pulssignales (im allgemeinen als ein "ATD-Puls" bezeichnet). Eine Halbleiter­ speichervorrichtung enthält verschiedene Schaltungen, die in Ant­ wort auf den ATD-Puls Betriebsabläufe initialisieren bzw. begin­ nen.

Obwohl die vorliegende Erfindung ganz allgemein auf Halbleiter­ speicher mit dem ATD angewendet werden kann, wird im folgenden ein Beispiel beschrieben, in dem die vorliegende Erfindung auf einen DRAM angewendet wird.

Fig. 5 ist ein Ersatzschaltbild eines DRAM, der den Hintergrund der vorliegenden Erfindung illustriert. Wie in Fig. 5 gezeigt, weist ein DRAM 200 ein Speicherzellenfeld 85 mit einer Anzahl von Speicherzellen, einen extern angelegte Adreßsignale A0-An empfan­ genden Adreßpuffer 81, einen Zeilendekoder 82 und einen Spalten­ dekoder 83 zur Bestimmung von Zeilen bzw. Spalten des Speicher­ zellenfeldes 85 in Antwort auf die empfangenen Adreßsignale und einen Leseverstärker 84 zur Verstärkung eines aus der Speicher­ zelle ausgelesenen Datensignals auf. Eingabedaten Di werden an eine Dateneingabeschaltung 86 angelegt. Ausgabedaten Do werden durch eine Datenausgabeschaltung 87 geliefert.

Ein Zeilenadreßtaktsignal /RAS ist über einen RAS-Eingabepuffer 92 an einen Taktgenerator 88 angelegt. Ein Spaltenadreßtaktsignal /CAS ist über einen CAS-Eingabepuffer 91 an den Taktgenerator 88 angelegt. Der Taktgenerator 88 erzeugt Taktsignale zur Steuerung verschiedener in dem DRAM 200 vorgesehener Schaltungen.

Der DRAM 200 weist weiter eine Spaltensystemfreigabeschaltung 20 zur Freigabe der Spaltensystemschaltungen in dem DRAM 200 und einen ATD 94 zur Erzeugung eines Adreßübergangs(-änderungs)erken­ nungssignals Sat in Antwort auf ein Spaltensystemfreigabesignal /CE auf. Der Spaltendekoder 83, die Dateneingabeschaltung 86, die Datenausgabeschaltung 87 und ähnliche sind in den Spaltensystem­ schaltungen enthalten. Wie in Fig. 9 gezeigt, weist die Daten­ ausgabeschaltung 87 einen Vorverstärker 31, einen Hauptverstärker 32 und einen Ausgabepuffer 33 auf.

Die Spaltensystemfreigabeschaltung 20 empfängt von dem Taktgene­ rator 88 angelegte Taktsignale /RASA, /REF und SOD. Das interne Zeilenadreßtaktsignal /RASA ist mit dem extern angelegten Signal /RAS synchronisiert. Das interne Auffrischsignal /REF wird von einer Auffrischmodusbestimmungsschaltung (nicht gezeigt), die in dem Taktgenerator 88 vorgesehen ist, erzeugt. Wenn das Signal /REF ein niedriges Niveau hat, arbeitet der DRAM 200 in einem CAS vor einem RAS Auffrischzyklus. Das Signal SOD zeigt die Vollen­ dung eines Lesebetriebes durch den Leseverstärker 84 an. Das Si­ gnal SOD wird in dem Taktgenerator 88 durch Verzögerung eines Aktivierungszeitablaufes eines Wortleitungsaktivierungssignales für eine Wortleitung (nicht gezeigt), die in dem Speicherzellen­ feld 85 vorgesehen ist, erzeugt.

Die Spaltensystemfreigabeschaltung 20 liefert das Spaltensystem­ freigabesignal/CE auf einem niedrigen Niveau in Antwort auf das Signal/RASA auf niedrigem Niveau und die Signale /REF und SOD auf hohem Niveau, und liefert das Signal /CE auf hohem Niveau im anderen Fall. Der ATD 94 wird in Antwort auf das Signal/CE auf niedrigem Niveau aktiviert. Nachdem er aktiviert ist, detektiert der ATD 94 die Änderung von Adreßsignalen A0-An, die über den Adreßpuffer 81 angelegt sind, zur Erzeugung des Adreßänderungs­ erkennungssignals Sat. Genauer detektiert der ATD 94 den Übergang von einem Zeilenadreßsignal zu einem Spaltenadreßsignal zur Er­ zeugung des Signales Sat inklusive eines ATD-Pulses.

Der Spaltendekoder 83, die Dateneingabeschaltung 86 und die Da­ tenausgabeschaltung 87 werden in Antwort auf das Adreßänderungs­ erkennungssignal Sat aktiviert. Speziell weist die Datenausgabe­ schaltung 87 einen Vorverstärker, einen Hauptverstärker und einen Ausgabepuffer auf, und diese Schaltungen desselben werden in Ant­ wort auf das Signal Sat aktiviert.

Fig. 9 ist eine schematische Darstellung der in Fig. 5 gezeig­ ten Datenausgabeschaltung 87. Wie Fig. 9 zeigt, weist die Daten­ ausgabeschaltung 87 einen das durch den Leseverstärker 84 ver­ stärkte Datensignal Sd empfangenden Vorverstärker 31, einen mit der Ausgabe des Vorverstärkers 31 verbundenen Hauptverstärker 32 und einen mit der Ausgabe des Hauptverstärkers 32 verbundenen Ausgabepuffer 33 auf. Die Ausgabedaten Do werden durch den Aus­ gabepuffer 33 geliefert. Der Vorverstärker 31, der Hauptverstär­ ker 32 und der Ausgabepuffer 33 werden in Antwort auf einen ATD- Puls AP, der in dem Ausgabesignal Sat des in Fig. 5 gezeigten ATD 94 enthalten ist, aktiviert.

Fig. 6 ist eine schematische Darstellung einer Schaltung, die einen Abschnitt einer bekannten Bitleitungsperipherieschaltung zeigt. Die in Fig. 6 gezeigte Schaltung ist in dem Leseverstär­ ker 84 und dem Speicherzellenfeld 85, gezeigt in Fig. 5, vorge­ sehen. Fig. 7 ist eine Zeitablaufsdarstellung zur Erklärung der Betriebsabläufe der in Fig. 6 gezeigten Schaltung. Die Beschrei­ bung der in Fig. 6 gezeigten Bitleitungsperipherieschaltung ist auf den Seiten 252 und 253 von Diqest of Technical Papers of In­ ternational Solid-State Circuits Conference, gehalten 1985 (ISSCC 85), beschrieben.

Wie in den Fig. 6 und 7 gezeigt, wird beim Lesebetrieb, wenn eine Wortleitung WLi aktiviert ist (in anderen Worten, wenn das Potential der Wortleitung WLi hohes Niveau erreicht), ein Schalt­ transistor Qs einer Speicherzelle MC angeschaltet. Daher er­ scheint ein Datensignal, daß in dem Kondensator Cs in der Spei­ cherzelle MC gespeichert ist, auf einer Bitleitung BLj. Eine kleine Potentialdifferenz, die zwischen den Bitleitungen BLj und /BLj erscheint, wird verstärkt, da ein aus den Transistoren Q1 bis Q4 aufgebauter Leseverstärker 5 in Antwort auf die Aktivie­ rungssteuersignale S_P und S_N aktiviert wird. Da ein Spaltenaus­ wahlsignal Yj auf hohem Niveau an die Gates der Transistoren Q8 und Q9 des Spaltendekoders 83 angelegt wird, werden die Transi­ storen Q8 und Q9 angeschaltet. Daher wird das durch den Lesever­ stärker 84 verstärkte Datensignal an ein IO-Leitungspaar 6a, 6b angelegt. Das Datensignal auf dem IO-Leitungspaar 6a, 6b wird an die Datenausgabeschaltung 87 übertragen. In Fig. 7 ist das Lese­ beendigungssignal SOD gezeigt.

Fig. 3 ist eine schematische Darstellung einer in Fig. 5 ge­ zeigten Spaltensystemfreigabeschaltung 20. Wie Fig. 3 zeigt, weist die Spaltensystemfreigabeschaltung 20 Inverter 11 bis 15, ein NAND-Gatter 16 und NOR-Gatter 17 auf. Das Signal /RASA wird über den Inverter 11 an das NAND-Gatter 16 angelegt. Das Signal /REF wird über die Inverter 12 und 13 an das NAND-Gatter 16 an­ gelegt. Das Signal SOD wird über den Inverter 14 an das NOR-Gat­ ter 17 angelegt. Das NOR-Gatter 17 erhält außerdem ein Ausgabe­ signal des NAND-Gatters 16. Ein Ausgabesignal des NOR-Gatters 17 wird nach der Invertierung durch den Inverter 15 als Spaltensy­ stemfreigabesignal /CE geliefert.

Im Betrieb liefert die Spaltensystemfreigabeschaltung 20 das Si­ gnal /CE auf niedrigem Niveau, wenn das Signal /RASA auf niedri­ gem Niveau und die Signale /REF und SOD auf hohem Niveau angelegt werden, und es liefert das Signal /CE auf hohem Niveau in den anderen fällen.

Fig. 8 ist ein Zeitablaufdiagramm zur Erklärung der Betriebsab­ läufe der in Fig. 3 gezeigten Spaltensystemfreigabeschaltung 20. Unter Bezugnahme auf die Fig. 3 und 8 werden nun die Betriebs­ abläufe der Spaltensystemfreigabeschaltung 20 beschrieben.

In Antwort auf den Abfall des extern angelegten Signals /PAS fällt das interne Signal /RASA. In Antwort auf den Abfall des Signals /RAS werden extern angelegte Adreßsignale A0-An durch den Adreßpuffer 81 als Zeilenadreßsignal RA gehalten. Das Zeilen­ adreßsignal RA wird an den Zeilendekoder 82 angelegt. Zu diesem Zeitpunkt liefert die Spaltensystemfreigabeschaltung 20 das Si­ gnal /CE auf hohem Niveau.

Zum Zeitpunkt tse steigt das Lesebeendigungssignal SOD an. Der Anstieg des Signals SOD zeigt die Beendigung des Lesebetriebs durch den Leseverstärker 84. Genauer, wie in Fig. 7 gezeigt, steigt das Lesebeendigungssignal SOD eine vorbestimmte Zeit nach­ dem das Wortleitungssignal WLi ansteigt und der Leseverstärker 84 aktiviert wird (siehe Fig. 7). Zum Beispiel wird das Lesebeendi­ gungssignal SOD durch Verzögerung des Wortleitungssignals WLi erzeugt.

Bei der in Fig. 3 gezeigten Spaltensystemfreigabeschaltung 20 legt das NAND-Gatter 16 in Antwort auf das Signal /RASA auf nied­ rigem Niveau und das Signal /REF auf hohem Niveau ein Ausgabesi­ gnal auf niedrigem Niveau an das NOR-Gatter 17 an. Da ein Signal auf hohem Niveau vor dem Anstieg des Lesebeendigungssignals SOD an das NOR-Gatter 17 angelegt wird, liefert das NOR-Gatter 17 ein Signal auf niedrigem Niveau. Daher wird das Spaltensystemfreiga­ besignal /CE über den Inverter 15 auf hohem Niveau geliefert.

Da nach dem Anstieg des Lesebeendigungssignals SOD ein Signal auf niedrigem Niveau an das NOR-Gatter 17 angelegt wird, liefert das NOR-Gatter 17 ein Signal auf hohem Niveau. Daher wird das Spal­ tensystemfreigabesignal /CE über den Inverter 15 auf niedrigem Niveau geliefert.

Wie Fig. 8 zeigt, steigt zum Zeitpunkt tse das Lesebeendigungs­ signals SOD an. In Antwort auf den Anstieg des Signals SOD lie­ fert die Spaltensystemfreigabeschaltung 20 das Spaltensystemfrei­ gabesignal /CE auf niedrigem Niveau. Das Ausgabesignal Sat des ATD 94 ändert sich auf ein niedriges Niveau, nachdem der ATD 94 aktiviert ist. Nachdem er aktiviert ist, erzeugt der ATD 94 den ATD-Puls AP (in Fig. 8 durch eine gestrichelte Linie gezeigt) in Antwort auf den Übergang der Adreßsignale A0-An, das heißt den Übergang vom Zeilenadreßsignal RA auf das Spaltenadreßssignal CA. Der Spaltendekoder 83, die Dateneingabeschaltung 86 und die Da­ tenausgabeschaltung 87, die in Fig. 5 gezeigt sind, werden in Antwort auf den in dem Signal Sat enthaltenden ATD-Puls AP akti­ viert.

Fig. 10 ist eine schematische Darstellung der in Fig. 5 gezeig­ ten ATD-Schaltung 94. Wie Fig. 10 zeigt, weist die ATD-Schaltung 94 PMOS-Transistoren 41 bis 43, NMOS-Transistoren 45, 46, 50-5n, Inverter 47, EXOR-Gatter 60-6n und Verzögerungselemente 70-7n auf. Im Betrieb wird, da das interne Zeilenadreßtaktsignal /RASA zuerst auf niedrigem Niveau angelegt wird, der Transistor 41 an­ geschaltet. Zusätzlich dazu werden, da das Spaltensystemfreigabe­ signal /CE auf niedrigem Niveau angelegt wird, die Transistoren 42, 43 angeschaltet. Die ATD-Schaltung 94 wird durch die Leitung der Transistoren 41, 42 und 43 aktiviert, und der Inverter 47 liefert das Ausgangssignal Sat auf niedrigem Niveau.

Wenn die Adreßsignale A0-An geändert werden, erzeugt ein entspre­ chendes der EXOR-Gatter 60-6n einen kurzen Puls. Da ein entspre­ chender der Transistoren 50-5n leitend gemacht wird, erreicht daher das Ausgangssignal Sat während der angelegten Pulsweite hohes Niveau. Als Ergebnis wird der ATD-Puls AP als das Ausgangs­ signal Sat geliefert.

Das Anlegen des Spaltensystemfreigabesignals /CE auf hohem Niveau verursacht die Leitung des Transistor 45, wodurch die ATD-Schal­ tung 94 das Ausgangssignal Sat auf hohem Niveau liefert. Dadurch fährt die ATD-Schaltung 94 im Zeitraum der Nichtaktivierung fort, das Ausgabesignal Sat auf hohem Niveau zu liefern, ohne in Ant­ wort auf den Wechsel der Adreßsignale A0-An zu arbeiten.

Wie oben beschrieben, wird das Lesebeendigungssignal SOD einen vorbestimmten Zeitraum nach der Aktivierung eines Wortleitungs­ signals zum Anstieg veranlaßt. Die Übertragungsgeschwindigkeit des Lesebeendigungssignals SOD in einem Halbleitersubstrat jedoch hängt von den einzelnen Vorrichtungen ab, das heißt von den indi­ viduellen DRAMs. Genauer wird, da für den DRAM nötige Schaltungen auf dem Halbleitersubstrat ausgebildet werden, aufgrund von Va­ riationen der Herstellungsparameter in den Herstellungsschritten (zum Beispiel Genauigkeit, Umgebungstemperatur und ähnliches), die Anstiegsgeschwindigkeit des Lesebeendigungssignals SOD be­ schleunigt oder verzögert. In anderen Worten variiert die in Fig. 8 gezeigte Zeit tse für jede solche Vorrichtung. Das verur­ sacht das folgende Problem.

Idealerweise sollte die ATD-Schaltung 94 den Übergang des Adreß­ signales unmittelbar nach der Aktivierung erkennen, um den ge­ wünschten ATD-Puls AP zu erzeugen. Direkt nach der Aktivierung jedoch, arbeitet die ATD-Schaltung 94 manchmal für eine kurze Zeit instabil, was schlechte Auswirkungen auf dem DRAM 200 hat. Daher ist es beim Testen der einzelnen DRAMs vor der Auslieferung nötig, zu bestimmen ob normale Lese- und Schreibbetriebsabläufe ausgeführt werden können, selbst wenn die ATD-Schaltung 94 für einen kurzen Zeitraum direkt nach ihrer Aktivierung instabil ar­ beitet, oder nicht. Wenn normale Lese- und Schreibbetriebsabläufe nicht ausgeführt werden können, wird der DRAM als ein defektes Produkt aussortiert. Der Test wird ausgeführt, indem Testdaten in den DRAM geschrieben werden, und das Auslesen der gewünschten Daten detektiert wird.

Darum ist es, um den oben beschriebenen Test auszuführen, nötig, die Adreßsignale A0-An direkt nach dem Abfall des Ausgangssigna­ les Sat der ATD-Schaltung 94 zu ändern. Jedoch verursacht wie oben beschrieben die Variation der Anstiegszeit des Lesebeendi­ gungssignals SOD eine Änderung der Abfallzeit des Signals Sat. Als ein Ergebnis ist es schwierig mit einem gewünschten Timing, in anderen Worten zu einem Zeitpunkt direkt nachdem das Signal Sat fällt, die Adreßsignale A0-An zu ändern.

Daher werden bei den bekannten Tests die Adreßsignale A0-An zu verschiedenen Zeitpunkten t11 bis t17 innerhalb einer vorbestimm­ ten Periode T2, in Fig. 8 gezeigt, und durch das Wiederholen des Datenschreibens und Datenlesens für jeden Übergangszeitablauf ausgeführt. Da der gewünschte Zeitablauf des Tests (das heißt, der Zeitablauf direkt nach der Aktivierung der ATD-Schaltung 94) t13 in den Übergangszeitabläufen t11 bis t17 enthalten ist, wird bestimmt, ob der getestete DRAM für die Auslieferung geeignet ist oder nicht, indem sichergestellt wird, daß die gewünschten Daten mit allen Zeitabläufen t11 bis t17 ausgelesen werden können. Falls die eingeschriebenen Daten bei einem der Zeitabläufe t11 bis t17 nicht ausgelesen werden, wird der getestete DRAM als de­ fektes Produkt aussortiert.

Wie oben beschrieben ist es beim Ausführen des Tests eines be­ kannten DRAMs nötig, das Datenschreiben und das Datenlesen für eine Mehrzahl von Zeitabläufen t11 bis t17 auszuführen, wodurch die für die Ausführung des Tests benötigte Zeit erhöht wird.

Es ist Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung zu ermöglichen, bei der die zum Testen der Halbleiterspeichervor­ richtung mit Adreßübergangsdetektor benötigte Zeit verkürzt ist.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich­ tung nach Anspruch 1.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.

Es wird eine Halbleiterspeichereinrichtung ermöglicht, bei der die zum Testen eines dynamischen Speichers mit wahlfreiem Zugriff inklusive eines Adreßübergangsdetektors und die zum Testen einer mit einem Ausgang eines Adreßübergangsdetektors verbundenen Schaltung benötigte Zeit verkürzt wird.

Eine Halbleiterspeichervorrichtung weist ein Speicherzellenfeld mit einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind, einen Leseverstärker zur Verstärkung von in den Speicherzellen gespeicherten Datensignalen, eine Schaltung zur Erzeugung eines Lesebeendigungssignales, das die Beendigung eines Lesebetriebsablaufes durch den Leseverstärker anzeigt, einen Adreßänderungsdetektor zur Erkennung der Änderung eines extern angelegten Adreßsignals, eine Aktivierungsschaltung zur Aktivie­ rung des Adreßänderungsdetektors in Antwort auf das Lesebeendi­ gungssignal, und eine Zeitsteuerschaltung zur Steuerung des Akti­ vierungszeitablaufes der Aktivierungsschaltung in Antwort auf ein extern angelegtes Zeitsteuersignal.

Im Betrieb steuert die Zeitsteuerschaltung bzw. Zeitablaufssteu­ erschaltung in Antwort auf das extern angelegte Zeitsteuersignal den Aktivierungszeitablauf bzw. das Aktivierungstiming der Akti­ vierungsschaltung. Daher ist es möglich, da es möglich ist, den Aktivierungszeitablauf des Adreßänderungsdetektors und den Über­ gangszeitablauf des Adreßsignals individuell extern zu bestimmen, die zum wiederholten Wechsel des Adreßsignales mit verschiedenen Zeitabläufen in einem Test benötigte Zeitperiode zu verkürzen. Daher kann die für den Test benötigte Zeit verkürzt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figu­ ren.

Von den Figuren zeigen:

Fig. 1 ein Ersatzschaltbild eines DRAM, das eine Ausfüh­ rungsform zeigt;

Fig. 2 ein Ersatzschaltbild der in Fig. 1 gezeigten Spaltensystemfreigabeschaltung;

Fig. 3 ein Ersatzschaltbild der in Fig. 5 gezeigten Spaltensystemfreigabeschaltung;

Fig. 4 ein Zeitablaufdiagramm zur Erklärung der Betriebs­ abläufe der in Fig. 2 gezeigten Schaltung;

Fig. 5 ein Ersatzschaltbild eines DRAM, der den Hinter­ grund zeigt;

Fig. 6 ein Ersatzschaltbild einer Bitlineperipherieschal­ tung;

Fig. 7 ein Zeitablaufdiagramm zur Erklärung der Betriebs­ abläufe der in Fig. 6 gezeigten Schaltung;

Fig. 8 ein Zeitablaufdiagramm zur Erklärung der Betriebs­ abläufe der in Fig. 3 gezeigten Schaltung;

Fig. 9 ein Ersatzschaltbild der in Fig. 5 gezeigten Da­ tenausgabeschaltung; und

Fig. 10 ein Ersatzschaltbild der in Fig. 5 gezeigten ATD- Schaltung.

Wie Fig. 1 zeigt, enthält ein DRAM 100 eine verbesserte Spalten­ systemfreigabeschaltung 10. Die Spaltensystemfreigabeschaltung 10 empfängt ein extern angelegtes Zeitablaufssteuersignal Stc über einen neu vorgesehenen externen Anschluß 30.

Fig. 2 ist eine schematische Darstellung der in Fig. 1 gezeig­ ten Spaltensystemfreigabeschaltung 10. Wie Fig. 2 zeigt, weist die Spaltensystemfreigabeschaltung 10 verglichen mit der in Fig. 3 gezeigten Schaltung 20 ein NOR-Gatter 18 mit drei Eingabeknoten anstelle des NOR-Gatters 17 mit zwei Eingabeknoten auf. Der drit­ te Eingabeknoten des NOR-Gatters 18 ist mit dem externen Anschluß 30 verbunden. Das Zeitsteuersignal Stc wird über den Anschluß 30 angelegt.

Fig. 4 ist ein Zeitablaufdiagramm zur Erklärung der Betriebsab­ läufe der in Fig. 2 gezeigten Spaltensystemfreigabeschaltung 10. Unter Bezugnahme auf die Fig. 2 und 4 werden nun die Betriebs­ abläufe der Spaltensystemfreigabeschaltung 10 beschrieben.

In Antwort auf den Abfall eines Signals /RAS fällt ein internes Signal /RASA. Von einem Taktgenerator 88 wird ein Signal /REF auf hohem Niveau angelegt. Darum legt ein NAND-Gatter 16 in Antwort auf das Signal /RASA auf niedrigem Niveau und das Signal /REF auf hohem Niveau ein Ausgabesignal auf niedrigem Niveau an das NOR- Gatter 18 an. Da vor dem Anstieg des Lesebeendigungssignals SOD von einem Inverter 14 ein Signal auf hohem Niveau an das NOR-Gat­ ter 18 angelegt wird, liefert das NOR-Gatter 18 ein Signal auf niedrigem Niveau. Darum wird durch den Inverter 15 ein Spaltensy­ stemfreigabesignal /CE auf hohem Niveau geliefert.

Zum Zeitpunkt tse steigt das Lesebeendigungssignal SOD an. Wie oben beschrieben, kann der Anstiegszeitpunkt tse durch verschie­ dene Bedingungen variieren. Nachdem das Signal SOD ansteigt, wird vom Inverter 14 ein Signal auf niedrigem Niveau an das NOR-Gatter 18 angelegt. Da jedoch das NOR-Gatter 18 das Zeitsteuersignal Stc bis zu einem extern bestimmten Zeitpunkt tec auf hohem Niveau empfängt, liefert es weiterhin ein Signal auf niedrigem Niveau. Darum wird bis zum Zeitpunkt tec durch den Inverter 15 ein Spal­ tensystemfreigabesignal /CE auf hohem Niveau geliefert.

Zum Zeitpunkt tec fällt das extern angelegte Zeitsteuersignal Stc. In Antwort auf den Abfall des Signals Stc steigt das Aus­ gangssignal des NOR-Gatters 18 an. Darum wird nach dem Zeitpunkt tce durch den Inverter 15 ein ein Spaltensystemfreigabesignal /CE auf niedrigem Niveau geliefert. Eine in Fig. 1 gezeigte ATD- Schaltung 94 wird in Antwort auf das Signal /CE auf niedrigem Niveau aktiviert.

Sowie der ATD 94 aktiviert ist, fällt das Ausgabesignal Sat des ATD 94 ab. Darum ist es, da der Abfallzeitablauf des Signals Sat durch den Abfallzeitpunkt tec des extern angelegten Zeitsteuersi­ gnals Stc ungefähr bestimmt ist, möglich, den Zeitpunkt, zu dem in einem Test die Adreßsignale A0-An geändert werden sollten, präzise zu wissen. Genauer ist, obwohl es nötig ist, die Adreßsi­ gnale A0-An, direkt nachdem der ATD 94 in dem Test aktiviert ist, zu ändern, der Abfallzeitpunkt tec des externen Zeitsteuersignals Stc bekannt, wodurch es leicht möglich ist, den Adreßänderungs­ zeitpunkt t13, der zu testen ist, zu bestimmen. Darum ist es an­ ders als in dem in Fig. 8 gezeigten Fall mit der Zeitdauer T2 nicht nötig, die Adreßsignale A0-An viele Male wiederholt zu än­ dern. Als ein Ergebnis ist es in der in Fig. 4 gezeigten Zeit­ dauer T1, verglichen mit der in Fig. 8 gezeigten Zeitdauer T2, da die Wiederholung der Änderung der Adreßsignale A0-An in einer kleinen Anzahl von Zeitpunkten ausreichend ist, möglich, die für den Test benötigte Zeit zu verkürzen.

Der ATD-Puls AP, den das Adreßübergangserkennungssignal Sat auf­ weist, wird an den Spaltendekoder 83, die Dateneingabeschaltung 86 und die Datenausgabeschaltung 87, wie in Fig. 1 gezeigt, an­ gelegt. Diese Schaltungen 83, 86 und 87 werden in Antwort auf den ATD-Puls AP aktiviert. Bei dem Test wird zu dem in Fig. 4 ge­ zeigten Zeitpunkt tec das extern angelegte Zeitsteuersignal Stc zum Abfall gebracht. Zusätzlich dazu werden zum Zeitpunkt t13 die extern angelegten Adreßsignale A0-An von der Zeilenadresse RA auf die Spaltenadresse CA geändert. Daher wird nach dem Zeitpunkt t13 von der ATD-Schaltung 94 der ATD-Puls AP erzeugt, was in Antwort auf den Puls AP die Aktivierung der Schaltungen 83, 86 und 87 verursacht. Bei dem Test wird "normal" des DRAM bestimmt, indem sichergestellt wird, daß nach dem Schreiben der Daten bei dem Test die gewünschten Daten ausgelesen werden.

Obwohl das externe Zeitsteuersignal Stc bei dem Test zum Zeit­ punkt tec zum Abfallen gebracht wird, wird das Signal Stc bei Normalbetrieb, das heißt, wenn Betriebsabläufe, die den Testbe­ trieb nicht einschließen, ausgeführt werden, mindestens vor dem Zeitpunkt tse auf ein niedriges Niveau geändert (in Fig. 4 durch eine gestrichelte Linie gezeigt). Manchmal bleibt durch auf Erde bzw. Masse Legen des externen Anschlusses 30 das Signal Stc auf niedrigem Niveau angelegt. Durch Anlegen des Signals Stc auf ei­ nem niedrigen Niveau vor dem Zeitpunkt tse, arbeitet die in Fig. 2 gezeigte Spaltensystemfreigabeschaltung 10 vergleichbar zu der in Fig. 3 gezeigten Schaltung 20.

Bei der oben beschriebenen Ausführungsform ist der externe An­ schluß 30, über den das externe Zeitsteuersignal Stc angelegt wird, neu vorgesehen. In anderen Ausführungsformen kann anstelle des extern angelegten Signals Stc ein internes Signal angelegt werden, das sich mit einem zu dem des in Fig. 4 gezeigten Signal Stc ähnlichen oder gleichen Zeitablauf ändert. Manchmal ist eine Schaltung zur Erzeugung eines internen Signals, das sich mit dem­ selben Zeitablauf wie das Signal Stc ändert, vorgesehen.

Wie oben beschrieben wird bei dem in Fig. 1 gezeigten DRAM 100 der Aktivierungszeitablauf des ATD 94 durch den Abfallzeitpunkt tec des extern angelegten Zeitsteuersignals Stc bestimmt. Darum ist es direkt nach der Aktivierung des ATD 94 möglich, die Adreß­ signale A0-An am günstigsten zu testenden Zeitpunkt t13 zu än­ dern. Darum ist es möglich, die für den Test benötigte Zeit zu verkürzen, da die Anzahl der zu testenden Adreßänderungszeitab­ läufe in dem in Fig. 4 gezeigten Zeitraum T1 reduziert werden kann.

Obwohl die obige Beschreibung zu dem Beispiel eines DRAM gegeben wurde, ist herauszustellen, daß die vorliegende Erfindung in wei­ tem Sinne auf Halbleiterspeicher mit einem Adreßübergangsdetektor (ATD) im allgemeinen angewendet werden kann.

Claims (9)

1. Halbleiterspeichervorrichtung mit einem Speicherzellenfeld (85) mit einer Mehrzahl von Speicherzel­ len, die in Zeilen und Spalten angeordnet sind;
einer Leseverstärkereinrichtung (84) zur Verstärkung von in den Speicherzellen gespeicherten Datensignalen;
einer Einrichtung (88) zur Erzeugung eines Lesebeendigungssigna­ les, das die Beendigung eines Lesebetriebs der Leseverstärkerein­ richtung anzeigt;
einer Adreßübergangsdetektoreinrichtung (94) zur Erkennung des Übergangs eines extern angelegten Adreßsignals;
einer Aktivierungseinrichtung (10) zur Aktivierung der Adreßüber­ gangsdetektoreinrichtung in Antwort auf das Lesebeendigungssi­ gnal; und
einer Zeitsteuereinrichtung (30) zur Steuerung eines Aktivie­ rungszeitablaufes der Aktivierungseinrichtung in Antwort auf ein extern angelegtes Zeitsteuersignal.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Zeitsteuereinrichtung eine Zeitverzögerungseinrichtung (30) zur Verzögerung des Aktivierungszeitablaufes der Adreßüber­ gangsdetektoreinrichtung nach einen Zeitpunkt, der durch das Le­ sebeendigungssignal definiert wird, in Antwort auf das extern angelegte Zeitsteuersignal.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, der weiter eine interne Schaltungseinrichtung (83, 86, 87) zur Ausführung eines vorbestimmten Betriebsablaufes in Antwort auf ein Ausgabe­ signal der Adreßübergangsdetektoreinrichtung aufweist.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch ge­ kennzeichnet, daß die interne Schaltungseinrichtung in Antwort auf einen Adreß­ übergangserkennungspuls, der von der Adreßübergangsdetektorein­ richtung erzeugt wird, aktiviert wird und den vorbestimmten Be­ triebsablauf ausführt.

5. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,
daß die Aktivierungseinrichtung eine logische Summenschaltungs­ einrichtung (18) mit ersten und zweiten Eingangsknoten aufweist, und
daß der erste Knoten der logischen Summenschaltungseinrichtung zum Empfangen des Lesebeendigungssignals verbunden und der zweite Eingangsknoten zum Empfangen des extern angelegten Zeitsteuersi­ gnals durch die Zeitsteuereinrichtung verbunden ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch ge­ kennzeichnet, daß die Zeitsteuereinrichtung einen mit dem zweiten Eingangskno­ ten der logischen Summenschaltungseinrichtung verbundenen exter­ nen Anschluß (30) zum Empfangen des extern angelegten Zeitsteuer­ signals aufweist.

7. Halbleiterspeichervorrichtung nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß die interne Schaltungseinrichtung eine Ausgangsverstärkerein­ richtung (87) zur Verstärkung eines durch die Leseverstärkerein­ richtung verstärkten Signals zur Datenausgabe in Antwort auf ein Ausgabesignal von der Adreßübergangsdetektoreinrichtung aufweist.

8. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Lesebeendigungssignalerzeugungseinrichtung das Lesebeen­ digungssignal durch Verzögerung des Aktivierungszeitablaufs eines Wortleitungssignals erzeugt.

9. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ein dynamische Speicher mit wahlfreiem Zugriff ist.