DE19508680C2 - Integrierter Halbleiterschaltkreis und Verfahren zum Durchführen eines Belastungstests - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen integrierten Halbleiterschaltkreis gemäß dem Oberbegriff des Patentanspruchs1 und auf ein Belastungstestverfahren um die Zuverlässigkeit einer Vorrichtung sicherzustellen.

Mit zunehmender Integration von integrierten Halbleiterschaltkreisen werden Verringerungen der Abmessungen in der Horizontalen und in der Vertikalen verlangt. Die Zellenstruktur zum Speichern von Daten wird immer weiter herunterskaliert, und es ist wichtig, wegen des komplizierten Herstellungsverfahrens der minimalen Strukturen, der großen Stufenbedeckung usw. die Zuverlässigkeit sicherzustellen. In einer Halbleiterspeichervorrichtung, wie etwa einem dynamischen RAM oder einem statischen RAM, wird ein Einbrenntest durchgeführt, um vor oder nach dem Verpackungsvorgang des Chips die Zuverlässigkeit der inneren Schaltkreise zu überprüfen. Zum Durchführen dieses Einbrenntests wird ein Belastungsschaltkreis zum Anlegen einer Belastungsspannung benötigt, und dieser Belastungsschaltkreis ist allgemein in einer Testausrüstung enthalten. Der Einbrenntest stellt Defekte in den Speicherzellen in dem Chip fest oder testet die Intensität der Speicherzellen. Ob es Defekte gibt oder nicht, wird durch Anlegen einer externen Versorgungsspannung oder einer höheren Spannung an jede Speicherzelle für einen langen Zeitraum überprüft. In der Tat wird ein Einbrenntest bei allen Halbleiterherstellern verwendet, und es wird viel Aufwand zum Implementieren eines effektiven Einbrenntests aufgewandt. Auf der anderen Seite vergrößert sich mit zunehmender Integration der Halbleiterspeichervorrichtungen die Testzeit proportional dazu. In einer Halbleiterspeichervorrichtung der 1 M (Mega = 2²⁰) Bitklasse oder weniger besitzt die Testzeit nicht viel Gewicht bei der Herstellung des gesamten Chips. Jedoch nimmt bei einer Halbleiterspeichervorrichtung der 64 M oder 256 M Bitklasse die Testzeit relativ mit der Zunahme der Anzahl der Speicherzellen zu und verursacht eine Zunahme in der Chipherstellungszeit. Folglich nehmen die Herstellungsstückkosten zu, und die Herstellung der Produkte kostet viel Zeit.

Das US-Patent Nr. 5 119 337, erteilt am 2. Juni 1992 an Mitsuru Shimizu et al. mit dem Titel "SEMICONDUCTOR MEMORY DEVICE HAVING BURN-IN TEST FUNCTION", offenbart Techniken zur Ver­ bessern der Zuverlässigkeit beim Feststellen defekter Spei­ cherzellen durch hinreichendes Anheben des an die Wortleitung angelegten Spannungspegels während des Einbrenntest des dynamischen RAM in verpackten Zustand. Die in dem obi­ gen Patent offengelegten Techniken haben den Vorteil, daß die Testzuverlässigkeit im verpackten Zustand des Chips verbes­ sert wird.

Zum Testen eines Chips im verpackten Zustand wird im allgemeinen ein Verfahren verwendet, um beschleunigt eine Be­ lastung an hunderte oder tausende von verpackten Vorrichtun­ gen bei einer erhöhten Temperatur von 125°C und einer höheren Spannung von 7 V oder mehr anzulegen. In dem Verfahren mit solchen Testbedingungen können Mikrodefekte, wie etwa Defekte in der Gateoxidschicht, der Kondensatoroxidschicht, der Metall- und Polysiliziumbrücken, usw. untersucht werden. Wenn die Belastung angelegt wird, werden die Zellen überprüft, während Daten eines gleichmäßigen Musters in die Zellen ge­ schrieben werden. Die an jede Zelle angelegte Belastung be­ sitzt eine Auffrischungsperiode in einem dynamischen RAM- Betrieb. Wenn die Auffrischungsperiode zum Beispiel 1024 Auffrischungszyklen beträgt, wird die Belastung an eine Wort­ leitung mit einer Periode von 1024 Zeilenadreßtakten an­ gelegt, wenn die Zeilenadresse der Reihe nach erhöht wird. Unter der Annahme, daß die Belastungszeit 48 Stunden dauert, dauert die tatsächlich an die Zellen angelegte Belastung nicht 48 Stunden sondern 48/1024 Stunden. Daher ist die an eine einzelne Zelle angelegte Belastungszeit nicht ausrei­ chend. Wenn die Belastungszeit erhöht wird, wird auch die Zeit zur Fertigstellung des Chips erhöht.

Aus der US-PS 45 27 254 ist ein Halbleiterspeicher und ein Testverfahren für die Funktionsfähigkeit des Speichers bekannt. Der Halbleiterspeicher besitzt zwei Anschlußflächen für zwei unterschiedliche Versorgungsspannungen. Während eines Belastungstests kann an eine der Flächen eine erhöhte Spannung angelegt werden, welche den Speicherkondensatoren der Speicherzellen zugeführt wird, wodurch sich die Testdauer verringert. Nach dem Durchführen des Belastungstests können die Anschlußflächen mittels einer Brücke kurzgeschlossen werden.

Aufgabe der vorliegenden Erfindung ist es, einen Halbleiterschaltkreis und ein Verfahren zum Durchführen eines Belastungstests anzugeben, bei dem die Funktionsfähigkeit des Halbleiterschaltkreises schnell und sicher überprüfbar ist.

Diese Aufgabe wird von einem Halbleiterschaltkreis mit den Merkmalen des Patentanspruchs 1 sowie einem Verfahren zum Durchführen eines Belastungstests mit den Schritten des Patentanspruchs 5 gelöst.

Bevorzugte Ausführungsformen der Erfindung sind Gegenstand mehrerer Unteransprüche.

Eine vollständigere Würdigung der vorliegenden Erfindung wird durch ein besseres Verständnis derselben nach dem Studium der nachfolgenden, detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen erhalten. In den Zeichnungen bezeichnen gleiche Bezugszeichen dieselben oder ähnliche Komponenten.

Fig. 1 ist ein schematisches Diagramm, das einen Bereich eines integrierten Halbleiterschaltkreises mit einem Bela­ stungsschaltkreis nach der vorliegenden Erfindung zeigt.

Fig. 2 ist ein Zeitablaufdiagramm, das den Signalverlauf in Fig. 1 während eines Belastungsmodus zeigt.

Fig. 3 ist ein Schaltkreisdiagramm, das den Lesever­ zögerungs-Steuerungssignal-(ΦSSD-)Erzeugungsschaltkreis der Fig. 1 zeigt.

Fig. 4 ist ein Schaltkreisdiagramm, das den Lesever­ stärker-Steuerungsschaltkreis der Fig. 1 zeigt.

Fig. 5 ist ein Schaltkreisdiagramm, das den Zeilen­ dekoder-Vorspannungssignal-(ΦDPX-)Erzeugungsschaltkreis der Fig. 1 zeigt.

Fig. 6 ist ein Schaltkreisdiagramm, das die Dekoder­ einheit der Fig. 1 zeigt.

Fig. 7 ist ein Schaltkreisdiagramm, das den Bitleitungs­ ausgleichs-Steuerungssignal-(ΦEQ-)Erzeugungsschaltkreis der Fig. 1 zeigt.

In der nachfolgenden Beschreibung werden vielfältige spezielle Details, wie etwa ein ΦSSD-Erzeugungsschaltkreis, ein Leseverstärker-Steuerungsschaltkreis, ein ΦDPX-Erzeu­ gungsschaltkreis, ein ΦX-Resetschaltkreis, eine Dekoder­ einheit, usw., aufgeführt, um ein durchgehendes Verständnis der Erfindung zu ermöglichen. Es ist dem Fachmann jedoch klar, daß die Erfindung ohne diese speziellen Details ausge­ führt werden kann.

Fig. 1 zeigt den schematischen, internen Aufbau eines integrierten Halbleiterschaltkreises mit einem Belastungs­ schaltkreis. In Verbindung mit einer Speicherzelle gibt es proportional zum Integrationsgrad des Chips eine Mehrzahl von Zeilen-bezogenen Dekoderschaltkreisen und Spalten-bezogenen Leseschaltkreisen auf demselben Chip. Ein Zeilendekoder 40 hat einen allgemeinen Schaltkreisaufbau, wie etwa ein Wortleitungstreiberschaltkreis, wie er zum Beispiel in der koreanischen Patentanmeldung Nr. 1992-20343, eingereicht am 31. Oktober 1992, oder in Nr. 1992-21849, eingereicht am 20. November 1991 von demselben Anmelder wie dem der vorliegenden Anmeldung, offengelegt ist. Das Adressieren von an den Zeilendekoder 40 angelegten, dekodierten Zeilenadressen kann ein Verfahren des obigen Wortleitungstreiberschaltkreises verwenden. Es sollte jedoch festgestellt werden, daß ein von einem Belastungsschaltkreis 100 gesteuertes Übertragungs­ gatter 39 und dessen Steuerungsvorgang entsprechend der vor­ liegenden Erfindung aufgebaut sind. Die obigen Patentanmel­ dungen lehren, daß die dekodierten Zeilenadressen als Ein­ gänge eine Kombination von Adressen verwenden, also DRAkl, DRAmn und DRApq. Wenn diese dekodierten Zeilenadressen DRAkl, DRAmn und DRApq im logisch "hohen" Zustand angelegt werden, wird ein Verbindungsknoten 38 in den logisch "niedrigen" Zu­ stand abgesenkt, und ein Inverter 12 erzeugt ein logisch "ho­ hes" Signal, wodurch eine Wortleitung ausgewählt wird. Eine Speicherzellenanordnung 50 zeigt eine typische dynamische RAM-Zellenanordnung, wobei jede Speicherzelle aus einem Zu­ griffstransistor und einem Speicherkondensator besteht. Der Belastungsschaltkreis nach der vorliegenden Erfindung wird durch einen Block 100 bezeichnet, und weitere Zeilen- und Spalten-bezogene Dekoderschaltkreise werden durch Ausgangs­ information des Belastungsschaltkreises 100 betrieben.

Der Belastungsschaltkreis 100 umfaßt ein Belastungs­ freigabe-(SE-)Anschluß 64, einen ersten Belastungsspan­ nungs-(V1-)Anlegeanschluß 86 und einen zweiten Belastungs­ spannungs-(V2-)Anlegeanschluß 88. Diese Anschlüsse können wie folgt erzeugt werden. Zunächst können Anschlußstifte ver­ wendet werden. Dazu sollten dem Chip weitere drei Anschluß­ stifte zur Verfügung gestellt werden. Dann kann die ge­ wünschte Belastung unabhängig davon, ob sich der Chip in ei­ nem Scheibenzustand oder im verpackten Zustand befindet, an­ gelegt werden. Zweitens kann ein Anschlußfleck verwendet wer­ den. Da es nicht notwendig ist, einen zusätzlichen Anschluß­ stift zur Verfügung zu stellen, ist dieses Verfahren in der Lage, dem JEDEC-Format zu entsprechen, das derzeit bei der Standardisierung von integrierten Halbleiterschaltkreisen verwendet wird. Der Belastungsschaltkreis 100 besteht aus ei­ nem Belastungs-Freigabeschaltkreis 100A, einem Belastungs­ spannungs-Anlegeschaltkreis 100B und einem Leseverzögerungs- Steuerungsschaltkreis 100C.

Der Belastungs-Freigabeschaltkreis 100A besitzt den SE-Anschluß 64 zur Freigabe des Belastungsvorgangs, einen Treiberschaltkreis, der aus Invertern 68 und 70 zum Verstär­ ken des Ausgangssignals des SE-Anschlusses 64 und zum Erzeu­ gen eines Belastungs-Freigabesignals ΦSE besteht, einen NMOS-Transistor 72, der an seinem Gate das Belastungs- Freigabesignal ΦSE erhält und den Verbindungsknoten 38 auf einen logisch "niedrigen" Wert herabsetzt, und einen Inverter 73 zum Erhalten des Belastungs-Freigabesignals ΦSE und zum Erzeugen eines invertierten Belastungs-Freigabesignals Φ. Ein NMOS-Transistor 66 in der Ausgangsleitung des SE-Anschlusses 64 dient als Widerstand.

Der Spannungs-Anlegeschaltkreis 100B umfaßt den V1-Anlegeanschluß 86 und den V2-Anlegeanschluß 88. Trans­ fertransistoren 78 und 80 legen von den V2- und V1-Anlegeanschlüssen 88 und 86 erzeugte zweite und erste Be­ lastungsspannungen V2 und V1 an Wortleitungen WL0 beziehungs­ weise WL1 an. Transfertransistoren 82 und 84 legen die von den V2- und V1-Anlegeanschlüssen 88 und 86 erzeugten zweiten und ersten Belastungsspannungen V2 und V1 an Wortleitungen WL2 beziehungsweise WL3 an. Ein NMOS-Transistor 74 legt das Belastungs-Freigabesignal ΦSE an jedes Gate der Trans­ fertransistoren 78 und 82 an. Ein NMOS-Transistor 76 legt das Belastungs-Freigabesignal ΦSE an jedes Gate der Transfer­ transistoren 80 und 84 an.

Der Leseverzögerungs-Steuerungsschaltkreis 100C besitzt einen Leseverzögerungs-Steuerungssignal-(ΦSSD-)Erzeugungs­ schaltkreis 90 zum Verzögern des Lesevorgangs eines Lesever­ stärker-(S/A-)Steuerungsschaltkreises 60, der den Lesevor­ gang eines Leseverstärkers (S/A) 62 während des Belastungs­ vorgangs antreibt. Der Aufbau und die Arbeitsweise des ΦSSD-Erzeugungsschaltkreises 90 wird unter Bezugnahme auf Fig. 3 beschrieben. Nebenbei wird der p-Typ-Steuerungs­ anschluß eines Übertragungsgatters 39 des Zeilendekoders 40 durch das Belastungs-Freigabesignal ΦSE gesteuert, und dessen n-Typ-Steuerungsanschluß wird durch das invertierte Belastungs-Freigabesignal Φ gesteuert.

Fig. 2 ist ein Zeitablaufdiagramm, das den Signalverlauf jedes Signals der Fig. 1 während des Belastungsmodus zeigt. Es wird angenommen, daß, wenn die Belastungsspannung angelegt wird, das Belastungs-Freigabesignal ΦSE im logisch "hohen" Zustand freigegeben wird. Wenn der Chip nicht im Belastungsmodus betrieben wird, wenn er also normal betrieben wird, wird das Belastungs-Freigabesignal ΦSE von dem Belastungs-Freigabeschaltkreis 100A der Fig. 1 in den logisch "niedrigen" Zustand abgesenkt. Ein Zeilendekoder-Vor­ spannungssignal-(ΦDPX-)Erzeugungsschaltkreis 52, der ein Vorspannungs-Steuerungsschaltkreis des Zeilendekoders 40 ist, ein ΦX-Resetschaltkreis 54, eine Dekodereinheit 58 zum Erzeu­ gen eines Wortleitungs-Verstärkungssignals und der Leseverstärker-Steuerungsschaltkreis 60 implementieren einen typischen Dekodiervorgang. Die NMOS-Transistoren 74 und 76 sind ausgeschaltet, und die Transfertransistoren 78, 80, 82 und 84 sind ebenfalls ausgeschaltet, wodurch die V1- und V2-Anlegeanschlüsse 86 und 88 von den Wortleitungen WL1 be­ ziehungsweise WL2 isoliert werden.

Für den Belastungsmodusbetrieb wird, wenn das Belastungs-Freigabesignal ΦSE in den logisch "hohen" Zustand freigegeben wird, der NMOS-Transistor 72 angeschaltet, und der Verbindungsknoten 38 wird in den logisch "niedrigen" Zu­ stand abgesenkt. NMOS-Transistoren 18, 24, 30 und 36, die Pull-Down-Transistoren des Wortleitungs-Treiberschaltkreises sind, werden ausgeschaltet, und die Transfertransistoren 78, 80, 82 und 84 werden angeschaltet, wodurch ein Strompfad zwi­ schen dem V1-Anlegeanschluß 86 und der entsprechenden Wort­ leitung und zwischen dem V2-Anlegeanschluß 88 und der ent­ sprechenden Wortleitung gebildet wird. Da Spannungen mit un­ terschiedlichem Wert an die V1- und V2-Anlegeanschlüsse 86 und 88 angelegt werden können, können die unterschiedlichen Spannungen an die entsprechenden Wortleitungen angelegt wer­ den. Das bedeutet, daß unterschiedliche Spannungen an die Wortleitungen WL0 und WL1 angelegt werden. Auf ähnliche Weise werden unterschiedliche Spannungen an die Wortleitungen WL2 und WL3 angelegt. NMOS-Transistoren 16, 22, 28 und 34, die Pull-Down-Transistoren des Wortleitungs-Treiberschaltkreises sind, und NMOS-Transistoren 18, 24, 30 und 36, die Pull-Down-Transistoren sind, werden von den in Fig. 2 gezeig­ ten Signalzuständen ausgeschaltet. Somit wird ein Entladen von V1 und V2, die an den Wortleitungen anliegen, verhindert. In der Zwischenzeit erhält der Leseverstärker-Steuerungs­ schaltkreis 60 das Ausgangssignal ΦSSD des ΦSSD-Erzeugungs­ schaltkreises 90, der als Verzögerungsschaltkreis wirkt, um somit den Lesevorgang durchzuführen, nachdem die Wortleitung ausreichend auf einen logisch "hohen" Pegel gehoben worden ist, der dem angelegten Spannungswert vom Schreiben gleichförmiger Datenmuster in die Speicherzelle entspricht.

Im Folgenden wird der Ablauf beschrieben, wenn die Span­ nungen mit unterschiedlichen Werten an benachbarte Wortlei­ tungen angelegt werden. Wenn zum Beispiel eine "1" in die mit einer Bitleitung BL verbundene Speicherzelle geschrieben wird und eine "0" in die mit einer Bitleitung verbundene Spei­ cherzelle geschrieben wird, haben, wenn eine logische "hohe" Spannung an den V1-Anlegeanschluß 86 angelegt wird und eine logisch "niedrige" Spannung an den V2-Anlegeanschluß 88 ange­ legt wird, die einander benachbarten Wortleitungen unter­ schiedliche Spannungen. Daher kann eine Belastung so angelegt werden, daß es verschiedene Spannungen zwischen benachbarten Bitleitungen und zwischen benachbarten Wortleitungen gibt.

Jede Speicherzelle der Zellenanordnung 50 hat eine all­ gemeine dynamische RAM-Zellenstruktur, die aus einem Zu­ griffstransistor und einem Speicherkondensator besteht, wie durch die kreisförmige, gepunktete Linie einer Zelle 3 ange­ deutet. Der Speicherkondensator wird allgemein als Speicherpolysilizium bezeichnet, da er aus polykristallinem Polysilizium besteht. In einem dynamischen RAM der 64M- oder 256M-Klasse sehr hoher Integration sind benachbarte Spei­ cherzellen mit einer sehr feinen Designregel entworfen, und der Abstand zwischen den Zellen ist so gering, als ob sie sich fast berühren würden. Wenn ein Stapelprozeß verwendet wird, kann, da sich der Speicherknoten einer Zelle 0 neben dem einer Zelle 1 befindet, eine Belastung zwischen dem Speicherpolysilizium mit einer großen Stufe und dem Speicherpolysilizium daneben angelegt werden. Darüberhinaus kann, wenn unterschiedliche Spannungen an die Bitleitungen BL und und eine logisch "hohe" Spannung an die V1- und V2-Anlegeanschlüsse 86 und 88 angelegt werden, die Belastung an die Gateoxydschicht des Zugriffstransistors und die Oxyd­ schicht des Speicherkondensators der Speicherzelle angelegt werden. Somit werden die benachbarten Wortleitungen und be­ nachbarten Bitleitungen so gesteuert, daß sie einen gewünsch­ ten Spannungspegel besitzen und daß alle Defekte, die während des Prozesses auftreten können, überprüft werden.

In einem herkömmlichen Belastungsspannungs-Anlegever­ fahren wurde eine beliebige Spannung an die Wortleitung oder Bitleitung angelegt. Entsprechend der vorliegenden Erfindung können Spannungen mit verschiedenem Pegel und auch dieselben Spannungen an benachbarte Leitungen oder Knoten der Speicher­ zelle angelegt werden. Daher kann die Belastung an eine Mikrobrücke angelegt werden, wie sie in einer dynamischen RAM-Zelle mit einer knappen Designregel zwischen Wortleitun­ gen, Bitleitungen, Speicherpolysilizium usw. auftreten kann. Wenn ein solches Verfahren in einem Test auf Scheibenniveau anwendbar ist, wird, da die Defekte repariert werden können, die Ausbeute erhöht und die Belastungstestzeit bei einem Pro­ zeß auf Verpackungsniveau wird stark verringert.

Fig. 3 zeigt den ΦSSD-Erzeugungsschaltkreis 90 der Fig. 1 nach der vorliegenden Erfindung. Ein erster Verzögerungs­ schaltkreis 102 ist mit seinem Eingangsanschluß mit dem V1-Anlegeanschluß 86 verbunden. Ein Inverter 104 erhält das Ausgangssignal des ersten Verzögerungsschaltkreises 102. Ein zweiter Schaltkreis 106 ist mit seinem Eingangsanschluß mit dem V2-Anlegeanschluß 88 verbunden. Ein Inverter 108 erhält das Ausgangssignal des ersten Verzögerungsschaltkreises 106.

Ein NAND-Gatter 110 erhält die Ausgänge der Inverter 104 und 108 und erzeugt ein Leseverzögerungs-Steuerungssignal ΦSSD, das den Verzögerungsvorgang des Leseverstärker-Steuerungs­ schaltkreises 60 steuert. Die Verzögerungsschaltkreise 102 und 106 können mit einer CMOS-Inverterkette, einem Widerstand oder einem Kondensator aufgebaut sein, oder können mit einem Wortleitungs-Folgeschaltkreis und einem Schmitt-Trigger- Schaltkreis, der in Abhängigkeit von diesem Wortleitungs- Folgeschaltkreis betrieben wird, aufgebaut sein. Wenn eine Spannung während des Testbetriebs entweder an den V1- oder V2-Anlegeanschluß 86 oder 88 angelegt wird, wird das Verzöge­ rungssignal ΦSSD erzeugt. Es sollte festgestellt werden, daß die Verzögerungsschaltkreise 102 und 106 Zeit sicherstellen, um in ausreichendem Umfange einen Ladungsaufteilungsvorgang durchzuführen, bis die Wortleitung in ausreichendem Maß auf den logisch "hohen" Wert gebracht ist, indem die erste und die zweite Belastungsspannung V1 und V2 angelegt werden, da der Lesevorgang während des Belastungsmodus nach dem Schrei­ ben von Daten in die Zelle durchgeführt wird, wie in Fig. 2 gezeigt.

Fig. 4 zeigt den Leseverstärker-Steuerungsschaltkreis 60 der Fig. 1 nach der vorliegenden Erfindung. Ein UND-Gatter 111B erhält das Ausgangssignal ΦX des ΦX-Erzeugungsschalt­ kreises 56 der Fig. 1 und das invertierte Belastungs- Freigabesignal Φ, das über einen Inverter 111A angelegt wird. Ein NOR-Gatter 112 erhält das Ausgangssignal des UND-Gatters 111B und das Ausgangssignal ΦSSD des ΦSSD-Erzeugungsschaltkreises 90. Inverter 114 und 116 sind in Reihe mit dem Ausgangsanschluß des NOR-Gatters 112 verbunden. Ein Inverter 118 erhält das Ausgangssignal des Inverters 116 und erzeugt ein Antriebssignal ΦS für den Leseverstärker 62. Ein Inverter 120 erhält das Ausgangssignal des Inverters 118 und erzeugt ein Treibersignal Φ für den Leseverstärker 62. Die Ausgangssignale ΦS und Φ sind die Antriebssignale der Leseverstärker, die Differenzverstärker aufweisen und P-Typ Leseverstärker und N-Typ Leseverstärker umfassen. Das Signal ΦS kann als Treibersignal für den P-Typ Leseverstärker ver­ wendet werden, und das Signal Φ kann als Treibersignal für den N-Typ Leseverstärker verwendet werden. Während des Test­ betriebs wird der Leseverstärker-Steuerungsschaltkreis 60 von der Steuerung des Leseverzögerungs-Steuerungssignals ΦSSD, das an den Eingangsanschluß angelegt wird, angetrieben.

Der ΦDPX-Erzeugungsschaltkreis 52 der Fig. 1 ist in Fig. 5 gezeigt und weist einen wohlbekannten Schaltkreisaufbau auf. Der Schaltkreis der Fig. 5 umfaßt ein NOR-Gatter 122a zum Verbinden der Zeilenadressen RAi und , einen Inverter 122b zum Umkehren des Ausgangs des NOR-Gatters 122a, ein NOR-Gatter 124a zum Verbinden und Ausgeben eines Haupttaktes ΦR für das Zeilenadreß-Taktsignal und des Ausgangs des Inverters 122b, und einen Inverter 124b zum Erzeugen eines Zeilendekoder-Vorladungs-Taktsignals ΦDPX (Row Decoder Precharge Clock) durch Umkehren des Ausgangs des NOR-Gatters 124a. Der ΦDPX-Erzeugungsschaltkreis 52 gibt ein auf den lo­ gisch "niedrigen" Pegel gesetztes ΦDPX-Signal aus, außer in Fällen des Bereitschaftsmodus und des Belastungsmodus im nor­ malen Lese/Schreibbetrieb.

Die Dekodereinheit 58 der Fig. 1 ist in Fig. 6 gezeigt und weist einen allgemeinen Schaltkreisaufbau auf. Vier Dekodereinheiten sind in der Dekodereinheit 58 der Fig. 1 enthalten, und vier Verstärkersignale ΦX0, ΦX1, ΦX2 und ΦX3 werden dadurch erzeugt. Die Zeilenadressen RAi, . . . , RAj sind Blockauswahl-bezogene Signale.

Fig. 7 zeigt den ΦEQ-Erzeugungsschaltkreis 44 der Fig. 1 nach der vorliegenden Erfindung. Der ΦEQ-Erzeugungs­ schaltkreis 44 unterbricht einen Ausgleichsvorgang der Bitleitung während des Belastungsvorgangs. Ein NAND-Gatter 164 erhält die Blockauswahladressen RAi und RAj. Ein Übertragungsgatter 170, das in einer Leitung zur Übertragung des Ausgangssignals des NAND-Gatters 164 geformt ist, führt unter der Steuerung des Belastungs-Freigabesignals ΦSE einen Schaltvorgang durch. Ein Verstärkerschaltkreis, der aus Invertern 172 und 174 besteht, verstärkt das Ausgangssignal des NAND-Gatters 164, das durch das Übertragungsgatter 170 erzeugt wird. Ein NMOS-Transistor 168, dessen Kanal zwischen einem Eingangsknoten des Verstärkerschaltkreises und der Erdspannung angeschlossen ist, führt den Schaltvorgang unter der Steuerung des Belastungs-Freigabesignals ΦSE durch. Wäh­ rend des normalen Lese/Schreibbetriebs wird, da das Belastungs-Freigabesignal ΦSE im logisch "niedrigen" Zustand angelegt wird, das Übertragungsgatter 170 die ganze Zeit an­ geschaltet. Während des Belastungsbetriebs wird ein Belastungs-Freigabesignal ΦSE im logisch hohen Zustand ange­ legt, und der NMOS-Transistor 168 wird angeschaltet, dadurch wird die Eingangsspannung des Inverters 172 auf den logisch "niedrigen" Wert gebracht. Somit wird das Bitleitungs-Aus­ gleichssteuerungssignal ΦEQ auf den logisch "niedrigen" Wert gebracht und der Ausgleichsvorgang der Bitleitung wird unter­ brochen.

Es wird dem Fachmann klar sein, daß verschiedene Spannungen an benachbarte Bitleitungen oder Wortleitungen an­ gelegt werden können.

Wie oben beschrieben, können alle Defekte, die beim Her­ stellungsprozeß einer Speicherzelle erzeugt werden können, überprüft werden. Selbst wenn mehrfache Defekte auf demselben Chip auftreten, können die Defekte leicht auf der Scheiben­ ebene festgestellt und auf nutzvolle Weise in der Fehlerana­ lyse verwendet werden. Weiterhin wird ein wirkungsvoller Test implementiert, indem verschiedene Spannungen während des Testvorgangs an die Wortleitungen oder Bitleitungen angelegt werden. Während des Tests im Scheibenzustand kann die Aus­ beute verbessert werden, und während des Tests im verpackten Zustand kann die Belastungszeit stark reduziert werden.

Die vorliegende Erfindung wurde in ihren verschiedenen Gesichtspunkten allgemein mittels eines bevorzugten Ausfüh­ rungsbeispiels beschrieben und gezeigt. Es sollte klar sein, daß die fundamentalen Gesichtspunkte, auf denen die Erfindung basiert, breiter als das hierin beschriebene und gezeigte, spezielle Ausführungsbeispiel sind. Zum Beispiel kann der Aufbau des Belastungsschaltkreises 100 der Fig. 1 verändert werden. Auf gleiche Weise können die Dekoder- und Leseverstärker-Schaltkreise der Fig. 1 auf der Basis des Belastungsspannungs-Anlegeverfahrens und dem Aufbau, der das Belastungssignal empfängt, verändert werden.

Claims (8)

1. Integrierter Halbleiterschaltkreis mit einer Vielzahl Speicherzellen, Bitleitungen (BL, ) und Leseverstärkern (62) zum Durchführen von Leseoperationen der Daten auf den Bitleitungen im Ansprechen auf Lesesteuersignale, wobei der Halbleiterschaltkreis weiterhin umfaßt:
einen ersten Anschluß (86) zum Anlegen einer ersten Belastungsspannung (V1) an erste Wortleitungen (WL1, WL3);
einen zweiten Anschluß (88) zum Anlegen einer zweiten Belastungsspannung (V2) an zweite Wortleitungen (WL0, WL2);
eine Freigabeschaltung (100A) zum Erzeugen eines Belastungs-Freigabesignals (ΦSE), welches einen Belastungstest auslöst;
einen Anlegeschaltkreis (100B) zum Anlegens der ersten Belastungsspannung (V1) und der zweiten Belastungsspannung (V2) an die Wortleitungen (WL0 bis WL3) im Ansprechen auf das Belastungs-Freigabesignal während des Belastungstests;
gekennzeichnet durch
eine Leseverzögerungssteuerschaltung (100C) zum Erzeugen eines, um eine vorbestimmte Zeitdauer verzögerten Verzögerungssignals (ΦSSD) im Ansprechen auf die erste und zweite Belastungsspannung (V1, V2) und
eine Leseverstärkersteuereinrichtung (60) zum Anlegen der Lesesteuersignale an die Leseverstärker (62) im Ansprechen auf das Verzögerungssignal.

2. Integrierter Halbleiterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die Freigabeschaltung (100A) umfaßt:
einen dritten Anschluß (64) zum Anlegen eines Freigabesignals (SE);
einen Treiberschaltkreis (68, 70) zum Verstärken des Freigabesignals und zum Erzeugen des Belastungs-Freigabesignals; und
einen Pull-Down-Transistor (72), welcher das Belastungs-Freigabesignal an seinem Gate erhält zum Unterbrechen des Entladungspfads in dem Zeilendekoder während des Testbetriebs.

3. Integrierter Halbleiterschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Anlegeschaltkreis (100B) umfaßt:
erste Transfertransistoren (80, 84) zum Anlegen der ersten Belastungsspannung an erste Wortleitungen (WL1, WL3);
zweite Transfertransistoren (78, 82) zum Anlegen der zweiten Belastungsspannung an zweite Wortleitungen (WL0, WL2);
dritte Transfertransistoren (74, 76) zum Anlegen des Belastungs-Freigabesignals (ΦSE) an jedes Gate der ersten und zweiten Transfertransistoren.

4. Integrierter Halbleiterschaltkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Leseverzögerungssteuerschaltung (100C) umfaßt:
einen ersten Verzögerungsschaltkreis (102) zum Erhalten und Verzögern der ersten Belastungsspannung;
einen zweiten Verzögerungsschaltkreis (106) zum Erhalten und Verzögern der zweiten Belastungsspannung;
einen Logikschaltkreis (104, 108, 110) zum Kombinieren der Ausgangssignale der ersten und zweiten Verzögerungsschaltkreise und zum Erzeugen des Verzögerungssignals (ΦSSD).

5. Verfahren zum Durchführen eines Belastungstests an einem integrierten Halbleiterschaltkreis mit einer Vielzahl Speicherzellen, Bitleitungen (BL, ) und Leseverstärkern (62) zum Durchführen von Leseoperationen der Daten auf den Bitleitungen im Ansprechen auf Lesesteuersignale mit folgenden Schritten:
Anlegen einer ersten Belastungsspannung (V1) an erste Wortleitungen (WL1, WL3),
Anlegen einer zweiten Belastungsspannung (V2) an zweite Wortleitungen (WL0, WL2),
Erzeugen eines Belastungs-Freigabesignals (ΦSE), welches den Belastungstest auslöst,
Anlegen der ersten und zweiten Belastungsspannungen an die Wortleitungen (WL0 bis WL3) im Ansprechen auf das Belastungs-Freigabesignal (ΦSE),
gekennzeichnet durch folgende Schritte:
Erzeugen eines, um eine vorbestimmte Zeitdauer verzögerten Verzögerungssignals ΦSSD) im Ansprechen auf die erste und zweite Belastungsspannung (V1, V2) während des Belastungstests, und
Anlegen der Lesesteuersignale an die Leseverstärker im Ansprechen auf das Verzögerungssignal.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste und zweite Belastungsspannung (V1, V2) unterschiedliche Spannungspegel besitzen.

7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die erste und zweite Belastungsspannung (V1, V2) an einander benachbarte Wortleitungen (WL0 bis WL3) angelegt werden.

8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß das Verzögerungssignal durch Verzögern der ersten und zweiten Belastungsspannung (V1, V2) und logisches Kombinieren der verzögerten Belastungsspannungen erhalten wird.