CN1041975C - 带应力电路的半导体集成电路及其应力电压的供给方法 - Google Patents

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Abstract

本发明的半导体集成电路配备有应力电路，所说的应力电路包括：在同一芯片试验动作时输出启动信号，启动试验动作的应力启动电路；在试验动作时响应应力启动电路的输出信号，供给第一应力电压和第二应力电压的应力电压供给电路；供给第一应力电压和第二应力电压的应力电压供给电路；输入第一应力电压和第二应力电压，并在试验动作时响应上述输入，使上述读出放大器控制电路和动作延迟的读出延迟控制电路。

Description

带应力电路的半导体集成电路及其应力电压的供给方法
本发明涉及半导体集成电路，特别涉及到用以保证器件可靠性的带应力电路(stress circuit)的半导体集成电路及其应力电压的供给方法。
随着半导体集成电路的集成度的提高，在平面上和垂直方向都要求缩小，特别是对要存储数据的单元的构造，由于微细的图形，严重的台阶高度差等工艺上的复杂要求，因而有进一步重视保证其可靠性的倾向。在半导体集成电路中，例如在动态RAM、静态RAM这样的半导体存储器的场合，为了在芯片封装工序前后检查内部电路的可靠性，要进行老化试验(Burn-In test)。这里，为了进行老化试验，必须配置用以供给应力电压的应力电路，通常已知此应力电路必须配置在试验设备上。此老化试验是用来试验检测出装在同一芯片内存储单元的缺陷或存储单元的强度，通过将外部供给电源或比其高的高电压长时间地加到多存储单元以检查其是否良好。实际上，此老化试验是所有半导体制造商在使用的技术，还在为实施更高效率的老化试验而进行多方面的努力。
一方面，在半导体存储装置中，随着集成度的增加，试验时间也与其成比例地增加。半导体存储装置的初始阶段，即在有1M(mega：2020)级以下的集成度的半导体存储装置中，因在加工完成全体芯片所需要的时间中，试验时间所占的比重较小，所以未形成大问题，而在64M级，256M级以上的半导体存储装置中，由于随着工业的进步存储单元数增加，试验时间所占比重相对地大大增加，成为芯片制造时间增加的主要因素。这就使产品价格提高，产品制造周期延长。
1992年6月2日出版的Mitsuru Shimizu等人的5，119，337号美国专利(发明名称：Semiconductor Mermory Device HavingBurn-In Test Function)公开了在封装状态下对动态RAM进行老化试验时，通过检测它，将供给字线的电压电平充分地提高，使检测多存储单元是否良好的可靠性提高的技术。此专利中所公开的技术有使芯片在封装状态下其试验可靠性提高的优点。
另一方面，封装状态试验芯片的方法中，如所周知，是使用将数百或数千个封装元件在高温，高电压(例如电源电压Vcc=7V以上，温度=约125℃)下施加加速应力的方法。在这样的试验条件下，能鉴别单元中的栅氧化膜、电容器氧化膜、金属桥(metalbridge)及多桥这样的微小缺陷(micro(μ)defect)。进行这样的应力试验时，在说明芯片内部工作后，一边将一定图形的数据写入单元中，一边开始扫描全部单元。
这时，加到各单元的应力，在动态RAM工作时以更新周期地施加。例如在更新周期为1024更新循环场合，用使行地址顺序增加时1024RAS的循环周期，将应力加到该字线。因此，假定加压时间为48小时，实际加到全部单元的压力不是48小时，而是48／1024小时。因而，实际上应力加到一个单元上的时间能估测出是不够充分的。如果增加试验的时间，就要使完成芯片制造的时间增加。
因而，本发明的目的如下：
第一是提供一种能保证器件可靠性的半导体集成电路。
第二是提供一种能将应力同时加到芯片内的全部单元上的半导体集成电路。
第三是提供一种能将各不相同的应力电压供给芯片内的互不相同的字线的半导体集成电路。
第四是提供一种能将应力与芯片为晶片状态或封装状态无关地，分别有效地加到芯片内的各单元上的半导体集成电路。
第五是提供一种能保证器件可靠性的半导体集成电路的应力电压供给方法。
第六是提供一种一边能使应力加到芯片内全部单元上的时间缩短，一边将有效的应力加到单元上的半导体集成电路的应力电压供给方法。
第七是提供一种能同时将应力加到芯片内全部单元上的半导体集成电路的应力电压供给方法。
第八是提供一种能将各不相同的应力电路供给芯片内互不相同的字线的半导体集成电路的应力电压供给方法。
第九是提供一种能与芯片的晶片状态或封装状态无关地，将应力分别有效地加到芯片内的各单元上的半导体集成电路的应力电压供给方法。
第十是提供一种能在晶片状态下有效地完成产品好坏分析的半导体集成电路的应力电压供给方法。
为达到这样的目的，本发明提供一种内装应力电路，能与芯片为晶片状态或封装状态无关地进行缺陷检查的半导体集成电路。
本发明的半导体集成电路的特征是它配置有：将第一应力电压供给第一字线的第一应力电压供给端子、将第二应力电压供给与第一字线邻接的第二字线的第二应力电压供给端子、控制向第一字线和第二字线供给第一应力电压和第二应力电压的应力启动电路，试验动作时，将电压电平互不相同的应力电压供给上述第一字线和第二字线。
本发明半导体集成电路的特征是，它配备有：将第一应力电压供给第一字线的第一应力电压供给端子、将第二应力电压供给与第一字线邻接的第二字线的第二应力电压供给端子、使第一应力电压供给端子和第二应力电压供给端子的输出信号组合输入并与此组合输入的电平相对应地使读出放大器控制电路的动作延迟的读出延迟电路，以应力方式动作时，使位线的读出动作延迟直到存储单元的数据充分地传送到位线之后。
本发明的半导体集成电路的应力电压供给方法中，设置有存储器单元；读出上述存储器单元的数据的位线；完成上述位线的读出动作的读出放大器；驱动上述读出放大器的读出动作的读出放大器控制电路；对应地址的输入选择上述存储器单元的行译码器；其特征是还配备有：在相同的芯片试验动作时输出启动信号，启动上述试验动作的应力启动电路；在上述试验动作时，响应上述应力启动电路的输出信号，供给第一应力电路和第二应力电压的应力电压供给电路；输入上述第一应力电压和第二应力电压，在上述试验动作时，响应上述输入使上述读出放大器控制电路的动作延迟的读出延迟控制电路；在上述试验动作时，响应上述应力启动电路的输出信号，将上述第一应力电压和第二应力电压供给相互邻接的字线，并响应上述读出延迟控制电路的输出信号，读出用此字线选择的存储器单元的状态。
图1是本发明的带应力电路的半导体集成电路内部结构的一部分的示意图。
图2是表示图1所示的应力状态下各信号计时的工作时标图。
图3是图1所示的φSSD发生电路90的实施例电路图。
图4是图1所示的读出放大器控制电路60的实施例电路图。
图5是图1所示的φDPX发生电路52的实施例电路图。
图6是图1所示的译码单元58的实施例电路图。
图7是图1所示的φEQ发生电路44的实施例电路图。
下面将参照附图详细说明本发明的最佳实施例。其相同的部分尽可能用共同符号表示。
在下面的说明中，对φSSD发生电路、读出放大器控制电路、φDPX发生电路、φX R复位电路和译码单元等诸多特定细节的说明，是为了对本发明全面的理解。没有这些特定细节的说明，具有本技术领域普通常识的人也应能理解和实施本发明。
图1只概略示出本发明的带应力电路的半导体集成电路内部结构的一部分。
图1所示的结构揭示出本发明的特征，在该图所示的结构中，与存储器单元相关联的行相关译码电路和列相关读出电路等，在同一芯片上与芯片集成度成比例地分别有许多个。图中编号40为行译码器，它是由本申请人1992年10月31日向南朝鲜专利局提出的第1992-20343或者1992年11月20日向南朝鲜专利局提出的第1992-21849号等专利申请中所公开的字线驱动电路这样的常规电路构成，对由本电路输入的已译码的行地址的寻址，可使用上述字线驱动电路这样的方式。只是用应力电路100控制的传输门电路39及其控制方式是本申请的新发明。
参看上述专利，在行译码器40中，已译码的行地址的输入是使用地址的组合，即DRAkl、DRAmn和DRApq。因此，在这些已译码的行地址DRAkl、DRAmn和DRApq全部输入逻辑“高位”(”八亻”)场合(即将连接结点38设定为逻辑“低位”电平的地址被输入场合)连接接点38成为逻辑“低位”，由此，倒相器12输出逻辑“高位”信号并开始选择规定的字线。存储单元阵列50示出其存储单元是由一个存取晶体管和一个存储电容器组成的常规的动态RAM的单元阵列。本发明的应力电路在图中用编号100标出，剩余的行和列译码相关电路的结构上的特征在于，随此应力电路100的输出信息而动作。
首先在下面通过本发明说明新结构的应力电路100。为了实现应力电路100，应该有应力启动端子SE64、第一应力电压供给端子V136、第二应力电压供给端子V288，实现这些端子的方法，例如首先要用管脚实现。这时必须在芯片上配备三个另外的管脚。如果这样，就能期望与芯片为晶片状态或封装状态无关地加上所要求的应力。而另一方法是用焊盘实现这些端子情况。由于这时勿需另外的管脚，在目前的该技术领域中，有能与半导体集成电路的标准化定型通用的JEDEC规格对应的优点。
应力电路100由应力启动电路100A、应力电压供给电路100B、读出延迟控制电路100C组成。应力启动电路100A由用以启动应力动作的应力启动端子SE64、放大应力启动端子SE64的输出信号并输出应力启动信号φSE的驱动电路68和70、选通输入应力启动信号φSE，并用以在试验动作时将连接结点38降到逻辑“低位”的NMOS晶体管72、输入应力启动信号φSE，并输出已反转的应力启动信号φ SE的倒相器73组成。在应力启动电路100A中，位于应力启动端子SE64的输出线上的NMOS晶体管66起电阻作用。应力电压供给电路100B包括：第一应力电压供给端子V186、第二应力电压供给端子V288、将由第二应力电压供给端子V288输出的应力电压V2供给字线WL0的传输晶体管78、将由第一应力电压供给端子V186输出的应力电压V1供给字线WL1的传输晶体管80、将第二应力电压供给端子V288输出的应力电压V2供给字线WL2的传输晶体管82、将第一应力电压供给端子V186输出的应力电压供给字线WL3的传输晶体管84、将应力启动信号φSE供给传输晶体管78和82的各栅极的NMOS晶体管74、和将应力启动信号φSE供给传输晶体管80和84的各栅极的NMOS晶体管76。读出延迟控制电路100C由φSSD信号发生电路90构成，它使读出放大器S／A62驱动读出动作，并在应力动作时用以使该读出动作在读出放大器(S／A)控制电路60延迟，其结构和工作将在下面说明。
一方面，在行译码器40内，用应力启动信号φSE控制传输门电路(transmission gate)39的P形控制端子，用反转的应力启动信号φ SE控制N形控制端子，这样来构成。
按图1所示结构说明工作特性。对图1的工作说明是参照示出应力状态下各信号的定时的图2进行。
这里，在供给应力电压时，应力启动信号φSE被启动在逻辑“高位”。首先，芯片为非应力状态下工作时，即在通常的常规工作这样的场合在图1所示的电路中，通过应力启动电路100A的应力启动信号φSE成为逻辑“低位”，行译码器40的予充电控制电路的φDPX发生电路52、φX复位电路54、输出字线升压信号的译码单元58和读出放大器控制电路66等开始完成通常的译码工作。NMOS晶体管74和76都不导通，因此传输晶体管78、80、82和84也都不导通，第一应力电压供给端子V186和第二应力电压供给端子V288与各字线间处于相互绝缘状态。
另一方面，为了使芯片进行应力工作，应力启动信号φSE在逻辑“高位”被启动后，NMOS晶体管72导通，因此，连接结点38成为逻辑“低位”。因而，成为字线驱动器的下拉晶体管的NMOS晶体管18、24、30和36也都变得不导通。随后，传输晶体管78、80、82和84导通，在第一应力电压供给端子V186和第二应力电压供端子V288与各字线间形成电流通路。
这时，由于将各不相同的电压加到第一应力电压供给端子V186和第二应力电压供给端子V288，所以能在字线间供给互不相同的电压。也就是说，由已示出的连接结构可以很容易地理解到，能对字线WL0与WL2和字线WL1与WL3分别供给不同的电压。这时，成为字线驱动器的上牵晶体管的NMOS晶体管16、22、28和34，以及成为下拉晶体管的NMOS晶体管18、24、30和36，分别按照图2的时标图中所示的信号条件都不导通，防止了供给字线的第一应力电压V1和第二应力电压V2发生放电。
另一方面，读出放大器控制电路60，在把一定的数据图形写入存储单元后，将电压加到第一应力电压供给端子V186和第二应力电压供给端子V288。与所加电压的电平相对应，因字线完全成为逻辑“高位，为完成读出工作，将起延迟电路作用的φSSD发生电路90的输出信号φSSD作为输入。
下面说明将互不相同的电压加到字线上的情况。例如，按照数据图形，在将“1”写入与位线BL连接的存储单元，同时将“0”写入与位线 BL连接的存储单元的状态下，在第一应力电压供给端子V186加上逻辑“高位”电压，在第二应力电压供给端子V288加上逻辑“低位”电压后，在相互邻接的字线间就开始有互不相同的电压电平。因而，在这样的状态下，由于在相互邻接的位线与位线、相互邻接的字线与字线之间，有互不相同的电压电平，所以能使应力减少。
单元阵列50中的各个存储单元由于有通常的动态RAM单元的结构，该结构如单元3的虚线园所示，由一个存取晶体管(accesstransistor)和一个存储电容器(storage capacitor)构成。这里，由于电容器由多晶硅形成，所以通常也将存储电容器称作存储多晶硅。
用这样的动态RAM，在相互邻接的存储单元之间由于按极其精细的设计规则(design-rule)设计，所以各单元间的间隔非常小。因而，实施本发明的应力电压供给方法后，例如由于单元0的存储节点和单元1的存储节点是相邻的节点，所以在使用叠装工艺的场合，因工艺上的台阶差，能使存储多晶硅之间加上极大的应力。
将互不相同的电压加到位线BL和 BL上，分别将逻辑“高位”电压加到第一应力电压供给端子V186和第二应力电压供给端子V288后，存储单元的存取晶体管的栅氧化膜和存储电容器的氧化膜上也能分别加上应力。
这样，由于能将邻接的字线和邻接的位线的电压电平分别控制在所要求的电压电平，所以能鉴别了加工时产生的全部缺陷。
参照本发明的与应力电路有关的应力电压供给方法，原有的应力方式是使用单纯将任意电压加到字线或位线上的方式，而在本发明中不但可以将相同电压而且可以将任意互不相同的电压加到存储单元的相互邻接的线和结点上，并通过使字线与字线、位线与位线或者存储多晶硅与存储多晶硅等动态RAM的单元密集的设计方法，使所产生的微桥式等的应力减少，由于将这样的方法用于晶片水平的试验场合，能予以补救，不但使原材料利用率提高，而且也能使实施于封装状态的应力时间大幅度减少。
下面说明图1中各方框图所示电路实施例。
图3是图1所示的本发明的新型φSSD发生电路90的实施例的电路图。由图中可见其构成是，输入端连接到第一应力电压供给端子V186的第一延迟电路102，输入第一延迟电路102的输出信号的倒相器104，输入端连接到第二应力电压供给端子V288的第二延迟电路106，输入第二延迟电路106的输出信号的倒相器108，和输入倒相器104和108的各输出信号，并输出用以控制读出放大器控制电路60的延迟动作的延迟信号φSSD的“与非”门电路110。在此各延迟电路102、106，例如能使用CMOS倒相器电路、电阻或电容器等实施方法，或者使用字线拖曳电路和相应于此电路的输出信号动作的施密持触发器(schmitt trigger)等实施方法。
图3所示结构上的特征是将电压供给第一应力电压供给端子V186和第二应力电压供给端子V288中至少任一个端子时，即在试验工作时输出延迟信号φSSD。另一方面，延迟电路102和106，在数据写入单元后，为了通过加应力工作按图2所示的时标图那样进行读出工作，加上第一应力电压V1和第二应力电压V2，直到字线完全成为逻辑“高位”后，也就是说是用来保证电荷分配工作能充分进行的时间。
图4是按本发明的图1中的新型读出放大器控制电路60的实施例的电路图。由该图可见，此读出放大器控制电路60是由如下各电路组成：分别输入图1所示的φX发生电路56的输出信号φX和通过倒相器111A输入的应力启动信号φSE的与门电路111B，分别输入“与”门电路111B的输出信号和φSSD发生电路90的输出信号φSSD的“或非”门电路112，分别串联连接到“或非”门112的输出端的二个倒相器114和116，输入倒相器116的输出信号并输出读出放大器62的驱动信号φS的倒相器118，输入倒相器118的输出信号并输出读出放大器62的驱动信号φ SD的倒相器120。
在图4中，输出信号φS和φ SD是读出放大器的驱动信号，所说的读出放大器通常有P型读出放大器和N型读出放大器的结构，由差动放大器构成。在此，φS能用作P型读出放大器的驱动信号，φ SD能用作N型读出放大器的驱动信号。
由图4所示的结构可知，由于在输入端输入延迟信号φSSD，试验工作时按照延迟信号φSSD的控制驱动读出放大器控制电路60。
图5是图1中的φDPX发生电路52的实施例，示出其公知电路结构的电路图。由图可见它是由以下电路构成：使行地址信号RAi和RAi逻辑组合的“或非”门122a，使上述“或非”门122a的输出反转的倒相器122b，使行地址选通脉冲信号 RAS的主时钟φR和上述倒相器122b的输出逻辑组合并输出的“或非”门124a，使上述“或非”门124a的输出反并产生行译码器予充电信号φDPX的倒相器124b。
在图5的结构中，φDPX电路52像常规工作时的待机状态和应力方式那样，在除了常规的读出／写入工作之外的场合，输出逻辑“低位”电平的行译码器予充电信号φDPX。
图6是作为图1所示的译码单元58的实施例的公知电路结构的电路图。
由图可见，共配备了四个图1所示的译码单元，通过这四个译码单元输出四个升压信号φX0、φX1、φX2和φX3。行地址信号RAi……RAj与字组的选择地相关。
图7是图1所示的φEQ发生电路44的实施例，示出按照本发明的新型结构的电路图。
该图是用以在应力工作时阻断位线均衡工作的结构。
由图可见它包括如下各部分：输入字组选择地址信号RAi和RAj的“与非”门164；在传输“与非”门164的输出信号的线上形成的，在应力启动信号φSE控制下进行开关动作的传输门电路170；对通过传输门电路170输出的“与非”门164的输出信号进行放大的放大电路部分172和174、在放大电路部分172和174的输入接点和接地电源之间形成通道，在应力启动信号φSE的控制下进行开关工作的NMOS晶体管168。在这样的结构中，当常规读出／写入工作时，由于应力启动信号φSE输入到逻辑“低位”，传输门电路170通常为导通状态。应力工作时由于应力启动信号φSE供给逻辑“高位”，NMOS晶体管168导通，将倒相器172的输入电压拉下到逻辑“低位”电平。因而由于位线均衡控制信号φEQ成为逻辑“低位”，所以阻断位线的均衡工作。
基于这样的实施例，本发明的应力电压供给方法，在各位线与位线或各字线与字线之间供给互不相同的有效电压，对此，本领域的普通技术人员是很容易想到的。
图1所示的本发明的应力电路及其应力电压供给方法，当然是按照本发明的技术思想实现的最佳实施例。但是，参照本发明的应力电压供给方法，对该电路的结构，除了图1所示的应力电路100的结构外，也能做出其他各种变形。而且与图1的结构有关的各译码和读出相关电路的实施例，在基于本发明的应力电压供给方法的条件下，能根据输入该应力相关信号的结构演变出许多种实施例。
如上所述，按照本发明的带应力电路的半导体集成电路及该应力电压供给方法，能鉴别在与存储单元的制造有关的工艺中所产生的全部缺陷，而且即使许多缺陷发生在同一张芯片上，由于能容易地以晶片级水平将其检出，因而有可以更好地进行不良性分析这样的效果。还由于在试验工作时能向各存储单元间、字线与字线间以及位线与位线间供给互不相同的电压，所以有能有效地进行该试验的优点。图而在晶片状态试验时能使其成品材率比率增加，在封装状态实施时也有能大幅度减少其应力时间的效果。

Claims (6)

1．一种半导体集成电路，其特征在于包括：将第一应力电压(V1)供给第一字线的第一应力电压供给端子(86)，将第二应力电压(V2)供给与上述第一字线邻接的第二字线的第二应力电压供给端子(88)，控制上述第一应力电压(V1)和第二应力电压(V2)向上述第一字线和第二字线的供给的应力启动电路(100A)，试验动作时，将电压电平互不相同的应力电压供给上述第一字线和第二字线。
2．一种半导体集成电路，它包括：一对位线，分别与上述位线连接的存储单元，响应读出控制信号、完成读出动作的读出放大器，其特征在于配备有：将第一应力电压(V1)供给第一字线的第一应力电压供给端子(86)，将第二应力电压(V2)供给与第一字线邻接的第二字线的第二应力电压供给端子(88)，响应来自上述第一应力电压供给端子(86)和第二应力电压供给端子(88)的应力电压、产生已被规定延迟了的延迟电压的延迟装置(100C)，响应上延迟信号、将读出控制信号供给上述读出放大器的读出放大器控制装置(62)，在应力方式动作时，将上述存储单元的数据完全传送到上述位线之后再进行上述位线的读出动作。
3．一种半导体集成电路，它具有：存储单元，读出上述存储单元的数据的位线，完成上述位线的读出动作的读出放大器，驱动上述读出放大器的读出动作的读出放大器控制电路，相应于地址的输入选择上述存储单元的行译码器，其特征在于，在同一芯片试验工作时，配备有应力电路，所说的应力电路由以下各部分组成；输出启动信号启动上述应力动作的应力启动电路(100A)，上述应力动作时响应上述应力启动电路的输出信号供给第一应力电压(V1)和第二应力电压(V2)的应力电压供给电路(100B)，输入上述第一应力电压和第二应力电压，在试验动作时响应上述输入使上述读出放大器控制电路的动作延迟的读出延迟电路。
4．按照权利要求3所说的半导体集成电路，其特征在于所说的应力启动电路(100A)由以下各电路组成：用以在上述试验动作时启动试验动作的应力启动端子，放大来自上述应力启动端子的信号、并输出应力启动信号的驱动电路，门选通输入上述应力启动信号、在上述试验动作时阻断行译码器内的放电通路那样来控制的下拉晶体管。
5．按照权利要求4所说的半导体集成电路，其特征在于所说的应力电压供给电路(100B)由以下各部分组成：输出第一应力电压(V1)的第一应力电压供端子(86)，输出第二应力电压(V2)的第二应力电压供给端子(88)，向第一字线供给第一应力电压的第一传输晶体管，向第二字线供给第二应力电压的第二传输晶体管，向上述第一传输晶体管和第二传输晶体管的各栅极提供上述应力启动信号的第三传输晶体管。
6．按照权利要求5所说的半导体集成电路，其特征在于所说的读出延迟控制电路由以下各部分组成：输入上述第一应力电压并将其延迟的第一延迟电路；输入上述第二应力电压并将其延迟的第二延迟电路；将上述第一延迟电路和第二延迟电路的各输出信号组合输入，并至少提供上述第一应力电压和第二应力电压中任一个时，输出控制上述读出放大器控制电路的延迟动作的信号的逻辑电路。
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