KR950014099B1 - 반도체 기억장치 - Google Patents

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KR950014099B1
KR950014099B1 KR1019930010501A KR930010501A KR950014099B1 KR 950014099 B1 KR950014099 B1 KR 950014099B1 KR 1019930010501 A KR1019930010501 A KR 1019930010501A KR 930010501 A KR930010501 A KR 930010501A KR 950014099 B1 KR950014099 B1 KR 950014099B1
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dram
voltage
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다카시 오사와
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가부시기가이샤 도시바
사또오 후미오
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Abstract

내용 없음.

Description

반도체 기억장치
제 1 도는 종래의 DRAM의 퀵 AC번-인 테스트 모드(quick AC burn-in test mode)를 실현시키기 위한 회로를 나타낸 회로도.
제 2 도는 종래의 DRAM의 퀵 AC 번-인 테스트 모드를 실현시키기 위한 또다른 회로를 나타낸 회로도.
제 3 도는 종래의 DRAM의 퀵 AC 번-인 테스트 모드를 실현시키기 위한 또다른 회로를 나타낸 회로도.
제 4 도는 본 발명의 제 1 실시예에 따라 AC/DC 번-인 테스트 모드를 포함하는 DRAM부를 나타낸 블록도.
제 5 도는 제 4 도의 행 어드레스 버퍼 회로부를 나타낸 회로도.
제 6 도는 제 4 도의 AC 번-인 테스트 모드제어 회로부와 리프레시 어드레스 카운터의 1-스테이지 부분을 나타낸 회로도.
제 7 도는 제 4 도의 DC 번-인 테스트 모드 제어 회로부와 리프레시 어드레스 카운터의 1-스테이지 부분을 나타낸 회로도.
제 8 도는 제 4 의 어드레스 전환(switching)회로부를 나타낸 회로도.
제 9 도는 정상 동작 모드에서 제 5 도 내지 제 8 도의 회로 동작을 나타낸 타이밍 챠트.
제10도는 리프레시 동작 모드에서 제 5 도 내지 제 8 도의 회로 동작을 나타낸 타이밍 챠트.
제11도는 퀵 AC 번-인 테스트 모드에서 제 5 도, 제 6 도 및 제 8 도의 회로 동작을 나타낸 타이밍 챠트.
제12도는 퀵 DC 번-인 테스트 모드에서 제 5 도, 제 7 도 및 제 8 도의 회로 동작을 나타낸 타이밍 챠트.
제13a도 및 제13b도는 제 4 도의 AC 번-인 테스트 모드 신호 발생 회로의 회로도 및 타이밍 챠트.
제14a도 및 제14a도는 DC 번-인 테스트 모드 신호 발생회로 및 타이밍 챠트.
제15도는 제 4 도의 행 디코더 회로부 및 워드선 구동회로를 나타낸 회로도.
제16도는 제15도의 회로 동작을 나타내는 타이밍 챠트.
제17도는 제 4 도의 예비 행 디코더/워드선 구동회로를 나타낸 회로도.
제18도는 제 4 도의 메모리셀 어레이의 1-열부분 및 메모리셀 주변 회로부를 나타낸 회로도.
제19도는 제 4 도의 메모리셀 어레이의 1-열부분과 메모리셀 주변 회로부를 나타낸 회로도.
제20도는 제19도에서 신호(øT 및 EQL)를 발생시키기 위한 신호발생회로를 나타낸 회로도.
제21도는 제19도에서 신호(øT 및 EQL)를 발생시키기 위한 신호발생회로를 나타낸 회로도.
제22도는 제 4 도의 VBL(비트선 프리차지 전위) 발생회로를 나타낸 회로도.
제23도는 제 4 도의 워드선 구동용 전압원 및 VPP-VCC 단락회로를 나타낸 회로도.
제24도는 본 발명의 제 2 실시예에 따라 DRAM에 배열된 전원 강압 회로 및 VCC-VDD 단락회로를 나타낸 회로도.
제25도는 본 발명의 DRAM과 관련하여 퀵 AC 번-인 테스트 설정 사이클, AC 응력 테스트 사이클 및 테스트 종료 사이클을 나타낸 타이밍 챠트.
제26도는 본 발명의 DRAM과 관련하여 퀵 DC 번-인 테스트 모드 설정 사이클, DC 응력 테스트 사이클 및 테스트 종료 사이클을 나타낸 타이밍 챠트.
제27도는 제 4 도의 또다른 행 어드레스 버퍼 회로부를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리셀 어레이 2a,2b : 외부 단자
3 : 어드레스 버퍼 회로 4 : 리프레시용 어드레스 회로
5 : 어드레스 전환 회로 6 : 행 디코더 회로
7 : 워드선 구동용 전압원 8 : 워드선 구동회로
10 : DRAM 회로
11 : 비트선 이퀄라이즈/프리차지 회로
12 : VBL 발생회로 13 : 예비행 디코더/워드선 구동회로
20 : 전압 응력(번-인) 테스트 모드 신호 발생회로
21 : 제어회로 VCC : 전원 전압
WL : 워드선 SWL : 예비 워드선
BL : 비트선 TG : 비트선 트랜스퍼 게이트
본 발명은 반도체 기억장치에 관한 것으로서, 특히 DRAM(동적 임의 접근 메모리)과 관련한 전압 응력 테스트를 수행하기 위한 회로에 관한 것이다.
DRAM에 있어서, 가장 높은 전기장(전압 응력)은 워드선이 연결되는 게이트 전극을 갖는 각각의 메모리셀의 트랜스퍼 게이트 트랜지스터(셀 트랜지스터)의 게이트 절연막에 인가된다. 결과적으로, 게이트 절연막에서 신뢰도에 대한 문제점이 발생할 확률이 높다. 또한, 리프레시 사이클은 새로운 소자들이 개발될 때마다 두배가 된다. 이러한 이유로, 정상 사이클을 반복함에 있어서 높은 전기장이 워드선에 인가되도록 하는 충격율은 차세대에는 반으로 줄어든다. DRAM의 종래 번-인 테스트의 경우, 각각의 셀 트랜지스터의 게이트 절연막에 인가된 전기장은 전원전압을 승압시키므로써 가속화된다. 어드선이 순차적으론 선택되기 때문에, 각각의 셀 트랜지스터의 게이트 절연막의 스크린 작업을 수행하는데에 너무 긴 시간이 소모된다. 그러므로, 만약 각각의 셀 트랜지스터의 게이트 절연막의 스크린 작업에 필요한 전체 시간이 DRAM `세대의 변화속에서도 일정하게 유지된다면 번-인 테스트 시간은 각각의 차세대에는 두배가 된다.
이러한 사정으로, DRAM의 번-인 테스트 시간을 단축시키고자 하는 요구가 비등하고 있다. 이같은 요구에 부응하는 방책으로서, DRAM은 정상 동작시보다 더 많은 워드선이 동시에 선택되도록 하는 모드를 포함해야 하고 DC 전압은 선택된 워드선에 인가돼야 한다는 사실이 제안되었다. 이러한 모드는 퀵 DC 번-인 테스트 모드로 지칭됨으로써 이 모드와 종래의 정상 번-인 테스트 모드와 구별될 수 있다. 이러한 퀵 DC 번-인 테스트 모드를 실현시키기 위한 수단에 따라, 정상 동작시에 사용되지 않는 특수 전압 응력 테스트 패드가 칩위에 부가적으로 배열되고 응력 전압이 번-인 테스트시 상기 패드에 인가되므로써 정상 동작시에 선택된 것보다 더 많은 수의 워드선을 동시에 선택할 수 있다. 이 상태에서 번-인 테스트가 수행된다.
그러나, 전술한 특수 전압 응력 테스트 패드를 이용한 번-인 테스트 모드에 있어서, 전압 응력 테스트는 패키지로 밀봉된 DRAM과 관련하여 수행될 수 없다. 그같은 상황을 고려하여, 예컨대 일본국 특허출원 제92-225182호에는 퀵 DC 번-인 테스트 모드를 실현시키기 위한 수단이 개시된다. 이 수단에 따라, 외부 제어 신호를 입력시킴으로써, 워드선 선택 회로의 입력 또는 외측면상의 신호가 일정한 레벨로 강제로 제어되어 모든 워드선을 동시에 선택함으로써, 이러한 상태에서 번-인 테스트가 수행된다.
이같은 동작으로, 특수 전압 응력 테스트 패드가 요구되지 않고 DC 번-인 테스트 모드는 웨이퍼 상태 또는 패키지 상태에서 설정될 수 있다. 전술한 바와같이, 제어 신호를 외부에서 입력하여 퀵 DC 번-인 테스트 모드를 설정하는 회로 배열에 있어서, 정상 동작 모드에 요구되는 회로 이외의 회로수를 최소화하여 칩영역의 증가를 억제시키는 것이 바람직하다. 또한, 퀵 번-인 테스트 모드를 설정함에 있어, 바람직컨대 행 디코더 뿐만아니라 다른 회로가 동시에 제어되어야 한다. 이들 요구 조건을 충족시켜 주는 실질적인 방책에 대한 요구가 제기된다.
반면에, 먼지로 인한 인접 워드선 사이에서의 항복 전압의 감소가 미리 스크린되어야 한다. 예컨대, 일본국 특허 출원 제92-418374호에는 워드선 어레이의 워드선들이 두개의 그룹 즉, 짝수의 워드선 그룹과 홀수의 워드선 그룹으로 분할되고 고전압이 이 두개의 그룹에 동시에 인가됨으로써 인접 워드선 사이에 충분한 전압을 인가하여 번-인 테스트를 수행하도록 하는 모드가 개시된다.
제 1 도 내지 제 3 도는 일본국 특허출원 제92-418374호에 개시된 퀵 AC 번-인 테스트 모드를 실현시키기 위한 회로를 나타낸다. 제 1 도에 도시된 회로는 부트 스트랩 워드선 구동회로의 DRAM에서 이용되는데, 제어 클록 신호(øBOOT)가 발생되어 번-인 테스트 모드에서 상승하므로써 부트 스트랩 커패시터(CBOOT)에 미리 저장된 차지들을 n-채널 MOS 트랜지스터(140~142)를 통해, 선택된 워드선(WLOi~WLi)으로 이전시킨다. AC 번-인 테스트 모드의 경우 어드레스 신호의 일부 비트(AO~An)가 "참 및 상보형"회로내에서 "L"레벨로 설정되어 복수의 NOR 형 디코더(144 또는 145)를 동시에 선택함으로써, 상호 인접하지 않은 워드선에 대해 전압 응력을 동시에 인가할 수 있다. 이 경우 비트선(BL)의 전위는 비트선 프리차지 신호(øPRE)에 의해 제어된 트랜스퍼 게이트(146) 및 패드(147)를 통해 접지 전위에 설정된다. 제 2 도 및 제 3 도에 도시된 각각의 회로에 있어서, 특수 전압 응력 테스트 패드(148~150)가 배열되고, 트랜스퍼 게이트(151 또는 152)는 전체 워드선(WLOi,WL1i,…)의 각각의 일단부에 연결된다. 트랜스퍼 게이트(151,152)는 선택적으로 구동되어 워드선 워드선 어레이의 짝수 또는 홀수 워드선 그룹을 선택함으로써, 선택된 워드선의 각각의 타단부에 연결된 패드를 통해, 선택된 워드선 그룹(워드선 어레이에서의 다른 모든 워드선)에 대해 동시에 전압 응력을 인가한다. 그러나, 제 1 도 내지 제 3 도에 도시된 바와같이 특수 전압 응력 테스트 패드를 이용한 번-인 테스트 모드에 있어서, 전압 응력 테스트는 패키지로 밀봉된 DRAM과 관련하여 수행될 수 없다. 제 1 도 내지 제 3 도에 도시된 회로의 경우, 퀵 AC 번-인 테스트 모드를 실현시킴에 있어서, 정상 동작(DRAM 동작)이 수행될 수 없기 때문에, 인접 비트선 사이의 항복 전압의 감소와 같이 정상 동작시 발생할 수 있으나 예측하기 어려운 고장 모드는 미리 스크린될 수가 없다.
일본국 특허출원 제90-418371호에 개시된 바와같이, 특수 전압 응력 테스트 패드가 필요없이 DRAM의 웨이퍼 상태 또는 패키지 상태로 퀵 DC 번-인 테스트 모드를 설정하기 위해서는 제어신호를 외부로 입력시킴으로써 워드선 선택회로의 입력 또는 출력부상의 신호가 일정한 레벨로 강제로 제어되는 동안, 그리고 정상 동작시보다 더 많은 수의 워드선이 동시에 선택되는 동안 번-인 테스트가 수행되어야 한다.
전술한 바와같이, 제어 신호를 외부로 입력시킴으로써 퀵 번-인 테스트 모드를 설정하기 위한 회로 배열에 있어서 정상 동작 모드에 필요한 회로 이외의 회로수는 최소화되어 칩영역의 증가를 감소시키는 것이 바람직하다. 또한, 퀵 번-인 테스트 모드를 설정함에 있어서, 행 디코더 뿐만 아니라 다른 회로들이 동시에 제어되는 것이 바람직하다. 실질적인 수단으로 이들 필요 요건을 충족시키고자 하는 요구가 제기되었다.
본 발명은 위와같은 상황을 고려하여 이루어졌으며, 그 목적은 특수 전압 응력 테스트 패드를 사용하지 않고 웨이퍼 상태 또는 패키지 상태의 워드선에 전압이 인가되도록 되는 충격 계수가 높고 AC 전압 응력 테스트 모드가 설정되어 정상 동작에 필요한 회로 이외의 회로수를 최소화함으로써 칩 영역의 증가를 줄일수 있고, 인접 워드선 또는 인접 비트선 사이의 항복 전압 감소와 같이 정상 동작시 발생할 수 있지만 예측하기 어려운 고장 모드가 정상 동작과 동일한 방식으로 실제로 장치를 동작시킴으로써 동시에 스크린 될 수 있게 하는 반도체 기억장치를 제공하는 것이다.
본 발명의 또다른 목적은 특수 전압 응력 테스트 패드를 사용하지 않고 DC 전압 응력 테스트 모드가 설정되어 정상 동작에 필요한 회로 이외의 회로수를 최소화함으로써 칩영역의 증가를 줄일 수 있게 하는 반도체 기억장치를 제공하는 것이다.
본 발명의 제 1 특징에 따라, 반도체 기억장치는 DRAM 회로와, 상기 DRAM 회로의 정상 동작시 사용된 일부 외부 단자를 통한 소정의 신호 입력에 기초하여 전압 응력 테스트 모드 신호를 발생시키기 위한 전압 응력 테스트 모드 신호 발생 회로와, 상기 전압 응력 테스트 모드 신호 발생 회로로부터 상기 테스트 모드 신호를 수신함과 아울러 DRAM 회로의 리프레시 어드레스 카운터로부터 출력 신호의 다수의 비트가 동일 레벨에 고정되어 상기 다수의 비트 이외의 비트가 정상 카운트 동작하도록 제어 기능을 수행하는 제어 회로를 구비한다.
본 발명의 제 2 특징에 따라, 반도체 기억장치는 DRAM 회로와, 상기 DRAM 회로의 정상 동작시 사용된 일부 외부 단자를 통한 소정의 신호 입력에 기초하여 전압 응력 테스트 모드 신호를 발생시키기 위한 전압 응력 테스트 모드 신호 발생 회로와, 상기 전압 응력 테스트 모드 신호 발생 회로로부터 상기 테스트 모드 신호를 수신함과 아울러 DRAM 회로의 리프레시용 어드레스 카운터로부터 출력 신호의, 특정 비트보다 더 중요한 상부 비트가 동일 레벨에 고정되고 상기 특정 비트보다 덜 중요한 하부 비트가 정상 카운트 동작하도록 제어 기능을 수행하는 제어 회로를 구비한다.
본 발명의 제 3 특징에 따라, 반도체 기억장치는 DRAM 회로와, 상기 DRAM 회로의 정상동작시 사용될 일부 외부 단자를 통해 소정의 신호 입력에 기초하여 전압 응력 테스트 모드를 발생시키기 위한 전압 응력 테스트 모드 신호 발생 회로와, 상기 전압 응력 테스트 모드 신호 발생 회로로부터 상기 테스트 모드 신호를 수신함과 아울러 DRAM 회로의 리프레시 어드레스 카운터로부터 출력 신호의 모든 비트가 동일 레벨에 고정되어 DRAM 회로의 리프레시 어드레스 카운터로부터 출력 신호의 모든 비트가 동일 레벨에 고정되어 DRAM 회로의 워드선 구동 회로가 모든 워드선을 동시에 구동시키도록 하는 제어 기능을 수행하는 제어회로를 구비한다. 전압 응력 테스트 모드 신호는 DRAM 회로의 정상 동작시 사용되는 일부 외부 단자를 통해 소정의 신호에 기초하여 발생된다. 이 신호의 수신시, 리프레시용 어드레스 카운터로부터 출력 신호의 상부 비트는 동일 레벨에서 고정된다. 이 경우, 리프레시 어드레스 카운터로부터 출력 신호의 하부 비트가 카운터 동작에 따라 변하기 때문에 AC 전압 응력 테스트 모드가 설정될 수 있는데, 고전압이 DRAM 회로의 워드선에 인가되도록 되는 충격 계수는 정상 동작시 보다 더 높다. 그러므로, 각각의 메모리셀의 트랜스퍼 게이트의 절연막에서의 항복 전압 감소는 짧은 시간 주기내에 스크린 될 수 있다. 또한 전압 응력 테스트 모드 신호는 DRAM 회로의 정상 동작시 사용되는 일부 외부 단자를 통한 소정의 신호 입력에 기초하여 발생된다. 이 신호의 수신시, 리프레시 어드레스 카운터로부터 각각의 상보형 출력 신호의 전체 비트가 동일 레벨에서 고정된다. 이같은 동작으로 바람직한 전압 테스트 모드(예컨대, 퀵 DC 번-인 테스트 모드)가 설정될 수 있다. 전술한 바와같이, 전압 응력 테스트 모드를 설정하는데에 특수 패드가 필요치 않고, 전압 응력 테스트 모드는 DRAM의 웨이퍼 상태 또는 패키지 상태에서 설정된다. 게다가 정상 동작시 요구되는 회로 이외의 회로수가 최소화되어 칩 영역의 증가를 줄일 수 있다. 더우기 정상 DRAM 동작과 실제로 동일한 동작을 수행함으로써, 인접 워드선 또는 인접 비트선 사이의 항복 전압 감소와 같이 정상 동작에서 발생할 수 있지만 예측이 어려운 고장 모드가 동시에 스크린될 수 있다. 이 경우, "실제로 동일한 동작"이라 함은 각 블록의 워드선이 상호 충분한 간격으로 이격되어 있기 때문에, 항복 전압 감소 고장 모드에 대하여 독립적인 것으로 간주되는 메모리셀 블록에서 워드선을 동시에 선택함으로써 스크린 작업 시간이 단축된다는 것을 의미한다.
본 발명의 부가적인 목적 및 장점이 이하에 기술되어 부분적으로 상세한 설명으로부터 명백해지거나 본 발명의 실시예를 통해 습득될 수도 있다. 본 발명의 목적 및 장점은 특히 첨부된 특허청구범위에 제시된 수단 및 결함에 의해 실현되고 달성될 수도 있다.
본 명세서의 일부를 구성하고 이에 포함되는 첨부 도면은 본 발명의 양호한 실시예를 예시하며, 전술한 상세한 설명과 함께 후술될 양호한 실시예에 대한 상세한 설명은 본 발명의 원리를 나타낸다.
제 4 도는 본 발명의 제 1 실시예에 따라 퀵 AC/DC 번-인 테스트 모드를 포함하는 DRAM 부분을 나타낸다. 우선, 제 4 도에 도시된 DRAM에 관해 간단히 설명하기로 한다. 정상 접근 모드 이외에 정상 번-인 모드 및 표준화된 다중 비트 병렬 테스트 모드, DRAM 회로(10)는 AC/DC 전압 응력이 정상 동작시 선택된 것보다 더 많은수의 워드선에 동시에 인가되도록 되는 퀵 AC/DC 번-인 테스트 모드를 갖는다. DRAM 회로(10)는 메트릭스 형태로 배열된 다수의 동적 메모리셀을 갖춘 메모리셀 어레이(1)와 ; 동일행의 메모리셀에 각각 연결된 워드선(WL)과 ; 외부단자(2) (전원 전압이 외부로 입력되는 전원 단자(2a)및, 어드레스 신호와 여러 제어 신호(기록 가능 신호 WE, 행 어드레스 스트로브 신호 RAS 및 열어드레스 스트로브 신호 CAS)를 수신하기 위한 입력 단자(26)와 ; 외부 단자(2)의 일부를 통해 외부 어드레스 신호 입력은 증폭시키기 위한 어드레스 버퍼 회로(3)와 ; 메모리셀을 리프레시 하기 위한 리프레시 어드레스 신호를 발생시키는 리프레시용 어드레스 카운터(4)와 ; 리프레시용 어드레스 카운터(4)로부터의 출력 신호 또는 어드레스 버퍼 회로(3)로부터의 행 어드레스 신호 출력을 선택하기 위한 어드레스 전환 회로(5)와 ; 어드레스 전환 회로(5)로부터 내부행 어드레스 신호 출력에 따라 임의 행을 선택하기 위한 워드선 선택 기능을 갖는 행 디코더 회로(워드선 선택 회로) (6)과 ; 워드선 구동용 전압원(7)과 ; 워드선 구동용 전압원(7)과 워드선(WL)사이에 연결되어 행 디코더 회로(6)로부터 출력 신호에 따라 워드선(WL)을 구동시키도록 설계된 최소한 하나의 워드선 구동 MOS 트랜지스터(본 실시예에서 PMOS 트랜지스터)를 갖춘 워드선 구동 회로(8)와 ; 센스 증폭기(SA)의 입력 노드와 비트선(BL)사이에 연결되어 제어신호(øT)에 의해 온/오프-제어되는 비트선 트랜스퍼 게이트(TG)와 ; 메모리셀로부터 비트선(BL)으로 독출되는 정보를 검출하기 위한 센스 증폭기(SA)와 ; 열디코더 회로(9)와 ; 열 선택 회로(CS)와 ; 비트선(BL)에 연결되어 비트선 이퀼라이즈 신호(EQL)에 의해 온/오프-제어되는 비트선 프리차지/이퀄라이즈 회로(11)와 ; 전위(VBL)를 비트선 이퀄라이즈/프리차지 회로(11)에 적용시키기 위한 비트선 프리차지 전위(VBL)발생 회로(12)를 구비한다. 또한, DRAM 회로(10)는 자동 안전 리던던트 설비(Fail-safe redundant arrangement) (예비 메모리셀, 예비 워드선 SWL, 예비행 디코더/워드선 구동회로(13)등등)를 구비한다. 워드선 구동용 전압원(7)은 칩상에서 반도체 칩의 외부로부터 인가된 전원 전압(VCC)을 올리고, 워드선 구동 전압(VPP)을 전력으로서 워드선 구동 회로(8)에 인가함으로써 워드선 구동 전압(VPP)을 발생시키기 위한 부스터 회로(booster circuit)이다. 이 경우 비록 차지 펌프형 부스터 회로가 워드선 구동용 전압원(7)으로서 사용될 수도 있지만 큰 전류 구동 용량(예컨대, 환형 발진 회로 및 정류 회로에 의해 구성되는) 부스터 회로가 사용되는 것이 바람직하다. DRAM 회로(10)는 정상 동작시 전술한 부스터 회로로부터 출력을 선택하기 위한 전환 회로(도시생략)를 가질 수도 있고, 외부로 인가된 워드선 구동용 전압을 선택하여, 이 선택된 전압을 전압 응력 테스트시에 워드선 구동용 전압으로서 인가할 수도 있다. 그러나, 본 실시예는 전압 응력 테스트시에 워드선 구동용 전압을 외부로 인가하도록 단락에 의해 워드선 구동용 전압원(7)의 출력 노드를 전원 단자(2a)에 접속시키기 위한 VPP-VCC 단락 회로(14)를 구비한다.
번-인 테스트 모드 신호 발생 회로(20)는 DRAM 회로(10)의 정상 동작시 사용되는 일부 외부 단자(2)를 통해 소정의 신호 입력에 기초하여 번-인 테스트 모드 신호(BITAC/BITDC)를 발생시킨다. 실시예에서 번-인 테스트 모드 신호(BITAC/BITDC)는 활동 상태에서 하이("H")레벨에 설정되고, 비활동 상태에서는 로우("L")레벨에서 설정된다. 예컨대, 후술될 WCBR 사이클의 경우(WE 및 CAS 신호 입력이 RAS 신호 입력전에 활성화 된다) 번-인 테스트 모드 신호 발생 회로(20)는 RAS 신호가 활성화될때 행 어드레스 신호 입력을 로드시킨다. 만약 행 어드레스 신호 입력이 소정의 어드레스 결합과 동시에 발생하는 경우, 번-인 테스트 모드 신호 발생 회로(20)는 "H" 레벨에서 신호(BITAC/BITDC)를 설정한다. 전술한 바와같이, 번-인 테스트 모드가 WCBR 사이클에 따라 설정될때 현재 기능 테스트 모드중 하나로서 다중 비트병렬 테스트 모드에 관한 상부 레벨 양립성(upper-level compatibility)이 다음과 같이 보증될 수 있다. WCBR 사이클이 정상 동작경우 정상 전원 전압(예컨대 3V)을 설정하는데 기초하여 수행될때, 종래의 다중비트 병렬 테스트 모드가 설정된다. WCBR 사이클은 정상 동작 범위밖에 해당하는 높은 전원 전압(예컨대, 6V)은 설정하는데 기초하여 수행될때 신호(BITAC/BITDC)는 "H" 레벨에서 설정된다. 번-인 테스트 모드의 여러 형태가 존재한다고 가정하자. 이 경우 다음과 같은 모드 설정 도해가 이용될 수도 있다. RSA 신호 입력이 정상 동작 범위밖에 해당하는 고전원 전압을 설정하는데 기초하여 WCBR 사이클에서 활성화 될때 어드레스 신호의 일부 비트는 소정의 결합(본 실시예에서 비트(AOR 및 AIR) 및 "L" 레벨에서 설정됨)을 구성함으로써 퀵 AC/DC 번-인 테스트 모드를 설정한다. 만약 DRAM 회로(10)가 퀵 AC-DC 번-인 테스트 모드만을 포함한다면, 전술한 복잡한 모드 설정 도해가 이용될 필요가 없음을 유념해야 한다. 예컨대, 퀵 AC/DC 번-인 테스트 모드는 WCBR 사이클이 수행될때만 설정될 수도 있다. 이와는 달리 특정 외부 단자는 정상 인가 전압 이외의 전압(예컨대 정상 전원 전압보다 높은 전압)에서 설정되고 AC/DC 번-인 테스트 모드는 이 전압을 검출하므로써 설정된다. 번-인 테스트 모드 제어 회로(21)는 번-인 테스트 모드 신호 발생 회로(20)로부터 번-인 테스트 모드 신호(BITAC)를 수신하고 동일 레벨에서 DRAM 회로(10)의 리프레시 어드레스 카운터(4)로부터 상보형 출력 신호의 각각의 상부 비트만을 고정하므로써 고전압이 DRAM 회로(10)의 워드선(WL)에 인가되도록 되는 충격 계수가 정상 동작시의 그것보다 더 높게 되는 AC 응력 테스트 모드(예컨대, 퀵 AC 번-인 테스트 모드)를 설정한다. 또한 번-인 테스트 모드 제어 회로(21)는 번-인 테스트 모드 신호 발생 회로(20)로부터 번-인 테스트 모드 신호(BITDC)를 수신하고, 동일 레벨에서 DRAM 회로(10)의 리프레시용 어드레스 카운터(4)로부터 출력 신호의 진체 비트를 고정하므로써, 전체 워드선(퀵 DC 번-인 테스트 모드를 설정함)을 동시에 구동하도록 DRAM 회로(10)의 워드선 구동 회로(8)를 제어하게 된다. 번-인 테스트 모드 제어 회로(21)는 바람직컨대 AC 번-인 테스트 모드에 따라 적절한 회로 상태에서 다른 회로를 제어하도록 설계될 뿐아니라, 동일 레벨에서 DRAM 회로(10)의 리프레시용 어드레스 카운터(4)로부터 각각의 상보형 출력 신호의 상부 비트만을 고정하기 위해 번-인 테스트 모드 신호 발생회로(20)로부터 번-인 테스트 모드(BITAC)를 수신하도록 설계된다. 특히, 번-인 테스트 모드 제어 회로(21)는 바람직컨대, 예비 워드선(SWL)을 선택적으로 구동시키기 위한 제어 기능을 수행하고, 활성 레벨에서 제어 신호(øT) 및 비트선 이퀄라이즈 신호(EQL)를 제어하고(즉, 전압 응력 테스트의 온 상태의 비트선 트랜스퍼 게이트(TG) 및 비트선 이퀄라이즈/프리차지회로(11)를 제어함), 로우 레벨에서 비트 프리차지 전압(VBL)을 제어하며, 센스 증폭기(SA) 및 그 출력부상의 (데이타선에 연결된 버퍼 회로)의 동작을 저지하기 위한 제어 기능을 수행한다.
제 4 도에 도시한 DRAM에 따라, 번-인 테스트 모드 신호(BITAC)가 정상 동작시 사용되는 DRAM 회로(10)의 일부 외부 단자(2)를 통해 소정의 신호 입력에 기초하여 번-인 테스트 모드 신호 발생 회로(20)에 의해 발생될때, DRAM 회로(10)의 리프레시 어드레스 카운터(4)로부터 각각의 출력 신호의 상부 비트만이 동일 레벨에서 고정되므로써 퀵 AC 번-인 테스트 모드가 설정된다. 이 경우, 리프레시 어드레스 카운터(4)로부터 각 출력 신호의 하부 비트는 카운터 동작에 따라 변하기 때문에, AC 전압 응력 테스트 모드가 설정되는데, 이때 고전압이 DRAM 회로(10)의 워드선(WL)에 인가되도록 하는 충격 계수가 정상 동작시 보다 더 높게 되므로써 각 메모리셀의 비트선 트랜스퍼 게이트(TG)의 절연막의 항복 전압 감소에 대한 퀵 스크린 테스트를 허용한다. 또한, 번-인 테스트 모드 신호(BITDC)가 정상 동작시 사용되는 DRAM 회로(10)의 일부 외부 단자(2)를 통한 소정의 신호 입력에 기초하여 발생될때, DRAM 회로(10)의 리프레시 어드레스 카운터(4)로부터 상보형 출력 신호의 전체 비트는 동일 레벨에서 고정되므로써 퀵 DC 번-인 테스트 모드를 설정하게 된다.
따라서, 퀵 AC/DC 번-인 테스트 모드를 설정하는데는 특정 패드가 필요하지 않고, 정상 동작에 필요한 회로 이외의 수가 최소화 되어 칩 영역의 증가를 감소시킬 수 있다. 또한 퀵 AC/DC 번-인 테스트 모드를 설정하는데는 특정 패드가 필요하지 않으며 퀵 번-인 테스트 모드는 웨이퍼 상태에서 또는 패키징 이후에 설정될 수 있다. 이러한 이유로 웨이퍼 상태의 퀵 AC/DC 번-인 테스트의 경우, 정상 기능에 사용되는 테스트 유닛(예컨대, 프로브 카드)이 사용될 수 있다. 패키징 이후의 퀵 AC/DC 번-인 테스트의 경우, 통상적인 메모리 테스트가 사용될 수 있다.
제 4 도에 도시된 본 발명에 관련된 부분들이 제 5 도 내지 제17도를 참조하여 다음에 기술된다. 제 5 도 내지 제17도의 각 도면 참조 부호의 추가 기호 "n"은 각 도면 참조부호가 지칭하는 각부분이 메모리셀 어레이(1)를 구성하는 셀블록중 하나에 대응한다는 것을 나타낸다.
제 5 도는 제 4 도의 어드레스 버퍼 회로(3)의 행 어드레스 버퍼(1 비트에 해당)부를 도시한 회로도이다. 제 5 도를 참조하면, 참조 기호(VCC)는 전원 전위를 나타내고 ; VSS는 접지 전위를 나타내고 ; P1은 p채널 MOS 트랜지스터를 나타내고 ; N1 내지 N5는 n 채널 MOS 트랜지스터를 나타내며 ; C1 및 C2는 n-채널 MOS 트랜지스터의 소스 및 드레인이 VSS 모드에 공통으로 연결되도록 하는 MOS 커패시터를 나타낸다. 도면 참조 부호(22)는 차등 래치 회로를 나타내고, 참조기호(RLTC)는 래치 제어 회로를 ; AINj(j=0 내지 10)은 외부 입력 어드레스 신호를 / Vref는 기준 전위를 ; RACP 및 RHLD는 게이트 제어 신호를 ; AIjR 및 AIjR은 상보형 행 어드레스 버퍼 출력 신호를 나타낸다.
제 6 도 및 제 7 도는 제 4 도에 도시된 리프레시용 어드레스 카운터(4) 및 번-인 테스트 모드 제어 회로(21)부(1 스테이지에 해당)를 각각 도시한 회로도이다. 제 6 도를 참조하면, 도면 참조 부호(31 내지 34)는 클록 인버터를 나타내고 ; 35는 인버터를 나타낸다. 예컨대, 두개의 입력 NOR 게이트(36)는 번-인 테스트 모드 제어 회로(21)부로서 어드레스 카운터의 각 스테이지의 상보형 출력 단자 사이에 삽입된다. 신호 BITACj(j=0 내지 10)는 각 NOR 게이트(36)의 한 입력 단자에 입력된다. 이 신호(BITACj)는 다음과 같이 설정된다. 제 4 도의 DRAM 회로(10)에 있어서, 인접 메모리셀 블록 사이의 시간 분할 도해에 따라 센스 증폭기(SA)가 이용되는 공유 센스 증폭기 도해가 이용되거나, 트랜스퍼 게이트 제어 신호(øT)가 후술되는 바와같이 AC 번-인 테스트 모드의 "H" 레벨에서 강제적으로 설정된다고 가정해 보자. 이 경우에, 신호(BITAC)는 어드레스 카운터(4)의, 출력 단자 사이에 삽입된 각 NOR 게이트(36)의 한 입력 단자에 입력되는데 이것은 상부 비트, 예컨대 9비트(j=2 내지 10비트)에 대응한다. 전위 VSS("L" 레벨)는 어드레스 카운터(4)의, 출력 단자 사이에 삽입된 각 NOR 게이트(36)의 한 입력 단자에 입력되는데 이것은 잔류하는 하부 2 비트(j=O 및 1비트) (즉, NOR 게이트(36)가 인버터 역할을 함)에 대응한다. 이와는 대조적으로, 제 4 도의 DRAM 회로(10)에 있어서, 어드레스 카운터 출력의 8번째 비트를 사용하기 위해 공유 센스 증폭기 도해가 이용되므로써 센스 증폭기(SA)의 양측상의 셀블록의 어드레스 선택을 수행할 수 있고, 트랜스퍼 게이트 신호(øT)가 후술되는 바와같이 AC 번-인 테스트 모드의 "H" 레벨에서 강제적으로 설정되지는 않는다고 가정한다. 이 경우, 신호(BITAC)는 어드레스 카운터(4)의, 출력 단자 사이에 삽입된 각 NOR 게이트(36)의 한 입력 단자에 입력되는데, 이것은 상부 비트 예컨대 상부 8비트(j=3 내지 10비트)에 대응한다. 전위 VCC는 어드레스 카운터(4)의, 출력 단자 사이에 삽입된 각 NOR 게이트(36)의 한 입력 단자에 입력되는데, 이것은 잔류하는 하부 3비트(j=0,1 및 2비트) (즉, NOR 게이트(36)는 인버터 역할을 함)에 대응한다. j=2는 공유 센서 증폭기의 양측상의 셀블록을 선택하기 위한 어드레스에 대응한다. 기준 기호(CTj 및 CTj(j=0 내지 10))는 어드레스 카운터(4)로부터의 상보형 출력 신호를 나타낸다. 제 7 도를 참조 하면 신호(BITDC)가 각 NOR 게이트(36)의 한 입력 단자에 입력된다. 기준 기호(CTj 및 CTj)는 어드레스 카운터(4)로부터의 상보형 출력 신호를 나타낸다.
제 8 도는 제 4 도의 어드레스 전환 회로(5)부(1비트에 해당)를 나타낸 회로도이다. 제 8 도를 참조하면, 도면 참조 부호(41)는 어드레스 전환 NMOS 트랜지스터를 나타내고 ; 도면 부호(42)는 래치 회로를 위한 인버터를 나타낸다. 기준 기호(RTRS)는 행 어드레스, 버퍼 출력을 선택하기 위한 전환 신호를 나타내고 ; CT 는 어드레스 카운터 출력을 선택하기 위한 전환 신호를 나타내고 ; AjR 및 AjR은 선택 출력(내부 행 어드레스 신호)을 나타낸다.
제 5 도 내지 제 8 도에 도시한 회로는 DRAM 의 정상 동작 모드, 레프레시 동작 모드, 퀵 AC 번-인테스트 모드 및 퀵 DC 번-인 테스트 모드에 따라 제9, 10, 11 및 12도에 도시된 타이밍 챠트에 의해 표시된 것과같은 동작을 실현하도록 논리적으로 설계된다. 행 어드레스 버퍼 회로(3)의 상태는 신호 (RACP, RHLD, RLTC, RTRS, AIjR 및 AIjR)에 의해 결정된다.
제 9 도에 도시된 정상 동작 모드에 있어서, 신호(BITAC/BITDC)는 "L" 레벨에 있고, DRAM 회로(10)는 종래 DRAM 과 동일한 방식으로 동작한다. 특히, 신호(RAS)를 작동시킴으로써 행 어드레스 신호를 로드 시킨후 신호(CAS)를 작동시켜 열 더드레스 신호를 로드 시킴에 있어서, 신호(CT)는 "L" 레벨에서 유지되고, 신호(RTRS)는 "H" 레벨에서 유지된다. 이러한 동작으로 행 어드레스 버퍼 출력 신호(AIjR 및 AIjR)는 내부형 어드레스 신호(AjR 및 AjR)로서 선택되고 로드된다.
제10도는 CBR 사이클의 수행(즉, RAS보다 먼저 신호 CAS를 작동시킴)에 기초한 자동 리프레시 동작을 나타낸다. 이런 리프레시 동작에 있어서, 신호(RTRS)는 행 어드레스 버퍼 출력 신호(AIjR 및 AIjR)의 선택을 억제하기 위해 "L" 레벨에서 즉시 설정된다. 동시에, 신호(CT)가 작동되어 이때 어드레스 카운터(4)에 저장된 출력 신호(CTj 및 CTj)를 선택하므로써 이 출력 신호를 내부 행 어드레스 신호 (RABj 및 RABj)로서 로드 시킨다. 따라서, 결과적인 워드선 선택 신호에 의해 선택된 메모리셀을 재생(refreshing)시킨다.
제11도에 도시된 AC 번-인 테스트 모드의 경우, 신호(BITAC)가 "H" 레벨에서 설정되고, 리프레시 어드레스 카운터(4)로부터의 각 출력 신호(CTj 및 CTj)의 상부 9비트(j=2 내지 10)는 "L" 레벨에서 고정된다. 어드레스 카운터(4)로부터의 각 출력 신호(CTj 및 CTj)의 하부 2비트(j=0 및 1)가 카운터 동작에 따라 변한다. 이때 CBR 사이클이 수행될때 각 내부 행 어드레스 신호(AjR 및 AjR)의 상부 9비트(j=2 내지 10)는 "H" 레벨에서 고정되고 각 내부행 어드레스 신호(AjR 및 AjR)의 하부 2비트(j=0 및 1)는 카운터 동작에 따라 변한다. 결과적으로, 워드선 구동 회로(8)의 일부 출력 노드만이 선택되고, 일부 워드선(WL)만이 선택되어 "H" 레벨에서 설정된다. 제12도에 도시된 DC 번-인 테스트 모드의 경우, 신호(BITDC)가 "H" 레벨에서 설정되며 리프레시 어드레스 카운터(4)로부터의 각 출력 신호(CTj 및 CTj)의 전체 비트는 "L" 레벨에서 고정된다. 이때 CBR 사이클이 수행되면 각 내부행 어드레스 신호(AjR 및 AjR)의 전체 비트가 "H" 레벨에서 고정된다. 즉, 워드선 선택 신호의 진체 비트는 "H" 레벨에서 고정된다. 결국, 워드선 구동회로(8)의 전체 출력 노드가 선택되고, 전체 워드선(WL)이 선택되어 "H" 레벨에서 설정된다.
제13a도 및 제14a도는 번-인 테스트 모드 신호 발생 회로(20)를 예시한 회로도이다. 제13a도를 참조하면, 기준 기호(WCBR)는 WCBR 사이클의 클록이 입력될때 발생한 신호를 나타내고 ; AOR 및 AIR은 신호 입력(RAS)이 작동될때 구해진 내부행 어드레스 신호의 비트를 나타내고, ROR 은 ROR 사이클(신호 RAS만을 일시적으로 작동시키기 위한 RAS 전용 리프레시 사이클)의 클록이 입력될때 발생한 신호를 나타낸다. 참조 부호(61)는 3-입력 NAND 게이트를 의미하고 ; 참조 부호(62)는 플립-플롭 회로를 ; 참조부호(63)는 인버터를 나타낸다. 제14도의 경우, 내부행 어드레스 신호의 비트(AIR)가 입력되어 제13a도의 비트 AIR 대신에 신호(BITDC)를 발생시킨다.
제13a도에 도시된 회로는 제13a도에 도시된 타이밍 챠트가 표시하는 것과 같은 동작을 실현시키도록 논리적으로 설계된다. 특히, 어드레스 신호의 비트(AOR 및 AIR)가 "L" 레벨에서 설정될때 WCBR 사이클이 수행된다면 신호(BITAC)는 "H" 레벨에서 설정된다. ROR 사이클이 AC 번-인 테스트 모드의 완성시에 수행될때, 신호(BITAC)는 "L" 레벨로 간다. 제14도에 도시된 회로는 제14b도에 도시된 타이밍 챠트가 표시한 것과 같은 동작을 실현하도록 논리적으로 설계된다. 특히 어드레스 신호의 비트(AO 및 AI)가 "L" 레벨 및 "H" 레벨에서 각각 설정될때 WCBR 사이클이 수행된다면, 신호(BITDC)는 "H" 레벨에서 설정된다. DC 번-인 테스트 모드의 완성시 ROR 사이클이 수행될때, 신호(BITDC)는 "L" 레벨로 간다.
제15도는 제 4 도에 도시된 행 디코더 회로(6) 및 워드선 구동용 회로(8)부를 도시한 회로도이다. 제15도를 참조하면, 참조 기호(PRn 및 PRn)는 셀블록(n)을 위한 프리차징 신호를 나타낸다. 참조 부호(70)는 미분회로를 나타낸다. 참조 기호(PRCHP)는 미분 회로(70)에서 출력된 프리차지 신호를 나타낸다. NAND 회로(71)는 내부 행 어드레스 신호의 비트(A2R, A2R, A3R, A3R, A4R 및 A4R)를 결합하여 구해진 신호를 디코딩 함으로써 신호 XAi(i=0 내지 7)를 출력한다. NAND 회로(72)는 내부 행 어드레스 신호의 비트(A5R, A5R, A6R, A6R, A7R 및 A7R)를 결합하여 구해진 신호를 디코딩 함으로써 신호 XBi(i=0 내지 7)를 출력한다. NAND 회로(73)는 신호(PRCHP)가 입력되는 게이트를 갖는 프리차징 PMOS 트랜지스터 로드를 구비하고, 신호(XAi), 신호(XBj) 및 신호(PSPn) (워드선 WL의 선택을 허용하기 위함)를 디코딩한다. NAND 회로(74)는 신호(PRCHp)가 입력되는 게이트를 갖는 프리차징 PMOS 트랜지스터 로드를 구비하고, 내부 어드레스 신호의 비트(A0R, A0R, A1R 및 A1R)를 결합하여 구해진 신호 및 신호(PSPn)를 디코딩 한다. 4개의 NAND 회로(74)가 본 실시예에서 하나의 셀 블록에 대해 배열된다. 제 1 워드선 구동용 회로(75)는 NAND 회로(행 디코더) (73)으로부터의 출력에 의해 선택적으로 구동된다. 기준 기호(WLOn)는 제 1 워드선 구동 회로(75)의 출력 노드중 해당 노드에 연결된 일단부와, 제 2 워드선 구동 회로(76)의 구동 전압원 노드에 연결된 타단부를 갖는 워드선(본 실시예에는 셀 블록당 4개의 워드선이 존재한다)을 나타내고 ; WDRVn은 워드선(WLOn)의 전압을 ; WDRVnj은 워드선 전압(WDRVnj)의 레벨을 인버팅하여 얻어진 전압을 ; WL은 제 2 워드선 구동 회로(76)의 출력 노드중 해당 노드에 연결된 일단부를 갖는 워드선을 나타낸다. 제 1 워드선 구동 회로(75)는 구동 전압원 노드와 워드선 WLOn 사이에 연결된 워드선 구동 PMOS 트랜지스터(TP)와, 워드선과 WSS 노드 사이에 연결된 NMOS 트랜지스터(77)와, VCC 노드와 구동 회로 입력 노드 사이에 연결된 풀-업(pull-up) PMOS 트랜지스터(78)와, 구동 호로 입력 노드와 풀-업 PMOS 트랜지스터(78) 게이트 사이에 연결된 인버터(79)를 구비한다. 제 2 워드선 구동 회로(76)는 구동 전압원 노드와 워드선(WL) 사이에 연결된 워드선 구동 PMOS 트랜지스터(TP)와, 워드선과 VSS 노드 사이에 연결된 NMOS 트랜지스터(77)와, VCC 노드와 구동 회로 입력 노드 사이에 연결된 풀-업 PMOS 트랜지스터(78)와, 구동 회로 입력 노드와 풀업 PMOS 트랜지스터(78) 게이트 사이에 연결된 인버터(79)와, 워드선 (WL)의 일단부에 연결되고 워드선 전압(WDRVnj)이 입력되는 게이트를 갖는 잡음 제거 NMOS 트랜지스터(TN)를 구비한다.
제16도는 제15도에 도시된 회로 동작을 나타낸 타이밍 챠트이다. 특히, 신호(BITAC/BITDC)가 "L" 레벨에 있을때, 하나의 워드선(WL)은 정상 동작 또는 자동 리프레시 동작시 메모리셀 어레이(1)의 작동 n메모리셀 블록내에서 선택된다. 그러나, 만약 신호(BITAC)가 "H" 레벨에서 설정되고, 하부 2비트(j=1 및 2)이외에 참 및 보수 신호인 각 내부 행 어드레스 신호(AjR 및 AjR)의 비트가 "H" 레벨에서 설정되면, NAND 회로(71 내지 73)로부터의 출력이 디스에이블되어 NAND 회로(71 내지 73)로부터의 출력이 "L" 레벨에서 설정된다. 이러한 동작으로, 소스가 워드선 전압(WDRVnj)을 수신하는 전체 워드선 구동 PMOS 트랜지스터(TP)의 게이트 전위는 "L" 레벨에서 설정된다. 이 경우, 네개의 워드선(WLOi)중 하나가 선택되어, 리프레시 어드레스 카운터(4)로부터의 출력 신호에 의해 CBR 사이클로 선택된 어드레스 비트(A0R 및 A1R)에 따라 "H" 레벨에서 설정되면, 워드선(WL)중 하나가 제 2 워드선 구동 회로(76)에 의해 선택된다. 만약, 전체 n 메모리셀 블록이 이때 선택된 상태에서 설정된다면 매 다섯번째 워드선(WL)이 전체 블록의 워드선 어레이에서 상승한다. 정상 사이클에서의 그것보다 더 많은 수의 워드선(WL)이 동시에 상승 함으로써 전기장 응력이 워드선(WL)에 효과적으로 인가될 수 있다. 또한, 매 다섯번째 워드선(WL)이 상승하기 때문에 높은 전기장이 인접 워드선(WL)사이에 인가된다. 이러한 이유로, 전압 응력이 전체 워드선 (WL)에 대해 DC 방식으로 인가되는 경우보다 더 많은 수의 고장 모드가 스크린 될 수 있다. AC 번-인 테스트 모드의 경우, 만약 논리적 배열이 각 어드레스 카운터 출력의 하부 3비트만을 변경시키도록 수정된다면, 매 아홉번째 워드선(WL)은 전체 블록의 워드선 어레이에서 상승한다. 만약 논리적 배열이 각 어드레스 카운터 출력의 최하위 비트만을 변경시키도록 수정된다면, 매 두번째 워드선(WL)은 전체 블록의 워드선 어레이에서 상승한다. 반면에, 만약 신호(BITDC)가 "H" 레벨에서 설정되고, 내부 행 어드레스 신호(AjR 및 AjR)가 참 및 보수 신호로서 "H" 레벨에서 설정된다면, NAND 회로(71,72,73 및 74)의 선택 능력은 디스에이블 되고 전체 NAND 회로(71 내지 74)로부터의 출력이 "L" 레벨에서 설정된다. 결과적으로, 전체 워드선(WL)이 상승한다. 이때, 만약 전체 n 메모리셀 블록이 선택된 상태에서 설정되면 모든 블록의 전체 워드선(WL)이 상승한다.
제17도는 제 4 도에 도시된 예비행 디코더/워드선 구동 회로(13)를 예시한 회로도이다. 제17도를 참조하면, 도면 참조 부호(81)는 NOR 입력 NMOS 트랜지스터를 나타낸다. 디코딩될 어드레스 신호는 각 NMOS 트랜지스터(81)의 게이트에 입력된다. 각 트랜지스터(81)의 소스는 접지되고, 각각의 트랜지스터(81)의 드레인 예컨대 폴리실리콘으로 구성된 퓨즈 요소(F)를 통해 함께 연결된다. 퓨즈(F)는 디코딩될 어드레스에 따라 분리된다. 도면 참조 부호(82)는 프리차징 PMOS 트랜지스터(82)를 나타내고 ; 도면 부호(83)은 풀-업 PMOS 트랜지스터를 ; 도면 부호(84)는 인버터를 ; 그리고 도면 부호(85)는 NAND 게이트를 나타낸다.
제17도에 도시된 회로는 다음과 같은 동작을 실현하도록 논리적으로 설계된다. 정상 동작(신호 BITAC/BITDC)가 "L" 레벨에 있음)에 있어서, 만약 분리된 퓨즈 요소(F)에 연결된 NOR 입력 NMOS 트랜지스터(81)의 게이트로의 어드레스 신호 입력만이 "H" 레벨에 있다면, 신호(RSP)는 "L" 레벨에서 설정되고, 신호(RSP는 "H" 레벨에서 설정된다. 동기 신호(XVLD)가 "L" 레벨로부터 블록 선택 신호(RSLn)에 의해 선택된 블록의 "H" 레벨로 갈때 신호(RSP)는 "L" 레벨에서 유지되고, 신호(SWSn)는 "L" 레벨에서 "H" 레벨로 간다. 결과적으로, 예비 워드선 SWLi(i=0 및 1)은 어드레스 신호 비트(A0R 또는 A0R)의 논리 레벨에 따라 선택된다. 만약 임의의 NOR 입력 어드레스 신호가 "H" 레벨에 있는 반면, 퓨즈 요소(F)가 분리되거나 분리된 퓨즈 요소(F)에 연결된 NOR 입력 트랜지스터 이외의 NOR 입력 NMOS 트랜지스터(81)의 게이트로의 어드레스 신호 입력이 "H" 레벨에서 설정된다면, 신호(RSP)는 "H" 레벨에서 설정되고, 신호(RSP)는 "L" 레벨에서 설정된다. 결과적으로, 신호(XVLD RSPn)는 제16도에 도시된 바와같이 워드선(WL)중 하나를 선택하도록 "H" 레벨에서 선정된다. 이러한 동작으로, 만약 신호(BITAC/BITDC)가 "L" 레벨에 있다면, 예비 워드선(SWLi) 및 워드선(WL)이 동시에 선택될 가능성은 없다. 이와는 대조적으로 AC 번-인 테스트 모드의 경우, 신호(BITAC)가 "H" 레벨에서 설정되면 신호(RSP 및 RSP)는 어드레스 비트(A1R)가 "H" 레벨에서 설정될 때 "H" 레벨에서 설정될 수 있다. 결국, 신호(SWSn 및 RSPn)이 신호(XVLD)와 함께 상승하여 예비 워드선(SWLi) 및 워드선(WL)은 전용 어레스 비트(A0R 및 A1R)에 의해 디코딩되어 "H" 레벨에서 설정된다. 결과적으로 AC 응력은 정상 워드선(WL) 및 예비 워드선(SWLi)에 대해 동일한 충격 계수로 인가된다. DC 번-인 테스트 모드의 경우 신호(BITDC)가 "H" 레벨에서 설정될 때, 내부 행 어드레스 신호의 전체 비트는 "H" 레벨에서 설정된다. 결과적으로 신호(RSP 및 RSP)는 "H" 레벨에서 설정된다. XVLD신호가 상승할 때 신호(SWSn 및 RSPn)은 함께 상승하여 전체 예비 워드선(SWLi) 및 워드선(WL)이 상승한다. 이런 동작으로 DC 응력이 정상 워드선(WL) 및 예비 워드선(SWLi)에 대해 동일 방식으로 인가된다.
제18도 및 제19도는 메모리셀 주변 회로부 및 제 4 도의 메모리셀 어레이(1)의 1열 부분을 도시한 회로도이다. 제18도 및 제19도는 매트릭스 형태로 배열된 메모리셀의 전형으로서의 두개의 메모리셀(MC)를 도시한다. 각각의 메모리셀(MC)은 트랜스퍼 게이트 MOS 트랜지스터(셀 트랜지스터)의 소스에 연결된 일단부 및 커패시터 선(예컨데, 플레이트 전위 VPL)에 연결된 타단부를 갖는 커패시터(C)를 구비한다. 워드선(WLni 및 WL(n+1)j) (두개의 전형적인 워드선)이 동일행의 셀 트랜지스터(T)의 게이트에 연결된다. 비트선(BLnk 및 BLnk)(전형적인 한쌍)이 동일열의 셀 트랜지스터(T)의 드레인에 연결된다. 센스 증폭기(SA)로서 예컨대, n-채널 센스 증폭기(NSA) 및 p-채널 센스 증폭기(PSA)에 의해 구성된 래치형 회로가 사용된다. 도면 참조 부호(91)는 n-채널 센스 증폭기(NSA)를 위한 두개의 작동 제어(구동) 트랜지스터를 나타내고 ; 도면 참조 부호(92)는 p-채널 센스 증폭기(PSA)를 위한 두개의 작동 제어(구동)트랜지스터를 ; 도면 참조 부호(93)는 인버터를 ; 도면 참조 부호(94)는 AND 게이트를 ; 그리고 도면 참조 부호(95)는 NAND 게이트를 나타낸다. 각각의 비트선 트랜스퍼 게이트(TG)는 센스 증폭기(SA)중 해당 증폭기의 한쌍의 입력 노드와 한쌍의 비트선(BL 및 BL) 사이에 삽입된 NMOS 트랜지스터에 의해 구성된다. 트랜스퍼 게이트 제어 신호(øT)를 이 트랜지스터의 게이트에 입력함으로써 센스 증폭기(SA)와 한쌍의 비트선(BL 및 BL) 사이의 연결이 제어된다. 도시의 단순화를 위해 정보를 전송하기 위한 열 선택선(도시생략)에 의해 제어되고 센스 증폭기(SA)에 의해 데이타선쌍(도시생략)에 대해 증폭된 열 선택 회로 트랜스퍼 게이트가 생략된다. 비트선 이퀄라이즈/프리차지 회로(11)가 비트선 이퀄라이즈 신호(EQL)에 의해 제어되어 센스 증폭기(SA)의 양축상의 한쌍의 비트선(BL 및 BL)을 비트 프리차지 전압(VBL)에 대해 프리차지 함으로써 그들 전위를 이퀄라이즈 시킨다. CENB 신호 발생 회로(96)는 센스 증폭기(SA)의 동작부를 작동 시키기 위한 신호(CENB)를 발생시킨다(예컨데, 판독 동작의 경우 열 어드레스는 열 선택선이 상승하도록 로드되고 데이타선쌍에 연결된 버퍼 회로(도시생략)가 작동되어 데이타선쌍의 정보를 증폭시키고 이 정보를 출력 버퍼 회로(도시생략)에 전송함으로써 이 정보를 칩외부로 출력시킨다.). 제18도에 도시된 회로는 다음과 같은 동작을 실현하도록 논리적으로 설계된다. 신호(BITAC)가 "L" 레벨에 있는 정상 동작의 경우, 센스 증폭기 작동 신호(SEN)이 상승할 때, n-채널 센스 증폭기(NSA)가 작동되는 반면 n-채널 센스 증폭기(NSA)를 위한 구동 트랜지스터(91)는 최적화 된다(본 실시예에 있어서, 증폭기가 두개의 구동 트랜지스터(91)의 구동력의 합에 의해 작동된다.) 센스 증폭기 작동 신호(SEP)가 상승할 때, P-채널 센스 증폭기(PSA)는 P-채널 센스 증폭기(PSA)가 최적화 되는 동안에 작동된다(본 실시예의 경우, 증폭기는 두개의 구동 트랜지스터(92)의 구동력의 합에 의해 작동된다).
만약 신호(CREF)가 "L" 레벨에 있다면, 신호(CENB)는 열 시스템의 동작들 개시하도록 "L" 레벨로 간다. CBR 사이클의 경우 신호(CREF)가 "H" 레벨에서 설정되고, 신호(CENB)는 열 시스템의 동작을 억제하도록 "H" 레벨에서 유지된다. 신호(BITAC)가 "H" 레벨에서 설정될 때, n 및 p-채널 센스 증폭기(NSA 및 PSA)는 제한된 구동력(본 실시예에서 구동 트랜지스터(91)의 구동력과 구동 트랜지스터(92)의 구동력)에 의해 작동된다. 이러한 제어로 비록 다수의 센스 증폭기(SA)가 동시에 동작하고 많은 전류가 각각의 증폭기에 흐른다 하더라도 많은 잡음이 방지될 수 있다. 만약, 신호(BITAC)가 "H" 레벨에 있다면, 신호(CENB)는 CBR 사이클에서도 "L" 레벨에서 유지되기 때문에, 열 시스템의 동작이 저지되지 않는다.
제19도에 도시된 회로는 다음과 같은 동작을 실현하도록 논리적으로 설계된다. 신호(BITDC)가 "L"레벨에 있게 되는 정상 동작의 경우, 센스 증폭기 작동 신호(SEN)가 상승할 때 채널 센스 증폭기(NSA)가 작동된다. 그 이후에 신호(CENB)는 열 시스템의 동작을 개시하도록 "L" 레벨로 간다. 신호(BITDC)가 "H" 레벨에서 설정될 때 n-및 p-채널 증폭기(NSA 및 PSA)중 그 어느것도 작동되지 않으며, 신호(CENB)는 "H" 레벨에서 유지되어 열 시스템의 동작을 저지하게 된다.
제20도는 제18도의 신호(øT 및 EQL)를 발생시키기 위한 신호 발생 회로를 도시한 회로도이다. 제20도를 참조하면, 도면 참조 부호(100,101)는 미분 회로를 나타내고 ; 도면 참조 부호(102 내지 108)는 인버터를 ; 도면 참조 부호(109 내지 111)는 NAND 게이트를 나타낸다. 신호(WLDOWN)는 워드선(WL)이 상승할 때까지 "H" 레벨에서 유지된다.
제20도에 도시된 회로는 다음과 같은 동작을 실현하도록 논리적으로 설계된다. BITAC 신호가 "L" 레벨에 있게 되는 정상 동작의 경우, 신호(BLHZ)는 블록 선택에 의해 선택된 블록의 신호(RAS)(신호 WLDOWN은 워드선 WL이 상승할 때까지 "H" 레벨에서 유지되기 때문에 이 경우에는 부적합하다) 이후에 "L" 레벨에서 즉시 설정되는 신호(RSTR)와 동시에 "L" 레벨에서 설정된다. 결과적으로, 선택된 메모리셀 블록의 한쌍의 비트선(BL)의 이퀄라이즈 동작이 중단되어 상승할 워드선(WL)을 대기한다. 신호(BITAC)가 "H" 레벨에서 설정될 때, 신호(øT)는 다음과 같은 이유로 인해 강제로 "H" 레벨로 클램핑된다. 공유 센스 증폭기 도해에 있어서, 만약, 인접 메모리셀 블록이 동시에 작동되면, 신호(øT)는 두개의 블록에서 턴오프된다. 결과적으로 데이타는 센스 증폭기(SA)에 의해 증폭될 수 없다. 이와는 달리, 공유 센스 증폭기 도해에 있어서, 인접 메모리셀 블록의 동시 작동을 방지하기 위해 인접 메모리셀 블록을 선택하기 위한 행어드레스 카운터가 어드레스 대체를 수행하도록 어드레스 비트(A0 및 A1)에 대한 어드레스 카운터상에 직접 배열되므로써, 전체 워드선(WL)이 매 8CBR 사이클에 한번 상승하도록 해준다. 이 경우, AC 번-인 테스트 모드에 있어도 신호(øT)가 "H" 레벨로 강제로 클램핑될 필요는 없다. 명백한 바와같이 특수 센스 증폭기(SA)가 각각의 메모리셀 블록에 대해 배열되는 도해(공유 센스 증폭기 도해이외의 것)의 경우, 만약 신호(øT)가 사동되지 않는다면, 상기와 같은 생각을 고려할 필요는 없다.
제21도에 도시된 회로는 다음과 같은 동작을 실현하도록 논리적으로 설계된다. 신호(BITDC)가 "L" 레벨에 있게 되는 정상 동작의 경우, 신호(BLHZ)는 블록 선택 신호(BSLn)에 의해 선택된 블록의 신호(RAS)(신호 WLDOWN은 워드선 WL이 상승할 때까진 "H" 레벨에서 유지되기 때문에 이 경우에는 부적합하다.) 이후에 "L" 레벨에서 동시에 설정되는 신호(RSTR)와 함께 동시에 "L" 레벨에서 설정된다. 결과적으로, 선택된 메모리셀 블록의 한쌍의 비트선(BL)의 이퀄라이즈 동작이 중단되어 상승할 워드선(WL)을 대기한다. 신호(BITDC)가 "H" 레벨에서 설정될 때, 신호(øT 및 EQL)은 "H" 레벨로 클램핑된다. 이 동작으로, 비트선(BL 및 BL)의 전체쌍은 비트 프리차지 전압(VBL)에서 설정된다.
제22도는 제 4 도에 도시된 VBL 발생 회로를 예시한 회로도이다. 제22도를 참조하면, 도면 참조 기호(p2 내지 p5)는 PMOS 트랜지스터를 나타내고 ; 도면 참조 기호(N6 내지 N10)는 NMOS 트랜지스터를 ; 도면 참조 부호(111)는 인버터 회로를 나타낸다.
제22도에 도시된 회로는 다음과 같은 동작을 실현하도록 설계된다. 신호(BITDC)가 "L" 레벨에 있게 되는 정상 동작의 경우, 0.5VCC의 전위(VBL)가 출력된다. 신호(BITDC)가 "H" 레벨에서 설정될 때 전위(VBL)은 강제적으로 "L" 레벨에서 설정되므로써 비트선(BL 및 BL)의 전체쌍을 "L" 레벨로 고정시킨다.
제23도는 제 4 도에 도시된 워드선 구동 전압원(7)(VPP 발생 회로) 및 VPP-VCC 단락 회로(14)를 예시한 회로도이다. 제23도를 참조하면, 도면 참조 부호(120)는 전위(VPP)를 발생시키는 부스터 회로를 나타내고, 도면 참조 부호(121)는 인버터 회로를 ; 도면 참조 부호(122)는 NOR 게이트를 나타낸다. 도면 참조 기호(CP)는 전기 용량 요소를 나타내고 ; 도면 참조 기호(D)는 다이오드를 ; 도면 참조기호(R1 및 R2)는 저항 요소를 ; 도면 참조 부호(123)는 PMOS 트랜지스터를 ; 도면 참조 부호(124)는 미분 회로를 ; 도면 참조 부호(125)는 비교기를 나타낸다.
제23도에 도시된 회로는 다음과 같은 동작을 실현하도록 설계된다. 신호(BITAC/BITDC)가 "L" 레벨에 있게 되는 정상 동작의 경우, 오프 상태에 있는 VPP선과 VCC선 사이의 PMOS 트랜지스터(123)와, VPP 선과 VCC선 사이의 부스트 회로(120)은 워드선 구동 전압(VPP)을 칩의 기준 전위(Vrefl)에 대응하는 제한 전위로 부스트 시키도록 동작한다. 신호(BITAC/BITDC)가 "H" 레벨에서 설정될 때, 부스터 회로(120)는 작동하지 않으며 그대신 VPP-VCC 단락 회로(14)가 작동된다. 결과적으로 워드선 구동 전위(VPP)는 외부 전원 전위(VCC)와 동일하게 된다.
본 발명의 제 2 실시예에 따른 DRAM 이 다음에 기술되는데, 이것은 워드선 구동 전압으로서 침의 외부로부터 인가된 전원 전압(VCC)을 인가하고, 메모리셀 주변 회로의 전력으로서 칩상에서 전원 전압(VCC)를 감소시킴으로써 얻어진 내부 강하 전압(VDD)을 인가하기 위한 강압 회로를 이용한다. 제24도에 도시된 제 2 실시예의 DRAM 의 경우, 바람직컨대 VCC-VDD 단락 회로(131)가 예컨데 AC/DC 번-인 테스트 모드의 단락 회로에 의해 강압 회로(130)의 출력 노드 및 외부 전력 단자에 연결하도록 배열된다. 이같은 배열로, AC/DC 번-인 테스트 모드의 경우 각각의 메모리셀의 트랜스퍼 게이트상의 전압 응력 뿐만아니라 다른 회로의 각 트랜지스터의 절연막상의 전압 응력이 정상 동작시의 그것보다 더 높은값으로 증가되므로써 전압 응력을 가속화 시킨다. 제24도는 강압 회로(130) 및 VCC-VDD 단락 회로(131)를 예시한 회로도이다. 제24도를 참조하면, 도면 참조 부호(132)는 인버터를 나타내고 ; 도면 참조 부호(133,134)는 PMOS 트랜지스터를 ; 도면 참조 부호(135)는 비교기를 나타낸다. 도면 참조 기호(R3 및 R4)는 저항요소를 나타낸다.
제25도는 퀵 AC 번-인 테스트 모드를 설정하기 위한 사이클, AC 응력 테스트 사이클 및 본 발명의 전술한 DRAM에서 테스트를 종료하기 위한 사이클을 도시한 타이밍 챠트이다. 퀵 AC 번-인 테스트 모드는 다음과 스텝에 따라 수행된다.
제 1 스텝에 있어서, 동일 데이타는 정상 기록 모드의 비트선(BL)을 통해 센스 증폭기(SA)에 연결된 메모리셀내에 기록된다.
제 2 스텝에 있어서, WCBR 사이클은 어드레스 신호 비트(A0R 및 A1R)가 "L" 레벨에서 설정되는 동안 수행되므로써 AC 번-인 테스트 모드 신호를 발생시킨다.
제 3 스텝에 있어서, 다음과 같은 설정이 수행된다. 신호(CTj 및 CTj(j=0과 1이외의 수)는 "L" 레벨에서 설정된다. 센스 증폭기(SA)의 구동력이 억제된다. VPP-VCC가 설정된다. VDD=VCC가 설정된다(만약 강압 회로가 사용되는 경우) 그러나, 공유 센스 증폭기 도해의 경우 j=0,1 및 2로 표시되는 것이외의 신호(CTj 또는 CTj)의 비트는 "L" 레벨에서 설정된다. 신호(øT)는 "H" 레벨에서 설정된다.
제 4 스텝에 있어서, 제 3 스텝의 접압 (VPP 및 VDD)설정을 완료하는데 충분히 긴 시간 간격(tRp)(수 ㎲)이 보장된다.
제 5 스텝에 있어서, 전압(VCC)은 번-인 테스트를 수행하기 위한 고전압으로 부스트된다.
제 6 스텝에 있어서, AC 응력은 각 세트가 4 또는 8CBR 사이클로 구성된 다수의 세트에 대응하는 시간수를 요구된 시간 주기 동안 워드선(WL)에 인가된다.
제 7 스텝에 있어서, ROR 사이클을 위한 클록이 AC 번-인 테스트 모드를 종료하도록 입력된다. 제26도는 본 발명의 전술한 DRAM의 퀵 AC 번-인 테스트 모드를 설정하기 위한 사이클, DC 응력 테스트 사이클 및 테스트를 종료하기 위한 사이클을 도시한 타이밍 챠트이다. 퀵 DC 번-인 테스트 모드는 다음과 같은 스텝에 따라 수행된다.
제 1 스텝에 있어서, WCBR 사이클은 어드레스 신호 비트(A0R 및 A1R)가 각각 "L" 레벨 및 "H" 레벨에서 설정되는 동안 수행되므로써 테스트 모드 신호를 발생시킨다.
제 2 스텝에 있어서, 다음과 같은 설정이 수행된다. 신호(CTj 및 CTj)는 "L" 레벨에서 설정된다. 신호(EQL) 및 신호(øT)는 "H" 레벨에서 설정된다. 신호(SEP 및 SEN)는 "L" 레벨에설 설정된다. 전위(VBL)는 "L" 레벨에서 설정된다. VPP=VCC 및 VDD=VCC가 설정된다(강압 회로가 사용되는 경우).
제 3 스텝에 있어서, 제 2 스텝에서 전압(VBL, VPP 및 VDD)의 설정을 완료하는데 충분히 긴 시간 간격(tRP) (수 ㎲)이 보장된다.
제 4 스텝에 있어서, 전압(VCC)은 번-인 테스트를 수행하기 위한 고전압으로 부스트 된다.
제 5 스텝에 있어서, 긴 CBR 사이클은 요구된 시간 주기 동안 전체 워드선(WL)에 DC 응력을 동시에 인가하도록 수행된다.
전술한 실시예에 있어서, 번-인 테스트 모드의 전압 응력 테스트가 예시된다. 그러나, 본 발명은 온도가 속화와는 무관하게 전압 응력 테스트를 수행하는데에 효과적이라는 것이 명백해진다.
제27도는 제 4 도에 도시된 어드레스 버퍼 회로(3)의 행 어드레스 버퍼(1 비트에 해당)의 수정 부분을 도시한 회로도이다. 제27도에 있어서, 제 5 도에 도시된 것과 동일한 구성 요소는 동일 참조 부호로 표시된다. 제27의 수정에 있어서, BITDC 및 BITDC 신호는 DC 번-안 테스트 모드의 전체 행 어드레스 버퍼에 입력된다. DC 번-인 테스트 모드 신호(BITDC)가 "하이"이고 신호(BITDC)가 "로우"이기 때문에, 플립-플롭 회로의 P-채널 및 N-채널 트랜지스터에 공통인 게이트 노드는 출력 노드(AIjR, AIjR)로부터 전기적으로 절연되고 이어서 두개의 P-채널 트랜지스터(PIO1 및 PIO2)에 의해 전위(VCC)에서 설정된다. 따라서, 정상 RAS 사이클 동안 래치 제어 신호(RLTC)가 로우 레벨로 떨어질때, 두개의 행 어드레스 버퍼 출력 신호(AIjR 및 AIjR)는 로우 레벨로 떨어진다. 결국, 어떠한 행 어드레스도 더이상 선택될 수 없으며 전체 블록의 전체 워드선(WLs)이 동시에 선택된다. 반면에, AC 번-인 테스트 모드에 있어서, 매 네번째 워드선(WL)를 선택하는데 필요한 보다 낮은 차수의 행 어드레스(AI0R 및 AI1R)는 제27도에 도시된 행 어드레스 버퍼 대신에 제 5 도에 도시된 행 어드레스 버퍼속으로 입력된다. 환언하면, 제 5 도의 행 어드레스 버퍼는 출력 신호(AI0R , AI0R과 출력 신호(AI1R , AI1R)를 출력시키는데 이용되는 반면, 제27도의 행 어드레스 버퍼는 보다 높은 차수의 출력 신호 및 출력 신호(AI2R, AI2R)를 출력시키는데 이용된다. 제27도에 도시된 행 어드레스 버퍼로의 입력 신호는 DC 번-인 테스트 모드 신호(BITDC 및 BITDC)가 아닌 AC 번-인 테스트 모드 신호(BITAC 및 BITDC)이다. 이들 조건하에서 어드레스(A0및 A1)이 RAS 사이클 동안 외부 소자로부터 DRAM 회로(10)에 순차적으로 입력될 때, 매 네번째 워드선(WD)이 선택되게 되고 DRAM (10)이 AC 번-인 테스트 모드에서 동작되게 된다. 전술한 바와같이, 본 발명의 반도체 기억 장치에 따라 고전압이 웨이퍼 상태에서 또는 패키징 이후에 워드선에 인가되는 충격 계수가 높게 되는 AC 전압 응력 테스트 모드를 설정함에 있어서, 특정 전압 응력 테스트 패드는 필요치 않으며 정상 동작에 필요한 회로이외의 회로수가 최소화됨으로써 칩 영역의 증가를 억제시킨다. 또한, 정상 동작시 발생할 수도 있지만 인접 워드선 또는 인접 비트선 사이의 항복 전압의 감소와 같이 예측하기 어려운 고장 모드는 정상 동작시 동일 방식으로 소자를 동작시켜 동시에 스크린 됨으로써, 정상 동작시의 그것과 유사한 조건하에서 전체 칩의 퀵 스크린 작업을 허용한다. 또한, 본 발명의 반도체 기억 소자에 따라 고전압이 웨이퍼 상태에서 또는 패키징 이후에 워드선에 인가되는 충격 계수가 높게 되는 바람직한 DC 전압 응력 테스트 모드를 설정함에 있어서, 특정 전압 응력 테스트 패드는 필요치 않으며 정상 동작에 필요한 회로 이외의 회로수가 최소화됨으로써 칩영역의 증가를 줄일 수도 있다.
부가적인 이점 및 수정이 당업자에 용이하게 발생하게 된다. 그러므로, 보다 넓은면에서 본 발명은 특정 세부사항에 국한되지 않으며 전형적인 소자들이 본 명세서에 도시되고 기술된다. 따라서, 첨부된 청구범위와 그 등가물에 의해 정의된 총체적인 발명 개념의 기술사상 또는 범위를 일탈하지 않고 다양한 수정이 이루어질 수 있다.
본원 청구범위의 각 구성요소에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위함일 뿐이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도로 병기한 것은 아니다.

Claims (18)

  1. DRAM 회로(10)와 ; 상기 DRAM 회로의 정상 동작시 사용되는 일부 외부 단자를 통한 소정의 신호 입력에 기초하여 전압 응력 테스트 모드 신호를 발생시키기 위한 전압 응력 테스트 모드 신호 발생 회로(20)와; 상기 전압 응력 테스트 모드 신호 발생 회로(20)에서 나온 테스트 모드 신호를 수신하고, 상기 DRAM 회로(10)의 리프레시용 어드레스 카운터(4)에서 나온 출력 신호의 다수의 비트가 동일 레벨에서 고정되도록 그리고 상기 다수 비트 이외의 비트가 정상 카운트 동작에 지배받도록 제어 기능을 수행하기 위한 제어 회로(21)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  2. DRAM 회로(10)와 ; 상기 DRAM 회로(10)의 정상 동작시 사용되는 일부 외부 단자(2a,2b)를 통한 소정의 신호 입력에 기초하여 전압 응력 테스트 모드 신호를 발생시키기 위한 전압 응력(번-인) 테스트 모드 신호 발생 회로(20)와 ; 상기 전압 응력(번-인) 테스트 모드 신호 발생 회로(20)에서 나온 테스트 모드 신호를 수신하고, 상기 DRAM 회로(10)의 리프레시용 어드레스 카운터(4)에서 나온 출력 신호의, 특정 비트보다 더 중요한 상부 비트가 동일 레벨에서 고정되고, 특정 비트보다 덜 중요한 그 하부 비트가 정상 동작에 지배받도록 제어 기능을 수행하는 제어 회로(21)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  3. 제 2 항에 있어서, 상기 DRAM 회로(10)는 매트릭스 형태로 배열된 다수의 동적 메모리셀(MC)을 갖는 메모리셀 어레이(1)와 ; 상기 메모리셀 어레이(1)의 동일행에 있는 상기 메모리셀(MC)에 각각 연결된 워드선(WL)과 ; 상기 메모리셀 어레이(1)의 동일열에 있는 상기 메모리셀(MC)에 각각 연결된 비트선(BL)과 ; 상기 비트선(BL)에 연결되고 비트선 프리차지 전위로 상기 비트선(BL)을 프리차지 시키도록 비트선 이퀄라이즈 신호에 의해 온/오프-제어되는 VBL 발생 회로(12)와 ; 전원 전압(VCC), 어드레스 신호(AINj) 및 여러 제어 신호(WE, RAS, CAS)가 외부에서 입력되게 하는 외부 단자(2a,2b)와 ; 상기 외부 단자(2a,2b)중 일부 단자(2b)를 통해 외부 어드레스 신호 입력을 증폭시키기 위한 어드레스 버퍼 회로(3)와 ; 상기 메모리셀(MC)의 리프레시 동작을 위해 리프레시 어드레스 신호를 발생시키기 위한 리프레시용 어드레스 카운터(4)와 ; 상기 리프레시용 어드레스 카운터(4)의 출력 신호 또는 상기 어드레스 버퍼 회로(3)로부터 행 어드레스 신호 출력을 선택하기 위한 어드레스 전환 회로(5)와 ; 상기 어드레스 전환 회로(5)의 내부 행 어드레스 신호 출력에 따라 임의의 행을 선택하기 위한 워드선 선택 기능을 갖는 행 디코더 회로(6)와 ; 상기 행 디코더 회로(6)의 출력 신호에 따라 상기 워드선(WL)을 구동시키도록 워드선 구동용 전압원(7)과 상기 워드선(WL) 사이에 연결된 최소 하나의 워드선 구동 MOS 트랜지스터를 갖는 워드선 구동 회로(8)와 ; 상기 비트선(BL)에 대해 상기 메모리셀(MC)로부터 독출된 정보를 검출하기 위한 센스 증폭기 회로(SA)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3 항에 있어서, 상기 DRAM 회로(10)는 자동 안전 동작을 위해 예비 워드선(SWL) 및 예비행 디코더/워드선 구동 회로(13)를 구비하고, 상기 제어 회로(21)는 전압 응력 테스트시 정상 워드선(WL)에 대한 충격 계수와 동일한 충격 계수로 상기 예비 워드선(SWL)을 선택적으로 구동시키기 위한 제어 기능을 추가로 수행하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 4 항에 있어서, 상기 제어 회로(21)는 상기 센스 증폭기 회로(SA)에 대해 구동 트랜지스터의 용량을 제한하기 위한 제어 기능을 추가로 수행하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서, 상기 DRAM 회로(10)은 상기 센스 증폭기 회로(SA)의 입력 노드와 상기 비트선(BL) 사이에 삽입되고 제어 신호에 의해 온-오프 제어되는 비트선 트랜스퍼 게이트(TG)를 구비하고, 상기 제어 회로(21)는 전압 응력 테스트시 온상태의 상기 비트선 트랜스퍼 게이트(TG)를 추가로 제어하는 것을 특징으로 하는 반도체 기억장치.
  7. 제 3 항에 있어서, 상기 워드선 구동용 전압원(7)은 반도체 칩에 대한 외부 전원이며, 또한 상기 반도체 칩의 외부에서 인가된 전원 전압(VCC)를 승압시킴으로써 워드선 구동 전압을 상기 칩상에서 발생시키고, 상기 워드선 구동 회로(8)의 전원으로서 워드선 구동 전압을 인가시키기 위한 부스터 회로(120)의 역할을 하는 것을 특징으로 하는 반도체 기억장치.
  8. 제 7 항에 있어서, 상기 제어 회로(21)는 상기 부스터 회로(120)의 출력 모드를 전압 응력 테스트시 외부 전원 단자(2a)에 연결시켜주는 제어 기능을 추가로 수행되는 것을 특징으로 하는 반도체 기억장치.
  9. 제 3 항에 있어서, 상기 DRAM 회로(10)는 반도체 칩의 외부에서 인가된 전원 전압(VCC)를 감소시키고, 메모리셀 주변 회로의 전력으로서 감소된 전압을 인가시켜주는 전원 감압 회로(130)을 추가로 구비하고, 상기 제어 회로(21)는 상기 전원 강압 회로(130)의 출력모드를 외부 전원 단자(2a)에 연결시켜주는 제어 기능을 추가로 수행하는 것을 특징으로 하는 반도체 기억장치.
  10. 제 3 항에 있어서, 상기 각각의 동적 메모리셀(MC)은 n-채널 MOS 트랜지스터에 의해 구성된 트랜스퍼 게이트(TG)를 구비하며, 상기 워드선 구동 회로(8) p-채널 MOS 회로인 것을 특징으로 하는 반도체 기억장치.
  11. DRAM 회로(10)와 ; 상기 DRAM 회로(10)의 정상 동작시 사용되는 일부 외부 단자(2a,2b)를 통한 소정의 신호 입력에 기초하여 전압 응력(번-인) 테스트 신호를 발생시키기 위한 전압 응력(번-인) 테스트 모드 신호 발생 회로(20)와 ; 상기 전압 응력 테스트 모드 신호 발생 회로(20)에서 나온 테스트 모드 신호를 수신하고, 상기 DRAM (10)의 리프레시용 어드레스 카운터(4)의 출력 신호의 전체 비트가 동일 레벨에서 고정되어 상기 DRAM 회로(10)의 워드선 구동 회로(8)가 동시에 전체 워드선(WL)을 구동시키도록 제어 기능을 수행시켜 주는 제어 회로(21)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 DRAM 회로(10)는 매트릭스 형태로 배열된 다수의 동적 메모리셀(MC)을 갖는 메모리셀 어레이(1)과 ; 상기 메모리셀 어레이(1)의 동일행에 있는 상기 메모리셀(MC)에 각각 연결된 워드선(WL)과 ; 상기 메모리셀 어레이(1)의 동일열에 있는 상기 메모리셀(MC)에 각각 연결된 비트선(BL)과 ; 상기 비트선(BL)을 비트선 프리차지 전위로 프리차지 시키도록 비트선 이퀄라이즈 신호에 의해 온/오프 제어되고 상기 비트선(BL)에 연결된 비트선 프리차지 회로(12)와 ; 전원 전압(VCC), 어드레스 신호(AINj) 및 여러개의 제어 신호(WE, RAS, LAS)가 외부에서 입력되게 하는 외부 단자(2a,2b)와 ; 상기 외부 단자(2a,2b)의 일부 단자(2b)를 통해 외부 어드레스 신호 입력을 증폭시켜 주는 어드레스 버퍼 회로(3)와 ; 상기 메모리셀(MC)의 리프레시 동작을 위해 리프레시 어드레스 신호를 발생시켜 주는 리프레시용 어드레스 카운터(4)와 ; 상기 리프레시 어드레스 카운터(4)의 출력 신호 또는 상기 어드레스 버퍼 회로(3)의 행 어드레스 신호 출력을 선택하는 어드레스 전환 회로(5)와 ; 상기 어드레스 전환 회로(5)의 내부 행 어드레스 신호 출력에 따라 임의의 행을 선택하기 위한 워드선 선택 기능을 갖는 행 디코더 회로(6)와 ; 상기 행 디코더 회로의 출력 신호에 따라 상기 워드선(WL)을 구동하도록 워드선 구동 전압원(7)과 상기 워드선(WL) 사이에 연결된 최소 하나의 워드선 구동 MOS 트랜지스터를 갖는 워드선 구동 회로(8)와 ; 상기 비트선(BL)에 의해 상기 메모리셀(MC)로부터 독출된 정보를 검출하기 위한 센스 증폭기 회로(SA)와 ; 상기 센스 증폭기 회로(SA)의 입력 노드와 상기 비트선(BL) 사이에 삽입되고, 제어 신호에 의해 온/오프-제어되는 비트선 트랜스퍼 게이트(TG)를 구비하는 것을 특징으로 하는 반도체 기억장치.
  13. 제12항에 있어서, 상기 DRAM 회로(10)는 자동 안전 동작을 위해 예비 워드선(SWL) 및 예비행 디코더/워드선 구동 회로(13)를 구비하고, 상기 제어 회로(21)는 전압 응력 테스트시 상기 예비 워드선(SWL)을 선택적으로 구동시키기 위한 제어 기능을 수행하는 것을 특징으로 하는 반도체 기억장치.
  14. 제13항에 있어서, 상기 제어 회로(21)는 상기 비트선 트랜스퍼 게이트(TG)와 상기 비트선 이퀄라이즈/프리차지 회로(11)가 온 상태에서 설정되고, 비트선 프리차지 전위가 로우 레벨에서 설정되므로써 상기 센스 증폭기 회로(SA)와 그 출력부상의 회로 동작을 저지하도록 해주는 전압 응력 테스트(TG)시의 제어기능을 추가로 수행하는 것을 특징으로 하는 반도체 기억장치.
  15. 제12항에 있어서, 상기 워드선 구동용 전압원(7)은 반도체 칩의 내부 전원이며 또한 상기 반도체 칩의 외붕서 인가된 전원 전압(VCC)을 승압시키고 상기 워드선 구동 회로(8)의 전력으로서 워드선 구동 전압을 인가함으로써, 워드선 구동 전압을 발생시켜 주는 부스터 회로(120)의 역할을 하는 것을 특징으로 하는 반도체 기억장치.
  16. 제15항에 있어서, 상기 제어 회로(21)는 상기 부스터 회로(120)의 출력 노드를 전압 응력 테스트시 외부 전원 단자(2a)에 연결시키는 제어 기능을 추가로 수행하는 것을 특징으로 하는 반도체 기억장치.
  17. 제12항에 있어서, 상기 DRAM 회로(10)는 반도체 칩의 외부에서 인가된 전원 전압(VCC)을 감소시키고, 전력으로서의 감소된 전압을 메모리셀 주변 회로에 인가시키기 위한 전원 감압 회로(130)를 추가로 구비하고, 상기 제어 회로(21)는 상기 전원 감압 회로(130)의 출력 노드를 외부 전원 단자(2a)에 연결시켜주는 제어 기능을 추가로 수행하는 것을 특징으로 하는 반도체 기억장치.
  18. 제12항에 있어서, 상기 각각의 동적 메모리셀(MC)은 n-채널 MOS 트랜지스터에 의해 구성된 트랜지스터 게이트(TG)를 구비하고, 상기 워드선 구동 회로(8)의 구동 MOS 트랜지스터는 p-채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
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