JP7086795B2 - 半導体装置 - Google Patents
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Description
本開示は、上記の課題を解決するためになされたものであって、テスト動作が正常か否かを検出することが可能な半導体装置を提供する。
図1は、実施形態1に従う半導体装置1について説明する図である。
制御回路30は、バーンイン動作を実行する制御コマンドWBIの入力を受けるとともに、クロック信号CLKの入力を受けて動作する。制御回路30は、各回路に対して種々の制御信号を出力する。
図2を参照して、メモリセルMCは、アクセストランジスタAT1,AT2と、ドライバトランジスタNT1,NT2と、負荷トランジスタPT1,PT2とを含む。
なお、本例においては、予め複数のメモリセルMCには、データ「0」が格納されているものとする。
OR回路41,42は、デコーダ20からのデコード信号あるいは制御信号PUの入力に基づいてワード線WLを駆動する。
時刻T4において、AND回路43は、検出信号線WBLの電位に従う検出信号と制御信号PUとのAND論理演算結果に基づく制御信号WBC(「L」レベル)を出力する。
これに伴い、時刻T6において、信号生成回路36は、制御信号SAENを「L」レベルに設定する。
図5は、実施形態1に従う半導体装置1のバーンイン動作(異常動作)について説明するタイミングチャート図である。
この場合、制御信号PU,WBTが「H」レベルに設定されているため検出信号線WBLは、接地電圧VSSと接続される。
これに伴い、時刻T14において、信号生成回路36は、制御信号SAENを「L」レベルに設定する。
図6は、実施形態2に従う半導体装置1#について説明する図である。
なお、本例においては、予め複数のメモリセルMCには、データ「0」が格納されているものとする。
NAND回路45は、検出信号線WBLOからの検出信号と制御信号PUOとの入力を受けてNAND論理演算結果をNAND回路47に出力する。
時刻T24において、NAND回路46は、検出信号線WBLEの電位に従う検出信号と制御信号PUEとのNAND論理演算結果に基づいて「H」レベルの信号をNAND回路47に出力する。NAND回路47は、NAND回路45,46からの「H」レベルの信号を受けて、制御信号WBC(「L」レベル)を出力する。
これに伴い、時刻T26において、信号生成回路36は、制御信号SAENを「L」レベルに設定する。
図9は、実施形態2に従う半導体装置1#のバーンイン動作(異常動作)について説明するタイミングチャート図である。
この場合、制御信号PUE,WBTが「H」レベルに設定されているため検出信号線WBLEは、接地電圧VSSと接続される。
これに伴い、時刻T34において、信号生成回路36は、制御信号SAENを「L」レベルに設定する。
上記の実施形態2においては、奇数行あるいは偶数行のワード線WLに対するバーンイン動作をそれぞれ別個に実行可能な構成について説明した。
図10は、実施形態3に従うメモリアレイ10の周辺回路の構成について説明する図である。
なお、本例においては、予め複数のメモリセルMCには、データ「0」が格納されているものとする。
バーンインモード制御回路32#は、コマンドWBI(「H」レベル)および制御信号W0S(「H」レベル)の入力に基づいて制御信号PUE(「H」レベル)を設定する。
NAND回路45は、検出信号線WBLOからの検出信号と制御信号PUOとの入力を受けてNAND論理演算結果をNAND回路50に出力する。
時刻T43以降、検出信号線WBLEは、徐々に「L」レベルに下がり始める。一方、検出信号線WBLENは、徐々に「H」レベルに立ち上がり始める。
これに伴い、時刻T46において、信号生成回路36は、制御信号SAENを「L」レベルに設定する。
図12は、実施形態3に従う半導体装置のバーンイン動作(異常動作)について説明するタイミングチャート図である。
時刻T53以降、検出信号線WBLEは、徐々に「L」レベルに下がり始める。一方、検出信号線WBLENは、徐々に「H」レベルに立ち上がり始める。
これに伴い、時刻T55において、信号生成回路36は、制御信号SAENを「L」レベルに設定する。
上記の構成において、複数のメモリセルMCにはデータ「0」が格納されている場合について説明したが、データ「1」を格納するようにしてもよい。また、予め所定のデータパターンを複数のメモリセルMCに格納するようにしてもよい。
X方向およびY方向に対してそれぞれ対称な配置となっている。
図14は、実施形態4に従うデータ「0」および「1」をメモリセルMCに千鳥格子状に格納した場合のセルレイアウトにおける負荷の掛かり方を説明する図である。
X方向およびY方向に対してそれぞれ対称な配置となっている。
隣接するメモリセルMC同士で保持するデータが異なるためショート性不良に負荷を掛けることが可能である。
図15は、従来のバーンイン動作における貫通電流について説明する図である。
図16を参照して、メモリアレイは、複数の行列状に配置された複数のメモリセルMCを有する。各列毎にメモリセルMC用の電源供給部が設けられる。
保護回路70は、インバータ61~65とAND回路63とを含む。
Claims (6)
- 行列状に配置された複数のメモリセルと、
メモリセル行にそれぞれ対応して設けられる複数のワード線と、
前記複数のワード線を駆動する駆動信号を生成するデコーダと、
前記複数のワード線と前記デコーダとの間に設けられ、テスト動作により前記複数のワード線を一斉に立ち上げるとともに、前記複数のワード線の立ち上げ状態が正常であるか否かを検出するための検出回路と、
前記メモリセルのデータを読み出す読出回路とを備え、
前記検出回路は、
前記複数のワード線の立ち上げ状態が正常の場合には、前記読出回路を活性化させる信号をオンに設定し、
前記複数のワード線の立ち上げ状態が異常の場合には、前記読出回路を活性化させる信号をオフに設定し、
前記検出回路は、
前記複数のワード線のうちの奇数行の立ち上げ状態を検出するための第1検出信号線と、
前記複数のワード線のうちの偶数行の立ち上げ状態を検出するための第2検出信号線と、
前記複数のワード線の奇数行のワード線にそれぞれ対応して設けられ、前記第1検出信号線と第1の電圧との間に設けられ、ゲートが対応するワード線と接続される複数の第1検出トランジスタと、
前記複数のワード線の偶数行のワード線にそれぞれ対応して設けられ、前記第2検出信号線と前記第1の電圧との間に設けられ、ゲートが対応するワード線と接続される複数の第2検出トランジスタとを含み、
前記テスト動作により、前記第1あるいは第2検出信号線は、第2の電圧と接続され、
前記複数のワード線のうちの少なくとも1つの立ち上げ状態が異常の場合には、対応する検出トランジスタがオンし、
前記検出回路は、
前記複数のワード線の偶数行のワード線にそれぞれ対応して設けられ、前記複数のワード線のうちの奇数行の立ち上げ状態の際に、前記複数のワード線の偶数行のワード線の異常を検出する複数の第3検出トランジスタと、
前記複数のワード線の奇数行のワード線にそれぞれ対応して設けられ、前記複数のワード線のうちの偶数行の立ち上げ状態の際に、前記複数のワード線の奇数行のワード線の異常を検出する複数の第4検出トランジスタとをさらに含む、半導体装置。 - 前記検出回路は、前記第1あるいは第2検出信号線の電圧と制御信号とに基づいて、前記読出回路を活性化させる信号を設定する設定回路をさらに含む、請求項1記載の半導体装置。
- 前記複数のメモリセルには、千鳥格子状に第1のデータと、第2のデータとがそれぞれ格納される、請求項1または2に記載の半導体装置。
- 行列状に配置された複数のメモリセルと、
メモリセル行にそれぞれ対応して設けられる複数のワード線と、
前記複数のワード線を駆動する駆動信号を生成するデコーダと、
前記複数のワード線と前記デコーダとの間に設けられ、テスト動作により前記複数のワード線を一斉に立ち上げるとともに、前記複数のワード線の立ち上げ状態が正常であるか否かを検出するための検出回路とを備え、
前記検出回路は、前記テスト動作において前記複数のメモリセルのうちの少なくとも1つ以上のメモリセルへの貫通電流を抑制するための保護回路を含む、半導体装置。 - 前記保護回路は、前記テスト動作において前記複数のメモリセルに対して電源を供給するテスト電源供給部を含む、請求項4記載の半導体装置。
- 前記保護回路は、前記テスト動作において前記メモリセルへの貫通電流が流れた場合に前記テスト動作を停止する停止回路をさらに含む、請求項4記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018164782A JP7086795B2 (ja) | 2018-09-03 | 2018-09-03 | 半導体装置 |
US16/540,788 US10964404B2 (en) | 2018-09-03 | 2019-08-14 | Semiconductor device |
CN201910758813.XA CN110875079B (zh) | 2018-09-03 | 2019-08-16 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018164782A JP7086795B2 (ja) | 2018-09-03 | 2018-09-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020038739A JP2020038739A (ja) | 2020-03-12 |
JP7086795B2 true JP7086795B2 (ja) | 2022-06-20 |
Family
ID=69641498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018164782A Active JP7086795B2 (ja) | 2018-09-03 | 2018-09-03 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10964404B2 (ja) |
JP (1) | JP7086795B2 (ja) |
CN (1) | CN110875079B (ja) |
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- 2019-08-14 US US16/540,788 patent/US10964404B2/en active Active
- 2019-08-16 CN CN201910758813.XA patent/CN110875079B/zh active Active
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