JP2001067898A - 半導体記憶装置 - Google Patents
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- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/908—Dram configuration with transistors and capacitors of pairs of cells along a straight line between adjacent bit lines
Abstract
(57)【要約】
【課題】 少ない制御信号数でメモリセルキャパシタ間
およびワード線間の電圧ストレスを加速する。 【解決手段】 テストモード動作時アドレス端子を介し
て与えられる少数の信号から内部テスト制御信号をテス
ト信号発生回路（８）により生成する。このテスト制御
信号に従ってアドレスバッファ（２）からの内部ロウア
ドレス信号ビットの値を設定し、かつテスト制御信号に
従ってテスト制御機能付行系制御回路（１０）が行選択
回路（３）およびビット線周辺回路（４）の動作を制御
する。複数のワード線を同時に選択状態へ駆動し、少数
の制御信号に従って加速試験を短時間で実行する。
およびワード線間の電圧ストレスを加速する。 【解決手段】 テストモード動作時アドレス端子を介し
て与えられる少数の信号から内部テスト制御信号をテス
ト信号発生回路（８）により生成する。このテスト制御
信号に従ってアドレスバッファ（２）からの内部ロウア
ドレス信号ビットの値を設定し、かつテスト制御信号に
従ってテスト制御機能付行系制御回路（１０）が行選択
回路（３）およびビット線周辺回路（４）の動作を制御
する。複数のワード線を同時に選択状態へ駆動し、少数
の制御信号に従って加速試験を短時間で実行する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、ダイナミック型半導体記憶装置におけるメ
モリセル間に電圧ストレスを印加するための構成に関す
る。より特定的には、この発明は、少ない信号数で隣接
メモリセルキャパシタ間に電圧ストレスを印加するため
の構成に関する。
関し、特に、ダイナミック型半導体記憶装置におけるメ
モリセル間に電圧ストレスを印加するための構成に関す
る。より特定的には、この発明は、少ない信号数で隣接
メモリセルキャパシタ間に電圧ストレスを印加するため
の構成に関する。
【０００２】
【従来の技術】製造されたデバイスから寿命の短いデバ
イスを除去して出荷するために、バーンイン試験と呼ば
れる加速試験が行なわれる。この加速試験においては、
実際の使用条件よりも厳しい条件下で製造後のデバイス
を一定期間動作させ、寿命の短いデバイスを破壊する。
すなわち、この加速試験により、通常の不良検出テスト
で検出されなかった潜在的な欠陥をストレス加速により
顕在化させる。
イスを除去して出荷するために、バーンイン試験と呼ば
れる加速試験が行なわれる。この加速試験においては、
実際の使用条件よりも厳しい条件下で製造後のデバイス
を一定期間動作させ、寿命の短いデバイスを破壊する。
すなわち、この加速試験により、通常の不良検出テスト
で検出されなかった潜在的な欠陥をストレス加速により
顕在化させる。
【０００３】ダイナミック型半導体記憶装置（以下、Ｄ
ＲＡＭと称す）の場合、デバイス上の素子のうち大部分
を占めるメモリセルのバーンイン試験が最も重要であ
る。しかしながら、ＤＲＡＭの大記憶容量化に伴って、
ＤＲＡＭの１回の通常動作サイクルでは、全メモリセル
のうちごく一部分しか動作しない。１本のワード線に接
続されるメモリセルの数が限られており、また１回の通
常動作で選択されるワード線の数は、リフレッシュサイ
クルにより決定される。たとえば、２５６Ｍ ＤＲＡＭ
は、８Ｋリフレッシュサイクルを有しており、１回の通
常動作サイクルでは、全メモリセルのうち１／８１９２
（８Ｋ）のメモリセルだけが選択される。したがって、
すべてのメモリセルに対しバーンイン試験を行なうため
には、８Ｋ回メモリセル行を選択する必要があり、バー
ンイン試験に要する時間が長くなるという問題があっ
た。
ＲＡＭと称す）の場合、デバイス上の素子のうち大部分
を占めるメモリセルのバーンイン試験が最も重要であ
る。しかしながら、ＤＲＡＭの大記憶容量化に伴って、
ＤＲＡＭの１回の通常動作サイクルでは、全メモリセル
のうちごく一部分しか動作しない。１本のワード線に接
続されるメモリセルの数が限られており、また１回の通
常動作で選択されるワード線の数は、リフレッシュサイ
クルにより決定される。たとえば、２５６Ｍ ＤＲＡＭ
は、８Ｋリフレッシュサイクルを有しており、１回の通
常動作サイクルでは、全メモリセルのうち１／８１９２
（８Ｋ）のメモリセルだけが選択される。したがって、
すべてのメモリセルに対しバーンイン試験を行なうため
には、８Ｋ回メモリセル行を選択する必要があり、バー
ンイン試験に要する時間が長くなるという問題があっ
た。
【０００４】このバーンイン試験に要する時間を短縮す
るために、加速試験モード時、通常動作時よりも多くの
ワード線を同時に選択して、より多くのメモリセルを選
択する構成がたとえば１９９６シンポジウム・オン・Ｖ
ＬＳＩサーキッツ・ダイジェスト・オブ・テクニカル・
ペーパーズの１９４頁から１９５頁に記載されている。
るために、加速試験モード時、通常動作時よりも多くの
ワード線を同時に選択して、より多くのメモリセルを選
択する構成がたとえば１９９６シンポジウム・オン・Ｖ
ＬＳＩサーキッツ・ダイジェスト・オブ・テクニカル・
ペーパーズの１９４頁から１９５頁に記載されている。
【０００５】図２５は、上述の文献に示されるワード線
駆動制御部の構成を概略的に示す図である。図２５にお
いて、ワード線駆動制御部は、テストモードロウデコー
ダラッチ指示信号ＴＭ−ＲＤＬＴＣとロウアドレス信号
ＲｏｗＡｄｄｒを受けるブロックデコーダ５００と、ブ
ロックデコーダ５００の出力信号のＨレベルを昇圧して
ブロック選択信号ＢＬＫＳＥＬを生成するレベルシフタ
５０１と、テストモードワード線ラッチ指示信号ＴＭＷ
ＬＬＴＣとテストモードワード線リセット指示信号ＴＭ
ＷＬＲＳＴと内部ロウアドレスストローブ信号ＲＡＳと
を受けるワード線（ＷＬ）リセット回路５０２と、ワー
ド線活性化指示信号ＷＬＯＮとプリデコード信号Ｘ１２
とＷＬリセット回路５０２からのワード線非活性化指示
信号ＷＬＯＦＦとを受けて、ワード線活性化タイミング
信号およびワード線リセットタイミング信号を生成する
レベルシフタ５０３と、レベルシフタ５０３からのタイ
ミング信号をバッファ処理してワード線ドライブ信号Ｗ
ＬＤＶを生成するバッファ回路５０４と、レベルシフタ
５０３からのタイミング信号とバッファ回路５０４から
のワード線ドライブ信号ＷＬＤＶとを受けてワード線リ
セット信号ＷＬＲＳＴを生成するＮＯＲ回路５０５とを
含む。
駆動制御部の構成を概略的に示す図である。図２５にお
いて、ワード線駆動制御部は、テストモードロウデコー
ダラッチ指示信号ＴＭ−ＲＤＬＴＣとロウアドレス信号
ＲｏｗＡｄｄｒを受けるブロックデコーダ５００と、ブ
ロックデコーダ５００の出力信号のＨレベルを昇圧して
ブロック選択信号ＢＬＫＳＥＬを生成するレベルシフタ
５０１と、テストモードワード線ラッチ指示信号ＴＭＷ
ＬＬＴＣとテストモードワード線リセット指示信号ＴＭ
ＷＬＲＳＴと内部ロウアドレスストローブ信号ＲＡＳと
を受けるワード線（ＷＬ）リセット回路５０２と、ワー
ド線活性化指示信号ＷＬＯＮとプリデコード信号Ｘ１２
とＷＬリセット回路５０２からのワード線非活性化指示
信号ＷＬＯＦＦとを受けて、ワード線活性化タイミング
信号およびワード線リセットタイミング信号を生成する
レベルシフタ５０３と、レベルシフタ５０３からのタイ
ミング信号をバッファ処理してワード線ドライブ信号Ｗ
ＬＤＶを生成するバッファ回路５０４と、レベルシフタ
５０３からのタイミング信号とバッファ回路５０４から
のワード線ドライブ信号ＷＬＤＶとを受けてワード線リ
セット信号ＷＬＲＳＴを生成するＮＯＲ回路５０５とを
含む。
【０００６】ブロックデコーダ５００は、テストモード
ロウデコーダラッチ指示信号ＴＭＲＤＬＴＣが活性状態
となると、ロウアドレス信号ＲｏｗＡｄｄｒの状態にか
かわらずリセットされずセット状態を維持し、ブロック
選択信号ＢＬＫＳＥＬをＨレベルに固定する（メモリブ
ロックが選択されたとき）。
ロウデコーダラッチ指示信号ＴＭＲＤＬＴＣが活性状態
となると、ロウアドレス信号ＲｏｗＡｄｄｒの状態にか
かわらずリセットされずセット状態を維持し、ブロック
選択信号ＢＬＫＳＥＬをＨレベルに固定する（メモリブ
ロックが選択されたとき）。
【０００７】ＷＬリセット回路５０２は、通常動作モー
ド時においては、内部ロウアドレスストローブ信号ＲＡ
Ｓに従ってワード線リセットタイミング信号ＷＬＯＦＦ
を活性状態へ駆動する。テストモード時には、テストモ
ードワード線ラッチ指示信号ＴＭ−ＷＬＬＴＣが活性状
態の間、ワード線リセットタイミング信号ＷＬＯＦＦを
非活性状態に維持し、テストモードワード線リセット指
示信号ＴＭ−ＷＬＲＳＴが与えられると、ワード線リセ
ットタイミング信号ＷＬＯＦＦを活性状態へ駆動する。
ド時においては、内部ロウアドレスストローブ信号ＲＡ
Ｓに従ってワード線リセットタイミング信号ＷＬＯＦＦ
を活性状態へ駆動する。テストモード時には、テストモ
ードワード線ラッチ指示信号ＴＭ−ＷＬＬＴＣが活性状
態の間、ワード線リセットタイミング信号ＷＬＯＦＦを
非活性状態に維持し、テストモードワード線リセット指
示信号ＴＭ−ＷＬＲＳＴが与えられると、ワード線リセ
ットタイミング信号ＷＬＯＦＦを活性状態へ駆動する。
【０００８】レベルシフタ５０３は、ワード線活性化タ
イミング信号ＷＬＯＮとプリデコード信号Ｘ１２とを受
け、このプリデコード信号Ｘ１２が活性状態にあると
き、ワード線活性化タイミング信号ＷＬＯＮに従って活
性状態のワード線駆動タイミング信号を生成する。レベ
ルシフタ５０３は、ワード線リセットタイミング信号Ｗ
ＬＯＦＦが活性化されるまで、この状態を維持する。
イミング信号ＷＬＯＮとプリデコード信号Ｘ１２とを受
け、このプリデコード信号Ｘ１２が活性状態にあると
き、ワード線活性化タイミング信号ＷＬＯＮに従って活
性状態のワード線駆動タイミング信号を生成する。レベ
ルシフタ５０３は、ワード線リセットタイミング信号Ｗ
ＬＯＦＦが活性化されるまで、この状態を維持する。
【０００９】ＮＯＲ回路５０５は、ワード線ドライブ信
号ＷＬＤＶが非活性状態となり、かつレベルシフタ５０
３の出力信号がＨレベルとなり、ワード線リセット信号
ＷＬＲＳＴをＨレベルの活性状態へ駆動する。ワード線
ドライブ信号ＷＬＤＶがＨレベルの活性状態の間、この
ＮＯＲ回路５０５は、ワード線リセット信号ＷＬＲＳＴ
をＬレベルの非活性状態に維持する。
号ＷＬＤＶが非活性状態となり、かつレベルシフタ５０
３の出力信号がＨレベルとなり、ワード線リセット信号
ＷＬＲＳＴをＨレベルの活性状態へ駆動する。ワード線
ドライブ信号ＷＬＤＶがＨレベルの活性状態の間、この
ＮＯＲ回路５０５は、ワード線リセット信号ＷＬＲＳＴ
をＬレベルの非活性状態に維持する。
【００１０】ワード線駆動制御部は、さらに、ワード線
ＷＬｉ＋１に対応して設けられ、レベルシフタ５０１か
らのブロック選択信号ＢＬＫＳＥＬの活性化に応答して
活性化され、プリデコード信号ＸＡｉｊおよびＸＡｋｌ
をデコードするデコード回路５０６ａと、デコード回路
５０６ａの出力信号を反転しかつラッチするラッチ回路
５０７ａと、ラッチ回路５０７ａの出力信号がＬレベル
の活性状態のとき、ワード線ドライブ信号ＷＬＤＶを対
応のワード線ＷＬｉ＋１に伝達するワード線ドライブ回
路５０８ａと、ワード線リセット信号ＷＬＲＳＴの活性
化に応答してワード線ＷＬｉ＋１を接地電圧レベルにリ
セットするリセット用トランジスタ５０９ａを含む。
ＷＬｉ＋１に対応して設けられ、レベルシフタ５０１か
らのブロック選択信号ＢＬＫＳＥＬの活性化に応答して
活性化され、プリデコード信号ＸＡｉｊおよびＸＡｋｌ
をデコードするデコード回路５０６ａと、デコード回路
５０６ａの出力信号を反転しかつラッチするラッチ回路
５０７ａと、ラッチ回路５０７ａの出力信号がＬレベル
の活性状態のとき、ワード線ドライブ信号ＷＬＤＶを対
応のワード線ＷＬｉ＋１に伝達するワード線ドライブ回
路５０８ａと、ワード線リセット信号ＷＬＲＳＴの活性
化に応答してワード線ＷＬｉ＋１を接地電圧レベルにリ
セットするリセット用トランジスタ５０９ａを含む。
【００１１】ワード線ＷＬｉに対しても同様、ブロック
選択信号ＢＬＫＳＥＬの活性化に応答して活性化されプ
リデコード信号ＸＡｉｊおよびＸＡｋｌをデコードする
デコード回路５０６ｂと、デコード回路５０６ｂの出力
信号を反転しかつラッチするラッチ回路５０７ｂと、ラ
ッチ回路５０７ｂの出力信号がＬレベルの活性状態のと
き、ワード線ドライブ信号ＷＬＤＶを対応のワード線Ｗ
Ｌｉに伝達するワード線ドライブ回路５０８ｂと、ワー
ド線リセット信号ＷＬＲＳＴの活性化時導通しワード線
ＷＬｉを接地電圧レベルにリセットするリセット用トラ
ンジスタ５０９ｂが設けられる。
選択信号ＢＬＫＳＥＬの活性化に応答して活性化されプ
リデコード信号ＸＡｉｊおよびＸＡｋｌをデコードする
デコード回路５０６ｂと、デコード回路５０６ｂの出力
信号を反転しかつラッチするラッチ回路５０７ｂと、ラ
ッチ回路５０７ｂの出力信号がＬレベルの活性状態のと
き、ワード線ドライブ信号ＷＬＤＶを対応のワード線Ｗ
Ｌｉに伝達するワード線ドライブ回路５０８ｂと、ワー
ド線リセット信号ＷＬＲＳＴの活性化時導通しワード線
ＷＬｉを接地電圧レベルにリセットするリセット用トラ
ンジスタ５０９ｂが設けられる。
【００１２】デコード回路５０６ａおよび５０６ｂに
は、異なる組合せのプリデコード信号が与えられる。ブ
ロック選択信号ＢＬＫＳＥＬが選択するメモリブロック
内において、プリデコード信号Ｘ１２が選択するワード
線群のうち、プリデコード信号ＸＡｉｊおよびＸＡｋｌ
に従って１つのワード線が選択される。次に、この図２
５に示すワード線駆動制御部のテストモード時の動作を
図２６に示す信号波形図を参照して説明する。
は、異なる組合せのプリデコード信号が与えられる。ブ
ロック選択信号ＢＬＫＳＥＬが選択するメモリブロック
内において、プリデコード信号Ｘ１２が選択するワード
線群のうち、プリデコード信号ＸＡｉｊおよびＸＡｋｌ
に従って１つのワード線が選択される。次に、この図２
５に示すワード線駆動制御部のテストモード時の動作を
図２６に示す信号波形図を参照して説明する。
【００１３】テストモード時に、まずテストモード指示
信号ＴＭを活性化し、同時にテストモードロウデコーダ
ラッチ指示信号ＴＭ−ＲＤＬＴＣおよびテストモードワ
ード線ラッチ指示信号ＴＭ−ＷＬＬＴＣを活性状態へ駆
動する。これにより、ブロックデコーダ５００が、ラッ
チ状態に設定され、またＷＬリセット回路５０２が、ラ
ッチ状態に設定される。
信号ＴＭを活性化し、同時にテストモードロウデコーダ
ラッチ指示信号ＴＭ−ＲＤＬＴＣおよびテストモードワ
ード線ラッチ指示信号ＴＭ−ＷＬＬＴＣを活性状態へ駆
動する。これにより、ブロックデコーダ５００が、ラッ
チ状態に設定され、またＷＬリセット回路５０２が、ラ
ッチ状態に設定される。
【００１４】このテストモード設定時においては、ワー
ド線活性化タイミング信号ＷＬＯＮは非活性状態にあ
り、レベルシフタ５０３からのワード線活性化タイミン
グ信号はＬレベルであり、ワード線ドライブ信号ＷＬＤ
ＶがＬレベル、ワード線リセット信号ＷＬＲＳＴがＨレ
ベルにあり、ワード線ＷＬｉ＋１およびＷＬｉはＬレベ
ルに維持されている。また、ロウアドレスが与えられて
いないため、レベルシフタ５０１からのブロック選択信
号ＢＬＫＳＥＬはＬレベルにある。
ド線活性化タイミング信号ＷＬＯＮは非活性状態にあ
り、レベルシフタ５０３からのワード線活性化タイミン
グ信号はＬレベルであり、ワード線ドライブ信号ＷＬＤ
ＶがＬレベル、ワード線リセット信号ＷＬＲＳＴがＨレ
ベルにあり、ワード線ＷＬｉ＋１およびＷＬｉはＬレベ
ルに維持されている。また、ロウアドレスが与えられて
いないため、レベルシフタ５０１からのブロック選択信
号ＢＬＫＳＥＬはＬレベルにある。
【００１５】このテストモードにおいて、外部からのロ
ウアドレスストローブ信号／ＲＡＳをＬレベルの活性状
態へ駆動し、同時に行アドレス信号を与える。この行ア
ドレス信号に従って、ブロックデコーダ５００が選択さ
れ、ブロックデコーダ５００の出力信号がＨレベルに立
上がり、このＨレベルが、テストモードロウデコーダラ
ッチ指示信号ＴＭ−ＲＤＬＴＣに従ってラッチされる。
したがって、レベルシフタ５０１からのブロック選択信
号ＢＬＫＳＥＬが、このテストモード期間中Ｈレベルに
固定される。このブロック選択信号ＢＬＫＳＥＬがＨレ
ベルに固定され、デコード回路５０６ａおよび５０６ｂ
が活性化される。
ウアドレスストローブ信号／ＲＡＳをＬレベルの活性状
態へ駆動し、同時に行アドレス信号を与える。この行ア
ドレス信号に従って、ブロックデコーダ５００が選択さ
れ、ブロックデコーダ５００の出力信号がＨレベルに立
上がり、このＨレベルが、テストモードロウデコーダラ
ッチ指示信号ＴＭ−ＲＤＬＴＣに従ってラッチされる。
したがって、レベルシフタ５０１からのブロック選択信
号ＢＬＫＳＥＬが、このテストモード期間中Ｈレベルに
固定される。このブロック選択信号ＢＬＫＳＥＬがＨレ
ベルに固定され、デコード回路５０６ａおよび５０６ｂ
が活性化される。
【００１６】この外部からのロウアドレスストローブ信
号／ＲＡＳに従って内部ロウアドレスストローブ信号Ｒ
ＡＳが活性化され、応じてワード線駆動タイミング信号
ＷＬＯＮが活性化される。プリデコード信号ＸＡｉｊお
よびＸＡｋｌおよびＸ１２が与えられたロウアドレス信
号に従って生成され、指定されたワード線（図２６にお
いてはワード線ＷＬ１）が選択状態へ駆動される。残り
のワード線は非選択状態にある。
号／ＲＡＳに従って内部ロウアドレスストローブ信号Ｒ
ＡＳが活性化され、応じてワード線駆動タイミング信号
ＷＬＯＮが活性化される。プリデコード信号ＸＡｉｊお
よびＸＡｋｌおよびＸ１２が与えられたロウアドレス信
号に従って生成され、指定されたワード線（図２６にお
いてはワード線ＷＬ１）が選択状態へ駆動される。残り
のワード線は非選択状態にある。
【００１７】次いで，外部のロウアドレスストローブ信
号／ＲＡＳを一旦非活性状態に設定する。このとき内部
ロウアドレスストローブ信号ＲＡＳも非活性化される。
しかしながら、ＷＬリセット回路５０２は、テストモー
ドワード線ラッチ指示信号ＴＭ−ＷＬＬＴＣの活性化に
応答してワード線リセットタイミング信号ＷＬＯＦＦを
非活性状態に維持する。したがって，レベルシフタ５０
３からのタイミング信号はＨレベルを維持し、選択ワー
ド線ＷＬ１は選択状態を維持する。
号／ＲＡＳを一旦非活性状態に設定する。このとき内部
ロウアドレスストローブ信号ＲＡＳも非活性化される。
しかしながら、ＷＬリセット回路５０２は、テストモー
ドワード線ラッチ指示信号ＴＭ−ＷＬＬＴＣの活性化に
応答してワード線リセットタイミング信号ＷＬＯＦＦを
非活性状態に維持する。したがって，レベルシフタ５０
３からのタイミング信号はＨレベルを維持し、選択ワー
ド線ＷＬ１は選択状態を維持する。
【００１８】次いで再び，外部からのロウアドレススト
ローブ信号／ＲＡＳを活性状態へ駆動し、別の行アドレ
スを与え、別のワード線を選択状態へ駆動する。この別
のワード線ＷＬ２が選択状態へ駆動された場合、先に選
択されたワード線ＷＬ１は選択状態を維持している。以
降，外部のロウアドレスストローブ信号／ＲＡＳをトグ
ルして行アドレスを同時に与えることにより、複数のワ
ード線が同時に選択状態に駆動される。
ローブ信号／ＲＡＳを活性状態へ駆動し、別の行アドレ
スを与え、別のワード線を選択状態へ駆動する。この別
のワード線ＷＬ２が選択状態へ駆動された場合、先に選
択されたワード線ＷＬ１は選択状態を維持している。以
降，外部のロウアドレスストローブ信号／ＲＡＳをトグ
ルして行アドレスを同時に与えることにより、複数のワ
ード線が同時に選択状態に駆動される。
【００１９】この複数のワード線が選択状態に維持され
た状態で、ワード線駆動信号ＷＬＤＶの電圧レベルを上
昇させ、ワード線ＷＬに接続されるメモリセルトランジ
スタのゲート絶縁膜の電圧ストレスの加速を実行する。
た状態で、ワード線駆動信号ＷＬＤＶの電圧レベルを上
昇させ、ワード線ＷＬに接続されるメモリセルトランジ
スタのゲート絶縁膜の電圧ストレスの加速を実行する。
【００２０】テストモード完了時においては、テストモ
ード指示信号ＴＭを活性化し、同時にテストモードワー
ド線リセット信号ＴＭ−ＷＬＲＳＴを活性化する。これ
により、ＷＬリセット回路５０２が活性化され、ワード
線リセットタイミング信号ＷＬＯＦＦが活性化される。
応じてレベルシフタ５０３がリセットされ、ワード線駆
動タイミング信号がＬレベルの非活性状態となり、ワー
ド線ドライブ信号ＷＬＤＶがＬレベルに駆動される。ま
た、ＮＯＲ回路５０５からのワード線リセット信号ＷＬ
ＲＳＴがＨレベルの活性状態となり、リセットトランジ
スタ５０９ａおよび５０９ｂが導通しワード線ＷＬｉ，
ＷＬｉ＋１（ＷＬ１，ＷＬ２）が非選択状態へ駆動され
る。
ード指示信号ＴＭを活性化し、同時にテストモードワー
ド線リセット信号ＴＭ−ＷＬＲＳＴを活性化する。これ
により、ＷＬリセット回路５０２が活性化され、ワード
線リセットタイミング信号ＷＬＯＦＦが活性化される。
応じてレベルシフタ５０３がリセットされ、ワード線駆
動タイミング信号がＬレベルの非活性状態となり、ワー
ド線ドライブ信号ＷＬＤＶがＬレベルに駆動される。ま
た、ＮＯＲ回路５０５からのワード線リセット信号ＷＬ
ＲＳＴがＨレベルの活性状態となり、リセットトランジ
スタ５０９ａおよび５０９ｂが導通しワード線ＷＬｉ，
ＷＬｉ＋１（ＷＬ１，ＷＬ２）が非選択状態へ駆動され
る。
【００２１】また、このテストモードリセット時におい
ては、テストモードロウデコーダラッチ指示信号ＴＭ−
ＲＤＬＴＣも、応じて非選択状態へ駆動され、ブロック
デコーダ５００が、リセットされ、レベルシフタ５０１
からのブロック選択信号ＢＬＫＳＥＬがＬレベルの非選
択状態となり、デコード回路５０６ａおよび５０６ｂが
非活性化される。
ては、テストモードロウデコーダラッチ指示信号ＴＭ−
ＲＤＬＴＣも、応じて非選択状態へ駆動され、ブロック
デコーダ５００が、リセットされ、レベルシフタ５０１
からのブロック選択信号ＢＬＫＳＥＬがＬレベルの非選
択状態となり、デコード回路５０６ａおよび５０６ｂが
非活性化される。
【００２２】このテストモード時において、ブロック選
択信号ＢＬＫＳＥＬをＨレベルに固定することにより、
プリデコード信号ＸＡｉｊおよびＸＡｋｌが変化しても
行デコード回路５０６ａ，５０６ｂはリセットされず、
デコード動作を行なうだけであり、そのデコード結果が
ラッチ回路５０７ａおよび５０７ｂによりラッチされ、
一旦選択されたワード線は、このテストモード期間中選
択状態を維持する。
択信号ＢＬＫＳＥＬをＨレベルに固定することにより、
プリデコード信号ＸＡｉｊおよびＸＡｋｌが変化しても
行デコード回路５０６ａ，５０６ｂはリセットされず、
デコード動作を行なうだけであり、そのデコード結果が
ラッチ回路５０７ａおよび５０７ｂによりラッチされ、
一旦選択されたワード線は、このテストモード期間中選
択状態を維持する。
【００２３】複数のワード線を選択状態に維持して加速
試験を行なうことにより、１本のワード線を選択して加
速試験を行なう場合に比べて大幅に加速試験に要する時
間を短縮することができる。
試験を行なうことにより、１本のワード線を選択して加
速試験を行なう場合に比べて大幅に加速試験に要する時
間を短縮することができる。
【００２４】図２７は、上述の文献における半導体記憶
装置のビット線周辺回路の構成を概略的に示す図であ
る。図２７において、ビット線対ＢＬおよびＺＢＬに対
し、切換制御信号ＭＵＸに従ってビット線ＢＬおよびＺ
ＢＬをセンスアンプ回路（ＳＡ）５１０に接続するビッ
ト線分離ゲート５１１と、テストモードイコライズ指示
信号ＴＭＥＱおよび／ＴＭＥＱに従ってビット線イコラ
イズ電圧ＶＥＱおよび出力イネーブル端子（／Ｇピン）
からの電圧の一方を選択する電圧選択回路５１３と、ビ
ット線プリチャージ制御回路５１５の出力信号に従って
電圧選択回路５１３からの電圧をビット線ＢＬおよびＺ
ＢＬへ伝達するビット線プリチャージ回路５１２が設け
られる。
装置のビット線周辺回路の構成を概略的に示す図であ
る。図２７において、ビット線対ＢＬおよびＺＢＬに対
し、切換制御信号ＭＵＸに従ってビット線ＢＬおよびＺ
ＢＬをセンスアンプ回路（ＳＡ）５１０に接続するビッ
ト線分離ゲート５１１と、テストモードイコライズ指示
信号ＴＭＥＱおよび／ＴＭＥＱに従ってビット線イコラ
イズ電圧ＶＥＱおよび出力イネーブル端子（／Ｇピン）
からの電圧の一方を選択する電圧選択回路５１３と、ビ
ット線プリチャージ制御回路５１５の出力信号に従って
電圧選択回路５１３からの電圧をビット線ＢＬおよびＺ
ＢＬへ伝達するビット線プリチャージ回路５１２が設け
られる。
【００２５】ビット線ＢＬとワード線ＷＬの交差部にメ
モリセルＭＣが配置される。このメモリセルＭＣは、キ
ャパシタＣｍと、ワード線ＷＬ上の信号電位に応答して
キャパシタＣｍとビット線ＢＬを接続するｎチャネルＭ
ＯＳトランジスタＴｍを含む。
モリセルＭＣが配置される。このメモリセルＭＣは、キ
ャパシタＣｍと、ワード線ＷＬ上の信号電位に応答して
キャパシタＣｍとビット線ＢＬを接続するｎチャネルＭ
ＯＳトランジスタＴｍを含む。
【００２６】ビット線プリチャージ制御回路５１５は、
テストモードイコライズ指示信号ＴＭ−ＳＡＥＱとビッ
ト線イコライズ指示信号ＥＱＬとを受け、一方の活性化
時ビット線プリチャージ回路５１２を活性化する。
テストモードイコライズ指示信号ＴＭ−ＳＡＥＱとビッ
ト線イコライズ指示信号ＥＱＬとを受け、一方の活性化
時ビット線プリチャージ回路５１２を活性化する。
【００２７】ビット線プリチャージ回路５１２は、ビッ
ト線プリチャージ制御回路５１５の出力信号の活性化
時、導通し、電圧選択回路５１３からの電圧をビット線
ＢＬおよびＺＢＬへそれぞれ伝達するＭＯＳトランジス
タＴｃおよびＴｅと、ビット線ＢＬおよびＺＢＬを短絡
するｎチャネルＭＯＳトランジスタＴｄを含む。
ト線プリチャージ制御回路５１５の出力信号の活性化
時、導通し、電圧選択回路５１３からの電圧をビット線
ＢＬおよびＺＢＬへそれぞれ伝達するＭＯＳトランジス
タＴｃおよびＴｅと、ビット線ＢＬおよびＺＢＬを短絡
するｎチャネルＭＯＳトランジスタＴｄを含む。
【００２８】電圧選択回路５１３は、テストモードイコ
ライズ指示信号ＴＭＥＱの活性化時導通し、出力イネー
ブル端子（／Ｇピン）を介して外部から与えられた電圧
を伝達するトランスファーゲートＴｇと、テストモード
イコライズ指示信号／ＴＭＥＱの非活性化時導通し、図
示しないビット線プリチャージ電圧発生回路からの中間
電圧ＶＥＱを伝達するトランスファーゲートＴｆを含
む。
ライズ指示信号ＴＭＥＱの活性化時導通し、出力イネー
ブル端子（／Ｇピン）を介して外部から与えられた電圧
を伝達するトランスファーゲートＴｇと、テストモード
イコライズ指示信号／ＴＭＥＱの非活性化時導通し、図
示しないビット線プリチャージ電圧発生回路からの中間
電圧ＶＥＱを伝達するトランスファーゲートＴｆを含
む。
【００２９】センスアンプ回路（ＳＡ）５１０に対して
は、センスアンプ制御回路５１４からの出力信号に応答
して導通し、センスアンプ回路（ＳＡ）５１０へ電源電
圧および接地電圧をそれぞれ伝達するｐチャネルＭＯＳ
トランジスタＴｂおよびｎチャネルＭＯＳトランジスタ
Ｔａが設けられる。
は、センスアンプ制御回路５１４からの出力信号に応答
して導通し、センスアンプ回路（ＳＡ）５１０へ電源電
圧および接地電圧をそれぞれ伝達するｐチャネルＭＯＳ
トランジスタＴｂおよびｎチャネルＭＯＳトランジスタ
Ｔａが設けられる。
【００３０】センスアンプ制御回路５１４は、センスア
ンプ活性化信号ＳＥＴの反転信号／ＳＥＴとテストモー
ドイコライズ指示信号ＴＭ−ＳＡＥＱを受けるＮＯＲ回
路５１４ａと、ＮＯＲ回路５１４ａの出力信号を反転す
るインバータ回路５１４ｂを含む。ＮＯＲ回路５１４ａ
の出力信号がｎチャネルＭＯＳトランジスタＴａのゲー
トへ与えられ、インバータ回路５１４ｂの出力信号がＭ
ＯＳトランジスタＴｂのゲートへ与えられる。
ンプ活性化信号ＳＥＴの反転信号／ＳＥＴとテストモー
ドイコライズ指示信号ＴＭ−ＳＡＥＱを受けるＮＯＲ回
路５１４ａと、ＮＯＲ回路５１４ａの出力信号を反転す
るインバータ回路５１４ｂを含む。ＮＯＲ回路５１４ａ
の出力信号がｎチャネルＭＯＳトランジスタＴａのゲー
トへ与えられ、インバータ回路５１４ｂの出力信号がＭ
ＯＳトランジスタＴｂのゲートへ与えられる。
【００３１】次に、この図２７に示すビット線周辺回路
の動作を図２８に示す信号波形図を参照して説明する。
の動作を図２８に示す信号波形図を参照して説明する。
【００３２】通常のデータアクセスが行なわれるノーマ
ルリード／ライトモード時においては、外部からのロウ
アドレスストローブ信号／ＲＡＳに従ってワード線ＷＬ
が選択され、選択メモリセルに対するアクセス（リード
またはライト）が行なわれる。このときには、テストモ
ードイコライズ指示信号ＴＭ−ＳＡＥＱおよびＴＭＥＱ
は、Ｌレベルの非活性状態にある。したがって、電圧選
択回路５１３は、内部のビット線プリチャージ電圧発生
回路からのプリチャージ電圧ＶＥＱを選択し、制御回路
５１４および５１５は、それぞれセンスアンプ活性化信
号／ＳＥＴおよびビット線イコライズ指示信号ＥＱＬに
従ってセンスアンプ５１０の活性化およびビット線プリ
チャージ回路５１２の活性化を制御する。
ルリード／ライトモード時においては、外部からのロウ
アドレスストローブ信号／ＲＡＳに従ってワード線ＷＬ
が選択され、選択メモリセルに対するアクセス（リード
またはライト）が行なわれる。このときには、テストモ
ードイコライズ指示信号ＴＭ−ＳＡＥＱおよびＴＭＥＱ
は、Ｌレベルの非活性状態にある。したがって、電圧選
択回路５１３は、内部のビット線プリチャージ電圧発生
回路からのプリチャージ電圧ＶＥＱを選択し、制御回路
５１４および５１５は、それぞれセンスアンプ活性化信
号／ＳＥＴおよびビット線イコライズ指示信号ＥＱＬに
従ってセンスアンプ５１０の活性化およびビット線プリ
チャージ回路５１２の活性化を制御する。
【００３３】テストモードに入ると、テストモード指示
信号ＴＭが活性化され、テストモードイコライズ指示信
号ＴＭＥＱがＨレベルとなり、またテストモードイコラ
イズ指示信号ＴＭ−ＳＡＥＱがＨレベルに設定される。
電圧選択回路５１３が、外部から出力イネーブル端子
（／Ｇピン）を介して与えられる外部電圧を選択する。
ビット線プリチャージ回路５１２は、ビット線プリチャ
ージ制御回路５１５の出力信号の活性化に応答して活性
化され、電圧選択回路５１３からの与えられる外部電圧
をビット線ＢＬおよびＺＢ上に伝達する。センスアンプ
回路５１０は、センスアンプ制御回路５１４の出力信号
に従って非活性状態に維持される。この外部からの電圧
をＬレベルに強制的に設定し、ワード線の多重選択を先
の図２５に示す構成を利用して行なうことにより、メモ
リセルトランジスタＴｍのゲート絶縁膜に、ワード線Ｗ
Ｌ上の電圧に等しいストレスが印加される。これによ
り、メモリセルトランジスタのゲート絶縁膜の電圧スト
レスの加速を行なうことができる。
信号ＴＭが活性化され、テストモードイコライズ指示信
号ＴＭＥＱがＨレベルとなり、またテストモードイコラ
イズ指示信号ＴＭ−ＳＡＥＱがＨレベルに設定される。
電圧選択回路５１３が、外部から出力イネーブル端子
（／Ｇピン）を介して与えられる外部電圧を選択する。
ビット線プリチャージ回路５１２は、ビット線プリチャ
ージ制御回路５１５の出力信号の活性化に応答して活性
化され、電圧選択回路５１３からの与えられる外部電圧
をビット線ＢＬおよびＺＢ上に伝達する。センスアンプ
回路５１０は、センスアンプ制御回路５１４の出力信号
に従って非活性状態に維持される。この外部からの電圧
をＬレベルに強制的に設定し、ワード線の多重選択を先
の図２５に示す構成を利用して行なうことにより、メモ
リセルトランジスタＴｍのゲート絶縁膜に、ワード線Ｗ
Ｌ上の電圧に等しいストレスが印加される。これによ
り、メモリセルトランジスタのゲート絶縁膜の電圧スト
レスの加速を行なうことができる。
【００３４】
【発明が解決しようとする課題】図２５に示す構成にお
いて、ワード線ＷＬはすべて選択し、図２７の構成にお
いてテストモードイコライズ指示信号ＴＭ−ＳＡＥＱお
よびＴＥＱをＨレベルに設定し、出力イネーブル端子
（／Ｇピン）から与えられる電圧を接地電圧レベルに設
定することにより、すべてのメモリセルトランジスタの
ゲート絶縁膜に印加される電圧ストレスを同時に加速す
ることができ、このゲート絶縁膜の電圧ストレス加速に
要する時間を短縮することができる。
いて、ワード線ＷＬはすべて選択し、図２７の構成にお
いてテストモードイコライズ指示信号ＴＭ−ＳＡＥＱお
よびＴＥＱをＨレベルに設定し、出力イネーブル端子
（／Ｇピン）から与えられる電圧を接地電圧レベルに設
定することにより、すべてのメモリセルトランジスタの
ゲート絶縁膜に印加される電圧ストレスを同時に加速す
ることができ、このゲート絶縁膜の電圧ストレス加速に
要する時間を短縮することができる。
【００３５】一方、このバーンイン試験においては、隣
接メモリセルキャパシタ間の電圧ストレスを加速し、隣
接メモリセルキャパシタ間の層間絶縁膜の潜在的な不良
を顕在化させる試験モードがある。
接メモリセルキャパシタ間の電圧ストレスを加速し、隣
接メモリセルキャパシタ間の層間絶縁膜の潜在的な不良
を顕在化させる試験モードがある。
【００３６】図２９（Ａ）は、メモリセルＭＣの配置を
概略的に示す図である。図２９（Ａ）においては、ビッ
ト線対ＢＬ０，ＺＢＬ０およびＢＬ１，ＺＢＬ１とワー
ド線ＷＬ０−ＷＬ８の交差部に配置されるメモリセルを
示す。
概略的に示す図である。図２９（Ａ）においては、ビッ
ト線対ＢＬ０，ＺＢＬ０およびＢＬ１，ＺＢＬ１とワー
ド線ＷＬ０−ＷＬ８の交差部に配置されるメモリセルを
示す。
【００３７】メモリセルＭＣは、２つのメモリセルＭＣ
を単位として、列方向に周期的に配置される。行方向
（ワード線延在方向）においてはメモリセルキャパシタ
Ｃｍが整列して配置され、またビット線コンタクトＢＣ
Ｔが行方向に整列して配置される。列方向において、２
つのメモリセルを含むメモリ単位の間にはワード線ピッ
チに等しい空き領域が存在する。
を単位として、列方向に周期的に配置される。行方向
（ワード線延在方向）においてはメモリセルキャパシタ
Ｃｍが整列して配置され、またビット線コンタクトＢＣ
Ｔが行方向に整列して配置される。列方向において、２
つのメモリセルを含むメモリ単位の間にはワード線ピッ
チに等しい空き領域が存在する。
【００３８】ビット線ＢＬ０およびＺＢＬ０に対してセ
ンスアンプ回路ＳＡ０が設けられ、ビット線対ＢＬ１お
よびＺＢＬ１に対しセンスアンプ回路ＳＡ１が設けられ
る。２つのメモリセルＭＣを１つのビット線コンタクト
ＢＣＴを介してビット線に接続することにより、コンタ
クト領域の数が低減され、応じてメモリセルを高密度に
配置することができる。
ンスアンプ回路ＳＡ０が設けられ、ビット線対ＢＬ１お
よびＺＢＬ１に対しセンスアンプ回路ＳＡ１が設けられ
る。２つのメモリセルＭＣを１つのビット線コンタクト
ＢＣＴを介してビット線に接続することにより、コンタ
クト領域の数が低減され、応じてメモリセルを高密度に
配置することができる。
【００３９】図２９（Ｂ）は、この図２９（Ａ）におけ
るメモリセルの行方向に沿った断面構造を概略的に示す
図である。図２９（Ｂ）において、メモリセルＭＣは、
Ｐ型半導体基板領域５２０表面に形成される高濃度不純
物領域５２１ｂおよび５２１ｃと、不純物領域５２１ｂ
に接続されるストレージノード電極５２２ｂと、不純物
領域５２１ｃに接続されるビット線となる導電層５２５
と、不純物領域５２１ｂおよび５２１ｃの間にゲート絶
縁膜（図示せず）を介して形成されるワード線となる導
電層５２４を含む。
るメモリセルの行方向に沿った断面構造を概略的に示す
図である。図２９（Ｂ）において、メモリセルＭＣは、
Ｐ型半導体基板領域５２０表面に形成される高濃度不純
物領域５２１ｂおよび５２１ｃと、不純物領域５２１ｂ
に接続されるストレージノード電極５２２ｂと、不純物
領域５２１ｃに接続されるビット線となる導電層５２５
と、不純物領域５２１ｂおよび５２１ｃの間にゲート絶
縁膜（図示せず）を介して形成されるワード線となる導
電層５２４を含む。
【００４０】隣接メモリセルは、不純物領域５２１ｂと
フィールド絶縁膜５２６を介して分離される高濃度不純
物領域５２１ａと、この高濃度不純物領域５２１ａに接
続するストレージノード電極層５２２ａを含む。隣接メ
モリセルのトランジスタは示していない。
フィールド絶縁膜５２６を介して分離される高濃度不純
物領域５２１ａと、この高濃度不純物領域５２１ａに接
続するストレージノード電極層５２２ａを含む。隣接メ
モリセルのトランジスタは示していない。
【００４１】これらのストレージノード電極層５２２ａ
および５２２ｂ上にキャパシタ絶縁膜（図示せず）を介
して共通にセルプレート電極層５２３が形成される。
および５２２ｂ上にキャパシタ絶縁膜（図示せず）を介
して共通にセルプレート電極層５２３が形成される。
【００４２】この図２９（Ｂ）に示すように行方向にお
いてメモリセルキャパシタのストレージノード電極層５
２２ａおよび５２２ｂの間の距離は小さく、このストレ
ージノード電極間の層間絶縁膜の潜在的な不良を顕在化
させるために電圧ストレスを加速することを考える。こ
の場合、図２９（Ａ）に示すように、行方向に並列して
配置されるメモリセルキャパシタＣｍａ、Ｃｍｂ、Ｃｍ
ｃおよびＣｍｄにそれぞれＬレベル、Ｈレベル、、Ｌレ
ベル、およびＨレベルのデータを書込み、Ｈレベルの電
圧レベルを上昇させる必要がある。すなわち、ビット線
ＢＬ０およびＢＬ１をＨレベルに設定し、かつ補のビッ
ト線ＺＢＬ０およびＺＢＬ１をＬレベルに設定し、ワー
ド線をすべて選択する。この動作を実現するためには、
図２５および図２７に示す構成においては、予め、通常
動作モードに従って、メモリセルキャパシタＣｍａ，Ｃ
ｍｂ，ＣｍｃおよびＣｍｄに、Ｌレベル、Ｈレベル、Ｌ
レベルおよびＨレベルのデータを書込む。次いで、テス
トモードに入り、１つのワード線を選択して、センスア
ンプを活性化してビット線ＺＢＬ０およびＺＢＬ１をＬ
レベル、ビット線ＢＬ０およびＢＬ１をＬレベルに設定
し、次いで順次ワード線を選択状態へ駆動する必要があ
る。
いてメモリセルキャパシタのストレージノード電極層５
２２ａおよび５２２ｂの間の距離は小さく、このストレ
ージノード電極間の層間絶縁膜の潜在的な不良を顕在化
させるために電圧ストレスを加速することを考える。こ
の場合、図２９（Ａ）に示すように、行方向に並列して
配置されるメモリセルキャパシタＣｍａ、Ｃｍｂ、Ｃｍ
ｃおよびＣｍｄにそれぞれＬレベル、Ｈレベル、、Ｌレ
ベル、およびＨレベルのデータを書込み、Ｈレベルの電
圧レベルを上昇させる必要がある。すなわち、ビット線
ＢＬ０およびＢＬ１をＨレベルに設定し、かつ補のビッ
ト線ＺＢＬ０およびＺＢＬ１をＬレベルに設定し、ワー
ド線をすべて選択する。この動作を実現するためには、
図２５および図２７に示す構成においては、予め、通常
動作モードに従って、メモリセルキャパシタＣｍａ，Ｃ
ｍｂ，ＣｍｃおよびＣｍｄに、Ｌレベル、Ｈレベル、Ｌ
レベルおよびＨレベルのデータを書込む。次いで、テス
トモードに入り、１つのワード線を選択して、センスア
ンプを活性化してビット線ＺＢＬ０およびＺＢＬ１をＬ
レベル、ビット線ＢＬ０およびＢＬ１をＬレベルに設定
し、次いで順次ワード線を選択状態へ駆動する必要があ
る。
【００４３】しかしながら、メモリセルキャパシタＣｍ
ａ−Ｃｍｄにデータを書込むためには、外部からアドレ
スを指定してメモリセルを選択してデータの書込を行な
う必要がある。また、ワード線を順次選択するために
は、先の図２５に示す構成においては、外部からアドレ
スを順次指定する必要がある。このため、高速で全メモ
リセルを選択状態に置くことができず、バーンイン（加
速）試験に要する時間が長くなるという問題が生じる。
ａ−Ｃｍｄにデータを書込むためには、外部からアドレ
スを指定してメモリセルを選択してデータの書込を行な
う必要がある。また、ワード線を順次選択するために
は、先の図２５に示す構成においては、外部からアドレ
スを順次指定する必要がある。このため、高速で全メモ
リセルを選択状態に置くことができず、バーンイン（加
速）試験に要する時間が長くなるという問題が生じる。
【００４４】バーンイン（加速）試験をパッケージ実装
後に行なう場合には、バーンインボードに形成された複
数のソケットにパッケージされた記憶装置を挿入し、複
数の記憶装置に対し同時にバーンイン試験が行なわれ
る。この場合、アドレス信号を利用して順次内部ワード
線およびメモリセルの選択を行なう場合、ボード毎にア
ドレス信号を与える必要がありバーンインテスタ（エー
ジング装置）のピン端子数が不足するという問題が生じ
る。
後に行なう場合には、バーンインボードに形成された複
数のソケットにパッケージされた記憶装置を挿入し、複
数の記憶装置に対し同時にバーンイン試験が行なわれ
る。この場合、アドレス信号を利用して順次内部ワード
線およびメモリセルの選択を行なう場合、ボード毎にア
ドレス信号を与える必要がありバーンインテスタ（エー
ジング装置）のピン端子数が不足するという問題が生じ
る。
【００４５】また、この加速試験をウェハレベルで行な
う場合、テスタは、ウェハ上の複数のダイ（チップ）に
プローブを接触させる。したがって、この場合、複数の
ダイ（チップ）に対し、並列にアドレス信号を与える必
要があり、ウェハバーンインテスタのピン端子数が大幅
に不足するという問題が生じる。
う場合、テスタは、ウェハ上の複数のダイ（チップ）に
プローブを接触させる。したがって、この場合、複数の
ダイ（チップ）に対し、並列にアドレス信号を与える必
要があり、ウェハバーンインテスタのピン端子数が大幅
に不足するという問題が生じる。
【００４６】また、従来の図２５に示す構成のように、
ワード線をすべて同時に選択状態へ駆動する構成の場
合、ワード線間に存在する異物に対し電圧ストレスを加
速することができないという問題がある。
ワード線をすべて同時に選択状態へ駆動する構成の場
合、ワード線間に存在する異物に対し電圧ストレスを加
速することができないという問題がある。
【００４７】それゆえ、この発明の目的は、少ない制御
信号数でかつ短時間でメモリセルキャパシタ間に電圧ス
トレスを印加することのできる半導体記憶装置を提供す
ることである。
信号数でかつ短時間でメモリセルキャパシタ間に電圧ス
トレスを印加することのできる半導体記憶装置を提供す
ることである。
【００４８】この発明の他の目的は、少ない制御信号数
でワード線間短絡の電圧ストレスを加速することのでき
る半導体記憶装置を提供することである。
でワード線間短絡の電圧ストレスを加速することのでき
る半導体記憶装置を提供することである。
【００４９】この発明のさらに他の目的は、少ない信号
で高速に複数のワード線を同時に選択状態へ駆動するこ
とのできる半導体記憶装置を提供することである。
で高速に複数のワード線を同時に選択状態へ駆動するこ
とのできる半導体記憶装置を提供することである。
【００５０】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、各
行に対応して配置され、各々に対応の行のメモリセルが
接続する複数のワード線と、各列に対応して配置され、
各々に対応の列のメモリセルが接続する複数のビット線
対と、各列に対応して配置され、活性化時対応の列上の
メモリセルのデータの検知および増幅を行なうための複
数のセンスアンプ回路と、各列に対応して配置されかつ
基準電圧伝達線に結合され、活性化時基準電圧伝達線上
の電圧を対応の列のビット線対へ伝達するための複数の
ビット線プリチャージ回路と、第１のテストモード動作
時、各ビット線プリチャージ回路を活性化しかつ複数の
ワード線のうち第１の所定数のワード線を同時に選択状
態へ駆動し、かつ第２のテストモード動作時、複数のビ
ット線プリチャージ回路を非活性化しかつ複数のワード
線の第２の所定数のワード線を同時に選択状態へ駆動し
かつ複数のセンスアンプ回路を活性化するためのテスト
制御回路を備える。
憶装置は、行列状に配列される複数のメモリセルと、各
行に対応して配置され、各々に対応の行のメモリセルが
接続する複数のワード線と、各列に対応して配置され、
各々に対応の列のメモリセルが接続する複数のビット線
対と、各列に対応して配置され、活性化時対応の列上の
メモリセルのデータの検知および増幅を行なうための複
数のセンスアンプ回路と、各列に対応して配置されかつ
基準電圧伝達線に結合され、活性化時基準電圧伝達線上
の電圧を対応の列のビット線対へ伝達するための複数の
ビット線プリチャージ回路と、第１のテストモード動作
時、各ビット線プリチャージ回路を活性化しかつ複数の
ワード線のうち第１の所定数のワード線を同時に選択状
態へ駆動し、かつ第２のテストモード動作時、複数のビ
ット線プリチャージ回路を非活性化しかつ複数のワード
線の第２の所定数のワード線を同時に選択状態へ駆動し
かつ複数のセンスアンプ回路を活性化するためのテスト
制御回路を備える。
【００５１】請求項２に係る半導体記憶装置は、各ビッ
ト線対が、通常アクセスモード時に相補なデータ信号を
伝達する第１および第２のビット線を含む。各列のメモ
リセルの各々は、第１および第２のビット線の一方に接
続される。複数のワード線は、第１のビット線に接続す
るメモリセルが接続する第１のワード線と、第２のビッ
ト線に接続するメモリセルが接続する第２のワード線と
を含む。テスト制御回路は、第１のテストモード動作
時、第１のテスト指示信号の活性化時第１のワード線を
選択状態へ駆動するための手段を含む。
ト線対が、通常アクセスモード時に相補なデータ信号を
伝達する第１および第２のビット線を含む。各列のメモ
リセルの各々は、第１および第２のビット線の一方に接
続される。複数のワード線は、第１のビット線に接続す
るメモリセルが接続する第１のワード線と、第２のビッ
ト線に接続するメモリセルが接続する第２のワード線と
を含む。テスト制御回路は、第１のテストモード動作
時、第１のテスト指示信号の活性化時第１のワード線を
選択状態へ駆動するための手段を含む。
【００５２】請求項３に係る半導体記憶装置は、請求項
２のテスト制御回路が、第１のテスト指示信号の活性化
時、基準電圧伝達線の電圧を第１の論理レベルの電圧に
設定するための手段を備える。
２のテスト制御回路が、第１のテスト指示信号の活性化
時、基準電圧伝達線の電圧を第１の論理レベルの電圧に
設定するための手段を備える。
【００５３】請求項４に係る半導体記憶装置は、請求項
３のテスト制御回路がさらに、第１のテストモード動作
時、第２のテスト指示信号の活性化に応答して複数のワ
ード線を同時に選択し、かつ基準電圧伝達線の電圧を第
２の論理レベルの電圧に設定するための手段を備える。
第２のテスト指示信号は第１のテスト指示信号よりも先
に活性化される。
３のテスト制御回路がさらに、第１のテストモード動作
時、第２のテスト指示信号の活性化に応答して複数のワ
ード線を同時に選択し、かつ基準電圧伝達線の電圧を第
２の論理レベルの電圧に設定するための手段を備える。
第２のテスト指示信号は第１のテスト指示信号よりも先
に活性化される。
【００５４】請求項５に係る半導体記憶装置は、請求項
１の第２の所定数のワード線が、複数のワード線すべて
を含む。
１の第２の所定数のワード線が、複数のワード線すべて
を含む。
【００５５】請求項６に係る半導体記憶装置は、請求項
１の第２の所定数のワード線が、物理的に１本置きに配
置されるワード線を含む。
１の第２の所定数のワード線が、物理的に１本置きに配
置されるワード線を含む。
【００５６】請求項７に係る半導体記憶装置は、各々
が、行列状に配列される複数のメモリセルと、各行に対
応して配置され、各々に対応の行のメモリセルが接続す
る複数のワード線と、各列に対応して配置され、各々に
対応の列のメモリセルが接続する複数のビット線対を含
む複数のメモリブロックと、列方向に隣接するメモリブ
ロックにより共有され、各々が、対応のメモリブロック
の列に対応して配置され、活性化時対応の列のメモリセ
ルのデータの検知および増幅を行なう複数のセンスアン
プ回路を含む複数のセンスアンプ群と、各センスアンプ
群と対応のメモリブロックとの間に配置され、各々が活
性化時対応のセンスアンプ群と対応のメモリブロックと
を分離するための複数のビット線分離回路と、各ビット
線対に対応して隣接メモリブロックに共有されるように
設けられ、かつ基準電圧伝達線に結合され、活性化時基
準電圧伝達線上の電圧を対応の列のビット線対に伝達す
るための複数のビット線プリチャージ回路と、テスト制
御回路とを備える。
が、行列状に配列される複数のメモリセルと、各行に対
応して配置され、各々に対応の行のメモリセルが接続す
る複数のワード線と、各列に対応して配置され、各々に
対応の列のメモリセルが接続する複数のビット線対を含
む複数のメモリブロックと、列方向に隣接するメモリブ
ロックにより共有され、各々が、対応のメモリブロック
の列に対応して配置され、活性化時対応の列のメモリセ
ルのデータの検知および増幅を行なう複数のセンスアン
プ回路を含む複数のセンスアンプ群と、各センスアンプ
群と対応のメモリブロックとの間に配置され、各々が活
性化時対応のセンスアンプ群と対応のメモリブロックと
を分離するための複数のビット線分離回路と、各ビット
線対に対応して隣接メモリブロックに共有されるように
設けられ、かつ基準電圧伝達線に結合され、活性化時基
準電圧伝達線上の電圧を対応の列のビット線対に伝達す
るための複数のビット線プリチャージ回路と、テスト制
御回路とを備える。
【００５７】このテスト制御回路は、第１のテストモー
ド動作時、各ビット線プリチャージ回路を活性化しかつ
複数のビット線分離回路を非活性状態とし、かつさらに
各メモリブロックにおいて複数のワード線のうち第１の
所定数のワード線を同時に選択状態へ駆動し、かつ第２
のテストモード動作時、複数のビット線プリチャージ回
路を非活性化し、かつ各メモリブロックにおいて複数の
ワード線の第２の所定数のワード線を同時に選択状態へ
駆動しかつさらに複数のセンスアンプ回路を活性化す
る。
ド動作時、各ビット線プリチャージ回路を活性化しかつ
複数のビット線分離回路を非活性状態とし、かつさらに
各メモリブロックにおいて複数のワード線のうち第１の
所定数のワード線を同時に選択状態へ駆動し、かつ第２
のテストモード動作時、複数のビット線プリチャージ回
路を非活性化し、かつ各メモリブロックにおいて複数の
ワード線の第２の所定数のワード線を同時に選択状態へ
駆動しかつさらに複数のセンスアンプ回路を活性化す
る。
【００５８】請求項８に係る半導体記憶装置は、請求項
７の半導体記憶装置において各ビット線対が、通常アク
セスモード時相補なデータ信号を伝達する第１および第
２のビット線を含む。各列のメモリセルの各々は、第１
および第２のビット線の一方に接続される。各メモリブ
ロックにおいて複数のワード線は、第１のビット線に接
続するメモリセルが接続する第１のワード線と、第２の
ビット線に接続するメモリセルが接続する第２のワード
線とを含む。
７の半導体記憶装置において各ビット線対が、通常アク
セスモード時相補なデータ信号を伝達する第１および第
２のビット線を含む。各列のメモリセルの各々は、第１
および第２のビット線の一方に接続される。各メモリブ
ロックにおいて複数のワード線は、第１のビット線に接
続するメモリセルが接続する第１のワード線と、第２の
ビット線に接続するメモリセルが接続する第２のワード
線とを含む。
【００５９】この請求項８に係る半導体記憶装置のテス
ト制御回路は、第１のテストモード動作時第１のテスト
指示信号の活性化に応答して第１のワード線を選択状態
へ駆動するための手段を含む。
ト制御回路は、第１のテストモード動作時第１のテスト
指示信号の活性化に応答して第１のワード線を選択状態
へ駆動するための手段を含む。
【００６０】請求項９に係る半導体記憶装置は、請求項
８のテスト制御回路が、第１のテスト指示信号の活性化
時、基準電圧伝達線の電圧を第１の論理レベルの電圧に
設定するための手段をさらに備える。
８のテスト制御回路が、第１のテスト指示信号の活性化
時、基準電圧伝達線の電圧を第１の論理レベルの電圧に
設定するための手段をさらに備える。
【００６１】請求項１０に係る半導体記憶装置は、請求
項９のテスト制御回路がさらに、第１のテストモード動
作時、第２のテスト指示信号の活性化に応答して複数の
ワード線を同時に選択しかつ基準電圧伝達線の電圧を第
２の論理レベルの電圧に設定するための手段を備える。
第２のテスト指示信号は、第１のテスト指示信号よりも
先に活性化される。
項９のテスト制御回路がさらに、第１のテストモード動
作時、第２のテスト指示信号の活性化に応答して複数の
ワード線を同時に選択しかつ基準電圧伝達線の電圧を第
２の論理レベルの電圧に設定するための手段を備える。
第２のテスト指示信号は、第１のテスト指示信号よりも
先に活性化される。
【００６２】請求項１１に係る半導体記憶装置は、請求
項７の装置の第２の所定数のワード線は、複数のワード
線すべてである。
項７の装置の第２の所定数のワード線は、複数のワード
線すべてである。
【００６３】請求項１２に係る半導体記憶装置は、請求
項７の第２の所定数のワード線は、物理的に１本置きに
配置されるワード線を含む。
項７の第２の所定数のワード線は、物理的に１本置きに
配置されるワード線を含む。
【００６４】請求項１３に係る半導体記憶装置は、請求
項１または７のテスト制御回路が、外部からの複数の制
御信号に従って活性化タイミングが決定される複数の内
部動作制御信号を発生する手段を含む。これら複数の内
部動作制御信号に従ってビット線プリチャージ回路、セ
ンスアンプ回路およびワード線が駆動される。
項１または７のテスト制御回路が、外部からの複数の制
御信号に従って活性化タイミングが決定される複数の内
部動作制御信号を発生する手段を含む。これら複数の内
部動作制御信号に従ってビット線プリチャージ回路、セ
ンスアンプ回路およびワード線が駆動される。
【００６５】請求項１４に係る半導体記憶装置は、請求
項１３のテスト制御回が、さらに、外部からの複数の制
御信号に従ってワード線を特定する内部アドレス信号を
生成する手段を含む。
項１３のテスト制御回が、さらに、外部からの複数の制
御信号に従ってワード線を特定する内部アドレス信号を
生成する手段を含む。
【００６６】請求項１５に係る半導体記憶装置は、第２
のテストモード動作時、外部からの制御信号に従って複
数のメモリブロックを同時に選択状態とするための手段
をさらに含む。
のテストモード動作時、外部からの制御信号に従って複
数のメモリブロックを同時に選択状態とするための手段
をさらに含む。
【００６７】ビット線プリチャージ回路を活性化して複
数のワード線を同時に選択することにより、ビット線プ
リチャージ回路からの電圧によりメモリセルへのデータ
書込を行なうことができ、列選択動作が不要となる。
数のワード線を同時に選択することにより、ビット線プ
リチャージ回路からの電圧によりメモリセルへのデータ
書込を行なうことができ、列選択動作が不要となる。
【００６８】また、ビット線プリチャージ回路を非活性
化しかつ複数のワード線を同時に選択し、かつさらに複
数のセンスアンプ回路を活性化することにより、メモリ
セルの記憶データに応じてビット線電圧レベルを設定で
き、センスアンプ電源電圧を変更することにより、隣接
メモリセルキャパシタ間の電圧ストレスを加速すること
ができる。
化しかつ複数のワード線を同時に選択し、かつさらに複
数のセンスアンプ回路を活性化することにより、メモリ
セルの記憶データに応じてビット線電圧レベルを設定で
き、センスアンプ電源電圧を変更することにより、隣接
メモリセルキャパシタ間の電圧ストレスを加速すること
ができる。
【００６９】さらに、物理的に１本置きのワード線を選
択することによりワード線間の潜在的な短絡を電圧スト
レス加速により顕在化させることができる。
択することによりワード線間の潜在的な短絡を電圧スト
レス加速により顕在化させることができる。
【００７０】また、外部制御信号を利用して内部動作制
御信号および内部アドレス信号を生成することにより、
加速試験時外部から印加される信号数を低減することが
でき、応じてバーンインテスタ（エージングテスタ）の
ピン数（プローブ数）を低減することができる。
御信号および内部アドレス信号を生成することにより、
加速試験時外部から印加される信号数を低減することが
でき、応じてバーンインテスタ（エージングテスタ）の
ピン数（プローブ数）を低減することができる。
【００７１】
【発明の実施の形態】［全体の構成］図１は、この発明
に従う半導体記憶装置の全体の構成を概略的に示す図で
ある。図１において、半導体記憶装置は、行列状に配列
される複数のメモリセルを有するメモリセルアレイ１
と、外部からのアドレス信号ＡＤを取込み内部アドレス
信号を生成するアドレスバッファ２と、アドレスバッフ
ァ２からの内部行アドレス信号に従ってメモリセルアレ
イ１のアドレス指定された行を選択状態へ駆動する行選
択回路３と、メモリセルアレイ１の各列に対応して配置
されるビット線に対して設けられるビット線周辺回路４
を含む。
に従う半導体記憶装置の全体の構成を概略的に示す図で
ある。図１において、半導体記憶装置は、行列状に配列
される複数のメモリセルを有するメモリセルアレイ１
と、外部からのアドレス信号ＡＤを取込み内部アドレス
信号を生成するアドレスバッファ２と、アドレスバッフ
ァ２からの内部行アドレス信号に従ってメモリセルアレ
イ１のアドレス指定された行を選択状態へ駆動する行選
択回路３と、メモリセルアレイ１の各列に対応して配置
されるビット線に対して設けられるビット線周辺回路４
を含む。
【００７２】メモリセルアレイ１においては、メモリセ
ルの行それぞれに対応してワード線が配置されており、
またメモリセルの列それぞれに対応してビット線対が配
置される。ビット線周辺回路４は、ビット線対それぞれ
に対応して設けられるセンスアンプ回路およびビット線
プリチャージ／イコライズ回路を含む。
ルの行それぞれに対応してワード線が配置されており、
またメモリセルの列それぞれに対応してビット線対が配
置される。ビット線周辺回路４は、ビット線対それぞれ
に対応して設けられるセンスアンプ回路およびビット線
プリチャージ／イコライズ回路を含む。
【００７３】この半導体記憶装置は、さらに、ビット線
周辺回路４に含まれるビット線イコライズ／プリチャー
ジ回路に対しプリチャージ電圧ＶＢＬを与えるＶＢＬ発
生回路５と、ビット線周辺回路４に含まれるセンスアン
プ回路に対する電源電圧を与えるセンスアンプ電源回路
６と、テストモード指示信号ＴＥと内部ロウアドレスス
トローブ信号（アレイ活性化信号）ＲＡＳに従って行選
択に関連する動作を制御するテスト制御回路（行系制御
回路）７を含む。
周辺回路４に含まれるビット線イコライズ／プリチャー
ジ回路に対しプリチャージ電圧ＶＢＬを与えるＶＢＬ発
生回路５と、ビット線周辺回路４に含まれるセンスアン
プ回路に対する電源電圧を与えるセンスアンプ電源回路
６と、テストモード指示信号ＴＥと内部ロウアドレスス
トローブ信号（アレイ活性化信号）ＲＡＳに従って行選
択に関連する動作を制御するテスト制御回路（行系制御
回路）７を含む。
【００７４】ＶＢＬ発生回路５およびセンスアンプ電源
回路６は、テストモード指示信号ＴＥの活性化時、その
発生電圧レベルを、外部から制御することができる。
回路６は、テストモード指示信号ＴＥの活性化時、その
発生電圧レベルを、外部から制御することができる。
【００７５】テスト制御回路７は、テストモード指示信
号ＴＥの活性化時、アドレス端子に与えられるアドレス
信号ＡＤを取込み内部テスト制御信号φ０−φ３を生成
するテスト信号発生回路８と、テスト信号発生回路８か
らのテスト制御信号φ０−φ３に従って、テストモード
時、行系回路の制御信号を生成し、通常動作モード時に
は、内部ロウアドレスストローブ信号ＲＡＳに従って行
系回路制御信号を生成するテスト制御機能付行系制御回
路１０を含む。アドレスバッファは、テスト信号発生回
路８からのテスト指示信号を受け、テスト制御機能付行
系制御回路１０の制御の下に動作し、このテスト指示信
号に従って内部アドレス信号を生成する。テスト制御機
能付行系制御回路１０は、行選択回路３およびビット線
周辺回路４の動作を制御する。
号ＴＥの活性化時、アドレス端子に与えられるアドレス
信号ＡＤを取込み内部テスト制御信号φ０−φ３を生成
するテスト信号発生回路８と、テスト信号発生回路８か
らのテスト制御信号φ０−φ３に従って、テストモード
時、行系回路の制御信号を生成し、通常動作モード時に
は、内部ロウアドレスストローブ信号ＲＡＳに従って行
系回路制御信号を生成するテスト制御機能付行系制御回
路１０を含む。アドレスバッファは、テスト信号発生回
路８からのテスト指示信号を受け、テスト制御機能付行
系制御回路１０の制御の下に動作し、このテスト指示信
号に従って内部アドレス信号を生成する。テスト制御機
能付行系制御回路１０は、行選択回路３およびビット線
周辺回路４の動作を制御する。
【００７６】テストモード時において、アドレス信号Ａ
Ｄの一部のビットを利用してテスト指示信号φ０−φ３
を生成し、これらのテスト制御信号φ０−φ３に従って
内部行アドレス信号および内部行選択動作制御信号を生
成することにより、外部では、このテスト制御信号φ０
−φ３に対応する信号を与えるだけでよく、全アドレス
ビットを利用する必要はなく、少ない信号で加速試験
（バーンイン試験）を行なうことができる。次に、各部
の構成について説明する。
Ｄの一部のビットを利用してテスト指示信号φ０−φ３
を生成し、これらのテスト制御信号φ０−φ３に従って
内部行アドレス信号および内部行選択動作制御信号を生
成することにより、外部では、このテスト制御信号φ０
−φ３に対応する信号を与えるだけでよく、全アドレス
ビットを利用する必要はなく、少ない信号で加速試験
（バーンイン試験）を行なうことができる。次に、各部
の構成について説明する。
【００７７】内部ロウアドレスストローブ信号ＲＡＳ
は、単にバッファ回路を介して外部から与えられる外部
ロウアドレスストローブ信号ｅｘｔ／ＲＡＳに従って生
成されてもよい。また、これに代えて、内部ロウアドレ
スストローブ信号ＲＡＳは、アレイ活性化を指示するア
クティブコマンドが与えられたときに、活性状態へ駆動
されてもよい。ここで、コマンドは、複数の外部信号の
状態の組合せにより与えられる。
は、単にバッファ回路を介して外部から与えられる外部
ロウアドレスストローブ信号ｅｘｔ／ＲＡＳに従って生
成されてもよい。また、これに代えて、内部ロウアドレ
スストローブ信号ＲＡＳは、アレイ活性化を指示するア
クティブコマンドが与えられたときに、活性状態へ駆動
されてもよい。ここで、コマンドは、複数の外部信号の
状態の組合せにより与えられる。
【００７８】［テストモード指示信号発生部の構成］図
２は、テストモード指示信号発生部の構成の一例を示す
図である。図２において、テストモード指示信号ＴＥ
は、パッド８ａを介して外部から与えられる。このパッ
ド８ａは、ピン端子に接続されるパッドであってもよ
く、また空きパッドであってもよい。ウェハレベルで加
速試験を行なう場合には、テスタから、任意のパッドに
対しテストモード指示信号ＴＥを与えることができる。
パッケージ実装後においては、このパッド８ａがピン端
子に接続され、このピン端子を介して外部のテスタから
テストモード指示信号が与えられる。このパッケージ実
装後において利用されるピン端子は、テストモード時に
使用されないピン端子であればよい。
２は、テストモード指示信号発生部の構成の一例を示す
図である。図２において、テストモード指示信号ＴＥ
は、パッド８ａを介して外部から与えられる。このパッ
ド８ａは、ピン端子に接続されるパッドであってもよ
く、また空きパッドであってもよい。ウェハレベルで加
速試験を行なう場合には、テスタから、任意のパッドに
対しテストモード指示信号ＴＥを与えることができる。
パッケージ実装後においては、このパッド８ａがピン端
子に接続され、このピン端子を介して外部のテスタから
テストモード指示信号が与えられる。このパッケージ実
装後において利用されるピン端子は、テストモード時に
使用されないピン端子であればよい。
【００７９】図３は、テストモード指示信号発生部の他
の構成を示す図である。図３においては、テストモード
指示信号ＴＥは、特定の外部からのアドレス信号ビット
Ａ０−Ａ３を受けるテストモード設定回路８ｂから生成
される。テストモード設定回路８ｂは、これらのアドレ
ス信号ビットＡ０−Ａ３のタイミング関係に従ってテス
トモード指示信号ＴＥの活性化および非活性化を行な
う。アドレス信号ビットＡ０−Ａ３は、また加速試験時
において行アドレス信号の設定および行選択動作タイミ
ングの決定のために使用され、これらのテスト動作時に
使用されないタイミング関係を使用して、テストモード
指示信号ＴＥの活性／非活性化が実現される。たとえ
ば、アドレス信号ビットＡ１−Ａ３がＨレベルとなった
後に、アドレス信号ビットＡ０がＨレベルに立上がる
と、テストモード指示信号ＴＥが活性化される。アドレ
ス信号ビットＡ０およびＡ１がともに立上がった後に、
アドレス信号ビットＡ２およびＡ３がＨレベルに立上が
ると、テストモード指示信号ＴＥが非活性化される。こ
の図３に示す構成の場合、テストモードの設定には、テ
ストモード時の制御信号を使用することができ、信号数
の増加は生じず、テスタのピン端子の増加を防止するこ
とができる。
の構成を示す図である。図３においては、テストモード
指示信号ＴＥは、特定の外部からのアドレス信号ビット
Ａ０−Ａ３を受けるテストモード設定回路８ｂから生成
される。テストモード設定回路８ｂは、これらのアドレ
ス信号ビットＡ０−Ａ３のタイミング関係に従ってテス
トモード指示信号ＴＥの活性化および非活性化を行な
う。アドレス信号ビットＡ０−Ａ３は、また加速試験時
において行アドレス信号の設定および行選択動作タイミ
ングの決定のために使用され、これらのテスト動作時に
使用されないタイミング関係を使用して、テストモード
指示信号ＴＥの活性／非活性化が実現される。たとえ
ば、アドレス信号ビットＡ１−Ａ３がＨレベルとなった
後に、アドレス信号ビットＡ０がＨレベルに立上がる
と、テストモード指示信号ＴＥが活性化される。アドレ
ス信号ビットＡ０およびＡ１がともに立上がった後に、
アドレス信号ビットＡ２およびＡ３がＨレベルに立上が
ると、テストモード指示信号ＴＥが非活性化される。こ
の図３に示す構成の場合、テストモードの設定には、テ
ストモード時の制御信号を使用することができ、信号数
の増加は生じず、テスタのピン端子の増加を防止するこ
とができる。
【００８０】［テスト信号発生回路の構成］図４は、図
１に示すテスト信号発生回路８の構成の一例を示す図で
ある。図４において、テスト信号発生回路８は、外部か
らのアドレス信号ビットＡｉ（ｉ＝０−３）とテストモ
ード指示信号ＴＥを受けるＮＡＮＤ回路８ａと、ＮＡＮ
Ｄ回路８ａの出力信号を反転してテスト制御信号φｉを
生成するインバータ回路８ｂを含む。
１に示すテスト信号発生回路８の構成の一例を示す図で
ある。図４において、テスト信号発生回路８は、外部か
らのアドレス信号ビットＡｉ（ｉ＝０−３）とテストモ
ード指示信号ＴＥを受けるＮＡＮＤ回路８ａと、ＮＡＮ
Ｄ回路８ａの出力信号を反転してテスト制御信号φｉを
生成するインバータ回路８ｂを含む。
【００８１】テストモード指示信号ＴＥがＬレベルの非
活性状態のときには、テスト制御信号φｉは、Ｌレベル
に固定される。テストモード活性化信号ＴＥがＨレベル
の活性状態となると、テスト制御信号φｉが、外部から
のアドレス信号ビットＡｉに従ってその論理状態が設定
される。４ビットのアドレス信号Ａ０−Ａ３を用いて加
速試験の動作をすべて制御し、加速試験時に用いられる
制御信号の数を低減する。
活性状態のときには、テスト制御信号φｉは、Ｌレベル
に固定される。テストモード活性化信号ＴＥがＨレベル
の活性状態となると、テスト制御信号φｉが、外部から
のアドレス信号ビットＡｉに従ってその論理状態が設定
される。４ビットのアドレス信号Ａ０−Ａ３を用いて加
速試験の動作をすべて制御し、加速試験時に用いられる
制御信号の数を低減する。
【００８２】［テスト制御機能付行系制御回路の概略構
成］図５は、図１に示すテスト制御機能付行系制御回路
１０の概略構成を示す図である。図５において、テスト
制御機能付行系制御回路１０は、テスト制御信号φ０お
よびφ１とロウアドレスイネーブル信号ＲＡＤＥとに従
ってアドレス制御信号φ４およびφ５を生成するアドレ
ス制御信号発生部１０ａと、内部ロウアドレスストロー
ブ信号ＲＡＳとテスト制御信号φ０およびφ１とセンス
アンプ活性化信号ＳＥとを受けてロウアドレスイネーブ
ル信号ＲＡＤＥを生成するアドレスイネーブル信号発生
部１０ｂと、ロウアドレスイネーブル信号ＲＡＤＥと内
部ロウアドレスストローブ信号ＲＡＳとテスト制御信号
φ０−φ２とセンスアンプ活性化信号ＳＥとを受けてビ
ット線イコライズ制御信号ＢＬＥＱＦを生成するビット
線イコライズ信号発生部１０ｃと、内部ロウアドレスス
トローブ信号ＲＡＳとテスト制御信号φ０−φ２を受け
てロウデコーダイネーブル信号ＲＤＥを生成するロウデ
コーダイネーブル信号発生部１０ｄと、内部ロウアドレ
スストローブ信号ＲＡＳとテスト制御信号φ０，φ１お
よびφ３とを受けてセンスアンプ活性化信号ＳＥを生成
するセンスアンプ活性化信号発生部１０ｅを含む。
成］図５は、図１に示すテスト制御機能付行系制御回路
１０の概略構成を示す図である。図５において、テスト
制御機能付行系制御回路１０は、テスト制御信号φ０お
よびφ１とロウアドレスイネーブル信号ＲＡＤＥとに従
ってアドレス制御信号φ４およびφ５を生成するアドレ
ス制御信号発生部１０ａと、内部ロウアドレスストロー
ブ信号ＲＡＳとテスト制御信号φ０およびφ１とセンス
アンプ活性化信号ＳＥとを受けてロウアドレスイネーブ
ル信号ＲＡＤＥを生成するアドレスイネーブル信号発生
部１０ｂと、ロウアドレスイネーブル信号ＲＡＤＥと内
部ロウアドレスストローブ信号ＲＡＳとテスト制御信号
φ０−φ２とセンスアンプ活性化信号ＳＥとを受けてビ
ット線イコライズ制御信号ＢＬＥＱＦを生成するビット
線イコライズ信号発生部１０ｃと、内部ロウアドレスス
トローブ信号ＲＡＳとテスト制御信号φ０−φ２を受け
てロウデコーダイネーブル信号ＲＤＥを生成するロウデ
コーダイネーブル信号発生部１０ｄと、内部ロウアドレ
スストローブ信号ＲＡＳとテスト制御信号φ０，φ１お
よびφ３とを受けてセンスアンプ活性化信号ＳＥを生成
するセンスアンプ活性化信号発生部１０ｅを含む。
【００８３】通常動作モード時においては、内部ロウア
ドレスストローブ信号ＲＡＳに従って、ロウアドレスイ
ネーブル信号ＲＡＤＥ、ビット線イコライズ制御信号Ｂ
ＬＥＱＦ、ロウデコーダイネーブル信号ＲＤＥおよびセ
ンスアンプ活性化信号ＳＥが所定のシーケンスで活性化
される（ビット線イコライズ制御信号ＢＬＥＱＦは非活
性化される）。
ドレスストローブ信号ＲＡＳに従って、ロウアドレスイ
ネーブル信号ＲＡＤＥ、ビット線イコライズ制御信号Ｂ
ＬＥＱＦ、ロウデコーダイネーブル信号ＲＤＥおよびセ
ンスアンプ活性化信号ＳＥが所定のシーケンスで活性化
される（ビット線イコライズ制御信号ＢＬＥＱＦは非活
性化される）。
【００８４】加速試験時においては、テスト制御信号φ
０およびφ１の論理状態の組合せに従って、これらの内
部制御信号ＲＡＤＥ、ＢＬＥＱＦ、ＲＤＥおよびＳＥの
活性／非活性が決定される。すなわち、加速試験時にお
いては、テスト制御信号φ０−φ３に従って行選択動作
が実行され、また外部からの制御の下に、ビット線電圧
の制御が行なわれる。アドレス制御信号φ４およびφ５
ならびにテスト制御信号φ０およびφ１に従って加速試
験時に内部行アドレスビットの論理状態が決定される。
したがって、外部からの４ビットのテスト制御信号を利
用して、加速試験時の行選択動作が実行され、また行指
定も行なわれ、必要な数のワード線が同時に選択状態へ
駆動される。
０およびφ１の論理状態の組合せに従って、これらの内
部制御信号ＲＡＤＥ、ＢＬＥＱＦ、ＲＤＥおよびＳＥの
活性／非活性が決定される。すなわち、加速試験時にお
いては、テスト制御信号φ０−φ３に従って行選択動作
が実行され、また外部からの制御の下に、ビット線電圧
の制御が行なわれる。アドレス制御信号φ４およびφ５
ならびにテスト制御信号φ０およびφ１に従って加速試
験時に内部行アドレスビットの論理状態が決定される。
したがって、外部からの４ビットのテスト制御信号を利
用して、加速試験時の行選択動作が実行され、また行指
定も行なわれ、必要な数のワード線が同時に選択状態へ
駆動される。
【００８５】図６は、図１に示すメモリセルアレイ１の
概略構成を示す図である。図６において、メモリアレイ
１は、複数のメモリブロックＭＢ０−ＭＢ１５に分割さ
れる。メモリブロックＭＢ０−ＭＢ１５の間に、列方向
に隣接するメモリブロックに共有されるようにセンスア
ンプ帯ＳＡＢ１−ＳＡＢ１５が配置され、メモリブロッ
クＭＢ０およびＢ１５の外側に、センスアンプ帯ＳＡＢ
０およびＳＡＢ１６が配置される。
概略構成を示す図である。図６において、メモリアレイ
１は、複数のメモリブロックＭＢ０−ＭＢ１５に分割さ
れる。メモリブロックＭＢ０−ＭＢ１５の間に、列方向
に隣接するメモリブロックに共有されるようにセンスア
ンプ帯ＳＡＢ１−ＳＡＢ１５が配置され、メモリブロッ
クＭＢ０およびＢ１５の外側に、センスアンプ帯ＳＡＢ
０およびＳＡＢ１６が配置される。
【００８６】センスアンプ帯ＳＡＢ０−ＳＡＢ１６の各
々は、対応のメモリブロックの列に対応して設けられる
センスアンプ回路を含むセンスアンプ群ＳＡＧと、対応
のメモリブロックとセンスアンプ群とを分離するための
ビット線分離回路ＢＩＧＬおよびＢＩＧＲと、対応のメ
モリブロックの列のビット線をプリチャージするための
ビット線プリチャージ回路ＢＰＣを含む。
々は、対応のメモリブロックの列に対応して設けられる
センスアンプ回路を含むセンスアンプ群ＳＡＧと、対応
のメモリブロックとセンスアンプ群とを分離するための
ビット線分離回路ＢＩＧＬおよびＢＩＧＲと、対応のメ
モリブロックの列のビット線をプリチャージするための
ビット線プリチャージ回路ＢＰＣを含む。
【００８７】１６個のメモリブロックＭＢ０−ＭＢ１５
のうち１つのメモリブロックが、ロウアドレス信号ビッ
トＲＡＤ９−ＲＡＤ１２に基づいて生成される８ビット
のプリデコード信号Ｘ２０−Ｘ２７により指定される。
残りのアドレス信号ビットＲＡＤ０−ＲＡＤ８に従って
メモリブロック内におけるワード線が指定される。これ
らのアドレス信号ビットＲＡＤ０−ＲＡＤ１２をテスト
制御信号φ０，φ１，φ４およびφ５に従って生成する
ことにより、所望の数のメモリブロックおよび所望の数
のワード線を選択状態へ駆動することができる。次に、
この発明における加速試験時の動作について簡単に説明
する。
のうち１つのメモリブロックが、ロウアドレス信号ビッ
トＲＡＤ９−ＲＡＤ１２に基づいて生成される８ビット
のプリデコード信号Ｘ２０−Ｘ２７により指定される。
残りのアドレス信号ビットＲＡＤ０−ＲＡＤ８に従って
メモリブロック内におけるワード線が指定される。これ
らのアドレス信号ビットＲＡＤ０−ＲＡＤ１２をテスト
制御信号φ０，φ１，φ４およびφ５に従って生成する
ことにより、所望の数のメモリブロックおよび所望の数
のワード線を選択状態へ駆動することができる。次に、
この発明における加速試験時の動作について簡単に説明
する。
【００８８】まず、図７に示すように、テスト制御信号
φ０およびφ１をＨレベルに設定し、センスアンプ活性
化信号発生部１０ｅからのセンスアンプ活性化信号ＳＥ
を非活性状態に維持し、一方、ビット線イコライズ信号
発生部１０ｃからのビット線イコライズ制御信号ＢＬＥ
ＱＦをＨレベルの活性状態とする。この状態で、ビット
線プリチャージ回路ＢＳＣに含まれるビット線プリチャ
ージ／イコライズ回路ＢＰ／Ｅへ与えられるプリチャー
ジ電圧ＶＢＬの電圧レベルを接地電圧Ｖｓｓレベルに設
定する。また、制御信号φ０およびφ１に従って、すべ
ての行アドレス信号を選択状態に設定し、ワード線ＷＬ
ｅおよびＷＬｏをすべて選択状態へ駆動する。これによ
り、ビット線ＢＬおよびＺＢＬ上には、Ｌレベルの電圧
がビット線プリチャージ／イコライズ回路ＢＰ／Ｅを介
して与えられ、メモリセルＭＣｅおよびＭＣｏに、Ｌレ
ベルの電圧が書込まれる。
φ０およびφ１をＨレベルに設定し、センスアンプ活性
化信号発生部１０ｅからのセンスアンプ活性化信号ＳＥ
を非活性状態に維持し、一方、ビット線イコライズ信号
発生部１０ｃからのビット線イコライズ制御信号ＢＬＥ
ＱＦをＨレベルの活性状態とする。この状態で、ビット
線プリチャージ回路ＢＳＣに含まれるビット線プリチャ
ージ／イコライズ回路ＢＰ／Ｅへ与えられるプリチャー
ジ電圧ＶＢＬの電圧レベルを接地電圧Ｖｓｓレベルに設
定する。また、制御信号φ０およびφ１に従って、すべ
ての行アドレス信号を選択状態に設定し、ワード線ＷＬ
ｅおよびＷＬｏをすべて選択状態へ駆動する。これによ
り、ビット線ＢＬおよびＺＢＬ上には、Ｌレベルの電圧
がビット線プリチャージ／イコライズ回路ＢＰ／Ｅを介
して与えられ、メモリセルＭＣｅおよびＭＣｏに、Ｌレ
ベルの電圧が書込まれる。
【００８９】次に、図８に示すように、テスト制御信号
φ１およびφ２をＨレベルに設定する。この状態におい
ては、センスアンプ回路ＳＡは非活性状態にあり、一
方、ビット線プリチャージ／イコライズ回路ＢＰ／Ｅが
活性状態に維持される。またテスト制御信号φ１および
φ２をＨレベルに設定することにより、これらのテスト
制御信号に従って生成される行アドレス信号に従って、
ワード線ＷＬｎおよびＷＬｎ＋３が選択状態へ駆動され
る。これらのワード線ＷＬｎおよびＷＬｎ＋３には、ビ
ット線ＢＬに接続メモリセルＭＣが接続される。ワード
線ＷＬｎ＋１およびＷＬｎ＋２には、補のビット線ＺＢ
Ｌに接続するメモリセルが接続される。メモリセルが、
行方向に２ビット単位でビット線および補のビット線に
交互に接続される（図２９（Ａ）参照）。
φ１およびφ２をＨレベルに設定する。この状態におい
ては、センスアンプ回路ＳＡは非活性状態にあり、一
方、ビット線プリチャージ／イコライズ回路ＢＰ／Ｅが
活性状態に維持される。またテスト制御信号φ１および
φ２をＨレベルに設定することにより、これらのテスト
制御信号に従って生成される行アドレス信号に従って、
ワード線ＷＬｎおよびＷＬｎ＋３が選択状態へ駆動され
る。これらのワード線ＷＬｎおよびＷＬｎ＋３には、ビ
ット線ＢＬに接続メモリセルＭＣが接続される。ワード
線ＷＬｎ＋１およびＷＬｎ＋２には、補のビット線ＺＢ
Ｌに接続するメモリセルが接続される。メモリセルが、
行方向に２ビット単位でビット線および補のビット線に
交互に接続される（図２９（Ａ）参照）。
【００９０】この状態で、ビット線プリチャージ電圧Ｖ
ＢＬを電源電圧レベルのＨレベルに設定する。したがっ
て、ワード線ＷＬｎおよびＷＬｎ＋３に接続するメモリ
セルＭＣに、Ｈレベルのデータが書込まれる。
ＢＬを電源電圧レベルのＨレベルに設定する。したがっ
て、ワード線ＷＬｎおよびＷＬｎ＋３に接続するメモリ
セルＭＣに、Ｈレベルのデータが書込まれる。
【００９１】図７および図８の動作が完了した時点にお
いては、ビット線ＢＬに接続するメモリセルＭＣには、
Ｈレベルのデータが書込まれ、補のビット線ＺＢＬに接
続されるメモリセルＭＣには、Ｌレベルのデータが書込
まれる。また、この状態では、ワード線ＷＬｎ＋１がＬ
レベル、ワード線ＷＬｎ＋３がＨレベルであり、これら
のワード線ＷＬｎ＋３およびＷＬｎ＋１が異物により潜
在的に短絡している場合、この異物に電圧ストレスを加
速することができ、異物の加速電圧ストレスによる発熱
および炭化によりこれらのワード線短絡を加速すること
ができる。これは、他のワード線間についても同じであ
る。
いては、ビット線ＢＬに接続するメモリセルＭＣには、
Ｈレベルのデータが書込まれ、補のビット線ＺＢＬに接
続されるメモリセルＭＣには、Ｌレベルのデータが書込
まれる。また、この状態では、ワード線ＷＬｎ＋１がＬ
レベル、ワード線ＷＬｎ＋３がＨレベルであり、これら
のワード線ＷＬｎ＋３およびＷＬｎ＋１が異物により潜
在的に短絡している場合、この異物に電圧ストレスを加
速することができ、異物の加速電圧ストレスによる発熱
および炭化によりこれらのワード線短絡を加速すること
ができる。これは、他のワード線間についても同じであ
る。
【００９２】このワード線間短絡の加速時には、ワード
線に与えられるワード線駆動信号の電圧レベル（昇圧電
圧ＶＰＰ）がさらに高くされる。
線に与えられるワード線駆動信号の電圧レベル（昇圧電
圧ＶＰＰ）がさらに高くされる。
【００９３】これらの図７および図８に示す動作によ
り、メモリセルにＨレベルおよびＬレベルのデータを、
アドレス指定を外部から行なうことなく書込むことがで
きる（第１のテストモード）。
り、メモリセルにＨレベルおよびＬレベルのデータを、
アドレス指定を外部から行なうことなく書込むことがで
きる（第１のテストモード）。
【００９４】次に、図９に示すように、テスト制御信号
φ０およびφ２をＨレベルに設定し、すべてのワード線
を非選択状態とし、またビット線プリチャージ／イコラ
イズ回路ＢＰ／Ｅを非活性状態に設定する。これによ
り、ビット線ＢＬおよびＺＢＬがフローティング状態と
なり、メモリセルＭＣ（ＭＣｅ，ＭＣｏ）に書込まれた
データを読出す準備を行なう。
φ０およびφ２をＨレベルに設定し、すべてのワード線
を非選択状態とし、またビット線プリチャージ／イコラ
イズ回路ＢＰ／Ｅを非活性状態に設定する。これによ
り、ビット線ＢＬおよびＺＢＬがフローティング状態と
なり、メモリセルＭＣ（ＭＣｅ，ＭＣｏ）に書込まれた
データを読出す準備を行なう。
【００９５】次に、図１０に示すように、テスト制御信
号φ０、φ１およびφ２をすべてＨレベルに設定し、ビ
ット線プリチャージ／イコライズ回路ＢＰ／Ｅおよびセ
ンスアンプ回路ＳＡを非活性状態に維持した状態で、す
べてのワード線を選択状態へ駆動する（全行アドレスビ
ットを選択状態に設定し、ロウデコーダを活性化す
る）。これにより、ビット線ＢＬおよびＺＢＬそれぞれ
に、ＨレベルおよびＬレベルの読出電圧が伝達される。
号φ０、φ１およびφ２をすべてＨレベルに設定し、ビ
ット線プリチャージ／イコライズ回路ＢＰ／Ｅおよびセ
ンスアンプ回路ＳＡを非活性状態に維持した状態で、す
べてのワード線を選択状態へ駆動する（全行アドレスビ
ットを選択状態に設定し、ロウデコーダを活性化す
る）。これにより、ビット線ＢＬおよびＺＢＬそれぞれ
に、ＨレベルおよびＬレベルの読出電圧が伝達される。
【００９６】すなわち、図５に示すアドレス制御信号発
生部１０ａからのアドレス制御信号φ４およびφ５に従
ってすべてのアドレスビットを選択状態に設定し、また
アドレスイネーブル信号発生部１０ｂおよびロウデコー
ダイネーブル信号発生部１０ｄを活性化する。一方、ビ
ット線イコライズ信号発生部１０ｃおよびセンスアンプ
活性化信号発生部１０ｅは、非活性状態に維持する。こ
れにより、上述のワード線選択が行なわれる。
生部１０ａからのアドレス制御信号φ４およびφ５に従
ってすべてのアドレスビットを選択状態に設定し、また
アドレスイネーブル信号発生部１０ｂおよびロウデコー
ダイネーブル信号発生部１０ｄを活性化する。一方、ビ
ット線イコライズ信号発生部１０ｃおよびセンスアンプ
活性化信号発生部１０ｅは、非活性状態に維持する。こ
れにより、上述のワード線選択が行なわれる。
【００９７】次いで、図１１に示すように、テスト制御
信号φ０−φ３をすべてＨレベルとして、センスアンプ
回路ＳＡを活性化する。これは、図５に示すセンスアン
プ活性化信号発生部１０ｅが活性化されて、センスアン
プ活性化信号ＳＥを活性化することにより実現される。
ビット線ＢＬおよびＺＢＬ上に読出されたＨレベルおよ
びＬレベルの読出電圧が、それぞれアレイ電源電圧Ｖｃ
ｃｓおよび接地電圧Ｖｓｓレベルに駆動されかつセンス
アンプ回路ＳＡによりラッチされる。
信号φ０−φ３をすべてＨレベルとして、センスアンプ
回路ＳＡを活性化する。これは、図５に示すセンスアン
プ活性化信号発生部１０ｅが活性化されて、センスアン
プ活性化信号ＳＥを活性化することにより実現される。
ビット線ＢＬおよびＺＢＬ上に読出されたＨレベルおよ
びＬレベルの読出電圧が、それぞれアレイ電源電圧Ｖｃ
ｃｓおよび接地電圧Ｖｓｓレベルに駆動されかつセンス
アンプ回路ＳＡによりラッチされる。
【００９８】この状態においては、図１２に示すよう
に、行方向に整列して配置されるメモリセルのキャパシ
タＣｍには、ＬレベルデータおよびＨレベルデータが交
互に書込まれている（センスアンプ回路によりリストア
されている）。したがって、このセンスアンプ回路ＳＡ
の電源電圧レベルを上昇させ、またワード線上の電圧レ
ベルも上昇させることにより、メモリセルキャパシタＣ
ｍに書込まれたＨレベルのデータの電圧レベルを上昇さ
せることができ、行方向に隣接するメモリセルキャパシ
タ間の電圧ストレスを加速することができる。
に、行方向に整列して配置されるメモリセルのキャパシ
タＣｍには、ＬレベルデータおよびＨレベルデータが交
互に書込まれている（センスアンプ回路によりリストア
されている）。したがって、このセンスアンプ回路ＳＡ
の電源電圧レベルを上昇させ、またワード線上の電圧レ
ベルも上昇させることにより、メモリセルキャパシタＣ
ｍに書込まれたＨレベルのデータの電圧レベルを上昇さ
せることができ、行方向に隣接するメモリセルキャパシ
タ間の電圧ストレスを加速することができる。
【００９９】上述のように制御信号として、４つのテス
ト制御信号が利用されているだけであり、２５６Ｍビッ
トＤＲＡＭの場合でも１３ビットのロウアドレス信号を
利用する必要がなく、テスタのピン端子数またはプロー
ブ端子数を低減することができる。次に各部の詳細構成
について説明する。
ト制御信号が利用されているだけであり、２５６Ｍビッ
トＤＲＡＭの場合でも１３ビットのロウアドレス信号を
利用する必要がなく、テスタのピン端子数またはプロー
ブ端子数を低減することができる。次に各部の詳細構成
について説明する。
【０１００】［テスト制御機能付行系制御回路の詳細構
成］図１３は、図１に示すテスト制御機能付行系制御回
路１０の構成をより詳細に示す図である。図１３におい
て、テスト制御機能付行系制御回路１０は、テスト制御
信号φ０およびφ１を受けるＮＯＲ回路２０と、ＮＯＲ
回路２０の出力信号を反転してアドレス制御信号φ４を
生成するインバータ回路２１と、ＮＯＲ回路２０の出力
信号がＬレベルのときセットされかつロウアドレスイネ
ーブル信号ＲＡＤＥがＬレベルのときリセットされるフ
リップフロップ回路２２と、フリップフロップ回路２２
の出力信号を反転してアドレス制御信号φ５を生成する
インバータ回路２３を含む。このアドレス制御信号φ４
およびφ５を生成する部分は、図５に示すアドレス制御
信号発生部１０ａに対応する。
成］図１３は、図１に示すテスト制御機能付行系制御回
路１０の構成をより詳細に示す図である。図１３におい
て、テスト制御機能付行系制御回路１０は、テスト制御
信号φ０およびφ１を受けるＮＯＲ回路２０と、ＮＯＲ
回路２０の出力信号を反転してアドレス制御信号φ４を
生成するインバータ回路２１と、ＮＯＲ回路２０の出力
信号がＬレベルのときセットされかつロウアドレスイネ
ーブル信号ＲＡＤＥがＬレベルのときリセットされるフ
リップフロップ回路２２と、フリップフロップ回路２２
の出力信号を反転してアドレス制御信号φ５を生成する
インバータ回路２３を含む。このアドレス制御信号φ４
およびφ５を生成する部分は、図５に示すアドレス制御
信号発生部１０ａに対応する。
【０１０１】テスト制御機能付行系制御回路１０は、さ
らに、内部ロウアドレスストローブ信号ＲＡＳとアドレ
ス制御信号φ４を受けるＮＯＲ回路２４と、ＮＯＲ回路
２４の出力信号を反転するインバータ回路２５を含む。
このＮＯＲ回路２４およびインバータ回路２５は、加速
試験時、内部ロウアドレスストローブ信号ＲＡＳを無効
とする回路部分であり、図５に示す信号発生部１０ａ−
１０ｅにおいて共通に設けられる回路部分である。
らに、内部ロウアドレスストローブ信号ＲＡＳとアドレ
ス制御信号φ４を受けるＮＯＲ回路２４と、ＮＯＲ回路
２４の出力信号を反転するインバータ回路２５を含む。
このＮＯＲ回路２４およびインバータ回路２５は、加速
試験時、内部ロウアドレスストローブ信号ＲＡＳを無効
とする回路部分であり、図５に示す信号発生部１０ａ−
１０ｅにおいて共通に設けられる回路部分である。
【０１０２】テスト機能付行系制御回路１０は、さら
に、ＮＯＲ回路２４の出力信号とインバータ回路４２を
介して与えられるセンスアンプ活性化信号ＳＥを受けて
ロウアドレスイネーブル信号ＲＡＤＥを生成するＮＡＮ
Ｄ回路２６と、ＮＡＮＤ回路２６の出力信号を遅延する
２段のインバータ回路で構成される遅延回路２９と、テ
スト制御信号φ０およびφ２を受けるＮＡＮＤ回路２７
と、フリップフロップ回路２２の出力信号とＮＡＮＤ回
路２７の出力信号とを受けるＮＡＮＤ回路２８と、ロウ
アドレスイネーブル信号ＲＡＤＥと遅延回路２９の出力
信号とＮＡＮＤ回路２８の出力信号とを受けるＮＡＮＤ
回路３０と、ＮＡＮＤ回路３０の出力信号を受けるイン
バータ回路３１と、インバータ回路３１の出力信号を反
転してビット線イコライズ制御信号ＢＬＥＱＦを生成す
るインバータ回路３２を含む。
に、ＮＯＲ回路２４の出力信号とインバータ回路４２を
介して与えられるセンスアンプ活性化信号ＳＥを受けて
ロウアドレスイネーブル信号ＲＡＤＥを生成するＮＡＮ
Ｄ回路２６と、ＮＡＮＤ回路２６の出力信号を遅延する
２段のインバータ回路で構成される遅延回路２９と、テ
スト制御信号φ０およびφ２を受けるＮＡＮＤ回路２７
と、フリップフロップ回路２２の出力信号とＮＡＮＤ回
路２７の出力信号とを受けるＮＡＮＤ回路２８と、ロウ
アドレスイネーブル信号ＲＡＤＥと遅延回路２９の出力
信号とＮＡＮＤ回路２８の出力信号とを受けるＮＡＮＤ
回路３０と、ＮＡＮＤ回路３０の出力信号を受けるイン
バータ回路３１と、インバータ回路３１の出力信号を反
転してビット線イコライズ制御信号ＢＬＥＱＦを生成す
るインバータ回路３２を含む。
【０１０３】このＮＡＮＤ回路２６が、図５に示すアド
レスイネーブル信号発生部１０ｂに相当し、ＮＡＮＤ回
路２７、２８、および３０を含む経路が、図５に示すビ
ット線イコライズ信号発生部１０ｃに相当する。
レスイネーブル信号発生部１０ｂに相当し、ＮＡＮＤ回
路２７、２８、および３０を含む経路が、図５に示すビ
ット線イコライズ信号発生部１０ｃに相当する。
【０１０４】テスト制御機能付行系制御回路１０は、さ
らに、テスト制御信号φ１を受けるインバータ回路３３
と、インバータ回路３３の出力信号とテスト制御信号φ
２を受けるＮＡＮＤ回路３４と、インバータ回路２５の
出力信号を遅延する２段のインバータ回路で構成される
遅延回路３５と、インバータ回路２５の出力信号と遅延
回路３５の出力信号とＮＡＮＤ回路３０の出力信号を受
け、ロウデコーダイネーブル信号ＲＤＥを生成するＡＮ
Ｄ回路３６と、アドレス制御信号φ５とインバータ回路
２５の出力信号と遅延回路３５の出力信号とを受けるＡ
ＮＤ回路３７と、ＡＮＤ回路３７の出力信号を遅延する
２段のインバータ回路を含む遅延回路３８と、遅延回路
３８の出力信号を反転するインバータ回路４０と、テス
ト制御信号φ３を反転するインバータ回路３９と、イン
バータ回路３９および４０の出力信号を受けてセンスア
ンプ活性化信号ＳＥを生成するＮＡＮＤ回路４１を含
む。
らに、テスト制御信号φ１を受けるインバータ回路３３
と、インバータ回路３３の出力信号とテスト制御信号φ
２を受けるＮＡＮＤ回路３４と、インバータ回路２５の
出力信号を遅延する２段のインバータ回路で構成される
遅延回路３５と、インバータ回路２５の出力信号と遅延
回路３５の出力信号とＮＡＮＤ回路３０の出力信号を受
け、ロウデコーダイネーブル信号ＲＤＥを生成するＡＮ
Ｄ回路３６と、アドレス制御信号φ５とインバータ回路
２５の出力信号と遅延回路３５の出力信号とを受けるＡ
ＮＤ回路３７と、ＡＮＤ回路３７の出力信号を遅延する
２段のインバータ回路を含む遅延回路３８と、遅延回路
３８の出力信号を反転するインバータ回路４０と、テス
ト制御信号φ３を反転するインバータ回路３９と、イン
バータ回路３９および４０の出力信号を受けてセンスア
ンプ活性化信号ＳＥを生成するＮＡＮＤ回路４１を含
む。
【０１０５】ＮＡＮＤ回路３４およびＡＮＤ回路３６を
含む経路が、図５に示すロウデコーダイネーブル信号発
生部１０ｄに相当し、ＡＮＤ回路３７およびＮＡＮＤ回
路４１を含む経路が、図５に示すセンスアンプ活性化信
号発生部１０ｅに相当する。次に、この図１３に示すテ
スト制御機能付行系制御回路１０の動作を図１４に示す
信号波形図を参照して説明する。
含む経路が、図５に示すロウデコーダイネーブル信号発
生部１０ｄに相当し、ＡＮＤ回路３７およびＮＡＮＤ回
路４１を含む経路が、図５に示すセンスアンプ活性化信
号発生部１０ｅに相当する。次に、この図１３に示すテ
スト制御機能付行系制御回路１０の動作を図１４に示す
信号波形図を参照して説明する。
【０１０６】加速試験においては、行選択動作に対して
は内部ロウアドレスストローブ信号ＲＡＳが利用されな
い。内部ロウアドレスストローブ信号ＲＡＳが外部ピン
端子（パッド）に与えられる外部ロウアドレスストロー
ブ信号ｅｘｔ／ＲＡＳに従って生成される場合、加速試
験時には、外部ロウアドレスストローブ信号入力端子は
フローティング状態である。アクティブコマンド（また
はロウアクセスコマンド）に従って内部ロウアドレスス
トローブ信号ＲＡＳが生成される場合でも、外部制御信
号入力端子（パッド）はフローティング状態にある。加
速試験時、この内部ロウアドレスストローブ信号ＲＡＳ
がテストモード指示信号ＴＥによりＬレベルに固定され
る。
は内部ロウアドレスストローブ信号ＲＡＳが利用されな
い。内部ロウアドレスストローブ信号ＲＡＳが外部ピン
端子（パッド）に与えられる外部ロウアドレスストロー
ブ信号ｅｘｔ／ＲＡＳに従って生成される場合、加速試
験時には、外部ロウアドレスストローブ信号入力端子は
フローティング状態である。アクティブコマンド（また
はロウアクセスコマンド）に従って内部ロウアドレスス
トローブ信号ＲＡＳが生成される場合でも、外部制御信
号入力端子（パッド）はフローティング状態にある。加
速試験時、この内部ロウアドレスストローブ信号ＲＡＳ
がテストモード指示信号ＴＥによりＬレベルに固定され
る。
【０１０７】時刻ｔ０において、テスト制御信号φ０お
よびφ１をＨレベルに設定する。ＮＯＲ回路２０の出力
がＬレベルとなり、フリップフロップ回路２２がセット
され、インバータ回路２３からのアドレス制御信号φ５
がＬレベルにセットされる。一方、インバータ回路２１
からのアドレス制御信号φ４がＬレベルからＨレベルに
立上がり、ＮＯＲ回路２４の出力信号は、内部ロウアド
レスストローブ信号ＲＡＳの論理状態にかかわらずＬレ
ベルに設定される。
よびφ１をＨレベルに設定する。ＮＯＲ回路２０の出力
がＬレベルとなり、フリップフロップ回路２２がセット
され、インバータ回路２３からのアドレス制御信号φ５
がＬレベルにセットされる。一方、インバータ回路２１
からのアドレス制御信号φ４がＬレベルからＨレベルに
立上がり、ＮＯＲ回路２４の出力信号は、内部ロウアド
レスストローブ信号ＲＡＳの論理状態にかかわらずＬレ
ベルに設定される。
【０１０８】このＮＯＲ回路２４の出力信号がＬレベル
に立下がると、応じてＮＡＮＤ回路２６からのロウアド
レスイネーブル信号ＲＡＤＥがＨレベルの活性状態へ駆
動され、後に説明するように、アドレスバッファにおい
てロウアドレス信号ビットがラッチされる。
に立下がると、応じてＮＡＮＤ回路２６からのロウアド
レスイネーブル信号ＲＡＤＥがＨレベルの活性状態へ駆
動され、後に説明するように、アドレスバッファにおい
てロウアドレス信号ビットがラッチされる。
【０１０９】テスト制御信号φ１がＨレベルに設定され
るため、インバータ回路３３の出力信号がＬレベルとな
り、応じてＮＡＮＤ回路３４の出力信号がＨレベルとな
る。したがって、このＮＯＲ回路２４の出力信号がＬレ
ベルに立下がってから、遅延回路３５が有する遅延時間
が経過した後、ＡＮＤ回路３６から出力されるロウデコ
ーダイネーブル信号ＲＤＥがＨレベルの活性状態へ駆動
され、行アドレス信号のデコード動作が行なわれる。ア
ドレス制御信号φ５がＬレベルであり、応じてＡＮＤ回
路３７の出力信号がＬレベルに設定され、テスト制御信
号φ３がＬレベルであるため、センスアンプ活性化信号
ＳＥはＬレベルを維持する。このセンスアンプ活性化信
号ＳＥがＬレベルにあるため、ロウアドレスイネーブル
信号ＲＡＤＥは、ＮＡＮＤ回路２６によりアドレス制御
信号φ４に従って変化する。一方、ＮＡＮＤ回路２８の
出力信号はＬレベルにあり、ビット線イコライズ指示信
号ＢＬＥＱＦがＨレベルを維持し、ビット線プリチャー
ジ／イコライズ回路ＢＰ／Ｅは活性状態を維持する。こ
の時刻ｔ０からテスト制御信号φ０およびφ１がＨレベ
ルの活性状態にある間、図７に示すように、全メモリセ
ルへのＬレベルデータの書込が行なわれる。テスト制御
信号φ０およびφ１がＬレベルに立下がると、アドレス
制御信号φ４がＬレベルとなり、応じてＮＯＲ回路２４
の出力信号がＨレベルとなる。センスアンプ活性化信号
ＳＥがＬレベルであるため、ロウアドレスイネーブル信
号ＲＡＤＥＧＡ、Ｌレベルに立上がる。テスト制御信号
φ２がＬレベルであるため、ＮＡＮＤ回路２７の出力信
号はＨレベルとなり、応じてまたフリップフロップ回路
２２がセット状態にあるため、ＮＡＮＤ回路２８の出力
信号がＬレベルにあり、ビット線イコライズ指示信号Ｂ
ＬＥＱＦは、Ｈレベルを維持する。
るため、インバータ回路３３の出力信号がＬレベルとな
り、応じてＮＡＮＤ回路３４の出力信号がＨレベルとな
る。したがって、このＮＯＲ回路２４の出力信号がＬレ
ベルに立下がってから、遅延回路３５が有する遅延時間
が経過した後、ＡＮＤ回路３６から出力されるロウデコ
ーダイネーブル信号ＲＤＥがＨレベルの活性状態へ駆動
され、行アドレス信号のデコード動作が行なわれる。ア
ドレス制御信号φ５がＬレベルであり、応じてＡＮＤ回
路３７の出力信号がＬレベルに設定され、テスト制御信
号φ３がＬレベルであるため、センスアンプ活性化信号
ＳＥはＬレベルを維持する。このセンスアンプ活性化信
号ＳＥがＬレベルにあるため、ロウアドレスイネーブル
信号ＲＡＤＥは、ＮＡＮＤ回路２６によりアドレス制御
信号φ４に従って変化する。一方、ＮＡＮＤ回路２８の
出力信号はＬレベルにあり、ビット線イコライズ指示信
号ＢＬＥＱＦがＨレベルを維持し、ビット線プリチャー
ジ／イコライズ回路ＢＰ／Ｅは活性状態を維持する。こ
の時刻ｔ０からテスト制御信号φ０およびφ１がＨレベ
ルの活性状態にある間、図７に示すように、全メモリセ
ルへのＬレベルデータの書込が行なわれる。テスト制御
信号φ０およびφ１がＬレベルに立下がると、アドレス
制御信号φ４がＬレベルとなり、応じてＮＯＲ回路２４
の出力信号がＨレベルとなる。センスアンプ活性化信号
ＳＥがＬレベルであるため、ロウアドレスイネーブル信
号ＲＡＤＥＧＡ、Ｌレベルに立上がる。テスト制御信号
φ２がＬレベルであるため、ＮＡＮＤ回路２７の出力信
号はＨレベルとなり、応じてまたフリップフロップ回路
２２がセット状態にあるため、ＮＡＮＤ回路２８の出力
信号がＬレベルにあり、ビット線イコライズ指示信号Ｂ
ＬＥＱＦは、Ｈレベルを維持する。
【０１１０】時刻ｔ１においてテスト制御信号φ１およ
びφ２をＨレベルに設定する。このテスト制御信号φ１
のＨレベルに応答してアドレス制御信号φ４が再びＨレ
ベルに立上がり、遅延回路３５の有する遅延時間経過
後、ロウデコーダイネーブル信号ＲＤＥがＨレベルの活
性状態へ駆動される。ロウアドレスイネーブル信号ＲＡ
ＤＥは、センスアンプ活性化信号がＬレベルの非活性状
態にあるため、また、Ｈレベルへ駆動される。アドレス
制御信号φ５はＬレベルを維持しており、この動作期間
中、センスアンプ活性化信号ＳＥはＬレベルを維持す
る。テスト制御信号φ０がＬレベルであるため、ＮＡＮ
Ｄ回路２７の出力信号はＨレベルであり、フリップフロ
ップ回路２２の出力信号がＨレベルであるため、ＮＡＮ
Ｄ回路２８の出力信号がＬレベルであり、またビット線
イコライズ指示信号ＢＬＥＱＦもＨレベルを維持する。
びφ２をＨレベルに設定する。このテスト制御信号φ１
のＨレベルに応答してアドレス制御信号φ４が再びＨレ
ベルに立上がり、遅延回路３５の有する遅延時間経過
後、ロウデコーダイネーブル信号ＲＤＥがＨレベルの活
性状態へ駆動される。ロウアドレスイネーブル信号ＲＡ
ＤＥは、センスアンプ活性化信号がＬレベルの非活性状
態にあるため、また、Ｈレベルへ駆動される。アドレス
制御信号φ５はＬレベルを維持しており、この動作期間
中、センスアンプ活性化信号ＳＥはＬレベルを維持す
る。テスト制御信号φ０がＬレベルであるため、ＮＡＮ
Ｄ回路２７の出力信号はＨレベルであり、フリップフロ
ップ回路２２の出力信号がＨレベルであるため、ＮＡＮ
Ｄ回路２８の出力信号がＬレベルであり、またビット線
イコライズ指示信号ＢＬＥＱＦもＨレベルを維持する。
【０１１１】この時刻ｔ１からの期間、図８に示す動作
が行なわれ、ビット線プリチャージ／イコライズ回路を
介してビット線ＢＬに接続されるメモリセルへＨレベル
のデータを書込む。
が行なわれ、ビット線プリチャージ／イコライズ回路を
介してビット線ＢＬに接続されるメモリセルへＨレベル
のデータを書込む。
【０１１２】この動作が完了し、テスト制御信号φ１お
よびφ２がＬレベルに立下がると、応じてアドレス制御
信号φ４もＬレベルに立下がり、１つのメモリサイクル
が完了する。また、インバータ回路２５の出力信号がＬ
レベルとなり、ロウデコーダイネーブル信号ＲＤＥがＬ
レベルとなる。
よびφ２がＬレベルに立下がると、応じてアドレス制御
信号φ４もＬレベルに立下がり、１つのメモリサイクル
が完了する。また、インバータ回路２５の出力信号がＬ
レベルとなり、ロウデコーダイネーブル信号ＲＤＥがＬ
レベルとなる。
【０１１３】時刻ｔ２において、テスト制御信号φ０お
よびφ２をＨレベルに設定する。このテスト制御信号φ
０のＨレベルに従って、アドレス制御信号φ４がＨレベ
ルとなり、インバータ回路２５の出力信号がＨレベルと
なる。テスト制御信号φ１がＬレベルであり、かつテス
ト制御信号φ２がＨレベルであるため、ＮＡＮＤ回路３
４の出力信号はＬレベルであり、ロウデコーダイネーブ
ル信号ＲＤＥはＬレベルを維持する。一方、テスト制御
信号φ０およびφ２はともにＨレベルであるため、ＮＡ
ＮＤ回路２７の出力信号がＬレベルとなり、ＮＡＮＤ回
路２８の出力信号がＨレベルとなる。ロウアドレスイネ
ーブル信号ＲＡＤＥはＨレベルであるため、遅延回路２
９の遅延時間経過後ＮＡＮＤ回路３０の出力信号がＬレ
ベルとなり、応じてビット線イコライズ指示信号ＢＬＥ
ＱＦがＬレベルとなる。この状態においては、図９に示
すように、ビット線プリチャージ／イコライズ回路ＢＰ
／Ｅが非活性状態にあり、ビット線ＢＬおよびＺＢＬが
フローティング状態となる。
よびφ２をＨレベルに設定する。このテスト制御信号φ
０のＨレベルに従って、アドレス制御信号φ４がＨレベ
ルとなり、インバータ回路２５の出力信号がＨレベルと
なる。テスト制御信号φ１がＬレベルであり、かつテス
ト制御信号φ２がＨレベルであるため、ＮＡＮＤ回路３
４の出力信号はＬレベルであり、ロウデコーダイネーブ
ル信号ＲＤＥはＬレベルを維持する。一方、テスト制御
信号φ０およびφ２はともにＨレベルであるため、ＮＡ
ＮＤ回路２７の出力信号がＬレベルとなり、ＮＡＮＤ回
路２８の出力信号がＨレベルとなる。ロウアドレスイネ
ーブル信号ＲＡＤＥはＨレベルであるため、遅延回路２
９の遅延時間経過後ＮＡＮＤ回路３０の出力信号がＬレ
ベルとなり、応じてビット線イコライズ指示信号ＢＬＥ
ＱＦがＬレベルとなる。この状態においては、図９に示
すように、ビット線プリチャージ／イコライズ回路ＢＰ
／Ｅが非活性状態にあり、ビット線ＢＬおよびＺＢＬが
フローティング状態となる。
【０１１４】時刻ｔ３において制御信号φ１をＨレベル
に立上げると、ＮＡＮＤ回路３４の出力信号がＨレベル
となる。この時刻ｔ３と時刻ｔ２の間の時間は、遅延回
路３５の有する遅延時間よりも長い。したがって、この
ＮＡＮＤ回路３４の出力信号がＨレベルとなると、応じ
てＡＮＤ回路３６からのロウデコーダイネーブル信号Ｒ
ＤＥがＨレベルへ駆動され、行選択動作が行なわれる。
他の内部制御信号の状態は変化しない。
に立上げると、ＮＡＮＤ回路３４の出力信号がＨレベル
となる。この時刻ｔ３と時刻ｔ２の間の時間は、遅延回
路３５の有する遅延時間よりも長い。したがって、この
ＮＡＮＤ回路３４の出力信号がＨレベルとなると、応じ
てＡＮＤ回路３６からのロウデコーダイネーブル信号Ｒ
ＤＥがＨレベルへ駆動され、行選択動作が行なわれる。
他の内部制御信号の状態は変化しない。
【０１１５】時刻ｔ４においてテスト制御信号φ３をＨ
レベルに駆動すると、インバータ回路３９の出力信号が
Ｌレベルとなり、応じてＮＡＮＤ回路４１からのセンス
アンプ活性化信号ＳＥがＨレベルへ駆動される。これに
よりセンス動作が行なわれる。この時刻ｔ４からの期間
においてメモリセルキャパシタ間の電圧ストレス加速が
実行される。
レベルに駆動すると、インバータ回路３９の出力信号が
Ｌレベルとなり、応じてＮＡＮＤ回路４１からのセンス
アンプ活性化信号ＳＥがＨレベルへ駆動される。これに
よりセンス動作が行なわれる。この時刻ｔ４からの期間
においてメモリセルキャパシタ間の電圧ストレス加速が
実行される。
【０１１６】時刻ｔ５においてテスト制御信号φ０−φ
３をすべてＬレベルに設定する。応じて、センスアンプ
活性化信号ＳＥがＬレベルとなり、またロウデコーダイ
ネーブル信号ＲＤＥがＬレベルに立下がる。一方、セン
スアンプ活性化信号ＳＥが非活性状態となると、また、
ＮＯＲ回路２４の出力信号がＨレベルとなり、ＮＡＮＤ
回路２６によりロウアドレスイネーブル信号ＲＡＤＥが
Ｌレベルに設定され、フリップフロップ２２がリセット
され、アドレス制御信号φ５がＨレベルに立上がる。
３をすべてＬレベルに設定する。応じて、センスアンプ
活性化信号ＳＥがＬレベルとなり、またロウデコーダイ
ネーブル信号ＲＤＥがＬレベルに立下がる。一方、セン
スアンプ活性化信号ＳＥが非活性状態となると、また、
ＮＯＲ回路２４の出力信号がＨレベルとなり、ＮＡＮＤ
回路２６によりロウアドレスイネーブル信号ＲＡＤＥが
Ｌレベルに設定され、フリップフロップ２２がリセット
され、アドレス制御信号φ５がＨレベルに立上がる。
【０１１７】通常動作モード時においては、テスト制御
信号φ０−φ３はすべてＬレベルに設定される（図３参
照）。したがって、内部ロウアドレスストローブ信号Ｒ
ＡＳに従って、ロウアドレスイネーブル信号ＲＡＤＥが
Ｈレベルとなり、外部からのアドレス信号がラッチさ
れ、続いてロウデコーダイネーブル信号ＲＤＥが活性化
される。ビット線イコライズ指示信号ＢＬＥＱＦが、こ
のロウアドレスイネーブル信号ＲＡＤＥがＨレベルに立
上がってから所定時間経過後Ｌレベルに立下がる。この
遅延回路２９により、メモリブロック選択のためのデコ
ード動作に合わせて、ビット線イコライズ指示信号ＢＬ
ＥＱＦを非選択状態へ駆動し、選択メモリブロックとセ
ンスアンプを共有するメモリブロックに対するビット線
分離回路を非導通状態に設定する。
信号φ０−φ３はすべてＬレベルに設定される（図３参
照）。したがって、内部ロウアドレスストローブ信号Ｒ
ＡＳに従って、ロウアドレスイネーブル信号ＲＡＤＥが
Ｈレベルとなり、外部からのアドレス信号がラッチさ
れ、続いてロウデコーダイネーブル信号ＲＤＥが活性化
される。ビット線イコライズ指示信号ＢＬＥＱＦが、こ
のロウアドレスイネーブル信号ＲＡＤＥがＨレベルに立
上がってから所定時間経過後Ｌレベルに立下がる。この
遅延回路２９により、メモリブロック選択のためのデコ
ード動作に合わせて、ビット線イコライズ指示信号ＢＬ
ＥＱＦを非選択状態へ駆動し、選択メモリブロックとセ
ンスアンプを共有するメモリブロックに対するビット線
分離回路を非導通状態に設定する。
【０１１８】したがって、この図１３に示すように、ア
ドレス制御信号φ４に従って内部ロウアドレスストロー
ブ信号ＲＡＳに対応する制御信号を生成し、テスト制御
信号φ０−φ３に従って各回路の動作を制御する。テス
ト制御信号φ０−φ３により、行系回路の動作を所望の
状態に外部制御信号により設定することができる。
ドレス制御信号φ４に従って内部ロウアドレスストロー
ブ信号ＲＡＳに対応する制御信号を生成し、テスト制御
信号φ０−φ３に従って各回路の動作を制御する。テス
ト制御信号φ０−φ３により、行系回路の動作を所望の
状態に外部制御信号により設定することができる。
【０１１９】図１５は、図１に示すアドレスバッファ２
の１２ビットのアドレス信号ＲＡ＜１２：１＞の構成を
示す図である。図１５において、アドレスバッファ回路
は、ロウアドレスイネーブル信号ＲＡＤＥがＬレベルの
とき、外部からのロウアドレス信号ビットＲＡ＜１２：
１＞をノードＮＡへ伝達するＣＭＯＳトランスミッショ
ンゲート２ａと、ノードＮＡ上の信号を反転するインバ
ータ回路２ｂと、インバータ回路２ｂの出力信号とアド
レス制御信号φ５とを受けて、その出力信号をノードＮ
Ａに与えるＮＡＮＤ回路２ｃと、ノードＮＡ上の信号と
アドレス制御信号φ５とを受けるＮＡＮＤ回路２ｄと、
ノードＮＡ上の信号とロウアドレスイネーブル信号ＲＡ
ＤＥとを受けて内部アドレス信号ビットＲＡＤ＜１２：
１＞を生成するＡＮＤ回路２ｅと、ＮＡＮＤ回路２ｄの
出力信号とロウアドレスイネーブル信号ＲＡＤＥとを受
けて補の内部アドレス信号ビットＺＲＡＤ＜１２：１＞
を出力するＡＮＤ回路２ｆを含む。
の１２ビットのアドレス信号ＲＡ＜１２：１＞の構成を
示す図である。図１５において、アドレスバッファ回路
は、ロウアドレスイネーブル信号ＲＡＤＥがＬレベルの
とき、外部からのロウアドレス信号ビットＲＡ＜１２：
１＞をノードＮＡへ伝達するＣＭＯＳトランスミッショ
ンゲート２ａと、ノードＮＡ上の信号を反転するインバ
ータ回路２ｂと、インバータ回路２ｂの出力信号とアド
レス制御信号φ５とを受けて、その出力信号をノードＮ
Ａに与えるＮＡＮＤ回路２ｃと、ノードＮＡ上の信号と
アドレス制御信号φ５とを受けるＮＡＮＤ回路２ｄと、
ノードＮＡ上の信号とロウアドレスイネーブル信号ＲＡ
ＤＥとを受けて内部アドレス信号ビットＲＡＤ＜１２：
１＞を生成するＡＮＤ回路２ｅと、ＮＡＮＤ回路２ｄの
出力信号とロウアドレスイネーブル信号ＲＡＤＥとを受
けて補の内部アドレス信号ビットＺＲＡＤ＜１２：１＞
を出力するＡＮＤ回路２ｆを含む。
【０１２０】通常動作モード時においては、内部ロウア
ドレスストローブ信号ＲＡＳに従ってロウアドレスイネ
ーブル信号ＲＡＤＥが生成され、加速試験時において
は、テスト制御信号φ０−φ２に従ってロウアドレスイ
ネーブル信号ＲＡＤＥが生成される。ロウアドレスイネ
ーブル信号ＲＡＤＥがＨレベルとなると、ＣＭＯＳトラ
ンスミッションゲート２ａが非導通状態となり、このア
ドレスバッファ回路がラッチ状態となる。加速試験時に
おいては、アドレス制御信号φ５がＬレベルとなり、Ｎ
ＡＮＤ回路２ｃおよび２ｄの出力信号がＨレベルとな
る。ノードＮＡ上の信号は、インバータ回路２ｂおよび
ＮＡＮＤ回路２ｃによりラッチされる。ＮＡＮＤ回路２
ｃの出力信号がＡＮＤ回路２ｅへ与えられ、ＮＡＮＤ回
路２ｄの出力信号がＡＮＤ回路２ｆに与えれている。し
たがって、加速試験時においては、内部アドレス信号ビ
ットＲＡＤ＜１２：１＞およびＺＲＡＤ＜１２：１＞が
すべてＨレベルとなる。すなわち、この加速試験時にお
いては、アドレス信号ビットＲＡＤ＜１２：１＞および
ＺＲＡＤ＜１２：１＞が縮退状態（両選択状態）に設定
され、これらのアドレス信号ビットが指定するメモリブ
ロックおよびワード線が選択状態へ駆動される。
ドレスストローブ信号ＲＡＳに従ってロウアドレスイネ
ーブル信号ＲＡＤＥが生成され、加速試験時において
は、テスト制御信号φ０−φ２に従ってロウアドレスイ
ネーブル信号ＲＡＤＥが生成される。ロウアドレスイネ
ーブル信号ＲＡＤＥがＨレベルとなると、ＣＭＯＳトラ
ンスミッションゲート２ａが非導通状態となり、このア
ドレスバッファ回路がラッチ状態となる。加速試験時に
おいては、アドレス制御信号φ５がＬレベルとなり、Ｎ
ＡＮＤ回路２ｃおよび２ｄの出力信号がＨレベルとな
る。ノードＮＡ上の信号は、インバータ回路２ｂおよび
ＮＡＮＤ回路２ｃによりラッチされる。ＮＡＮＤ回路２
ｃの出力信号がＡＮＤ回路２ｅへ与えられ、ＮＡＮＤ回
路２ｄの出力信号がＡＮＤ回路２ｆに与えれている。し
たがって、加速試験時においては、内部アドレス信号ビ
ットＲＡＤ＜１２：１＞およびＺＲＡＤ＜１２：１＞が
すべてＨレベルとなる。すなわち、この加速試験時にお
いては、アドレス信号ビットＲＡＤ＜１２：１＞および
ＺＲＡＤ＜１２：１＞が縮退状態（両選択状態）に設定
され、これらのアドレス信号ビットが指定するメモリブ
ロックおよびワード線が選択状態へ駆動される。
【０１２１】通常動作モード時においては、アドレス制
御信号φ５がＨレベルであり、ＮＡＮＤ回路２ｃおよび
２ｄがインバータ回路として動作する。したがって、通
常動作モード時においては、外部からのアドレス信号ビ
ットＲＡ＜１２：１＞に従って内部アドレス信号ビット
ＲＡＤ＜１２：１＞およびＺＲＡＤ＜１２：１＞が生成
される。
御信号φ５がＨレベルであり、ＮＡＮＤ回路２ｃおよび
２ｄがインバータ回路として動作する。したがって、通
常動作モード時においては、外部からのアドレス信号ビ
ットＲＡ＜１２：１＞に従って内部アドレス信号ビット
ＲＡＤ＜１２：１＞およびＺＲＡＤ＜１２：１＞が生成
される。
【０１２２】図１６は、図１に示すアドレスバッファ２
のアドレス信号ビットＲＡ＜０＞に対する回路の構成を
示す図である。図１６において、アドレスバッファ回路
は、ロウアドレスイネーブル信号ＲＡＤＥがＬレベルと
のとき外部からのロウアドレス信号ビットＲＡ＜０＞を
ノードＮＢへ伝達するＣＭＯＳトランスミッションゲー
ト２ｇと、ノードＮＢ上の信号をノードＮＢへ伝達する
２段のインバータ回路でたとえば構成されるバッファ回
路２ｈと、ノードＮＢ上の信号を反転するインバータ回
路２ｉと、ロウアドレスイネーブル信号ＲＡＤＥとアド
レス制御信号φ５とを受けるＡＮＤ回路２ｊと、ノード
ＮＢ上の信号とＡＮＤ回路２ｊの出力信号とテスト制御
信号φ１とを受けるＡＮＤ／ＮＯＲ複合ゲート２ｋと、
ＡＮＤ／ＮＯＲ複合ゲート２ｋの出力信号を反転して内
部行アドレス信号ビットＲＡＤ＜０＞を生成するインバ
ータ回路２ｌと、インバータ回路２ｉの出力信号とＡＮ
Ｄ回路２ｊの出力信号とテスト制御信号φ０とを受ける
ＡＮＤ／ＮＯＲ複合ゲート２ｍと、ＡＮＤ／ＮＯＲ回路
複合ゲート２ｍの出力信号を反転して補の内部アドレス
信号ビットＺＲＡＤ＜０＞を生成するインバータ回路２
ｎを含む。
のアドレス信号ビットＲＡ＜０＞に対する回路の構成を
示す図である。図１６において、アドレスバッファ回路
は、ロウアドレスイネーブル信号ＲＡＤＥがＬレベルと
のとき外部からのロウアドレス信号ビットＲＡ＜０＞を
ノードＮＢへ伝達するＣＭＯＳトランスミッションゲー
ト２ｇと、ノードＮＢ上の信号をノードＮＢへ伝達する
２段のインバータ回路でたとえば構成されるバッファ回
路２ｈと、ノードＮＢ上の信号を反転するインバータ回
路２ｉと、ロウアドレスイネーブル信号ＲＡＤＥとアド
レス制御信号φ５とを受けるＡＮＤ回路２ｊと、ノード
ＮＢ上の信号とＡＮＤ回路２ｊの出力信号とテスト制御
信号φ１とを受けるＡＮＤ／ＮＯＲ複合ゲート２ｋと、
ＡＮＤ／ＮＯＲ複合ゲート２ｋの出力信号を反転して内
部行アドレス信号ビットＲＡＤ＜０＞を生成するインバ
ータ回路２ｌと、インバータ回路２ｉの出力信号とＡＮ
Ｄ回路２ｊの出力信号とテスト制御信号φ０とを受ける
ＡＮＤ／ＮＯＲ複合ゲート２ｍと、ＡＮＤ／ＮＯＲ回路
複合ゲート２ｍの出力信号を反転して補の内部アドレス
信号ビットＺＲＡＤ＜０＞を生成するインバータ回路２
ｎを含む。
【０１２３】ＡＮＤ／ＮＯＲ複合ゲート２ｋは、ノード
ＮＢ上の信号とＡＮＤ回路２ｊの出力信号とを受けるＡ
ＮＤゲートと、このＡＮＤゲートの出力信号とテスト制
御信号φ１を受けるＮＯＲゲートを機能的に含む。
ＮＢ上の信号とＡＮＤ回路２ｊの出力信号とを受けるＡ
ＮＤゲートと、このＡＮＤゲートの出力信号とテスト制
御信号φ１を受けるＮＯＲゲートを機能的に含む。
【０１２４】ＡＮＤ／ＮＯＲ複合ゲート２ｍは、インバ
ータ回路２ｉの出力信号とＡＮＤ回路２ｊの出力信号と
を受けるＡＮＤゲートと、このＡＮＤゲートとテスト制
御信号φ０とを受けるＮＯＲゲートとを機能的に含む。
ータ回路２ｉの出力信号とＡＮＤ回路２ｊの出力信号と
を受けるＡＮＤゲートと、このＡＮＤゲートとテスト制
御信号φ０とを受けるＮＯＲゲートとを機能的に含む。
【０１２５】通常動作モード時においては、アドレス制
御信号φ５はＨレベルであり、ＡＮＤ回路２ｊはバッフ
ァ回路として動作する。したがって、ロウアドレスイネ
ーブル信号ＲＡＤＥに従って外部行アドレス信号ビット
ＲＡ＜０＞がラッチされて内部行アドレス信号ビットＲ
ＡＤ＜０＞および補の行アドレス信号ビットＺＲＡＤ＜
０＞が生成される。
御信号φ５はＨレベルであり、ＡＮＤ回路２ｊはバッフ
ァ回路として動作する。したがって、ロウアドレスイネ
ーブル信号ＲＡＤＥに従って外部行アドレス信号ビット
ＲＡ＜０＞がラッチされて内部行アドレス信号ビットＲ
ＡＤ＜０＞および補の行アドレス信号ビットＺＲＡＤ＜
０＞が生成される。
【０１２６】加速試験時においては、アドレス制御信号
φ５は、行選択動作時にＬレベルに設定される（図１４
参照）。したがって、ＡＮＤ回路２ｊの出力信号がＬレ
ベルとなり、ＡＮＤ／ＮＯＲ複合ゲート２ｋおよび２ｍ
からは、テスト制御信号φ１およびφ０を反転した信号
がそれぞれ出力される。すなわち、加速試験時において
は、テスト制御信号φ１およびφ０に従って、内部行ア
ドレス信号ビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞が
生成される。テスト制御信号φ１およびφ０をともにＨ
レベルに設定すると、この行アドレス信号ビットＲＡＤ
＜０＞が縮退状態となる。テスト制御信号φ１およびφ
０の一方をＨレベルとすることにより、後に説明するよ
うに、奇数番号のワード線または偶数番号のワード線を
選択することができる。すなわち、メモリセルアレイ内
において、隣接ワード線の一方が選択状態、他方が非選
択状態となり、隣接ワード線間の短絡を加速することが
可能となる。
φ５は、行選択動作時にＬレベルに設定される（図１４
参照）。したがって、ＡＮＤ回路２ｊの出力信号がＬレ
ベルとなり、ＡＮＤ／ＮＯＲ複合ゲート２ｋおよび２ｍ
からは、テスト制御信号φ１およびφ０を反転した信号
がそれぞれ出力される。すなわち、加速試験時において
は、テスト制御信号φ１およびφ０に従って、内部行ア
ドレス信号ビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞が
生成される。テスト制御信号φ１およびφ０をともにＨ
レベルに設定すると、この行アドレス信号ビットＲＡＤ
＜０＞が縮退状態となる。テスト制御信号φ１およびφ
０の一方をＨレベルとすることにより、後に説明するよ
うに、奇数番号のワード線または偶数番号のワード線を
選択することができる。すなわち、メモリセルアレイ内
において、隣接ワード線の一方が選択状態、他方が非選
択状態となり、隣接ワード線間の短絡を加速することが
可能となる。
【０１２７】図１７は、図１に示す行選択回路３に含ま
れるプリデコーダの構成を示す図である。図１７におい
て、プリデコーダ３０は、アドレス信号ビットＲＡＤ＜
１２＞またはＺＲＡＤ＜１２＞とアドレス信号ビットＲ
ＡＤ＜１１＞またはＺＲＡＤ＜１１＞を受け、プリデコ
ード信号Ｘ＜２７：２４＞を生成するＡＮＤ型プリデコ
ード回路３０ａと、アドレス信号ビットＲＡＤ＜１０＞
またはＺＲＡＤ＜１０＞とアドレス信号ビットＲＡＤ＜
９＞またはＺＲＡＤ＜９＞を受け、プリデコード信号Ｘ
＜２３：２０＞を生成するＡＮＤ型プリデコード回路３
０ｂと、アドレス信号ビットＲＡＤ＜８＞またはＺＲＡ
Ｄ＜８＞とアドレス信号ビットＲＡＤ＜７＞またはＺＲ
ＡＤ＜７＞とアドレス信号ビットＲＡＤ＜６＞またはＺ
ＲＡＤ＜６＞を受け、プリデコード信号Ｘ＜１９：１２
＞を生成するＡＮＤ型プリデコード回路３０ｃと、アド
レス信号ビットＲＡＤ＜５＞またはＺＲＡＤ＜５＞とア
ドレス信号ビットＲＡＤ＜４＞またはＺＲＡＤ＜４＞を
受け、プリデコード信号Ｘ＜１１：８＞を生成するＡＮ
Ｄ型プリデコード回路３０ｄと、アドレス信号ビットＲ
ＡＤ＜３＞またはＺＲＡＤ＜３＞とアドレス信号ビット
ＲＡＤ＜２＞またはＺＲＡＤ＜２＞を受け、プリデコー
ド信号Ｘ＜７：４＞を生成するＡＮＤ型プリデコード回
路３０ｅを含む。
れるプリデコーダの構成を示す図である。図１７におい
て、プリデコーダ３０は、アドレス信号ビットＲＡＤ＜
１２＞またはＺＲＡＤ＜１２＞とアドレス信号ビットＲ
ＡＤ＜１１＞またはＺＲＡＤ＜１１＞を受け、プリデコ
ード信号Ｘ＜２７：２４＞を生成するＡＮＤ型プリデコ
ード回路３０ａと、アドレス信号ビットＲＡＤ＜１０＞
またはＺＲＡＤ＜１０＞とアドレス信号ビットＲＡＤ＜
９＞またはＺＲＡＤ＜９＞を受け、プリデコード信号Ｘ
＜２３：２０＞を生成するＡＮＤ型プリデコード回路３
０ｂと、アドレス信号ビットＲＡＤ＜８＞またはＺＲＡ
Ｄ＜８＞とアドレス信号ビットＲＡＤ＜７＞またはＺＲ
ＡＤ＜７＞とアドレス信号ビットＲＡＤ＜６＞またはＺ
ＲＡＤ＜６＞を受け、プリデコード信号Ｘ＜１９：１２
＞を生成するＡＮＤ型プリデコード回路３０ｃと、アド
レス信号ビットＲＡＤ＜５＞またはＺＲＡＤ＜５＞とア
ドレス信号ビットＲＡＤ＜４＞またはＺＲＡＤ＜４＞を
受け、プリデコード信号Ｘ＜１１：８＞を生成するＡＮ
Ｄ型プリデコード回路３０ｄと、アドレス信号ビットＲ
ＡＤ＜３＞またはＺＲＡＤ＜３＞とアドレス信号ビット
ＲＡＤ＜２＞またはＺＲＡＤ＜２＞を受け、プリデコー
ド信号Ｘ＜７：４＞を生成するＡＮＤ型プリデコード回
路３０ｅを含む。
【０１２８】プリデコード信号Ｘ＜２７：２４＞によ
り、１６個のメモリブロックのうち４つのメモリブロッ
クのグループが特定される。プリデコード信号Ｘ＜２
３：２０＞により、１つのメモリブロックグループにお
ける１つのメモリブロックが指定される。したがって、
プリデコード信号Ｘ＜２７：２０＞により、１６個のメ
モリブロックのうち１つのメモリブロックが指定され
る。
り、１６個のメモリブロックのうち４つのメモリブロッ
クのグループが特定される。プリデコード信号Ｘ＜２
３：２０＞により、１つのメモリブロックグループにお
ける１つのメモリブロックが指定される。したがって、
プリデコード信号Ｘ＜２７：２０＞により、１６個のメ
モリブロックのうち１つのメモリブロックが指定され
る。
【０１２９】プリデコード信号Ｘ＜１９：４＞により、
１つのメモリブロックにおける４本のワード線のグルー
プが選択される。この構成は、後に詳細に説明するが、
メモリブロックはメインワード線とサブワード線の階層
構造を有しており、１つのメインワード線により４本の
サブワード線が選択される。すなわち、このプリデコー
ド信号Ｘ＜１９：４＞により、１つのメインワード線が
指定される。
１つのメモリブロックにおける４本のワード線のグルー
プが選択される。この構成は、後に詳細に説明するが、
メモリブロックはメインワード線とサブワード線の階層
構造を有しており、１つのメインワード線により４本の
サブワード線が選択される。すなわち、このプリデコー
ド信号Ｘ＜１９：４＞により、１つのメインワード線が
指定される。
【０１３０】この図１５に示すアドレスバッファ回路に
おいてアドレス信号ビットＲＡＤ＜１２：１＞およびＺ
ＲＡＤ＜１２：１＞を縮退状態に設定することにより、
プリデコード信号Ｘ＜２７：４＞がすべて選択状態とな
り、１６個のメモリブロックすべてが選択され、かつす
べてのメモリブロックにおいてすべてのメインワード線
が選択される。
おいてアドレス信号ビットＲＡＤ＜１２：１＞およびＺ
ＲＡＤ＜１２：１＞を縮退状態に設定することにより、
プリデコード信号Ｘ＜２７：４＞がすべて選択状態とな
り、１６個のメモリブロックすべてが選択され、かつす
べてのメモリブロックにおいてすべてのメインワード線
が選択される。
【０１３１】図１８（Ａ）は、ロウプリデコーダのプリ
デコード信号Ｘ＜３：０＞を発生する部分の構成を示す
図である。図１８（Ａ）において、ロウプリデコーダ３
０は、テスト制御信号φ１およびφ２を受けるＮＡＮＤ
回路３０ｍと、ＮＡＮＤ回路３０ｍの出力信号がＨレベ
ルのとき導通し、ロウアドレス信号ビットＺＲＡＤ＜０
＞をノードＮＣに伝達するＣＭＯＳトランスミッション
ゲート３０ｐと、ＮＡＮＤ回路３０ｍの出力信号がＬレ
ベルのとき導通し、ロウアドレス信号ビットＲＡＤ＜０
＞をノードＮＣに伝達するＣＭＯＳトランスミッション
ゲート３０ｑと、ＮＡＮＤ回路３０ｍの出力信号がＨレ
ベルのとき導通し、ロウアドレス信号ビットＲＡＤ＜０
＞をノードＮＤに伝達するＣＭＯＳトランスミッション
ゲート３０ｒと、ＮＡＮＤ回路３０ｍの出力信号がＬレ
ベルのとき導通し、ロウアドレス信号ビットＺＲＡＤ＜
０＞をノードＮＤに伝達するＣＭＯＳトランスミッショ
ンゲート３０Ｓと、ノードＮＣ上の信号とロウアドレス
信号ビットＺＲＡＤ＜１＞を受けてプリデコード信号Ｘ
＜０＞を生成するＡＮＤ型プリデコード回路３０ｆと、
ノードＮＤ上の信号とアドレス信号ビットＺＲＡＤ＜１
＞とを受けてプリデコード信号Ｘ＜１＞を生成するＡＮ
Ｄ型プリデコード回路３０ｇと、アドレス信号ビットＺ
ＲＡＤ＜０＞およびＲＡＤ＜１＞を受けてプリデコード
信号Ｘ＜２＞を生成するＡＮＤ型プリデコード回路３０
ｈと、アドレス信号ビットＺＲＡＤ＜０＞およびＲＡＤ
＜１＞を受けてプリデコード信号Ｘ＜３＞を生成するＡ
ＮＤ型プリデコード回路３０ｉを含む。プリデコード信
号Ｘ＜０＞−Ｘ＜３＞は、それぞれワード線ＷＬｎ−Ｗ
Ｌｎ＋３を指定する。
デコード信号Ｘ＜３：０＞を発生する部分の構成を示す
図である。図１８（Ａ）において、ロウプリデコーダ３
０は、テスト制御信号φ１およびφ２を受けるＮＡＮＤ
回路３０ｍと、ＮＡＮＤ回路３０ｍの出力信号がＨレベ
ルのとき導通し、ロウアドレス信号ビットＺＲＡＤ＜０
＞をノードＮＣに伝達するＣＭＯＳトランスミッション
ゲート３０ｐと、ＮＡＮＤ回路３０ｍの出力信号がＬレ
ベルのとき導通し、ロウアドレス信号ビットＲＡＤ＜０
＞をノードＮＣに伝達するＣＭＯＳトランスミッション
ゲート３０ｑと、ＮＡＮＤ回路３０ｍの出力信号がＨレ
ベルのとき導通し、ロウアドレス信号ビットＲＡＤ＜０
＞をノードＮＤに伝達するＣＭＯＳトランスミッション
ゲート３０ｒと、ＮＡＮＤ回路３０ｍの出力信号がＬレ
ベルのとき導通し、ロウアドレス信号ビットＺＲＡＤ＜
０＞をノードＮＤに伝達するＣＭＯＳトランスミッショ
ンゲート３０Ｓと、ノードＮＣ上の信号とロウアドレス
信号ビットＺＲＡＤ＜１＞を受けてプリデコード信号Ｘ
＜０＞を生成するＡＮＤ型プリデコード回路３０ｆと、
ノードＮＤ上の信号とアドレス信号ビットＺＲＡＤ＜１
＞とを受けてプリデコード信号Ｘ＜１＞を生成するＡＮ
Ｄ型プリデコード回路３０ｇと、アドレス信号ビットＺ
ＲＡＤ＜０＞およびＲＡＤ＜１＞を受けてプリデコード
信号Ｘ＜２＞を生成するＡＮＤ型プリデコード回路３０
ｈと、アドレス信号ビットＺＲＡＤ＜０＞およびＲＡＤ
＜１＞を受けてプリデコード信号Ｘ＜３＞を生成するＡ
ＮＤ型プリデコード回路３０ｉを含む。プリデコード信
号Ｘ＜０＞−Ｘ＜３＞は、それぞれワード線ＷＬｎ−Ｗ
Ｌｎ＋３を指定する。
【０１３２】図１８（Ｂ）は、この図１８（Ａ）に示す
プリデコードの入出力信号の真理値を示す図である。加
速試験時においては、ロウアドレス信号ビットＲＡＤ＜
０＞がテスト制御信号φ１に従って生成され、ロウアド
レス信号ビットＺＲＡＤ＜０＞が、テスト制御信号φ０
に従って生成される。
プリデコードの入出力信号の真理値を示す図である。加
速試験時においては、ロウアドレス信号ビットＲＡＤ＜
０＞がテスト制御信号φ１に従って生成され、ロウアド
レス信号ビットＺＲＡＤ＜０＞が、テスト制御信号φ０
に従って生成される。
【０１３３】テスト制御信号φ０およびφ１がともにＨ
レベルであり、かつテスト制御信号φ２がＬレベルのと
きには、アドレス信号ビットＲＡＤ＜０＞およびＺＲＡ
Ｄ＜０＞がともにＨレベルとなり、プリデコード信号Ｘ
＜０＞−Ｘ＜３＞がすべて選択状態となる。ここで、図
１６に示すように、信号ビットＲＡＤ＜１＞およびＺＲ
ＡＤ＜１＞は、加速試験時、ともにアドレス制御信号φ
５により選択状態となる。
レベルであり、かつテスト制御信号φ２がＬレベルのと
きには、アドレス信号ビットＲＡＤ＜０＞およびＺＲＡ
Ｄ＜０＞がともにＨレベルとなり、プリデコード信号Ｘ
＜０＞−Ｘ＜３＞がすべて選択状態となる。ここで、図
１６に示すように、信号ビットＲＡＤ＜１＞およびＺＲ
ＡＤ＜１＞は、加速試験時、ともにアドレス制御信号φ
５により選択状態となる。
【０１３４】テスト制御信号φ０がＬレベルでありかつ
テスト制御信号φ１およびφ２がともにＨレベルのとき
には、アドレス信号ビットＲＡＤ＜０＞がＨレベルとな
り、プリデコード信号Ｘ＜０＞およびＸ＜３＞が選択状
態となる。
テスト制御信号φ１およびφ２がともにＨレベルのとき
には、アドレス信号ビットＲＡＤ＜０＞がＨレベルとな
り、プリデコード信号Ｘ＜０＞およびＸ＜３＞が選択状
態となる。
【０１３５】テスト制御信号φ０およびφ２がＨレベル
であり、テスト制御信号φ１がＬレベルのときには、ロ
ウアドレス信号ビットＺＲＡＤ＜０＞がＨレベルとな
り、ＣＭＯＳトランスミッションゲート３０ｐおよび３
０ｒが導通状態となるため、プリデコード信号Ｘ＜０＞
およびＸ＜２＞が選択状態へ駆動される。
であり、テスト制御信号φ１がＬレベルのときには、ロ
ウアドレス信号ビットＺＲＡＤ＜０＞がＨレベルとな
り、ＣＭＯＳトランスミッションゲート３０ｐおよび３
０ｒが導通状態となるため、プリデコード信号Ｘ＜０＞
およびＸ＜２＞が選択状態へ駆動される。
【０１３６】テスト制御信号φ０−φ２がすべてＨレベ
ルのときには、アドレスビットがＨレベルとなり、応じ
てプリデコード信号Ｘ＜０＞−Ｘ＜３＞がすべて選択状
態となる。
ルのときには、アドレスビットがＨレベルとなり、応じ
てプリデコード信号Ｘ＜０＞−Ｘ＜３＞がすべて選択状
態となる。
【０１３７】テスト制御信号φ０およびφ２がＬレベル
であり、テスト制御信号φ１がＨレベルのときには、ロ
ウアドレス信号ビットＲＡＤ＜０＞がＨレベルとなり、
ＣＭＯＳトランスミッションゲート３０ｐおよび３０ｒ
が導通状態となるため、プリデコード信号Ｘ＜１＞およ
びＸ＜３＞が選択状態へ駆動される。
であり、テスト制御信号φ１がＨレベルのときには、ロ
ウアドレス信号ビットＲＡＤ＜０＞がＨレベルとなり、
ＣＭＯＳトランスミッションゲート３０ｐおよび３０ｒ
が導通状態となるため、プリデコード信号Ｘ＜１＞およ
びＸ＜３＞が選択状態へ駆動される。
【０１３８】テスト制御信号φ０がＨレベルであり、テ
スト制御信号φ１およびφ２がともにＬレベルのときに
は、ロウアドレス信号ビットＺＲＡＤ＜０＞がＨレベル
となり、ＣＭＯＳトランスミッションゲート３０ｐおよ
び３０ｒが導通状態となるため、プリデコード信号Ｘ＜
０＞およびＸ＜２＞が選択状態へ駆動される。
スト制御信号φ１およびφ２がともにＬレベルのときに
は、ロウアドレス信号ビットＺＲＡＤ＜０＞がＨレベル
となり、ＣＭＯＳトランスミッションゲート３０ｐおよ
び３０ｒが導通状態となるため、プリデコード信号Ｘ＜
０＞およびＸ＜２＞が選択状態へ駆動される。
【０１３９】センスアンプ活性化信号ＳＥが活性状態へ
駆動されるのは、テスト制御信号φ０−φ３がすべてＨ
レベルに設定されたときである。テスト制御信号φ０−
φ２の状態を設定することにより、選択されるワード線
ＷＬｎが、１本置きのワード線の場合、２本置きのワー
ド線の場合に設定することができ、ワード線間短絡を加
速することができる。
駆動されるのは、テスト制御信号φ０−φ３がすべてＨ
レベルに設定されたときである。テスト制御信号φ０−
φ２の状態を設定することにより、選択されるワード線
ＷＬｎが、１本置きのワード線の場合、２本置きのワー
ド線の場合に設定することができ、ワード線間短絡を加
速することができる。
【０１４０】図１９は、メモリブロックに対するプリデ
コード信号の割当を示す図である。メモリアレイにおい
ては１６個のメモリブロックＭＢ０−ＭＢ１５が設けら
れる。メモリブロックＭＢ０−ＭＢ３がプリデコード信
号Ｘ２４により指定され、メモリブロックＭＢ４−ＭＢ
７がプリデコード信号Ｘ２５により指定され、メモリブ
ロックＭＢ８−ＭＢ１１がプリデコード信号Ｘ２６によ
り指定される。メモリブロックＭＢ１２−ＭＢ１５が、
プリデコード信号Ｘ２７により指定される。
コード信号の割当を示す図である。メモリアレイにおい
ては１６個のメモリブロックＭＢ０−ＭＢ１５が設けら
れる。メモリブロックＭＢ０−ＭＢ３がプリデコード信
号Ｘ２４により指定され、メモリブロックＭＢ４−ＭＢ
７がプリデコード信号Ｘ２５により指定され、メモリブ
ロックＭＢ８−ＭＢ１１がプリデコード信号Ｘ２６によ
り指定される。メモリブロックＭＢ１２−ＭＢ１５が、
プリデコード信号Ｘ２７により指定される。
【０１４１】メモリブロックＭＢ０、ＭＢ４、ＭＢ８お
よびＭＢ１２が、プリデコード信号Ｘ２０により指定さ
れる。メモリブロックＭＢ１、ＭＢ５、ＭＢ９およびＭ
Ｂ１３が、プリデコード信号Ｘ２１により指定される。
メモリブロックＭＢ２、ＭＢ６、ＭＢ１０およびＭＢ１
４が、プリデコード信号Ｘ２２により指定される。メモ
リブロックＭＢ３、ＭＢ７、ＭＢ１１およびＭＢ１５
が、プリデコード信号Ｘ２３により指定される。プリデ
コード信号Ｘ２０−Ｘ２３およびＸ２４−Ｘ２７によ
り、１つのメモリブロックが指定される。
よびＭＢ１２が、プリデコード信号Ｘ２０により指定さ
れる。メモリブロックＭＢ１、ＭＢ５、ＭＢ９およびＭ
Ｂ１３が、プリデコード信号Ｘ２１により指定される。
メモリブロックＭＢ２、ＭＢ６、ＭＢ１０およびＭＢ１
４が、プリデコード信号Ｘ２２により指定される。メモ
リブロックＭＢ３、ＭＢ７、ＭＢ１１およびＭＢ１５
が、プリデコード信号Ｘ２３により指定される。プリデ
コード信号Ｘ２０−Ｘ２３およびＸ２４−Ｘ２７によ
り、１つのメモリブロックが指定される。
【０１４２】図２０は、メモリブロックＭＢ０およびＭ
Ｂ１の周辺回路の構成を概略的に示す図である。図２０
において、メモリブロックＭＢ０は、ビット線対ＢＬ
０，ＺＢＬ０およびＢＬ０１，ＺＢＬ０１を含み、メモ
リブロックＭＢ１は、ビット線対ＢＬ１０，ＺＢＬ１
０、およびＢＬ１１，ＺＢＬ１１を含む。
Ｂ１の周辺回路の構成を概略的に示す図である。図２０
において、メモリブロックＭＢ０は、ビット線対ＢＬ
０，ＺＢＬ０およびＢＬ０１，ＺＢＬ０１を含み、メモ
リブロックＭＢ１は、ビット線対ＢＬ１０，ＺＢＬ１
０、およびＢＬ１１，ＺＢＬ１１を含む。
【０１４３】センスアンプ帯ＳＢＡ０およびＳＢＡ１に
おいては、センスアンプ回路ＳＡ（ＳＡ０，ＳＡ１）が
交互に配置される。すなわち、センスアンプ帯ＳＡＢ０
においては、メモリブロックＭＢ０のビット線ＢＬ０，
ＺＢＬ００に対してセンスアンプ回路ＳＡ０が設けら
れ、以降、１つ置きのビット線対に対してセンスアンプ
回路が配置される。
おいては、センスアンプ回路ＳＡ（ＳＡ０，ＳＡ１）が
交互に配置される。すなわち、センスアンプ帯ＳＡＢ０
においては、メモリブロックＭＢ０のビット線ＢＬ０，
ＺＢＬ００に対してセンスアンプ回路ＳＡ０が設けら
れ、以降、１つ置きのビット線対に対してセンスアンプ
回路が配置される。
【０１４４】センスアンプ帯ＳＡＢ１においては、メモ
リブロックＭＢ０のビット線対ＢＬ０１，ＺＢＬ０１お
よびメモリブロックＭＢ１内のビット線対ＢＬ１１，Ｚ
ＢＬ１１に対してセンスアンプ回路ＳＡ１が設けられ
る。
リブロックＭＢ０のビット線対ＢＬ０１，ＺＢＬ０１お
よびメモリブロックＭＢ１内のビット線対ＢＬ１１，Ｚ
ＢＬ１１に対してセンスアンプ回路ＳＡ１が設けられ
る。
【０１４５】これらのセンスアンプ回路ＳＡ０，ＳＡ１
それぞれに対応して、ビット線プリチャージ／イコライ
ズ回路（ビット線プリチャージ回路）ＢＰ／Ｅ０および
ＢＰ／Ｅ１が設けられる。
それぞれに対応して、ビット線プリチャージ／イコライ
ズ回路（ビット線プリチャージ回路）ＢＰ／Ｅ０および
ＢＰ／Ｅ１が設けられる。
【０１４６】センスアンプ回路ＳＡ０は、ビット線分離
ゲートＢＧ０１を介してビット線ＢＬ００およびＺＢＬ
００に結合される。またセンスアンプ回路ＳＡ１は、ビ
ット線分離ゲートＢＧ１０を介してビット線ＢＬ０１お
よびＺＢＬ１に結合され、またビット線分離ゲートＢＧ
１１を介してビット線ＢＬ１１，ＺＢＬ１１に結合され
る。
ゲートＢＧ０１を介してビット線ＢＬ００およびＺＢＬ
００に結合される。またセンスアンプ回路ＳＡ１は、ビ
ット線分離ゲートＢＧ１０を介してビット線ＢＬ０１お
よびＺＢＬ１に結合され、またビット線分離ゲートＢＧ
１１を介してビット線ＢＬ１１，ＺＢＬ１１に結合され
る。
【０１４７】ビット線分離ゲートＢＧ００へはビット線
分離指示信号ＢＬＩ０が与えられ、ビット線分離ゲート
ＢＧ０１には、Ｈレベルに固定されるビット線分離指示
信号ＢＬＩ１が与えられる。ビット線分離ゲートＢＧ１
０およびＢＧ１１に対しては、それぞれビット線分離指
示信号ＢＬＩ２およびＢＬＩ３が与えられる。
分離指示信号ＢＬＩ０が与えられ、ビット線分離ゲート
ＢＧ０１には、Ｈレベルに固定されるビット線分離指示
信号ＢＬＩ１が与えられる。ビット線分離ゲートＢＧ１
０およびＢＧ１１に対しては、それぞれビット線分離指
示信号ＢＬＩ２およびＢＬＩ３が与えられる。
【０１４８】ビット線分離指示信号ＢＬＩ０およびＢＬ
Ｉ３は、同じ信号である。ビット線分離ゲートＢＧ００
が設けられているのは、他のメモリブロックにおけるビ
ット線分離指示信号の負荷と等しくするためである（セ
ンスアンプ帯ＳＡＢ０の外側にはメモリブロックは設け
られていない）。
Ｉ３は、同じ信号である。ビット線分離ゲートＢＧ００
が設けられているのは、他のメモリブロックにおけるビ
ット線分離指示信号の負荷と等しくするためである（セ
ンスアンプ帯ＳＡＢ０の外側にはメモリブロックは設け
られていない）。
【０１４９】また、ビット線分離指示信号ＢＬＩ１がＨ
レベルに固定されるのは、メモリブロックＭＢ０がセン
スアンプ帯ＳＡＢ０に常時結合されるためである。
レベルに固定されるのは、メモリブロックＭＢ０がセン
スアンプ帯ＳＡＢ０に常時結合されるためである。
【０１５０】これらのセンスアンプ帯のビット線周辺回
路の動作を制御するために、行系制御回路が設けられ
る。
路の動作を制御するために、行系制御回路が設けられ
る。
【０１５１】すなわち、メモリブロックＭＢ０に対し
て、プリデコード信号Ｘ２０およびＸ２４を受けるＡＮ
Ｄ型ブロックデコーダ４０ａおよびプリデコード信号Ｘ
２１およびＸ２４を受けるＡＮＤ型ブロックデコーダ４
０ｂが設けられる。ブロックデコーダ４０ａおよび４０
ｂからは、それぞれメモリブロックＭＢ０およびＭＢ１
が選択されたことを示すブロック選択信号ＢＳ０および
ＢＳ１が出力される。
て、プリデコード信号Ｘ２０およびＸ２４を受けるＡＮ
Ｄ型ブロックデコーダ４０ａおよびプリデコード信号Ｘ
２１およびＸ２４を受けるＡＮＤ型ブロックデコーダ４
０ｂが設けられる。ブロックデコーダ４０ａおよび４０
ｂからは、それぞれメモリブロックＭＢ０およびＭＢ１
が選択されたことを示すブロック選択信号ＢＳ０および
ＢＳ１が出力される。
【０１５２】センスアンプ帯ＳＡＢ０に対しては、この
ブロック選択信号ＢＳ０を受けるバッファ回路４８と、
バッファ回路４８の出力信号とインバータ５１からの反
転ビット線イコライズ制御信号ＢＬＥＱＦを受けてロー
カルビット線イコライズ指示信号ＢＬＥＱ０を生成して
ビット線プリチャージ／イコライズ回路ＢＰ／Ｅ０へ与
えるＮＡＮＤ回路５０と、バッファ回路４８の出力信号
とセンスアンプ活性化信号ＳＥとに従って互いに相補な
センスアンプ駆動信号ＳＮ０および／ＳＮ０を生成する
ローカルセンスアンプ駆動回路４９が設けられる。
ブロック選択信号ＢＳ０を受けるバッファ回路４８と、
バッファ回路４８の出力信号とインバータ５１からの反
転ビット線イコライズ制御信号ＢＬＥＱＦを受けてロー
カルビット線イコライズ指示信号ＢＬＥＱ０を生成して
ビット線プリチャージ／イコライズ回路ＢＰ／Ｅ０へ与
えるＮＡＮＤ回路５０と、バッファ回路４８の出力信号
とセンスアンプ活性化信号ＳＥとに従って互いに相補な
センスアンプ駆動信号ＳＮ０および／ＳＮ０を生成する
ローカルセンスアンプ駆動回路４９が設けられる。
【０１５３】ビット線分離指示信号ＢＬＩ０およびＢＬ
Ｉ３を生成するために、テスト制御信号φ２を受けるイ
ンバータ回路４６と、ビット線イコライズ制御信号ＢＬ
ＥＱＦを受けるインバータ４４と、インバータ４４およ
び４６の出力信号とブロック選択信号ＢＳ０とを受ける
ＮＡＮＤ回路４７が設けられる。このＮＡＮＤ回路４７
から、ビット線分離指示信号ＢＬＩ０およびＢＬＩ３が
出力される。
Ｉ３を生成するために、テスト制御信号φ２を受けるイ
ンバータ回路４６と、ビット線イコライズ制御信号ＢＬ
ＥＱＦを受けるインバータ４４と、インバータ４４およ
び４６の出力信号とブロック選択信号ＢＳ０とを受ける
ＮＡＮＤ回路４７が設けられる。このＮＡＮＤ回路４７
から、ビット線分離指示信号ＢＬＩ０およびＢＬＩ３が
出力される。
【０１５４】センスアンプ帯ＳＡＢ１に対しては、ブロ
ック選択信号ＢＳ０およびＢＳ１を受けるＯＲ回路４２
と、ＯＲ回路４２の出力信号とインバータ４４の出力信
号を受けてローカルビット線イコライズ指示信号ＢＬＥ
Ｑ１を生成してビット線プリチャージ／イコライズ回路
ＢＰ／Ｅ１へ与えるＮＡＮＤ回路４５と、センスアンプ
活性化信号ＳＥとＯＲ回路４２の出力信号とを受けて相
補なセンスアンプ駆動信号ＳＮ１および／ＳＮ１を生成
するローカルセンスアンプ駆動回路４３が設けられる。
ック選択信号ＢＳ０およびＢＳ１を受けるＯＲ回路４２
と、ＯＲ回路４２の出力信号とインバータ４４の出力信
号を受けてローカルビット線イコライズ指示信号ＢＬＥ
Ｑ１を生成してビット線プリチャージ／イコライズ回路
ＢＰ／Ｅ１へ与えるＮＡＮＤ回路４５と、センスアンプ
活性化信号ＳＥとＯＲ回路４２の出力信号とを受けて相
補なセンスアンプ駆動信号ＳＮ１および／ＳＮ１を生成
するローカルセンスアンプ駆動回路４３が設けられる。
【０１５５】ビット線分離指示信号ＢＬＩ２は、メモリ
ブロックＭＢ２に対して設けられたＮＡＮＤ回路４７か
ら与えられる。
ブロックＭＢ２に対して設けられたＮＡＮＤ回路４７か
ら与えられる。
【０１５６】通常動作モード時においては、プリデコー
ド信号Ｘ２０−Ｘ２７に従って、１つのブロック選択信
号ＢＳｉが選択状態へ駆動される。今、ブロック選択信
号ＢＳ０が選択状態のＨレベル、ブロック選択信号ＢＳ
１が非選択状態のＬレベルとする。通常動作モード時に
おいて、テスト制御信号φ２はＬレベルである。内部ロ
ウアドレスストローブ信号ＲＡＳがＨレベルの活性状態
となると、ビット線イコライズ指示信号ＢＬＥＱＦがＬ
レベルに立下がり、インバータ回路４４の出力信号がＨ
レベルとなる。応じて、ＮＡＮＤ回路４７の出力するビ
ット線分離指示信号ＢＬＩ０およびＢＬＩ３がＬレベル
となり、ビット線分離ゲートＢＧ００およびＢＧ１１が
非導通状態となる。この状態では、センスアンプ帯ＳＡ
Ｂ１のセンスアンプ回路ＳＡ１とメモリブロックＭＢ１
の各ビット線とが分離される。一方、ビット線分離指示
信号ＢＬＩ２は、ブロック選択信号ＢＳ２がＬレベルで
あるため、Ｈレベルを維持し、ビット線分離ゲートＢＧ
１０は導通状態を維持する。したがってメモリブロック
ＭＢ０のビット線ＢＬ０１およびＺＢＬ０１がセンスア
ンプ回路ＳＡ１に接続される。
ド信号Ｘ２０−Ｘ２７に従って、１つのブロック選択信
号ＢＳｉが選択状態へ駆動される。今、ブロック選択信
号ＢＳ０が選択状態のＨレベル、ブロック選択信号ＢＳ
１が非選択状態のＬレベルとする。通常動作モード時に
おいて、テスト制御信号φ２はＬレベルである。内部ロ
ウアドレスストローブ信号ＲＡＳがＨレベルの活性状態
となると、ビット線イコライズ指示信号ＢＬＥＱＦがＬ
レベルに立下がり、インバータ回路４４の出力信号がＨ
レベルとなる。応じて、ＮＡＮＤ回路４７の出力するビ
ット線分離指示信号ＢＬＩ０およびＢＬＩ３がＬレベル
となり、ビット線分離ゲートＢＧ００およびＢＧ１１が
非導通状態となる。この状態では、センスアンプ帯ＳＡ
Ｂ１のセンスアンプ回路ＳＡ１とメモリブロックＭＢ１
の各ビット線とが分離される。一方、ビット線分離指示
信号ＢＬＩ２は、ブロック選択信号ＢＳ２がＬレベルで
あるため、Ｈレベルを維持し、ビット線分離ゲートＢＧ
１０は導通状態を維持する。したがってメモリブロック
ＭＢ０のビット線ＢＬ０１およびＺＢＬ０１がセンスア
ンプ回路ＳＡ１に接続される。
【０１５７】ビット線イコライズ指示信号ＢＬＥＱＦが
Ｌレベルに立下がると、インバータ４４の出力信号がＨ
レベルとなり、またＯＲ回路４２がブロック選択信号Ｂ
Ｓ０に従ってＨレベルの信号を出力し、ＮＡＮＤ回路４
５からのローカルビット線イコライズ指示信号ＢＬＥＱ
１がＬレベルの非活性状態となり、ビット線プリチャー
ジ／イコライズ回路ＢＰ／Ｅ１が非活性状態となる。ま
た、バッファ回路４８の出力信号はＨレベルであり、Ｎ
ＡＮＤ回路５０からのビット線イコライズ指示信号ＢＬ
ＥＱ０がＬレベルとなる。したがって選択メモリブロッ
クＭＢ０において、ワード線の選択が実行される。次
で、センスアンプ活性化信号ＳＥがＨレベルに立上がる
と、センスアンプ駆動信号ＳＮ１および／ＳＮ１が、そ
れぞれＨレベルおよびＬレベルの活性状態へ駆動される
（ＯＲ回路４２の出力信号はＨレベル）。
Ｌレベルに立下がると、インバータ４４の出力信号がＨ
レベルとなり、またＯＲ回路４２がブロック選択信号Ｂ
Ｓ０に従ってＨレベルの信号を出力し、ＮＡＮＤ回路４
５からのローカルビット線イコライズ指示信号ＢＬＥＱ
１がＬレベルの非活性状態となり、ビット線プリチャー
ジ／イコライズ回路ＢＰ／Ｅ１が非活性状態となる。ま
た、バッファ回路４８の出力信号はＨレベルであり、Ｎ
ＡＮＤ回路５０からのビット線イコライズ指示信号ＢＬ
ＥＱ０がＬレベルとなる。したがって選択メモリブロッ
クＭＢ０において、ワード線の選択が実行される。次
で、センスアンプ活性化信号ＳＥがＨレベルに立上がる
と、センスアンプ駆動信号ＳＮ１および／ＳＮ１が、そ
れぞれＨレベルおよびＬレベルの活性状態へ駆動される
（ＯＲ回路４２の出力信号はＨレベル）。
【０１５８】加速試験時においては、プリデコード信号
Ｘ２０−Ｘ２７はすべて選択状態へ駆動され、ブロック
選択信号ＢＳ０−ＢＳ１５はすべて選択状態へ駆動され
る。
Ｘ２０−Ｘ２７はすべて選択状態へ駆動され、ブロック
選択信号ＢＳ０−ＢＳ１５はすべて選択状態へ駆動され
る。
【０１５９】テスト制御信号φ２がＬレベルのとき、イ
ンバータ４６の出力信号はＨレベルである。しかしなが
ら、加速試験時において、テスト制御信号φ２がＬレベ
ルに設定されているとき、ビット線イコライズ指示信号
ＢＬＥＱＦは、Ｈレベルを維持し（図１４の波形図参
照）、ＮＡＮＤ回路４７からのビット線分離指示信号Ｂ
ＬＩ１およびＢＬＩ３はＨレベルに維持される。これは
他のビット線分離指示信号においても同様であり、した
がって、すべてのセンスアンプ帯においてビット線分離
ゲートがすべて導通状態にある。
ンバータ４６の出力信号はＨレベルである。しかしなが
ら、加速試験時において、テスト制御信号φ２がＬレベ
ルに設定されているとき、ビット線イコライズ指示信号
ＢＬＥＱＦは、Ｈレベルを維持し（図１４の波形図参
照）、ＮＡＮＤ回路４７からのビット線分離指示信号Ｂ
ＬＩ１およびＢＬＩ３はＨレベルに維持される。これは
他のビット線分離指示信号においても同様であり、した
がって、すべてのセンスアンプ帯においてビット線分離
ゲートがすべて導通状態にある。
【０１６０】一方、ビット線イコライズ指示信号ＢＬＥ
ＱＦがＨレベルを維持するため、ＮＡＮＤ回路４５から
のローカルビット線イコライズ指示信号ＢＬＥＱ１はＨ
レベルであり、またＮＡＮＤ回路５０からのローカルビ
ット線イコライズ指示信号ＢＬＥＱ０もインバータ回路
５１の出力信号がＬレベルであり、Ｈレベルを維持す
る。この状態において、ビット線プリチャージ電圧ＶＢ
Ｌを接地電圧レベルに駆動することにより、各ビット線
にＬレベルの電圧を伝達することができる。センスアン
プ活性化信号ＳＥは、第１のテストモード時、先の図１
４に示す信号波形図から明らかなように、加速試験時非
活性状態に維持されており、他のセンスアンプ駆動信号
ＳＮ０，／ＳＮ０，ＳＮ１，／ＳＮ１，…は、すべて非
活性状態にある。
ＱＦがＨレベルを維持するため、ＮＡＮＤ回路４５から
のローカルビット線イコライズ指示信号ＢＬＥＱ１はＨ
レベルであり、またＮＡＮＤ回路５０からのローカルビ
ット線イコライズ指示信号ＢＬＥＱ０もインバータ回路
５１の出力信号がＬレベルであり、Ｈレベルを維持す
る。この状態において、ビット線プリチャージ電圧ＶＢ
Ｌを接地電圧レベルに駆動することにより、各ビット線
にＬレベルの電圧を伝達することができる。センスアン
プ活性化信号ＳＥは、第１のテストモード時、先の図１
４に示す信号波形図から明らかなように、加速試験時非
活性状態に維持されており、他のセンスアンプ駆動信号
ＳＮ０，／ＳＮ０，ＳＮ１，／ＳＮ１，…は、すべて非
活性状態にある。
【０１６１】第１のテストモード時の動作２において、
テスト制御信号φ２をＨレベルに設定すると、ＮＡＮＤ
回路４７の出力信号がＨレベルとなり、同様、ビット線
分離指示信号ＢＬＩ０〜ＢＬＩ３、…はすべてＨレベル
にあり、ビット線分離ゲートは導通状態を維持する。こ
の状態で、プリデコード信号Ｘ２０−Ｘ２７をすべて選
択状態として、ビット線プリチャージ電圧ＶＢＬをＨレ
ベルに設定する。この後、各メモリブロックにおいてワ
ード線を選択することにより、ビット線ＢＬに接続され
るメモリセルへＨレベルデータが書込まれる。この動作
時、ビット線イコライズ指示信号ＢＬＥＱＦは、Ｈレベ
ルにある。
テスト制御信号φ２をＨレベルに設定すると、ＮＡＮＤ
回路４７の出力信号がＨレベルとなり、同様、ビット線
分離指示信号ＢＬＩ０〜ＢＬＩ３、…はすべてＨレベル
にあり、ビット線分離ゲートは導通状態を維持する。こ
の状態で、プリデコード信号Ｘ２０−Ｘ２７をすべて選
択状態として、ビット線プリチャージ電圧ＶＢＬをＨレ
ベルに設定する。この後、各メモリブロックにおいてワ
ード線を選択することにより、ビット線ＢＬに接続され
るメモリセルへＨレベルデータが書込まれる。この動作
時、ビット線イコライズ指示信号ＢＬＥＱＦは、Ｈレベ
ルにある。
【０１６２】次の第２のテストモード時の動作３におい
ては、テスト制御信号φ２がＨレベルに設定されるた
め、ＮＡＮＤ回路４７の出力するビット線分離指示信号
ＢＬＩ０〜ＢＬＩ３、…はすべてＨレベルにあり、ビッ
ト線分離ゲートはすべて導通状態にあり、各ビット線は
センスアンプ回路に結合される。しかしながら、この動
作３の状態においては、テスト制御信号φ０およびφ２
がともにＨレベルに設定され、ビット線イコライズ指示
信号ＢＬＥＱＦがＬレベルに立下がる。ブロック選択信
号ＢＳ０−ＢＳ１５は、すべて選択状態にあるため、Ｎ
ＡＮＤ回路５０および４５が出力するローカルビット線
イコライズ指示信号ＢＬＥＱ０およびＢＬＥＱ１が、こ
のビット線イコライズ指示信号ＢＬＥＱＦの立下がりに
応答して立下がり、ビット線プリチャージ／イコライズ
回路ＢＰ／Ｅ０，ＢＰ／Ｅ１が非活性状態となり、各メ
モリブロックにおいてビット線がすべてフローティング
状態となる。
ては、テスト制御信号φ２がＨレベルに設定されるた
め、ＮＡＮＤ回路４７の出力するビット線分離指示信号
ＢＬＩ０〜ＢＬＩ３、…はすべてＨレベルにあり、ビッ
ト線分離ゲートはすべて導通状態にあり、各ビット線は
センスアンプ回路に結合される。しかしながら、この動
作３の状態においては、テスト制御信号φ０およびφ２
がともにＨレベルに設定され、ビット線イコライズ指示
信号ＢＬＥＱＦがＬレベルに立下がる。ブロック選択信
号ＢＳ０−ＢＳ１５は、すべて選択状態にあるため、Ｎ
ＡＮＤ回路５０および４５が出力するローカルビット線
イコライズ指示信号ＢＬＥＱ０およびＢＬＥＱ１が、こ
のビット線イコライズ指示信号ＢＬＥＱＦの立下がりに
応答して立下がり、ビット線プリチャージ／イコライズ
回路ＢＰ／Ｅ０，ＢＰ／Ｅ１が非活性状態となり、各メ
モリブロックにおいてビット線がすべてフローティング
状態となる。
【０１６３】次に第２のテストモード時の動作４の状態
において、テスト制御信号φ１に従って、ワード線選択
が行なわれ、次いで動作５においてテスト制御信号φ３
に従ってセンスアンプ活性化信号ＳＥが活性化される。
ブロック選択信号ＢＳ０−ＢＳ１５はすべて選択状態に
あるため、このセンスアンプ活性化信号ＳＥの活性化に
従って、ローカルセンスアンプ駆動信号ＳＮ０，／ＳＮ
０，ＳＮ１，／ＳＳＮ１，…がすべて活性状態へ駆動さ
れ、センス動作が行なわれる。この状態で、センスアン
プ回路へ与えられる電源電圧のレベルを上昇させること
により、メモリセルキャパシタ間の電圧ストレスを加速
する。
において、テスト制御信号φ１に従って、ワード線選択
が行なわれ、次いで動作５においてテスト制御信号φ３
に従ってセンスアンプ活性化信号ＳＥが活性化される。
ブロック選択信号ＢＳ０−ＢＳ１５はすべて選択状態に
あるため、このセンスアンプ活性化信号ＳＥの活性化に
従って、ローカルセンスアンプ駆動信号ＳＮ０，／ＳＮ
０，ＳＮ１，／ＳＳＮ１，…がすべて活性状態へ駆動さ
れ、センス動作が行なわれる。この状態で、センスアン
プ回路へ与えられる電源電圧のレベルを上昇させること
により、メモリセルキャパシタ間の電圧ストレスを加速
する。
【０１６４】この図２０に示す構成により、テスト制御
信号を用いてブロック選択信号ＢＳ０−ＢＳ１５および
ビット線イコライズ指示信号ＢＬＥＱＦおよびセンスア
ンプ活性化信号ＳＥを選択的に活性化することにより、
先の動作１から動作５のシーケンスを正確に実現するこ
とができる。
信号を用いてブロック選択信号ＢＳ０−ＢＳ１５および
ビット線イコライズ指示信号ＢＬＥＱＦおよびセンスア
ンプ活性化信号ＳＥを選択的に活性化することにより、
先の動作１から動作５のシーケンスを正確に実現するこ
とができる。
【０１６５】［メモリブロックの構成］図２１は、１つ
のメモリブロックＭＢに関連する部分の構成を概略的に
示す図である。メモリブロックＭＢは、行方向に沿って
複数のメモリサブブロックＭＳＢに分割される。図２１
においては、２つのメモリサブブロックＭＳＢ０および
ＭＳＢ１を代表的に示す。
のメモリブロックＭＢに関連する部分の構成を概略的に
示す図である。メモリブロックＭＢは、行方向に沿って
複数のメモリサブブロックＭＳＢに分割される。図２１
においては、２つのメモリサブブロックＭＳＢ０および
ＭＳＢ１を代表的に示す。
【０１６６】メモリブロックＭＢにおいては、行方向に
沿ってメインワード線ＭＷＬがメモリサブブロックに共
通に配設される。図２１において１つのメインワード線
ＭＷＬ０を代表的に示す。１つのメインワード線ＭＷＬ
０に対し、各メモリサブブロックＭＳＢ０、ＭＳＢ１、
…において、４本のサブワード線ＷＬ０−ＷＬ３が配置
される。メモリサブブロックＭＳＢ０、ＭＳＢ１、…に
おいては、メモリセルが行列状に配列されており、サブ
ワード線ＷＬ０−ＷＬ３の各々には、対応のメモリサブ
ブロック内の対応の行のメモリセルが接続される。図２
１においては、メモリサブブロックＭＳＢ０において、
１つのビット線対ＢＬ，ＺＢＬとワード線ＷＬ０−ＷＬ
３の交差部に対応して配置されるメモリセルを示す。こ
れらのメモリセルは、メモリセルキャパシタＣ０−Ｃ３
を含む。メモリセルの各々は、ビット線コンタクトＢＣ
Ｔを介してビット線ＢＬまたはＺＢＬに接続される。メ
モリセルキャパシタＣ０−Ｃ３の各々は、図２１におい
てＸ印で示すコンタクトを介してアクセストランジスタ
に接続される。
沿ってメインワード線ＭＷＬがメモリサブブロックに共
通に配設される。図２１において１つのメインワード線
ＭＷＬ０を代表的に示す。１つのメインワード線ＭＷＬ
０に対し、各メモリサブブロックＭＳＢ０、ＭＳＢ１、
…において、４本のサブワード線ＷＬ０−ＷＬ３が配置
される。メモリサブブロックＭＳＢ０、ＭＳＢ１、…に
おいては、メモリセルが行列状に配列されており、サブ
ワード線ＷＬ０−ＷＬ３の各々には、対応のメモリサブ
ブロック内の対応の行のメモリセルが接続される。図２
１においては、メモリサブブロックＭＳＢ０において、
１つのビット線対ＢＬ，ＺＢＬとワード線ＷＬ０−ＷＬ
３の交差部に対応して配置されるメモリセルを示す。こ
れらのメモリセルは、メモリセルキャパシタＣ０−Ｃ３
を含む。メモリセルの各々は、ビット線コンタクトＢＣ
Ｔを介してビット線ＢＬまたはＺＢＬに接続される。メ
モリセルキャパシタＣ０−Ｃ３の各々は、図２１におい
てＸ印で示すコンタクトを介してアクセストランジスタ
に接続される。
【０１６７】図２１に示すように、ビット線ＢＬに接続
されるメモリセルは、（サブ）ワード線ＷＬ０およびＷ
Ｌ３にまた接続され、ビット線ＺＢＬに接続されるメモ
リセルは、（サブ）ワード線ＷＬ１およびＷＬ２に接続
される。このパターンが行方向および列方向に繰返され
る。
されるメモリセルは、（サブ）ワード線ＷＬ０およびＷ
Ｌ３にまた接続され、ビット線ＺＢＬに接続されるメモ
リセルは、（サブ）ワード線ＷＬ１およびＷＬ２に接続
される。このパターンが行方向および列方向に繰返され
る。
【０１６８】ビット線対ＢＬおよびＺＢＬは、ビット線
分離ゲートを介してセンスアンプ回路ＳＡに接続される
が、図２１においては、このビット線分離ゲートは示し
ていない。
分離ゲートを介してセンスアンプ回路ＳＡに接続される
が、図２１においては、このビット線分離ゲートは示し
ていない。
【０１６９】メインワード線を選択するために、ロウデ
コーダイネーブル信号ＲＤＥとブロック選択信号ＢＳｌ
（ｌ＝０−１５）を受けてブロック活性化信号を生成す
るＮＡＮＤ回路６０と、ＮＡＮＤ回路６０からのブロッ
ク活性化信号とプリデコード信号Ｘｉ（ｉ＝４−７）、
Ｘｊ（ｊ＝８−１１）、およびＸｋ（ｋ＝１２−１９）
を受けるＡＮＤ型デコード回路６１が設けられる。プリ
デコード信号Ｘｉ、ＸｊおよびＸｋがすべて選択状態の
Ｈレベルのとき、ブロック活性化信号に従って、アドレ
ス指定されたメインワード線ＭＷＬ（ＭＷＬ０）が選択
状態へ駆動される。
コーダイネーブル信号ＲＤＥとブロック選択信号ＢＳｌ
（ｌ＝０−１５）を受けてブロック活性化信号を生成す
るＮＡＮＤ回路６０と、ＮＡＮＤ回路６０からのブロッ
ク活性化信号とプリデコード信号Ｘｉ（ｉ＝４−７）、
Ｘｊ（ｊ＝８−１１）、およびＸｋ（ｋ＝１２−１９）
を受けるＡＮＤ型デコード回路６１が設けられる。プリ
デコード信号Ｘｉ、ＸｊおよびＸｋがすべて選択状態の
Ｈレベルのとき、ブロック活性化信号に従って、アドレ
ス指定されたメインワード線ＭＷＬ（ＭＷＬ０）が選択
状態へ駆動される。
【０１７０】１つのメインワード線ＭＷＬにより、メモ
リブロックＭＢのメモリサブブロックＭＳＢ０、ＭＳＢ
１、…それぞれにおいて４つのサブワード線ＷＬ０−Ｗ
Ｌ３の組が選択される。これら４本のサブワード線ＷＬ
０−ＷＬ３から１つのサブワード線ＷＬを選択するため
に、ＮＡＮＤ回路６０からのブロック活性化信号とプリ
デデコード信号Ｘ０を受けてサブデコード信号ＳＤ０を
生成するサブプリデコード回路６２ａと、ブロック活性
化信号とプリデコード信号Ｘ２を受けてサブデコード信
号ＳＤ２を生成するサブプリデコード回路６２ｂと、ブ
ロック活性化信号とプリデコード信号Ｘ１を受けてサブ
デコード信号ＳＤ１を生成するサブプリデコード回路６
２ｃと、ブロック活性化信号とプリデコード信号Ｘ３を
受けてサブデコード信号ＳＤ３を生成するサブプリデコ
ード回路６２ｄが設けられる。これらのサブプリデコー
ド回路６２ａ−６２ｄからのサブデコード信号ＳＤ０−
ＳＤ３は、メモリブロックＭＢにわたって行方向に伝達
される。
リブロックＭＢのメモリサブブロックＭＳＢ０、ＭＳＢ
１、…それぞれにおいて４つのサブワード線ＷＬ０−Ｗ
Ｌ３の組が選択される。これら４本のサブワード線ＷＬ
０−ＷＬ３から１つのサブワード線ＷＬを選択するため
に、ＮＡＮＤ回路６０からのブロック活性化信号とプリ
デデコード信号Ｘ０を受けてサブデコード信号ＳＤ０を
生成するサブプリデコード回路６２ａと、ブロック活性
化信号とプリデコード信号Ｘ２を受けてサブデコード信
号ＳＤ２を生成するサブプリデコード回路６２ｂと、ブ
ロック活性化信号とプリデコード信号Ｘ１を受けてサブ
デコード信号ＳＤ１を生成するサブプリデコード回路６
２ｃと、ブロック活性化信号とプリデコード信号Ｘ３を
受けてサブデコード信号ＳＤ３を生成するサブプリデコ
ード回路６２ｄが設けられる。これらのサブプリデコー
ド回路６２ａ−６２ｄからのサブデコード信号ＳＤ０−
ＳＤ３は、メモリブロックＭＢにわたって行方向に伝達
される。
【０１７１】サブデコード信号ＳＤ０−ＳＤ３について
は、メモリサブブロック間の領域において列方向に沿っ
て２つのサブデコード信号ＳＤ０およびＳＤ２および２
つのサブデコード信号ＳＤ１およびＳＤ３の組が交互に
伝達される。
は、メモリサブブロック間の領域において列方向に沿っ
て２つのサブデコード信号ＳＤ０およびＳＤ２および２
つのサブデコード信号ＳＤ１およびＳＤ３の組が交互に
伝達される。
【０１７２】メモリサブブロックＭＳＢ０においては、
ワード線ＷＬ０に対し、メインワード線ＭＷＬ０上の信
号とサブデコード信号ＳＤ０を受けるＡＮＤ型サブワー
ド線ドライブ回路６３ａが設けられ、サブワード線ＷＬ
２に対し、メインワード線ＭＷＬ０上の信号とサブデコ
ード信号ＳＤ２を受けるＡＮＤ型サブワード線ドライブ
回路６３ｂが設けられる。
ワード線ＷＬ０に対し、メインワード線ＭＷＬ０上の信
号とサブデコード信号ＳＤ０を受けるＡＮＤ型サブワー
ド線ドライブ回路６３ａが設けられ、サブワード線ＷＬ
２に対し、メインワード線ＭＷＬ０上の信号とサブデコ
ード信号ＳＤ２を受けるＡＮＤ型サブワード線ドライブ
回路６３ｂが設けられる。
【０１７３】メモリサブブロックＭＳＢ０およびＭＳＢ
１の間の領域（サブワードドライバ帯）においては、メ
モリサブブロックＭＳＢ０およびＭＳＢ１のサブワード
線ＷＬ１に共通に、メインワード線ＭＷＬ０上の信号と
サブデコード信号ＳＤ１を受けるＡＮＤ型サブワード線
ドライブ回路６３ｃが設けられ、またメモリサブブロッ
クＭＳＢ０およびＭＳＢ１のサブワード線ＷＬ３に共通
に、メインワード線ＭＷＬ０上の信号とサブデコード信
号ＳＤ３を受けるＡＮＤ型サブワード線ドライブ回路６
３ｄが設けられる。
１の間の領域（サブワードドライバ帯）においては、メ
モリサブブロックＭＳＢ０およびＭＳＢ１のサブワード
線ＷＬ１に共通に、メインワード線ＭＷＬ０上の信号と
サブデコード信号ＳＤ１を受けるＡＮＤ型サブワード線
ドライブ回路６３ｃが設けられ、またメモリサブブロッ
クＭＳＢ０およびＭＳＢ１のサブワード線ＷＬ３に共通
に、メインワード線ＭＷＬ０上の信号とサブデコード信
号ＳＤ３を受けるＡＮＤ型サブワード線ドライブ回路６
３ｄが設けられる。
【０１７４】メモリサブブロックＭＳＢ１において、サ
ブワード線ＷＬ０に対し、メインワード線ＭＷＬ０上の
信号とサブデコード信号ＳＤ０を受けるＡＮＤ型サブワ
ード線ドライブ回路６３ｅが設けられ、またサブワード
線ＷＬ２に対し、メインワード線ＭＷＬ０上の信号とサ
ブデコード信号ＳＤ２を受けるＡＮＤ型サブワード線ド
ライブ回路６３ｆが設けられる。これらのサブワード線
ドライブ回路６３ｅおよび６３ｆは、サブワード線ドラ
イブ回路６３ｃおよび６３ｄと対向して配置される。サ
ブワード線ドライブ回路６３ｅおよび６３ｆは、また図
示しないメモリサブブロック（ＭＳＢ２）のサブワード
線ＷＬ０およびＷＬ２を駆動する。
ブワード線ＷＬ０に対し、メインワード線ＭＷＬ０上の
信号とサブデコード信号ＳＤ０を受けるＡＮＤ型サブワ
ード線ドライブ回路６３ｅが設けられ、またサブワード
線ＷＬ２に対し、メインワード線ＭＷＬ０上の信号とサ
ブデコード信号ＳＤ２を受けるＡＮＤ型サブワード線ド
ライブ回路６３ｆが設けられる。これらのサブワード線
ドライブ回路６３ｅおよび６３ｆは、サブワード線ドラ
イブ回路６３ｃおよび６３ｄと対向して配置される。サ
ブワード線ドライブ回路６３ｅおよび６３ｆは、また図
示しないメモリサブブロック（ＭＳＢ２）のサブワード
線ＷＬ０およびＷＬ２を駆動する。
【０１７５】メモリサブブロックＭＳＢの行方向につい
ての両側にサブワード線ドライブ回路を交互に配置する
ことにより、サブワード線ドライブ回路のピッチ条件を
緩和する。
ての両側にサブワード線ドライブ回路を交互に配置する
ことにより、サブワード線ドライブ回路のピッチ条件を
緩和する。
【０１７６】この図２１に示すメモリブロック構成にお
いて、通常動作モード時においては、ブロック選択信号
ＢＳｌとプリデコード信号Ｘｉ、ＸｊおよびＸｋとに従
って１つのメインワード線ＭＷＬが選択状態へ駆動され
る。また、プリデコード信号Ｘ０−Ｘ３の１つが選択状
態へ駆動され、サブデコード信号ＳＤ０−ＳＤ３の１つ
が選択状態へ駆動される。これにより、メモリブロック
ＭＢにおいては、各メモリサブブロックＭＳＢにおいて
１つのサブワード線が選択状態へ駆動される。
いて、通常動作モード時においては、ブロック選択信号
ＢＳｌとプリデコード信号Ｘｉ、ＸｊおよびＸｋとに従
って１つのメインワード線ＭＷＬが選択状態へ駆動され
る。また、プリデコード信号Ｘ０−Ｘ３の１つが選択状
態へ駆動され、サブデコード信号ＳＤ０−ＳＤ３の１つ
が選択状態へ駆動される。これにより、メモリブロック
ＭＢにおいては、各メモリサブブロックＭＳＢにおいて
１つのサブワード線が選択状態へ駆動される。
【０１７７】加速試験時において、ブロック選択信号Ｂ
Ｓｌは、すべてのブロックに対して、選択状態へ駆動さ
れる。また、プリデコード信号Ｘｉ、ＸｊおよびＸｋも
すべて選択状態へ駆動され、全ブロックにおいて、メイ
ンワード線ＭＷＬが同時に選択状態へ駆動される。テス
ト制御信号φ１−φ２に従って、加速試験の最初の動作
１においては、プリデコード信号Ｘ０−Ｘ３がすべて選
択状態へ駆動される。したがって、サブデコード信号Ｓ
Ｄ０−ＳＤ３がすべて選択状態へ駆動され、サブワード
線ＷＬ０−ＷＬ３がすべて選択される。すなわち全メモ
リセルが選択される。この状態で、ビット線ＢＬおよび
ＺＢＬにＬレベルの電圧を伝達する。
Ｓｌは、すべてのブロックに対して、選択状態へ駆動さ
れる。また、プリデコード信号Ｘｉ、ＸｊおよびＸｋも
すべて選択状態へ駆動され、全ブロックにおいて、メイ
ンワード線ＭＷＬが同時に選択状態へ駆動される。テス
ト制御信号φ１−φ２に従って、加速試験の最初の動作
１においては、プリデコード信号Ｘ０−Ｘ３がすべて選
択状態へ駆動される。したがって、サブデコード信号Ｓ
Ｄ０−ＳＤ３がすべて選択状態へ駆動され、サブワード
線ＷＬ０−ＷＬ３がすべて選択される。すなわち全メモ
リセルが選択される。この状態で、ビット線ＢＬおよび
ＺＢＬにＬレベルの電圧を伝達する。
【０１７８】加速試験時の動作２においては、プリデコ
ード信号Ｘｉ、ＸｊおよびＸｋがすべて選択状態へ駆動
され、またブロック選択信号ＢＳｌもすべて選択状態へ
駆動される。テスト制御信号φ０−φ２に従って、プリ
デコード信号Ｘ０およびＸ３が選択状態へ駆動され、応
じてサブデコード信号ＳＤ０およびＳＤ３が選択状態へ
駆動される。したがって、メモリサブブロックＭＳＢ
０、ＭＳＢ１、…において、サブワード線ＷＬ０および
ＷＬ３が選択状態へ駆動され、このビット線ＢＬに接続
されるメモリセルに対し、Ｈレベルのデータが書込まれ
る。
ード信号Ｘｉ、ＸｊおよびＸｋがすべて選択状態へ駆動
され、またブロック選択信号ＢＳｌもすべて選択状態へ
駆動される。テスト制御信号φ０−φ２に従って、プリ
デコード信号Ｘ０およびＸ３が選択状態へ駆動され、応
じてサブデコード信号ＳＤ０およびＳＤ３が選択状態へ
駆動される。したがって、メモリサブブロックＭＳＢ
０、ＭＳＢ１、…において、サブワード線ＷＬ０および
ＷＬ３が選択状態へ駆動され、このビット線ＢＬに接続
されるメモリセルに対し、Ｈレベルのデータが書込まれ
る。
【０１７９】この動作２の状態において、サブワード線
ＷＬ１は非選択状態のＬレベルであり、一方、サブワー
ド線ＷＬ３は選択状態のＨレベルにある。したがって、
この状態において、ワード線上に伝達される電圧レベル
を上昇させることにより、サブワード線ＷＬ１およびＷ
Ｌ３の間の異物による潜在的な短絡を加速して、この短
絡故障を顕在化させることができる。これは、サブワー
ド線ＷＬ０およびＷＬ１の間およびサブワード線ＷＬ２
およびＷＬ３の間の潜在的な短絡故障についても同様で
ある。したがって、このテスト制御信号を使用すること
により、サブワード線間の短絡故障に対する加速試験を
併せて実行することができる。
ＷＬ１は非選択状態のＬレベルであり、一方、サブワー
ド線ＷＬ３は選択状態のＨレベルにある。したがって、
この状態において、ワード線上に伝達される電圧レベル
を上昇させることにより、サブワード線ＷＬ１およびＷ
Ｌ３の間の異物による潜在的な短絡を加速して、この短
絡故障を顕在化させることができる。これは、サブワー
ド線ＷＬ０およびＷＬ１の間およびサブワード線ＷＬ２
およびＷＬ３の間の潜在的な短絡故障についても同様で
ある。したがって、このテスト制御信号を使用すること
により、サブワード線間の短絡故障に対する加速試験を
併せて実行することができる。
【０１８０】動作３においては、テスト制御信号φ０−
φ２に従って、プリデコード信号Ｘ０およびＸ２が選択
され、また残りのプリデコード信号Ｘｉ，ＸｊおよびＸ
ｋおよびブロック選択信号ＢＳｌはすべて選択状態へ駆
動される。しかしながら、図１４の信号波形図に示すよ
うに、ロウデコーダイネーブル信号ＲＤＥは非活性状態
であり、行選択動作は行なわれず、メモリサブブロック
はプリチャージ状態にあり、ビット線ＢＬおよびＺＢＬ
がフローティング状態となる。
φ２に従って、プリデコード信号Ｘ０およびＸ２が選択
され、また残りのプリデコード信号Ｘｉ，ＸｊおよびＸ
ｋおよびブロック選択信号ＢＳｌはすべて選択状態へ駆
動される。しかしながら、図１４の信号波形図に示すよ
うに、ロウデコーダイネーブル信号ＲＤＥは非活性状態
であり、行選択動作は行なわれず、メモリサブブロック
はプリチャージ状態にあり、ビット線ＢＬおよびＺＢＬ
がフローティング状態となる。
【０１８１】動作４において再びテスト制御信号φ０−
φ２に従ってプリデコード信号Ｘ０−Ｘ３がすべて選択
状態へ駆動されてサブデコード信号ＳＤ０−ＳＤ３が応
じてすべて選択状態へ駆動される。したがってサブワー
ド線ＷＬ０−ＷＬ３がすべて選択状態へ駆動され、ビッ
ト線ＢＬおよびＺＢＬ上のＨレベルおよびＬレベルデー
タがセンスアンプ回路ＳＡによりラッチされる（動作５
において）。隣接メモリキャパシタＣ０およびＣ１の間
の層間絶縁膜および隣接メモリセルキャパシタＣ２およ
びＣ３の間の層間絶縁膜に対する電圧ストレス加速を、
センスアンプ回路ＳＡの電源電圧を上昇させることによ
り行なうことができる。
φ２に従ってプリデコード信号Ｘ０−Ｘ３がすべて選択
状態へ駆動されてサブデコード信号ＳＤ０−ＳＤ３が応
じてすべて選択状態へ駆動される。したがってサブワー
ド線ＷＬ０−ＷＬ３がすべて選択状態へ駆動され、ビッ
ト線ＢＬおよびＺＢＬ上のＨレベルおよびＬレベルデー
タがセンスアンプ回路ＳＡによりラッチされる（動作５
において）。隣接メモリキャパシタＣ０およびＣ１の間
の層間絶縁膜および隣接メモリセルキャパシタＣ２およ
びＣ３の間の層間絶縁膜に対する電圧ストレス加速を、
センスアンプ回路ＳＡの電源電圧を上昇させることによ
り行なうことができる。
【０１８２】この隣接メモリセルキャパシタ間の層間絶
縁膜に対する電圧ストレスの加速に代えて、以下の加速
試験も行なうことができる。テスト制御信号に従って、
プリデコード信号Ｘ１およびＸ３またはＸ０およびＸ２
を選択状態に設定することにより、サブワード線ＷＬ０
およびＷＬ２またはサブワード線ＷＬ１およびＷＬ３が
選択される。選択状態のサブワード線の間に非選択状態
のサブワード線が存在する。したがって、この場合にお
いては、隣接サブワード線間の短絡故障を加速し、潜在
的な短絡故障を顕在化させることができ、サブワード線
間短絡故障のスクリーニングを行なうことができる。
縁膜に対する電圧ストレスの加速に代えて、以下の加速
試験も行なうことができる。テスト制御信号に従って、
プリデコード信号Ｘ１およびＸ３またはＸ０およびＸ２
を選択状態に設定することにより、サブワード線ＷＬ０
およびＷＬ２またはサブワード線ＷＬ１およびＷＬ３が
選択される。選択状態のサブワード線の間に非選択状態
のサブワード線が存在する。したがって、この場合にお
いては、隣接サブワード線間の短絡故障を加速し、潜在
的な短絡故障を顕在化させることができ、サブワード線
間短絡故障のスクリーニングを行なうことができる。
【０１８３】したがって、テスト制御信号φ０−φ３に
より、隣接メモリセルキャパシタに電圧ストレスを印加
する加速試験を行なうことができ、また、ワード線電圧
の加速試験を行なうことができる（動作１においてワー
ド線電圧加速を行なえば、すべてのサブワード線が選択
状態にあり、全メモリセルトランジスタのゲート絶縁膜
の電圧ストレスを加速することができる。） ［加速電圧発生部の構成］図２２は、図１に示すセンス
アンプ電源回路６およびＶＢＬ発生回路５の構成を概略
的に示す図である。図２２において、センスアンプ電源
回路６は、テストモード指示信号ＴＥの反転信号ＺＴＥ
の非活性化時動作し、外部電源電圧ＶＥＸを降圧してセ
ンス電源電圧Ｖｃｃｓを生成する内部降圧回路６ａと、
補のテストモード指示信号ＺＴＥが活性状態（Ｌレベ
ル）のとき導通し、外部電源電圧Ｖｅｘをセンス電源線
に伝達するｐチャネルＭＯＳトランジスタで構成される
トランスファーゲート６ｂを含む。内部降圧回路６ａ
は、センス電源電圧Ｖｃｃｓを基準電圧と比較し、その
比較結果に従って外部電源ノードからセンス電源線へ電
流を供給する構成を備える。補のテストモード指示信号
ＺＴＥが活性状態のＬレベルとなると、比較動作が停止
され、また電流ドライブトランジスタもオフ状態に駆動
される。
より、隣接メモリセルキャパシタに電圧ストレスを印加
する加速試験を行なうことができ、また、ワード線電圧
の加速試験を行なうことができる（動作１においてワー
ド線電圧加速を行なえば、すべてのサブワード線が選択
状態にあり、全メモリセルトランジスタのゲート絶縁膜
の電圧ストレスを加速することができる。） ［加速電圧発生部の構成］図２２は、図１に示すセンス
アンプ電源回路６およびＶＢＬ発生回路５の構成を概略
的に示す図である。図２２において、センスアンプ電源
回路６は、テストモード指示信号ＴＥの反転信号ＺＴＥ
の非活性化時動作し、外部電源電圧ＶＥＸを降圧してセ
ンス電源電圧Ｖｃｃｓを生成する内部降圧回路６ａと、
補のテストモード指示信号ＺＴＥが活性状態（Ｌレベ
ル）のとき導通し、外部電源電圧Ｖｅｘをセンス電源線
に伝達するｐチャネルＭＯＳトランジスタで構成される
トランスファーゲート６ｂを含む。内部降圧回路６ａ
は、センス電源電圧Ｖｃｃｓを基準電圧と比較し、その
比較結果に従って外部電源ノードからセンス電源線へ電
流を供給する構成を備える。補のテストモード指示信号
ＺＴＥが活性状態のＬレベルとなると、比較動作が停止
され、また電流ドライブトランジスタもオフ状態に駆動
される。
【０１８４】ＶＢＬ発生回路５は、補のテストモード指
示信号ＺＴＥの活性化時動作し、センス電源電圧Ｖｃｃ
ｓから中間電圧Ｖｃｃｓ／２の電圧を生成してビット線
プリチャージ電圧ＶＢＬとして出力する中間電圧発生回
路５ａと、テストモード指示信号ＴＥおよびＺＴＥの活
性化時導通し、パッド７０に与えられた電圧をビット線
プリチャージ電圧ＶＢＬとして伝達するＣＭＯＳトラン
スミッションゲート５ｂを含む。
示信号ＺＴＥの活性化時動作し、センス電源電圧Ｖｃｃ
ｓから中間電圧Ｖｃｃｓ／２の電圧を生成してビット線
プリチャージ電圧ＶＢＬとして出力する中間電圧発生回
路５ａと、テストモード指示信号ＴＥおよびＺＴＥの活
性化時導通し、パッド７０に与えられた電圧をビット線
プリチャージ電圧ＶＢＬとして伝達するＣＭＯＳトラン
スミッションゲート５ｂを含む。
【０１８５】中間電圧発生回路５ａは、補のテストモー
ド指示信号ＺＴＥが活性状態のとき、出力ハイインピー
ダンス状態とされ、かつその中間電圧発生動作が停止さ
れる。パッド７０は、ウェハレベルでのバーンイン試験
時においては、適当なパッドであればよい。またパッケ
ージ実装後のバーンイン試験時においては、このパッド
７０は、バーンイン試験時未使用となるピン端子に接続
されたパッドであり、外部から、この空き状態のピン端
子を介してビット線プリチャージ電圧が印加される。
ド指示信号ＺＴＥが活性状態のとき、出力ハイインピー
ダンス状態とされ、かつその中間電圧発生動作が停止さ
れる。パッド７０は、ウェハレベルでのバーンイン試験
時においては、適当なパッドであればよい。またパッケ
ージ実装後のバーンイン試験時においては、このパッド
７０は、バーンイン試験時未使用となるピン端子に接続
されたパッドであり、外部から、この空き状態のピン端
子を介してビット線プリチャージ電圧が印加される。
【０１８６】中間電圧発生回路５ａが、その電圧発生動
作停止時、出力ハイインピーダンス状態とならない構成
の場合には、中間電圧発生回路５ａの出力部に、ＣＭＯ
Ｓトランスミッションゲート５ｂと相補的に導通するＣ
ＭＯＳトランスミッションゲートが設けられればよい。
ここで、ＣＭＯＳトランスミッションゲート５ｂを利用
しているのは、ビット線プリチャージ電圧ＶＢＬとし
て、接地電圧および電源電圧Ｖｃｃ（センス電源電圧と
等しくなくてもよい）両者を伝達する必要があるためで
ある。
作停止時、出力ハイインピーダンス状態とならない構成
の場合には、中間電圧発生回路５ａの出力部に、ＣＭＯ
Ｓトランスミッションゲート５ｂと相補的に導通するＣ
ＭＯＳトランスミッションゲートが設けられればよい。
ここで、ＣＭＯＳトランスミッションゲート５ｂを利用
しているのは、ビット線プリチャージ電圧ＶＢＬとし
て、接地電圧および電源電圧Ｖｃｃ（センス電源電圧と
等しくなくてもよい）両者を伝達する必要があるためで
ある。
【０１８７】この図２２に示す構成を利用することによ
り、バーンイン試験などの加速試験時においてテストモ
ード指示信号ＺＴＥおよびＴＥに従ってセンス電源電圧
Ｖｃｃｓの電圧レベルを変更し、かつビット線プリチャ
ージ電圧ＶＢＬを所望の電圧レベルに設定することがで
きる。
り、バーンイン試験などの加速試験時においてテストモ
ード指示信号ＺＴＥおよびＴＥに従ってセンス電源電圧
Ｖｃｃｓの電圧レベルを変更し、かつビット線プリチャ
ージ電圧ＶＢＬを所望の電圧レベルに設定することがで
きる。
【０１８８】図２３は、選択ワード線上に伝達される高
電圧Ｖｐｐを発生する回路の構成を概略的に示す図であ
る。図２３において、ワード線駆動電圧発生部は、テス
トモード指示信号ＴＥの非活性化時動作し、外部電源電
圧Ｖｅｘから高電圧Ｖｐｐを生成する高電圧発生回路７
２ａと、テストモード指示信号ＺＴＥの活性化時導通
し、外部電源電圧Ｖｅｘを昇圧電圧として伝達するｐチ
ャネルＭＯＳトランジスタで構成されるトランスファー
ゲート７２ｂを含む。この高電圧Ｖｐｐが、行選択回路
へ与えられ、選択ワード線（サブワード線）のＨレベル
が高電圧Ｖｐｐレベルに設定される。したがって、この
加速試験時において、高電圧Ｖｐｐとして外部電源電圧
Ｖｅｘを伝達することにより、ワード線およびメモリセ
ルキャパシタ間の電圧ストレスの加速を行なうことがで
きる。なお、センスアンプ電源回路６へ与えられる外部
電源電圧Ｖｅｘと高電圧発生回路７２ａへ与えられる外
部電源電圧は、同じ電圧であってもよく、また別の電圧
であってもよい。
電圧Ｖｐｐを発生する回路の構成を概略的に示す図であ
る。図２３において、ワード線駆動電圧発生部は、テス
トモード指示信号ＴＥの非活性化時動作し、外部電源電
圧Ｖｅｘから高電圧Ｖｐｐを生成する高電圧発生回路７
２ａと、テストモード指示信号ＺＴＥの活性化時導通
し、外部電源電圧Ｖｅｘを昇圧電圧として伝達するｐチ
ャネルＭＯＳトランジスタで構成されるトランスファー
ゲート７２ｂを含む。この高電圧Ｖｐｐが、行選択回路
へ与えられ、選択ワード線（サブワード線）のＨレベル
が高電圧Ｖｐｐレベルに設定される。したがって、この
加速試験時において、高電圧Ｖｐｐとして外部電源電圧
Ｖｅｘを伝達することにより、ワード線およびメモリセ
ルキャパシタ間の電圧ストレスの加速を行なうことがで
きる。なお、センスアンプ電源回路６へ与えられる外部
電源電圧Ｖｅｘと高電圧発生回路７２ａへ与えられる外
部電源電圧は、同じ電圧であってもよく、また別の電圧
であってもよい。
【０１８９】高電圧発生回路７２ａは、たとえばキャパ
シタのチャージポンプ動作を利用するチャージポンプ回
路で構成され、テストモード指示信号ＴＥが活性状態と
なると、このチャージポンプ動作が停止される。通常、
高電圧発生回路７２ａは、その出力部に、高電圧Ｖｐｐ
の電圧レベルを一定にするクランプ回路が設けられてい
る。高電圧発生回路７２ａは、このテストモード指示信
号ＴＥの活性化時クランプ回路を非導通状態に設定し、
かつ出力ハイインピーダンス状態に設定される。また、
これに代えて、高電圧発生回路７２ａは、単にその出力
部に、テストモード指示信号ＴＥ（および／またはＺＴ
Ｅ）に応答して選択的に導通する出力ハイインピーダン
ス設定用の選択ゲート（トランスファゲートまたはトラ
ンスミッションゲート）を備えていてもよい。
シタのチャージポンプ動作を利用するチャージポンプ回
路で構成され、テストモード指示信号ＴＥが活性状態と
なると、このチャージポンプ動作が停止される。通常、
高電圧発生回路７２ａは、その出力部に、高電圧Ｖｐｐ
の電圧レベルを一定にするクランプ回路が設けられてい
る。高電圧発生回路７２ａは、このテストモード指示信
号ＴＥの活性化時クランプ回路を非導通状態に設定し、
かつ出力ハイインピーダンス状態に設定される。また、
これに代えて、高電圧発生回路７２ａは、単にその出力
部に、テストモード指示信号ＴＥ（および／またはＺＴ
Ｅ）に応答して選択的に導通する出力ハイインピーダン
ス設定用の選択ゲート（トランスファゲートまたはトラ
ンスミッションゲート）を備えていてもよい。
【０１９０】図２４は、ビット線ＢＬおよびＺＢＬの周
辺回路の構成を示す図である。図２４においては、ビッ
ト線分離ゲートは示していない。センスアンプ回路ＳＡ
は、ゲートおよびドレインが交差結合されるｐチャネル
ＭＯＳトランジスタＱ２およびＱ３と、ゲートおよびド
レインが交差結合されるｎチャネルＭＯＳトランジスタ
Ｑ４およびＱ５と、センスアンプ活性化信号／ＳＯＮの
活性化時導通し、センス電源電圧ＶｃｃｓをＭＯＳトラ
ンジスタＱ２およびＱ３のソースノードへ伝達するセン
スドライブトランジスタＱ１と、センスアンプ活性化信
号ＳＯＮの活性化時導通し、ＭＯＳトランジスタＱ４お
よびＱ５のソースへ接地電圧Ｖｓｓを伝達するセンスア
ンプドライブトランジスタＱ６を含む。
辺回路の構成を示す図である。図２４においては、ビッ
ト線分離ゲートは示していない。センスアンプ回路ＳＡ
は、ゲートおよびドレインが交差結合されるｐチャネル
ＭＯＳトランジスタＱ２およびＱ３と、ゲートおよびド
レインが交差結合されるｎチャネルＭＯＳトランジスタ
Ｑ４およびＱ５と、センスアンプ活性化信号／ＳＯＮの
活性化時導通し、センス電源電圧ＶｃｃｓをＭＯＳトラ
ンジスタＱ２およびＱ３のソースノードへ伝達するセン
スドライブトランジスタＱ１と、センスアンプ活性化信
号ＳＯＮの活性化時導通し、ＭＯＳトランジスタＱ４お
よびＱ５のソースへ接地電圧Ｖｓｓを伝達するセンスア
ンプドライブトランジスタＱ６を含む。
【０１９１】ビット線プリチャージ／イコライズ回路Ｂ
Ｐ／Ｅは、ビット線イコライズ指示信号ＢＬＥＱに応答
して導通するＭＯＳトランジスタＱ７−Ｑ９を含む。Ｍ
ＯＳトランジスタＱ７およびＱ８が導通時、ビット線プ
リチャージ電圧ＶＢＬをビット線ＢＬおよびＺＢＬへ伝
達する。
Ｐ／Ｅは、ビット線イコライズ指示信号ＢＬＥＱに応答
して導通するＭＯＳトランジスタＱ７−Ｑ９を含む。Ｍ
ＯＳトランジスタＱ７およびＱ８が導通時、ビット線プ
リチャージ電圧ＶＢＬをビット線ＢＬおよびＺＢＬへ伝
達する。
【０１９２】したがって、ビット線プリチャージＶＢＬ
を電圧レベルを変化させることにより、ビット線プリチ
ャージ／イコライズ回路ＢＰ／Ｅを介してビット線ＢＬ
およびＺＢＬの電圧レベルを変化させることができる。
センスアンプ動作時においては、センス電源電圧Ｖｃｃ
ｓの電圧レベルを変更することにより、ビット線ＢＬお
よびＺＢＬのうちＨレベルのビット線電圧レベルを変更
することができる。
を電圧レベルを変化させることにより、ビット線プリチ
ャージ／イコライズ回路ＢＰ／Ｅを介してビット線ＢＬ
およびＺＢＬの電圧レベルを変化させることができる。
センスアンプ動作時においては、センス電源電圧Ｖｃｃ
ｓの電圧レベルを変更することにより、ビット線ＢＬお
よびＺＢＬのうちＨレベルのビット線電圧レベルを変更
することができる。
【０１９３】［他の構成例］動作１および動作２におい
て、まずＬレベルのデータを全メモリセルに書込んだ後
に、ビット線ＢＬに接続されるメモリセルにＨレベルの
データを書込んでいる。逆に、Ｈレベルのデータを全メ
モリセルに書込んだ後に、Ｌレベルのデータをビット線
ＢＬまたはＺＢＬに接続されるメモリセルに書込む動作
が行なわれてもよい。
て、まずＬレベルのデータを全メモリセルに書込んだ後
に、ビット線ＢＬに接続されるメモリセルにＨレベルの
データを書込んでいる。逆に、Ｈレベルのデータを全メ
モリセルに書込んだ後に、Ｌレベルのデータをビット線
ＢＬまたはＺＢＬに接続されるメモリセルに書込む動作
が行なわれてもよい。
【０１９４】ビット線ＢＬに接続されるメモリセルが記
憶するデータとビット線ＺＢＬに接続するメモリセルが
記憶するデータの論理レベルが異なっていればよい。
憶するデータとビット線ＺＢＬに接続するメモリセルが
記憶するデータの論理レベルが異なっていればよい。
【０１９５】また、半導体記憶装置としては、標準ＤＲ
ＡＭ、ロジック混載ＤＲＡＭおよびクロック同期型ＤＲ
ＡＭのいずれであってもよい。
ＡＭ、ロジック混載ＤＲＡＭおよびクロック同期型ＤＲ
ＡＭのいずれであってもよい。
【０１９６】加速試験としては、バーンイン試験の他に
寿命試験であってもよい。
寿命試験であってもよい。
【０１９７】
【発明の効果】以上のように、この発明に従えば、少数
の制御信号を用いて内部ロウアドレスの設定および内部
動作制御信号の発生を行なうように構成しているため、
外部からアドレス信号を印加する必要がなく、テスタの
ピン数を低減することができ、かつ高速で加速試験を行
なうことができる。
の制御信号を用いて内部ロウアドレスの設定および内部
動作制御信号の発生を行なうように構成しているため、
外部からアドレス信号を印加する必要がなく、テスタの
ピン数を低減することができ、かつ高速で加速試験を行
なうことができる。
【０１９８】すなわち、請求項１に係る発明に従えば、
第１のテストモード動作時ビット線プリチャージ回路を
活性化しかつ複数のワード線のうち第１の所定数のワー
ド線を同時に選択状態へ駆動しかつ第２のテストモード
動作時には複数のビット線プリチャージ回路を非活性化
しかつ複数のワード線の第２の所定数のワード線を同時
に選択状態へ駆動しかつセンスアンプ回路を活性化して
いるため、所望のデータを各メモリセルへ書込み、メモ
リセルキャパシタ間の電圧ストレス加速を容易に行なう
ことができる。
第１のテストモード動作時ビット線プリチャージ回路を
活性化しかつ複数のワード線のうち第１の所定数のワー
ド線を同時に選択状態へ駆動しかつ第２のテストモード
動作時には複数のビット線プリチャージ回路を非活性化
しかつ複数のワード線の第２の所定数のワード線を同時
に選択状態へ駆動しかつセンスアンプ回路を活性化して
いるため、所望のデータを各メモリセルへ書込み、メモ
リセルキャパシタ間の電圧ストレス加速を容易に行なう
ことができる。
【０１９９】請求項２に係る発明に従えば、第１のテス
トモード動作時には、第１のビット線に接続されるメモ
リセルが接続するワード線を選択状態へ駆動しており、
第１および第２のビット線に接続するメモリセルにそれ
ぞれ互いに論理レベルの異なるデータを容易に書込むこ
とができる。
トモード動作時には、第１のビット線に接続されるメモ
リセルが接続するワード線を選択状態へ駆動しており、
第１および第２のビット線に接続するメモリセルにそれ
ぞれ互いに論理レベルの異なるデータを容易に書込むこ
とができる。
【０２００】請求項３に係る発明に従えば、ビット線へ
伝達される基準電圧レベルを第１の論理レベルに設定し
ており、外部からの列アクセスを行なうことなく、選択
メモリセルへ第１の論理レベルのデータを書込むことが
できる。
伝達される基準電圧レベルを第１の論理レベルに設定し
ており、外部からの列アクセスを行なうことなく、選択
メモリセルへ第１の論理レベルのデータを書込むことが
できる。
【０２０１】請求項４に係る発明に従えば、第１のテス
トモード動作時に、先に、ワード線をすべて同時に選択
しかつビット線上の電圧を第２の論理レベルの電圧に設
定しており、すべてのメモリセルに、容易に同一論理レ
ベルのデータを列アクセスを行なうことなく書込むこと
ができ、第１のテストモード信号に従った動作時、確実
に、相補ビット線に接続されるメモリセルに論理レベル
の異なるデータを容易に書込むことができる。
トモード動作時に、先に、ワード線をすべて同時に選択
しかつビット線上の電圧を第２の論理レベルの電圧に設
定しており、すべてのメモリセルに、容易に同一論理レ
ベルのデータを列アクセスを行なうことなく書込むこと
ができ、第１のテストモード信号に従った動作時、確実
に、相補ビット線に接続されるメモリセルに論理レベル
の異なるデータを容易に書込むことができる。
【０２０２】請求項５に係る発明に従えば、第２のテス
トモード動作時、すべてのワード線を選択しており、容
易にすべてのメモリセルのキャパシタ間の電圧ストレス
を加速することができ、バーンイン試験時間を短縮する
ことができる。
トモード動作時、すべてのワード線を選択しており、容
易にすべてのメモリセルのキャパシタ間の電圧ストレス
を加速することができ、バーンイン試験時間を短縮する
ことができる。
【０２０３】請求項６に係る発明に従えば、第２のテス
トモード時、物理的に１本おきに配置されたワード線を
同時に選択状態へ駆動しており、ワード線間短絡故障を
検出することができる。
トモード時、物理的に１本おきに配置されたワード線を
同時に選択状態へ駆動しており、ワード線間短絡故障を
検出することができる。
【０２０４】請求項７に係る発明に従えば、シェアード
センスアンプ構成において、第１のテストモード時ビッ
ト線プリチャージ回路を活性化し、かつビット線論理回
路を非活性状態とし、ワード線を各メモリブロックにお
いて所定数のワード線を選択して第２のテストモード動
作時、ビット線プリチャージ回路を非活性状態とし、か
つ複数のワード線を同時に選択して、複数のセンスアン
プ回路を活性化しかつビット線分離回路を非活性状態と
しており、容易に、シェアードセンスアンプ構成の記憶
装置においても、メモリセルキャパシタ間の電圧ストレ
スを加速することができる。また、複数行のメモリセル
の電圧ストレス加速を同時に行なうため、バーンイン試
験時間を短縮することができる。
センスアンプ構成において、第１のテストモード時ビッ
ト線プリチャージ回路を活性化し、かつビット線論理回
路を非活性状態とし、ワード線を各メモリブロックにお
いて所定数のワード線を選択して第２のテストモード動
作時、ビット線プリチャージ回路を非活性状態とし、か
つ複数のワード線を同時に選択して、複数のセンスアン
プ回路を活性化しかつビット線分離回路を非活性状態と
しており、容易に、シェアードセンスアンプ構成の記憶
装置においても、メモリセルキャパシタ間の電圧ストレ
スを加速することができる。また、複数行のメモリセル
の電圧ストレス加速を同時に行なうため、バーンイン試
験時間を短縮することができる。
【０２０５】請求項８に係る発明に従えば、第１のテス
トモード動作時、第１のビット線に接続するメモリセル
が接続する第１のワード線を選択状態へ駆動しており、
シェアードセンスアンプ構成においても、各メモリブロ
ックにおいて第１のビット線に接続されるメモリセルに
対し列アクセスを行なうことなく同一論理レベルのデー
タを書込むことができる。
トモード動作時、第１のビット線に接続するメモリセル
が接続する第１のワード線を選択状態へ駆動しており、
シェアードセンスアンプ構成においても、各メモリブロ
ックにおいて第１のビット線に接続されるメモリセルに
対し列アクセスを行なうことなく同一論理レベルのデー
タを書込むことができる。
【０２０６】請求項９に係る発明に従えば、第１のテス
トモード動作時第１のテスト指示信号に従ってビット線
電圧を第１の論理レベルに設定しており、活性状態のビ
ット線プリチャージ回路を介してビット線上の電圧レベ
ルを所望の電圧レベルに設定することができ、応じてメ
モリセルに対し所望の論理レベルのデータを書込むこと
ができる。
トモード動作時第１のテスト指示信号に従ってビット線
電圧を第１の論理レベルに設定しており、活性状態のビ
ット線プリチャージ回路を介してビット線上の電圧レベ
ルを所望の電圧レベルに設定することができ、応じてメ
モリセルに対し所望の論理レベルのデータを書込むこと
ができる。
【０２０７】請求項１０に係る発明に従えば、請求項９
の動作の前に、複数のワード線を同時にすべて選択し、
ビット線プリチャージ回路を介してビット線の電圧を第
２の論理レベルに設定しており、各メモリブロックにお
いて容易に第１および第２のビット線に接続されるメモ
リセルに異なる論理レベルのデータを書込むことができ
る。
の動作の前に、複数のワード線を同時にすべて選択し、
ビット線プリチャージ回路を介してビット線の電圧を第
２の論理レベルに設定しており、各メモリブロックにお
いて容易に第１および第２のビット線に接続されるメモ
リセルに異なる論理レベルのデータを書込むことができ
る。
【０２０８】請求項１１に係る発明に従えば、第２のテ
ストモード動作時すべてのワード線を選択状態へ駆動し
ており、シェアードセンスアンプ構成においても、すべ
てのメモリセルの加速試験を同時に行なうことができ
る。
ストモード動作時すべてのワード線を選択状態へ駆動し
ており、シェアードセンスアンプ構成においても、すべ
てのメモリセルの加速試験を同時に行なうことができ
る。
【０２０９】請求項１２に係る発明に従えば、第２のテ
ストモード動作時、物理的に１本おきのワード線を選択
状態へ駆動しており、各メモリブロックにおいて、ワー
ド線間短絡を容易に検出することができる。
ストモード動作時、物理的に１本おきのワード線を選択
状態へ駆動しており、各メモリブロックにおいて、ワー
ド線間短絡を容易に検出することができる。
【０２１０】請求項１３に係る発明に従えば、テスト制
御回路は、外部からの複数の制御信号に従って複数の内
部動作制御信号の活性化タイミングを決定しており、こ
れらの内部動作制御信号が行系回路の動作タイミングを
決定しており、容易に加速試験モード時外部制御信号に
従って行選択動作を実行することができ、アドレス指定
を行なう必要がなく、制御信号の数を低減することがで
き、応じてテスタのピン数を低減することができる。
御回路は、外部からの複数の制御信号に従って複数の内
部動作制御信号の活性化タイミングを決定しており、こ
れらの内部動作制御信号が行系回路の動作タイミングを
決定しており、容易に加速試験モード時外部制御信号に
従って行選択動作を実行することができ、アドレス指定
を行なう必要がなく、制御信号の数を低減することがで
き、応じてテスタのピン数を低減することができる。
【０２１１】請求項１４に係る発明に従えば、外部から
の複数の制御信号に従ってテスト制御回路がワード線を
特定する内部アドレス信号を生成しており、容易に外部
からアドレス指定を行なうことなく少数の制御信号で内
部アドレス信号を生成することができ、テスタがアドレ
ス信号を生成する必要がなく、テスタのピン数が低減さ
れる。
の複数の制御信号に従ってテスト制御回路がワード線を
特定する内部アドレス信号を生成しており、容易に外部
からアドレス指定を行なうことなく少数の制御信号で内
部アドレス信号を生成することができ、テスタがアドレ
ス信号を生成する必要がなく、テスタのピン数が低減さ
れる。
【０２１２】請求項１５に係る発明に従えば、シェアー
ドセンスアンプ構成において複数のメモリブロックすべ
てを同時に選択状態へ駆動しており、メモリブロックす
べてにおいて同時に加速試験を行なうことができ、加速
試験時間を短縮することができる。
ドセンスアンプ構成において複数のメモリブロックすべ
てを同時に選択状態へ駆動しており、メモリブロックす
べてにおいて同時に加速試験を行なうことができ、加速
試験時間を短縮することができる。
【図１】 この発明に従う半導体記憶装置の全体の構成
を概略的に示す図である。
を概略的に示す図である。
【図２】 テストモード指示信号発生部の構成を概略的
に示す図である。
に示す図である。
【図３】 テストモード指示信号発生部の他の構成を概
略的に示す図である。
略的に示す図である。
【図４】 図１に示すテスト信号発生回路の構成を示す
図である。
図である。
【図５】 図１に示すテスト制御機能付行系制御回路の
概略構成を示す図である。
概略構成を示す図である。
【図６】 図１に示すメモリセルアレイの構成を概略的
に示す図である。
に示す図である。
【図７】 この発明の実施の形態における動作１の状態
を概略的に示す図である。
を概略的に示す図である。
【図８】 この発明の実施の形態における動作２の状態
を概略的に示す図である。
を概略的に示す図である。
【図９】 この発明の実施の形態における動作３の状態
を概略的に示す図である。
を概略的に示す図である。
【図１０】 この発明の実施の形態における動作４の状
態を概略的に示す図である。
態を概略的に示す図である。
【図１１】 この発明の実施の形態における動作５の状
態を概略的に示す図である。
態を概略的に示す図である。
【図１２】 この発明の実施の形態における動作５の状
態におけるメモリセルキャパシタの記憶データを示す図
である。
態におけるメモリセルキャパシタの記憶データを示す図
である。
【図１３】 図１に示すテスト制御機能付行系制御回路
の詳細構成を示す図である。
の詳細構成を示す図である。
【図１４】 図１３に示すテスト制御機能付行系制御回
路の動作を示すタイミングチャート図である。
路の動作を示すタイミングチャート図である。
【図１５】 図１に示すアドレスバッファの構成を示す
図である。
図である。
【図１６】 図１に示すアドレスバッファの構成を示す
図である。
図である。
【図１７】 図１に示す行選択回路に含まれるプリデコ
ーダの構成を示すずである。
ーダの構成を示すずである。
【図１８】 （Ａ）は、図１に示す行選択回路のプリデ
コーダの残りの部分の構成を示し、（Ｂ）は、（Ａ）に
示すプリデコーダの入出力真理値を示す図である。
コーダの残りの部分の構成を示し、（Ｂ）は、（Ａ）に
示すプリデコーダの入出力真理値を示す図である。
【図１９】 メモリブロックとプリデコード信号との対
応関係を示す図である。
応関係を示す図である。
【図２０】 この発明に従う半導体記憶装置のセンスア
ンプ帯およびセンスアンプ帯制御回路の構成を示す図で
ある。
ンプ帯およびセンスアンプ帯制御回路の構成を示す図で
ある。
【図２１】 この発明に従う半導体記憶装置のメモリブ
ロックの構成を概略的に示す図である。
ロックの構成を概略的に示す図である。
【図２２】 図１に示すＶＢＬ発生回路およびセンスア
ンプ電源回路の構成を概略的に示す図である。
ンプ電源回路の構成を概略的に示す図である。
【図２３】 高電圧発生部の構成を概略的に示す図であ
る。
る。
【図２４】 この発明に従う半導体記憶装置におけるビ
ット線周辺回路の構成を示す図である。
ット線周辺回路の構成を示す図である。
【図２５】 従来の半導体記憶装置の行選択回路の構成
を示す図である。
を示す図である。
【図２６】 図２５に示す行選択回路の動作を示す信号
波形図である。
波形図である。
【図２７】 従来の半導体記憶装置のビット線周辺回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図２８】 図２７に示すビット線周辺回路の動作を示
す信号波形図である。
す信号波形図である。
【図２９】 （Ａ）は、従来の半導体記憶装置のメモリ
セルのレイアウトを概略的に示す図であり、（Ｂ）は、
メモリセルの断面構成を概略的に示す図である。
セルのレイアウトを概略的に示す図であり、（Ｂ）は、
メモリセルの断面構成を概略的に示す図である。
１ メモリセルアレイ、２ アドレスバッファ、３ 行
選択回路、４ ビット線周辺回路、５ ＶＢＬ発生回
路、６ センスアンプ電源回路、７ テスト制御回路、
８ テスト信号発生回路、１０ テスト制御機能付行系
制御回路、１１ａパッド、１１ｂ テストモード設定回
路、１０ａ アドレス制御信号発生部、１０ｂ アドレ
スイネーブル信号発生部、１０ｃ ビット線イコライズ
信号発生部、１０ｄ ロウデコーダイネーブル信号発生
部、１０ｅ センスアンプ活性化信号発生部、ＳＡＢ０
−ＳＡＢ１６ センスアンプ帯、ＭＢ０−ＭＢ１５ メ
モリブロック、ＢＩＧＬ ビット線分離回路、ＢＰＣ
ビット線プリチャージ回路、ＳＡＧ センスアンプ群、
ＢＩＧＲ ビット線分離回路、ＭＣ，ＭＣｅ，ＭＣｏ
メモリセル、ＢＰ／Ｅ ビット線プリチャージ／イコラ
イズ回路、ＳＡ センスアンプ回路、Ｃｍ メモリセル
キャパシタ、ＢＧ００，ＢＧ１０，ＢＧ１１，ＢＧ０１
ビット線分離ゲート、ＳＡ０，ＳＡ１ センスアンプ
回路、ＢＰ／Ｅ０，ＢＰ／Ｅ１ ビット線プリチャージ
／イコライズ回路、３０ プリデコーダ、４０ａ，４０
ｂ ブロックデコーダ、４２ ＯＲ回路、４３，４９
ローカルセンスアンプ駆動回路，４７，５０ ＮＡＮＤ
回路、４４，４６，５１ インバータ回路、６０ ロー
カルブロックデコーダ、６１ ロウデコーダ回路、６２
ａ−６２ｄ プリデコーダ。
選択回路、４ ビット線周辺回路、５ ＶＢＬ発生回
路、６ センスアンプ電源回路、７ テスト制御回路、
８ テスト信号発生回路、１０ テスト制御機能付行系
制御回路、１１ａパッド、１１ｂ テストモード設定回
路、１０ａ アドレス制御信号発生部、１０ｂ アドレ
スイネーブル信号発生部、１０ｃ ビット線イコライズ
信号発生部、１０ｄ ロウデコーダイネーブル信号発生
部、１０ｅ センスアンプ活性化信号発生部、ＳＡＢ０
−ＳＡＢ１６ センスアンプ帯、ＭＢ０−ＭＢ１５ メ
モリブロック、ＢＩＧＬ ビット線分離回路、ＢＰＣ
ビット線プリチャージ回路、ＳＡＧ センスアンプ群、
ＢＩＧＲ ビット線分離回路、ＭＣ，ＭＣｅ，ＭＣｏ
メモリセル、ＢＰ／Ｅ ビット線プリチャージ／イコラ
イズ回路、ＳＡ センスアンプ回路、Ｃｍ メモリセル
キャパシタ、ＢＧ００，ＢＧ１０，ＢＧ１１，ＢＧ０１
ビット線分離ゲート、ＳＡ０，ＳＡ１ センスアンプ
回路、ＢＰ／Ｅ０，ＢＰ／Ｅ１ ビット線プリチャージ
／イコライズ回路、３０ プリデコーダ、４０ａ，４０
ｂ ブロックデコーダ、４２ ＯＲ回路、４３，４９
ローカルセンスアンプ駆動回路，４７，５０ ＮＡＮＤ
回路、４４，４６，５１ インバータ回路、６０ ロー
カルブロックデコーダ、６１ ロウデコーダ回路、６２
ａ−６２ｄ プリデコーダ。
フロントページの続き (72)発明者 加藤 哲夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA15 BA07 BA10 BA13 BA15 BA17 BA18 BA21 BA25 BA29 CA07 CA16 CA27 EA02 EA03 EA04 5L106 AA01 DD04 DD06 DD11 DD22 DD23 DD36 EE02
Claims (15)
- 【請求項１】 行列状に配列される複数のメモリセル、 各前記行に対応して配置され、各々に対応の行のメモリ
セルが接続する複数のワード線、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続する複数のビット線対、 各前記列に対応して配置され、活性化時対応の列上のメ
モリセルのデータの検知および増幅を行なう複数のセン
スアンプ回路、 各前記列に対応して配置されかつ基準電圧伝達線に結合
され、活性化時前記基準電圧伝達線上の電圧を対応の列
のビット線対へ伝達するための複数のビット線プリチャ
ージ回路、および第１のテストモード動作時、各前記ビ
ット線プリチャージ回路を活性化しかつ前記複数のワー
ド線の第１の所定数のワード線を同時に選択状態へ駆動
し、かつ第２のテストモード動作時、前記複数のビット
線プリチャージ回路を非活性化しかつ前記複数のワード
線の第２の所定数のワード線を同時に選択状態へ駆動し
かつさらに前記複数のセンスアンプ回路を活性化するた
めのテスト制御回路を備える、半導体記憶装置。 - 【請求項２】 各前記ビット線対は、通常アクセスモー
ド時に相補なデータ信号を伝達する第１および第２のビ
ット線を含み、 各前記列のメモリセルの各々は対応のビット線対の前記
第１および第２のビット線の一方に接続され、 前記複数のワード線は、前記第１のビット線に接続する
メモリセルが接続する第１のワード線と、前記第２のビ
ット線に接続するメモリセルが接続する第２のワード線
とを含み、 前記テスト制御回路は、前記第１のテストモード動作
時、第１のテスト指示信号の活性化時に前記第１のワー
ド線を選択状態へ駆動するための手段を含む、請求項１
記載の半導体記憶装置。 - 【請求項３】 前記テスト制御回路は、前記第１のテス
ト指示信号の活性化時、前記基準電圧伝達線の電圧を第
１の論理レベルの電圧に設定するための手段をさらに備
える、請求項２記載の半導体記憶装置。 - 【請求項４】 前記テスト制御回路は、さらに、前記第
１のテストモード動作時、第２のテスト指示信号の活性
化に応答して前記複数のワード線を同時に選択し、かつ
前記基準電圧伝達線の電圧を第２の論理レベルの電圧に
設定するための手段を備え、前記第２のテスト指示信号
は、前記第１のテスト指示信号よりも先に活性化され
る、請求項３記載の半導体記憶装置。 - 【請求項５】 前記第２の所定数のワード線は、前記複
数のワード線すべてを備える、請求項１記載の半導体記
憶装置。 - 【請求項６】 前記第２の所定数のワード線は物理的に
１本置きに配置されるワード線を含む、請求項１記載の
半導体記憶装置。 - 【請求項７】 各々が、行列状に配列される複数のメモ
リセルと、各行に対応して配置され、各々に対応の行の
メモリセルが接続する複数のワード線と、各前記列に対
応して配置され、各々に対応の列のメモリセルが接続す
る複数のビット線対とを含む複数のメモリブロック、 前記複数のメモリブロックに対応して列方向に隣接する
メモリブロックにより共有されるように配置され、かつ
各々が対応のメモリブロックの各前記列に対応して配置
され、活性化時、対応の列のメモリセルのデータの検知
および増幅を行なう複数のセンスアンプ回路を含む複数
のセンスアンプ群、 各前記センスアンプ群と対応のメモリブロックとの間に
配置され、各々が、活性化時対応のセンスアンプ群と対
応のメモリブロックとを分離するための複数のビット線
分離回路、 各前記メモリブロックの列に対応して、前記列方向に隣
接するメモリブロックに共有されるように配置され、各
々が、活性化時対応のメモリブロックの列に基準電圧を
伝達するための複数のビット線プリチャージ回路を含む
複数のビット線プリチャージ回路群、および第１のテス
トモード動作時、各前記ビット線プリチャージ回路を活
性化しかつ前記複数のビット線分離回路を非活性化し、
かつ前記複数のメモリブロックにおいて複数のワード線
のうち第１の所定数のワード線を同時に選択状態へ駆動
し、かつ第２のテストモード動作時、前記複数のビット
線プリチャージ回路を非活性化しかつ前記複数のビット
線分離回路を非活性化し、かつ前記複数のメモリブロッ
クにおいて複数のワード線の第２の所定数のワード線を
同時に選択状態へ駆動しかつ前記複数のセンスアンプ回
路群を活性化するためのテスト制御回路を備える、半導
体記憶装置。 - 【請求項８】 各前記ビット線対は、通常アクセスモー
ド時に相補なデータ信号を伝達する第１および第２のビ
ット線を含み、前記複数のメモリブロック各々において
各列のメモリセルの各々は、前記第１および第２のビッ
ト線の一方に接続され、 前記複数のワード線は前記第１のビット線に接続するメ
モリセルが接続する第１のワード線と、前記第２のビッ
ト線に接続するメモリセルが接続する第２のワード線と
を含み、 前記テスト制御回路は、前記第１のテストモード動作時
第１のテスト指示信号の活性化に応答して前記複数のメ
モリブロックにおいて前記第１のワード線を選択状態へ
駆動するための手段を含む、請求項７記載の半導体記憶
装置。 - 【請求項９】 前記テスト制御回路は、前記第１のテス
ト指示信号の活性化時、前記基準電圧伝達線の電圧を第
１の論理レベルの電圧に設定するための手段をさらに備
える、請求項８記載の半導体記憶装置。 - 【請求項１０】 前記テスト制御回路はさらに、前記第
１のテストモード動作時、第２のテスト指示信号の活性
化に応答して前記複数のメモリブロックにおいて前記複
数のワード線を同時に選択しかつ前記基準電圧線の電圧
を第２の論理レベルの電圧に設定するための手段を備
え、前記第２のテスト指示信号は前記第１のテスト指示
信号よりも先に活性化される、請求項９記載の半導体記
憶装置。 - 【請求項１１】 前記第２の所定数のワード線は、各前
記メモリブロックに含まれる複数のワード線すべてであ
る、請求項７記載の半導体記憶装置。 - 【請求項１２】 前記第２の所定数のワード線は、各前
記メモリブロックにおいて物理的に１本置きに配置され
るワード線を含む、請求項７記載の半導体記憶装置。 - 【請求項１３】 前記テスト制御回路は、外部からの複
数の制御信号に従って活性化タイミングが決定される複
数の内部動作制御信号を発生する手段を含み、前記複数
の内部動作制御信号に従って前記ビット線プリチャージ
回路、前記センスアンプ回路およびワード線が駆動され
る、請求項１または７記載の半導体記憶装置。 - 【請求項１４】 前記テスト制御回路は、前記外部から
の複数の制御信号に従ってワード線を特定する内部アド
レス信号を生成する手段をさらに含む、請求項１３記載
の半導体記憶装置。 - 【請求項１５】 前記テスト制御回路は、前記第２のテ
ストモード動作時、外部からの制御信号に従って前記複
数のメモリブロックを同時に選択状態とするための手段
をさらに含む、請求項７記載の半導体記憶装置。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002230997A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6885598B2 (en) | 2003-07-03 | 2005-04-26 | Kabushiki Kaisha Toshiba | Shared sense amplifier scheme semiconductor memory device and method of testing the same |
| JP2009043379A (ja) * | 2007-08-10 | 2009-02-26 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリのテスト方法およびシステム |
| JP2012168998A (ja) * | 2011-02-10 | 2012-09-06 | Elpida Memory Inc | 半導体記憶装置 |
| CN109903795A (zh) * | 2017-12-08 | 2019-06-18 | 三星电子株式会社 | 动态随机存取存储器装置 |
| CN116978810A (zh) * | 2023-09-22 | 2023-10-31 | 苏州珂晶达电子有限公司 | 片上的测试电路 |
| CN109903795B (zh) * | 2017-12-08 | 2024-04-26 | 三星电子株式会社 | 动态随机存取存储器装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742544A (en) * | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
| US6944081B2 (en) * | 2000-08-31 | 2005-09-13 | Nec Electronics Corporation | Semiconductor storage and its refreshing method |
| KR100426989B1 (ko) * | 2001-06-13 | 2004-04-13 | 삼성전자주식회사 | 패키지 전원핀을 이용한 제어신호 인가방법 및 그에 따른집적회로 패키지 구조 |
| US6788614B2 (en) * | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
| JP2003030985A (ja) * | 2001-07-11 | 2003-01-31 | Mitsubishi Electric Corp | 半導体記憶装置の電源制御回路 |
| KR100442960B1 (ko) * | 2001-12-21 | 2004-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
| US6876567B2 (en) * | 2001-12-21 | 2005-04-05 | Intel Corporation | Ferroelectric memory device and method of reading a ferroelectric memory |
| JP2004078717A (ja) * | 2002-08-21 | 2004-03-11 | Matsushita Electric Ind Co Ltd | セルライブラリデータベース、並びにこれを用いた集積回路のタイミング検証システム及び耐電圧検証システム |
| US6894937B2 (en) * | 2003-09-26 | 2005-05-17 | Freescale Semiconductor, Inc. | Accelerated life test of MRAM cells |
| KR100627515B1 (ko) * | 2004-10-04 | 2006-09-21 | 주식회사 하이닉스반도체 | 메모리 장치 및 그의 테스트 방법 |
| US7672174B2 (en) * | 2005-09-29 | 2010-03-02 | Hynix Semiconductor, Inc. | Equalizing circuit for semiconductor memory device |
| JP5114894B2 (ja) * | 2006-08-31 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置の試験方法及びその半導体記憶装置 |
| JP4345798B2 (ja) * | 2006-10-12 | 2009-10-14 | エルピーダメモリ株式会社 | 積層型半導体装置及びそのテスト方法 |
| EP2140556A1 (en) * | 2007-05-03 | 2010-01-06 | Icera Canada ULC | System and method for transceiver control of peripheral components |
| US8460947B2 (en) * | 2008-09-24 | 2013-06-11 | Hewlett-Packard Development Company, L.P. | Fluid ejection device and method |
| CN101958263B (zh) * | 2009-07-14 | 2013-01-02 | 致茂电子(苏州)有限公司 | 半导体晶粒点测机台检验方法及该机台 |
| JP2015099624A (ja) * | 2013-11-19 | 2015-05-28 | 株式会社東芝 | 半導体記憶装置 |
| KR102125568B1 (ko) * | 2014-02-19 | 2020-06-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 테스트 방법 |
| JP6295863B2 (ja) | 2014-07-16 | 2018-03-20 | 富士通株式会社 | 電子部品、電子装置及び電子装置の製造方法 |
| JP5851570B1 (ja) * | 2014-08-29 | 2016-02-03 | 株式会社日立製作所 | 半導体装置 |
| US10163494B1 (en) * | 2017-05-31 | 2018-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and fabrication method thereof |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| JP3381929B2 (ja) * | 1990-12-27 | 2003-03-04 | 株式会社東芝 | 半導体装置 |
| JP2557594B2 (ja) | 1992-04-16 | 1996-11-27 | 株式会社東芝 | 半導体記憶装置 |
| KR950014099B1 (ko) * | 1992-06-12 | 1995-11-21 | 가부시기가이샤 도시바 | 반도체 기억장치 |
| JPH06325597A (ja) | 1993-05-13 | 1994-11-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP3645593B2 (ja) * | 1994-09-09 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JPH10199298A (ja) | 1997-01-14 | 1998-07-31 | Toshiba Corp | 半導体記憶装置 |
| JPH10269800A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11195766A (ja) * | 1997-10-31 | 1999-07-21 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH11203862A (ja) * | 1998-01-13 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11265995A (ja) * | 1998-03-17 | 1999-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11353900A (ja) * | 1998-06-11 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000011648A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 同期型半導体装置 |
| JP2000011649A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP3762114B2 (ja) * | 1998-09-08 | 2006-04-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2000243082A (ja) * | 1999-02-17 | 2000-09-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1999
- 1999-08-30 JP JP24321199A patent/JP2001067898A/ja not_active Withdrawn
-
2000
- 2000-08-18 US US09/642,751 patent/US6551846B1/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002230997A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6885598B2 (en) | 2003-07-03 | 2005-04-26 | Kabushiki Kaisha Toshiba | Shared sense amplifier scheme semiconductor memory device and method of testing the same |
| JP2009043379A (ja) * | 2007-08-10 | 2009-02-26 | Fujitsu Microelectronics Ltd | 半導体メモリ、半導体メモリのテスト方法およびシステム |
| JP2012168998A (ja) * | 2011-02-10 | 2012-09-06 | Elpida Memory Inc | 半導体記憶装置 |
| CN109903795A (zh) * | 2017-12-08 | 2019-06-18 | 三星电子株式会社 | 动态随机存取存储器装置 |
| CN109903795B (zh) * | 2017-12-08 | 2024-04-26 | 三星电子株式会社 | 动态随机存取存储器装置 |
| CN116978810A (zh) * | 2023-09-22 | 2023-10-31 | 苏州珂晶达电子有限公司 | 片上的测试电路 |
| CN116978810B (zh) * | 2023-09-22 | 2024-01-12 | 苏州珂晶达电子有限公司 | 片上的测试电路 |
Also Published As
| Publication number | Publication date |
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| US6551846B1 (en) | 2003-04-22 |
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