KR100576403B1 - 메모리 - Google Patents

메모리 Download PDF

Info

Publication number
KR100576403B1
KR100576403B1 KR1020020083900A KR20020083900A KR100576403B1 KR 100576403 B1 KR100576403 B1 KR 100576403B1 KR 1020020083900 A KR1020020083900 A KR 1020020083900A KR 20020083900 A KR20020083900 A KR 20020083900A KR 100576403 B1 KR100576403 B1 KR 100576403B1
Authority
KR
South Korea
Prior art keywords
memory
memory cells
sense amplifiers
address
bit line
Prior art date
Application number
KR1020020083900A
Other languages
English (en)
Other versions
KR20030057368A (ko
Inventor
텔레츠키하트무드
레만귄터
프란코브스키게르트
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20030057368A publication Critical patent/KR20030057368A/ko
Application granted granted Critical
Publication of KR100576403B1 publication Critical patent/KR100576403B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

메모리 셀의 행 및 열의 어레이를 갖는 메모리가 제공된다. 메모리는 다수의 감지 증폭기를 포함하되, 각각의 감지 증폭기는 트루 단자와 컴플리먼트 단자를 구비한다. 메모리는 또한 다수의 트위스티드 비트 라인 쌍을 포함하되, 각 트위스티드 비트 라인 쌍의 한 라인은 다수의 감지 증폭기 중에서 대응하는 어느 하나의 트루 및 컴플리먼트 단자에 연결된다. 다수의 워드 라인이 제공되는데, 각각의 워드 라인은 메모리 셀의 행 중에서 대응하는 어느 하나에 접속된다. 어드레스 논리부는 비트 라인에 제공된 열 어드레스 신호를 수신하고 워드 라인에 연결된 행 어드레스 신호를 수신하며, 제공된 행 및 열 어드레스 신호에 따라 반전/비반전 신호를 생성한다. 메모리는 각각 감지 증폭기 중에서 대응하는 어느 하나에 연결되어 있는 다수의 인버터를 포함하여, 어드레스 논리부에 의해 생성된 반전/비반전 신호에 따라 선택적으로 감지 증폭기로 제공된 데이터 또는 판독된 데이터를 반전한다.
메모리 셀, 워드 라인, 비트 라인, 감지 증폭기, 스크램블링, 디스크램블링

Description

메모리{TWISTED BIT-LINE COMPENSATION}
도 1은 종래 기술에 따른 DRAM의 블록도이다.
도 2는 종래 기술에 따른 트위스티드 비트 라인을 갖는 DRAM의 블록도이다.
도 3은 종래 기술에 따른 트위스티드 비트 라인을 갖는 DRAM의 레이 아웃도이다.
도 4는 본 발명에 따른 트위스티드 비트 라인과 디스크램블링 회로를 갖는 도 3의 DRAM의 블록도이다.
도 5는 본 발명에 따른 리던던트 행과 디스크램블링 회로와 함께 도 2에 따른 트위스티드 비트 라인을 갖는 DRAM의 블록도이다.
도 6은 트위스티드 비트 라인을 갖고 리던던트 워드 라인과 열(즉, 비트 라인)을 갖도록 채택된 메모리 어레이의 뱅크와 본 발명에 따른 디스크램블링 회로를 구비한 DRAM의 블록도이다.
도 7은 도 6의 DRAM을 이해하는 데 유용한 타이밍도이다.
도 8은 도 6의 디스크램블링 회로의 보다 상세한 블록도이다.
도 9는 도 8의 디스크램블링 회로에 사용되는 쓰기 섹션의 개략도이다.
도 10은 도 8의 디스크램블링 회로에 사용되는 읽기 섹션의 개략도이다.
각 도면에서 동일한 참조 부호는 같은 소자를 나타낸다.
<도면의 주요부분에 대한 부호의 설명>
10: 메모리 12, 12': 어드레스 논리부
17, 17': 디스크램블링 회로 22: 디스크램블링 논리부
24: 버스 40: 데이터 라인
42: 쓰기 섹션 44: 읽기 섹션
48: 전송 게이트 50: 3상태 버퍼
54: 인버터 60: 멀티플렉서 NAND 게이트
62: 멀티플렉서 NAND 게이트 63, 65: 인버터
67: NFET 69: PFET
SA0~SA3: 감지 증폭기 BL0~BL7: 비트 라인
WL0~WL15: 워드 라인 WLR: 리던던트 워드 라인
T: 감지 증폭기의 트루 단자 C: 감지 증폭기의 컴플리먼트 단자
M0~M7: 메모리 셀 DI0~DI3: 데이터 인버터
IR, IW: 인버터 SR, SW: 스위치
BANK A~BANK D: 뱅크
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는, 트위스티드(twisted) 비트 라인을 갖는 반도체 메모리에 관한 것이다.
당 분야에서 잘 알려진 바와 같이, 반도체 메모리는 저장 셀(M)의 행렬을 포함하는데, 이러한 셀은 행의 워드 라인(WL)과 열의 비트 라인(BL)에 연결된다. 한 배열 방법이 도 1에 도시된다. 여기서, 처음 두 개의 라인(즉, WLO과 WL1)이 메모리 셀(M)을 감지 증폭기(SA)의 컴플리먼트 단자(C)에 접속시키고, 다음 두 개의 워드 라인(WL2, WL3)이 메모리 셀(M)을 감지 증폭기의 트루(true) 단자(T)에 접속시키는데, 이상의 과정이 도시된 바와 같이 반복된다. 이러한 배열은 어레이의 테스트 동안 데이터 디스크램블링(de-scrambling)을 요구한다. 더욱 상세하게는, 정상 동작 중에, 셀이 감지 증폭기(SA)의 트루(true) 단자(T)에 접속되었는지 또는 컴플리먼트(compliment) 단자(C)에 접속되었는지에 관계없이 어떤 셀의 데이터 비트의 기록이 적절하게 검출되는데, 이는 셀의 테스트 동안에 관계된다. 예를 들어, 모든 셀에 한 논리 상태(즉, 논리 1)에 대응하는 전하가 충전되어 있는 DRAM 어레이에 테스트를 실행한다. 셀이 이러한 전하를 저장하고 있는지 아닌지를 테스트하기 위해, 셀의 논리 상태가 감지 증폭기에서 검출된다. 따라서, 감지 증폭기에 의해 생성된 데이터를 필수적으로 디스크램블링(de-scrambling)해야 한다. 여기서, 예를 들어, 워드 라인(WL0)에 의해 어드레스된 메모리 셀이 감지 증폭기(SA)에 의해 판독될 때, 감지 증폭기의 출력에서 제공된 논리 상태는 워드 라인(WL2)에 의해 어드레스된 메모리 셀로부터 판독된 논리 상태와 상보적이다. 메모리 셀을 어드레싱하는 워드 라인을 아는 것만으로 컴플리먼트/트루 조건을 알 수 있기 때문에, 이 배열에서 필수적인 디스크램블링은 상대적으로 간단하다.
또한, 당 분야에서 알려진 바와 같이, 트위스티드 비트-라인은 잡음과 비트-라인 커플링(coupling)에 덜 민감하기 때문에 사용된다. 이러한 배열 방법이 도 2에 도시된다. 트위스트(twist)는 메모리 어레이의 어떤 지점에서 감지 증폭기의 트루 단자(T) 및 컴플리먼트 단자(C)가 교환된다는 것을 의미한다. 따라서, 도 2에 도시된 바와 같이, 메모리 어레이의 일 부분인 네 개의 영역(I, II, III, IV)이 도시된다. 각 영역은 도 1과 관련하여 도시되고 상술된 전체적인 어레이와 같은 배열을 갖는다. 그러나, 영역(I)을 영역(II)에 연결할 때에는 감지 증폭기(SA1과 SA3)에 연결되는 비트 라인 반전(reversal)이 있다. 반면에, 영역(II)을 영역(III)에 연결할 때에는 감지 증폭기(SA0, SA2)에 연결되는 비트 라인 반전이 있다. 이러한 순서는 영역(III과 IV) 사이의 연결, 및 영역(IV)으로부터 영역(V)(도시하지 않음)으로의 연결에서도 반복된다. 또한, 다음 사항을 유의해야 하는데, 영역(I과 III)의 공통점은 워드 라인이 메모리 셀을 트루 또는 컴플리먼트 비트 라인 중의 어느 하나에 접속시킨다는 것이다. 이것은 영역(II와 IV)에서 워드 라인이 메모리 셀을 트루 및 컴플리먼트 비트 라인에 바뀌어 접속시킨다는 점에서 다르다. 따라서, 예를 들어, 워드 라인(W0)에서는 메모리 셀이 컴플리먼트 입력단에 연결되는 반면에, 워드 라인(W4)에서는 패턴이 트루와 컴플리먼트 입력단 사이에서 바뀐다.
다른 방식으로 설명하면, 도 2는 워드 라인과 나란히 배열되는 세 개의 트위스트 영역을 나타낸다. 제 1 감지 증폭기에 접속된 첫 번째 비트 라인은 두 번 트위스트되고, 제 2 감지 증폭기에 접속된 비트 라인은 한 번 트위스트된다. 이것은 물리적 데이터 스크램블링과 관련하여 어레이를 네 개의 영역(I-IV)으로 나눈다. 영역(I)(즉, 워드 라인(WL0-WL3))은 도 1의 것과 같은 물리적 스크램블링을 나타낸다. 영역(III)(즉, 워드 라인(WL8-WL11))에서, 물리적 스크램블링이 반전되는데,이는 모든 트루 및 컴플리먼트 라인이 교환되었음을 의미한다. 영역(I과 III)의 공통점은 워드 라인이 메모리 셀을 트루 또는 컴플리먼트 비트 라인 중의 어느 하나에 접속시킨다는 것이다. 이것은 영역(II와 IV)과 다르다. 여기서, 워드 라인은 메모리 셀을 트루 및 컴플리먼트 비트 라인에 바뀌어 접속시킨다. 물리적 데이터 패턴의 열 어드레스와 행 어드레스 간의 관계가 복잡하다는 것에 유의한다.
어떤 경우에, 도 2에 도시된 배열에서의 데이터의 디스크램블링은 도 1에 도시된 배열에서 요구되는 것보다 더욱 복잡하다.
도 3을 참조하면, 트위스티드 비트 라인 어레이에 대한 다른 배열 방법이 도시된다. 이러한 배열(즉, 어레이의 어떤 한 행에서 오직 한 번의 "트위스트"에 이용할 수 있는 공간이 있는 배열)은 그 레이아웃이 도 2에 도시된 레이아웃으로 표현되든 표현되지 않든 간에 사용된다. 이 배열은 때때로 대각 삽입된 트위스티드 비트-라인 구조(Diagonal interleaved twisted bit-line structure)로 칭해진다. 여기에서, 데이터 디스크램블링은 더욱 복잡하다.
본 발명에 따르면, 메모리 셀의 행 및 열의 어레이를 갖는 메모리가 제공된다. 메모리는 각각 트루(true) 단자와 컴플리먼트(compliment) 단자를 갖는 다수의 감지 증폭기를 포함한다. 또한, 메모리는 다수의 트위스티드(twisted) 비트 라인 쌍을 포함하며, 라인 쌍의 각각은 다수의 감지 증폭기 중의 대응되는 감지 증폭기의 트루 및 컴플리먼트 단자에 연결된다. 다수의 워드라인이 제공되는데, 각각은 메모리 셀의 행 중의 대응되는 한 행에 접속된다. 제공된 행 및 열 어드레스 신호에 따라 반전/비반전 신호를 생성하는 어드레스 논리부에는 비트 라인에 제공되는 열 어드레스 신호가 제공되고, 워드 라인에 제공되는 행 어드레스 신호가 제공된다. 메모리는 다수의 인버터를 포함하며, 각 인버터는 감지 증폭기 중의 어느 하나에 대응하여 연결되어 어드레스 논리부에 의해 생성된 반전/비반전 신호에 따라 선택적으로 감지 증폭기에 제공되거나 판독된 데이터를 반전한다.
본 발명의 다른 실시예에 따르면, 메모리 셀의 행 및 열의 어레이를 갖는 메모리가 제공된다. 각각 트루 및 컴플리먼트 단자를 갖는 다수의 감지 증폭기가 포함된다. 다수의 비트 라인 쌍이 제공되는데, 비트 라인 쌍의 각각은 다수의 감지 증폭기 중의 어느 하나에 연결된다. 각 비트 라인 쌍 중의 한 비트 라인은 이러한 셀의 열 중의 첫 번째 열에 있는 메모리 셀의 제 1 부분과 메모리 셀의 열 중의 두 번째 열에 있는 메모리 셀의 제 1 부분에 접속된다. 각 비트 라인 쌍 중의 나머지 비트 라인은 이러한 메모리 셀의 열 중의 첫 번째 열에 있는 메모리 셀의 제 2 부분과 메모리 셀의 열 중의 두 번째 열에 있는 메모리 셀의 제 2 부분에 접속된다. 각 비트 라인 쌍의 한 비트 라인은 연결된 감지 증폭기의 트루 단자에 접속되고, 다른 비트 라인은 연결된 감지 증폭기의 컴플리먼트 단자에 접속된다. 다수의 워드 라인이 포함되며, 각 워드 라인은 메모리 셀의 한 행에 접속된다. 어드레스 논리부는 비트 라인으로 제공되는 열 어드레스 신호를 제공받고 워드 라인에 연결되는 행 어드레스 신호를 제공받아, 제공된 행 및 열 어드레스 신호에 따라 반전/비반전 신호를 생성한다. 다수의 인버터가 포함되며, 각 인버터는 감지 증폭기 중에서 대응하는 어느 하나에 연결되어 어드레스 논리부에 의해 생성된 반전/비반전 신호에 따라, 감지 증폭기로 제공되는 데이터 또는 판독되는 데이터를 선택적으로 반전한다.
일 실시예에서, 메모리 셀의 행 중의 한 행에 있는 각각의 메모리 셀은 다수의 감지 증폭기의 트루 단자에 접속되고, 메모리 셀의 행 중의 다른 행에 있는 각 메모리 셀은 다수의 감지 증폭기의 컴플리먼트 단자에 접속된다.
일 실시예에서, 메모리 셀의 행 중의 한 행에 있는 메모리 셀의 일부분이 다수의 감지 증폭기 중의 어느 하나의 트루 단자에 접속되고, 메모리 셀의 이러한 행 중의 다른 행에 있는 메모리 셀의 다른 부분은 다수의 감지 증폭기 중의 다른 하나의 컴플리먼트 단자에 접속된다.
일 실시예에서, 이러한 행 중의 한 행에 있는 인접한 메모리 셀은 각각 한 쌍의 감지 증폭기의 해당 트루 및 컴플리먼트 단자 쌍에 접속된다.
일 실시예에서, 어드레스 논리부는 테스트 신호에 응답하여 인에이블(enable)되며, 이러한 테스트 신호가 어드레스 논리부에 인가될 때 어레이의 메모리 셀이 같은 논리 상태를 갖는 데이터 비트로 프로그램된다.
본 발명의 하나 이상의 실시예의 세부 사항은 첨부된 도면 및 이하 상세 설명에서 기술된다. 본 발명의 그 밖의 특징, 목적 및 이점은 상세 설명과 도면, 및 청구 범위에 명백히 드러난다.
도 4를 참조하면, 메모리 셀(M), 여기서는 DRAM 셀의 행 및 열 어레이를 포함하고 있는 메모리(10)가 도시된다. 다수의 감지 증폭기(SA0-SA3)로써 더 많은 감지 증폭기가 포함될 수 있으나, 발명의 이해의 편의를 위해 일부분, 여기에서는 4개만이 도시된다.
각각 트루 단자(T)와 컴플리먼트 단자(C)를 구비하는 감지 증폭기(SA0-SA3)가 포함된다.
메모리 셀(M)의 열은 워드 라인(WL0-WL7)에 접속되어 있는데 더 많은 워드 라인이 포함될 수 있으나 발명의 이해의 편의를 위해 일부분, 여기에서는 8개만이 도시된다. 다수의 비트 라인 쌍(즉, 비트 라인 쌍 (BL0, BL1), (BL2, BL3), (BL4, BL5), (BL6, BL7) 등)이 있다. 각 비트 라인 쌍은 다수의 감지 증폭기(즉, 각각 도시된 바와 같이, 감지 증폭기(SA0, SA1, SA2, SA3 등) 중에서 대응하는 어느 하나에 연결된다는 것에 유의한다. 또한, 메모리 셀(M)의 다수의 열 (COL0, COL1, COL2, COL3, ...)이 있음을 유의해야 한다.
메모리 셀의 열의 쌍 중에서 예시적으로 한 쌍의 열, 여기서는 열(COL0, COL1)을 고려하면, COL0은 메모리 셀(M1, M2, M3 및 M4)을 포함하고, 반면에 COL1은 도시된 바와 같이 메모리 셀(M5, M6, M7 및 M8)을 포함한다. 다수의 비트 라인 쌍 중에서 예시적으로 한 쌍의 비트 라인, 여기서는 비트 라인(BL0, BL1)을 고려하면, 비트 라인(BL0)은 열(COL0)에 있는 메모리 셀(M4)과 열(COL1)에 있는 메모리 셀(M5와 M6)에 접속되는데, 반면에 비트 라인(BL1)은 열(COL1)에 있는 메모리 셀(M7과 M8)과 열(COL0)에 있는 메모리 셀(M1, M2와 M3)에 접속된다. 따라서, 각 비트 라인 쌍의 한 비트 라인은 이러한 셀의 열 중의 첫 번째 열에 있는 메모리 셀의 제 1 부분과 메모리 셀의 열 중의 두 번째 열에 있는 메모리 셀의 제 1 부분에 접속되며, 반면에 다른 하나의 비트 라인은 이러한 메모리 셀의 열 중의 첫 번째 열에 있는 메모리 셀의 제 2 부분과 메모리 셀의 열 중의 두 번째 열에 있는 메모리 셀의 제 2 부분에 접속된다.
또한, 각 비트 라인 쌍의 한 라인은 감지 증폭기 중에서 연결된 것의 트루 단자(T)에 연결되고, 이러한 라인 쌍의 다른 라인은 감지 증폭기 중에서 연결된 것의 컴플리먼트 단자(C)에 연결된다. 따라서, 한 쌍의 비트 라인(BL0과 BL1)을 고려하면, 비트 라인(BL0)은 감지 증폭기(SA0)의 트루 단자(T)에 접속되고, 비트 라인(BL1)은 이러한 감지 증폭기(SA0)의 컴플리먼트 단자(C)에 접속된다.
다수의 워드 라인(WL)이 포함되는데, 발명의 이해의 편의를 위해 일부분, 여기에서는 8개의 워드 라인(WL0~WL7)만이 도시된다. 워드 라인(WL0-WL7)은 각각 메모리 셀(M)의 행 중에서 대응하는 어느 하나에 접속된다.
디스크램블링 회로(de-scrambling circuit)(17)가 포함된다. 디스크램블링 회로(17)는 다수의 데이터 인버터(DI0-DI3)를 포함하는데, 각각의 데이터 인버터는 도시된 바와 같이 감지 증폭기(SA0-SA3) 중에서 대응하는 어느 하나와 어드레스 논리부(12)에 연결된다. 각각의 데이터 인버터(DI0-DI3)는 구조적인 면에서 서로 동일하며, 예시적으로, 하나의 데이터 인버터, 여기에서는 데이터 인버터(DI0)가 한 쌍의 스위치(SR과 SW)를 포함하고 있는 것이 상세히 도시되고 있다. 도시된 바와 같이, 데이터 인버터(DI0)는 감지 증폭기(SA0)에 연결되는 단자(TSA)와 입출력 단자(I/O)를 포함한다. 또한, 데이터 인버터(DI0)는 도시된 바와 같이 한 쌍의 인버터(IR, IW)를 포함한다.
어드레스 논리부(12)는 비트 라인(BL)으로 제공되는 열 어드레스 신호(COLUMN ADR)와 워드 라인(WL)에 연결되는 행 어드레스 신호(ROW ADR)를 수신하여, 수신된 행 및 열 어드레스 신호(ROW ADR 및 COLUMN ADR)에 따라 반전/비반전 신호를 생성한다.
테스트 모드의 쓰기 부분 동안에, 만일 I/O 단자로부터 감지 증폭기(SA0)로 흐르는 데이터에 반전이 있다면, 쓰기 스위치(SW)는 단자(I/O)를 쓰기 인버터(IW)를 거쳐서 감지 증폭기(SA0)에 연결한다. 반면에, I/O 단자로부터 감지 증폭기(SA0)로 흐르는 데이터에 반전이 없다면, 쓰기 스위치(SW)는 단자(I/O)를 커넥터(CW)를 거쳐서 감지 증폭기(SA0)에 직접 연결한다. 쓰기 및 읽기 스위치(SW와 SR)의 반전/비반전 동작은 데이터 인버터(DI0)로 제공된 라인(INVERT/NON-INVERT_0) 상의 어드레스 논리부에 의해 생성된 이진 신호에 따른다. 어드레스 논리부(12)는 다수의 라인(INVERT/NON-INVERT_0로부터 INVERT/NON-INVERT_3의 라인)에 신호를 각각 생성한다는 것에 유의해야 하고, 도시된 바와 같이, INVERT/NON-INVERT_0로부터 INVERT/NON-INVERT_3까지의 각 라인은 데이터 인버터(DI0-DI3) 중에서 대응되는 어느 하나와 연결된다.
테스트 모드의 다음 읽기 부분 동안에, 만일 감지 증폭기(SA0)로부터 단자(I/O)로 흐르는 데이터에 반전이 있다면, 읽기 스위치(SR)는 감지 증폭기(SA0)를 읽기 인버터(IR)를 거쳐서 단자에 연결한다. 반면에, 감지 증폭기(SA0)로부터 I/0 단자로 흐르는 데이터에 반전이 없다면, 읽기 스위치(SR)는 감지 증폭기(SA0)를 커넥터(CR)를 거쳐서 단자(I/O)에 직접 연결한다.
어드레스 논리부(12)는 행 어드레스 및 열 어드레스 신호와 INVERT/NON-INVERT 신호, INVERT/NON-INVERT_0로부터 INVERT/NON-INVERT_3 까지의 라인 간의 관계를 다음과 같이 저장한다.
I=반전, NI=유지(비반전)
CA=열 어드레스
RA=행 어드레스
SA0 SA1 SA2 SA3
CA<1> 0 1
CA<0> 0 1 0 1
RA<2> RA<1> RA<0> COL 0 1 2 3 4 5 6 7
1 1 1 WL7 I I I I
1 1 0 WL6 I I I I
1 0 1 WL5 NI NI NI NI
1 0 0 WL4 I NI NI NI
0 1 1 WL3 NI I NI I
0 1 0 WL2 NI I NI I
0 0 1 WL1 I NI I NI
0 0 0 WL0 I NI I NI
SA0에 대한 어드레스 논리의 예(CA<0>=0, CA<1>=0):
InvertSA0=[(RA<2>)AND(RA<1>)] OR [(RA<2>)AND(NOT RA<0>)] OR
[(NOT RA<2>)AND(NOT RA<1>)].
도 5를 참조하면, 다른 경우의 데이터 스크램블링이 도시된다. 여기서, 스크램블링은 도 2에 도시된 예와 동일하다. 그러나, 하나 이상의 행(또는 워드 라인), 여기서는 워드 라인(WLR)이 메모리 어레이에 추가되어 있다. 일반적으로, 추가되는 워드 라인은 결함이 있는 워드 라인을 대체하는데 사용되는 소위 리던던트 워드 라인이다. 도 5는 워드 라인(WL11)이 리던던트 워드 라인(WLR)로 교체되어 있는 일례를 도시한다. 대체적으로 이러한 교체는 예를 들어, 워드 라인(WL11)에 있는 메모리 셀(M)에 결함이 있음이 테스트에 의해 드러난 후에 행해진다. 이와 같은 결함이 검출되면, 가용 링크(fusible link)(도시하지 않음)가 불량 워드 라인, 여기서는 워드 라인(WL11)을 전기적으로 분리시켜서 사실당 리던던트 워드 라인(WLR)으로 교체하도록 프로그램된다. 결과적으로, 워드 라인(11)의 활성화는 리던던트 워드 라인의 활성화를 가져온다. 그러나, 이것은 WLR이 영역(IV)에 위치하고 반면에 교체된 워드 라인, 여기서는 WL11이 영역(III)에 위치하므로, 다른 데이터 스크램블링을 유도한다. 유사한 상태가 비트 라인 교체의 경우에도 나타날 수 있다. 또한, 이러한 것은 도 3에 도시된 어레이에도 일어날 수 있다.
따라서, 이 실시예에서의 디스크램블링 회로(17')는 도시된 바와 같이 추가 입력 "REDUNDANCY ROW (WLR) USED"을 갖게 되는데, 이 입력은 디스크램블링 회로(17)가 워드 라인 (또는 비트 라인) 방향에서의 어떤 보상도 조절할 수 있게 한다.
도 6을 참조하면, 이와 같은 도 6은 멀티 뱅크 DRAM 회로에 집적된 디스크램블링 회로(17')를 나타낸다. 여기에는 4개의 뱅크(BANK A, BANK B, BANK C 및 BANK D)만이 도시된다. 디스크램블링 회로(17')로의 입력은 서로 다른 어드레스 부분, 즉, 뱅크 어드레스(BA), 행 어드레스(RA) 및 열 어드레스(CA)이다. 일반적으로, 상이한 메모리 뱅크도 데이터 스크램블링에 관해서는 동일한 것으로 가정되므로, 반드시 뱅크 어드레스를 염두에 둘 필요는 없다. 그러나, 멀티-뱅킹은 각 뱅크에 있는 하나의 워드 라인까지도 활성화한다. 활성화된 워드 라인(WL)은 서로 다른 데이터 스크램블링 영역에 위치할 수 있다. 그러므로, 디스크램블링 회로(17)는 뱅크 어드레스(BA)를 기억하고 있는데, 이는 도 7 및 8과 관련하여 이하에서 더욱 상세하게 기술된다.
지금은 어드레스(BA, CA, RA) 이외에 디스크램블링 회로(17')가 디스크램블링 동작이 수행되어야 할 때를 지시하는 사용자 명령어 신호(CMD)(예를 들면, 읽기 데이터, 쓰기 데이터, 전력 감소, 등)를 수신한다는 것만 밝힌다. 일반적으로, 디스크램블링 회로(17)는 열 동작, 즉, 데이터를 열로부터 판독하거나 또는 열에 쓰는 동작 동안 활성화된다. 디스크램블링 회로(17)는 도시된 바와 같이 데이터 I/O에 가깝게 위치한다. 도시된 바와 같이 하나의 디스크램블링 회로(17')가 메모리 뱅크 사이에서 공유된다. 따라서, 이 회로(17')로 인한 영역 불이익은 매우 적다. 이와 같이 구현할 때 제어되어야 하는 데이터 라인은 I/O에 근접하기 때문에 그 데이터 라인의 수는 매우 적다. 현재 판매되는 상용 DRAM은 4, 8 또는 16개의 I/O 라인을 갖는다. 이 개수는 일반적으로 2048개인 매우 많은 감지 증폭기 데이터 라인과 비교된다. 그러므로, 각 메모리 어레이 뱅크에 다수의 디스크램블링 회로를 구비하는 대신에 디스크램블링 회로(17')를 데이터 I/O에 가까운 곳에 구현하는 것이 바람직하다.
도 7 및 8을 참조하면, 도 7은 멀티 뱅크 DRAM 회로의 인터페이스에서의 파형의 일례를 나타낸다. 이 일례는 데이터 스크램블링 회로(17')가 각 메모리 뱅크에 대한 현재 활성화 상태의 행 어드레스(RA)를 추적해야 하는 이유를 나타낸다. 여기에서는 도시된 비작동 명령어(Nop)는 관련되지 않는다. 단지 이 일례를 PC-100과 같은 공통적으로 사용되는 DRAM 인터페이스 특성에 관련되게 만드는 것을 용이하게 하는데 사용된다. 먼저, 행 어드레스(RA)를 갖는 워드 라인이 BANK A(뱅크(BA))에서 활성화된다. 다음, 워드 라인(RB)이 BANK B(뱅크(BB))에서 활성화된다. 그 후, 쓰기 명령어가 뱅크(BB)에 있는 열(CB)에 이어서 뱅크(BA)에 있는 열(CA)에 제공된다. 이 때, 행 어드레스는 열 명령어가 제공될 때에는 존재하지 않음에 유의해야 한다. 이 제한 사항은 어드레스 버스가 행 어드레스와 열 어드레스에 공통적으로 공유되기 때문에 발생한다. 그러나, 데이터 스크램블링은 비트 라인 트위스트가 적용되면 행 어드레스에 의존한다. 그러므로, 디스크램블링 회로(17)는 내부 저장 메카니즘, 여기에서는 각 뱅크의 현재 활성화 상태 행 어드레스를 위한 행 어드레스 발생기(20)를 제공한다(도 8).
도 8을 참조하면, 저장 기능은 앞으로의 열 명령어(읽기 또는 쓰기)에 대한 워드 라인 활성화 명령어(RCMD)에 따라 행 어드레스(RA)를 특정 뱅크로 래치(latch)시킨다. 열 명령어(CLCMD)가 계속하여 인가될 때, 뱅크 어드레스(BA)에 대응하는 행 어드레스(RA')는 래치로부터 출력되어 버스(24)를 거쳐 디스크램블링 논리부(22)로 제공되는데, 도 8과 관련하여 더욱 상세히 설명된다.
각 메모리 뱅크를 위한 행 어드레스 래치 그룹이 제공된다. 도 8은 네 개의 메모리 뱅크에 대한 일례를 도시한다. 각 그룹은 모든 행 어드레스 비트나 하위 그룹 중 어느 하나를 기억한다. 만일 디스크램블링 회로(17')가 정확한 작동을 위해 모든 행 어드레스 비트를 필요로 하는 것이 아니라면 하나의 하위 그룹으로도 충분하다. 예를 들어, 도 5에서, 워드 라인(WL0)과 워드 라인(WL1)은 동일한 데이터 스크램블링 방식을 갖는다. 그러므로, 반드시 홀수 워드 라인과 짝수 워드 라인을 구별하는 어드레스 비트를 저장할 필요는 없다.
보상된 DRAM의 정확한 디스크램블링이 요구된다면, 행 어드레스 비트 외에도 래치가 각 뱅크와 별도로 워드 라인 보상 정보(REPAIR)를 저장한다. 디멀티플렉서(demultimplexer)는 저장 동작을 제어하는 데 사용된다. 외부 워드 라인 활성화가 행 명령어 신호(RCMD)(즉, 행 어드레스 선택(RAS))에 의해 지시될 때, 디멀티플렉서는 외부의 뱅크 어드레스에 대응하는 래치 그룹으로 그 신호를 전달한다. 이 래치 그룹은 응답으로 외부의 행 어드레스(RA)와 보상 정보(REPAIR)를 또는 그 하위 그룹을 저장한다.
상술된 바와 같이 열 명령 신호(CLCMD)(즉, 열 어드레스 선택(CAS))에 의해 지시된 열 명령어에 따라, 멀티플렉서가 행 어드레스(RA')를 버스(24)를 거쳐 디스크램블링 논리부(22)로 제공한다. 버스(24) 상의 행 어드레스(RA')는 열 명령어 신호(CLCMD) 동안에 제공되는 외부 뱅크 어드레스에 따라 선택된다. 어드레스 논리부(12')는 상술한 어드레스 논리부(12)에 상당한다. 어드레스 논리부(12')는 라인(40) 상의 데이터 반전 신호(DATAINV)를 데이터/인버터 섹션의 쓰기 섹션(42) 및 읽기 섹션(44) 모두에게 제공한다. 또한, 쓰기 섹션(42)으로 제공되는 것도 통상적인 쓰기 인에이블 신호(WRITE)이고 읽기 섹션(44)으로 제공되는 것도 통상적인 읽기 인에이블 신호(READ)이다.
도 9를 참조하면, 쓰기 섹션(42)이 더욱 상세히 도시된다. 만일 메모리에 쓰여진 데이터가 있다면, 논리 신호(WRITE)는 논리 1이다. I/O의 데이터가 반전되면 DATAINV는 논리 1이고, 반전되지 않는다면 DATAINV 상의 논리 신호는 논리 0이다.
데이터가 반전되지 않는다는 조건 하에서, 논리 신호(WRITE)는 논리 1이고, 논리 신호(DATAINV)는 논리 0이다. 이러한 논리 신호에 응답하여, 3상태 버퍼(tristate buffer)(50)는 I/O로부터의 데이터를 반전시키고, 이와 같이 반전된 데이터는 인버터(54)에 의해 다시 반전되어 I/O에서의 데이터는 감지 증폭기로 공급되는 DATA 라인에서 비반전된 형태로 나타난다. 반면에, 논리 신호(WRITE)가 논리 1이고 논리 신호(DATAINV)가 논리 1이면, 3상태 버퍼(50)로는 전력이 차단되고 I/O로부터의 데이터가 전송 게이트(48)로 전송된 후 인버터(54)로 전달된다. 그러므로, 감지 증폭기로 공급되는 DATA 라인은 I/O로부터의 데이터의 반전이다.
도 10을 참조하면 읽기 섹션(44)이 더욱 상세히 기술된다. 메모리로부터 읽혀진 후 감지 증폭기로 전송되는 데이터(DATA)는 READ의 논리 신호가 논리 1일 때 DATAINV(라인(40)) 상의 신호의 논리 상태에 따라 반전 또는 비반전되어 전달된다. 만일 RAED가 논리 1이고 DATAINV가 논리 1(하이)이면, 감지 증폭기에서 읽혀진 데 이터는 I/O 라인에 반전된 상태로 나타날 것이며, 반대로 READ 신호가 논리 1이고 DATAINV 라인이 논리 0(로우)이면, I/O에서의 데이터는 반전이 없는 감지 증폭기로부터의 데이터일 것이다. 더욱 상세하게는, READ가 논리 1이고 DATAINV가 논리 1일 때, 입력 신호(DATA)는 멀티플렉서 NAND 게이트(60)로 제공되어 반전되고 인버터(65)로 전송된다. 인버터(65)는 NFET(67)를 제어한다. 따라서, 신호(DATA)는 멀티플렉서 NAND 게이트(60)와 인버터(65)에 의해 두 번 반전된다. DATA가 논리 1이면, NFET(67)가 가동되고 출력 신호(I/0)가 로우로 구동되어, 신호(DATA)가 신호(I/O)로 반전된다. 또한, READ가 논리 1이고 DATAINV가 논리 1일 때, 입력 신호(DATA)는 인버터(63)에 의해 반전되어 멀티플렉서 NAND 게이트(62)로 제공된다. 여기에서, 그것은 다시 반전되고 PFET(69)의 게이트로 전달된다. 신호(DATA)가 논리 0인 경우, PFET(69)의 게이트가 로우(논리 0)로 구동되어 PFET를 가동시키며, 이에 의해, I/O 출력 신호의 전압이 하이(논리 1)가 되고, 또한, 신호(DATA)는 반전되어 신호(I/O)가 된다.
한편, 신호(READ)가 논리 1이고 DATAINV가 논리 0일 때, 입력 신호(DATA)는 멀티플렉서 NAND(60)로 제공된다. 여기에서, 신호(DATA)는 반전되어 PFET(69)의 게이트로 전달된다. 신호(DATA)가 논리 1이면, PFET(69)의 게이트는 로우로 구동된다. 이것은 PFET(69)를 가동시키고 출력 전압(I/O)을 하이로 구동하여, 신호(DATA)는 비반전되어 신호(I/O)로 된다. 또한, 신호(DATA)가 논리 0일 때, 인버터(63)는 신호(DATA)를 반전하고 논리 1을 멀티플렉서 NAND(62)로 전송한다. 그러면 멀티플렉서 NAND(62)가 논리 0을 인버터(65)에 전송하여 논리 1이 NFET(67)의 게이트로 전송된다. 이 논리 1은 NFET(67)을 가동시키고 출력(I/O)을 로우(논리 0)로 구동한다. 결과적으로, 신호 데이터는 신호(I/O)로의 반전 없이 전달된다. 발명의 많은 실시예가 기술되고 있다. 그렇지만 발명의 사상과 범주로부터 벗어나지 않으면 다양한 변형예가 만들어질 수 있음에 유의해야 한다. 이에 따라, 다른 실시예는 이하의 청구 범위의 범주 내에 있다.
본 발명에 따르면 메모리의 비트 또는 워드 라인이 손상되었을 때 손상된 라인을 리던던트 라인으로 대체하여, 라인 손상을 효율적으로 보상할 수 있다.

Claims (8)

  1. 메모리에 있어서,
    메모리 셀의 행 및 열의 어레이와,
    각각이 트루(true) 단자와 컴플리먼트(compliment) 단자를 구비하는 다수의 감지 증폭기와,
    각각이 상기 다수의 감지 증폭기 중에서 대응하는 하나의 감지 증폭기의 트루 및 컴플리먼트 단자에 연결되는 다수의 트위스티드(twisted) 비트 라인 쌍과,
    각각이 상기 메모리 셀의 상기 행 중에서 대응하는 어느 하나에 연결되는 다수의 워드 라인과,
    상기 비트 라인에 제공되는 열 어드레스 신호와 상기 워드 라인에 연결되는 행 어드레스 신호에 연결되어, 상기 제공된 행 및 열 어드레스 신호에 따라 반전/비반전 신호를 생성하는 어드레스 논리부와,
    각각이 상기 감지 증폭기 중에서 대응하는 하나의 감지 증폭기에 연결되어, 상기 어드레스 논리부에 의해 생성된 상기 반전/비반전 신호에 따라 상기 감지 증폭기로 제공되는 데이터 또는 판독되는 데이터를 선택적으로 반전하는 다수의 인버터
    를 포함하는 메모리.
  2. 메모리에 있어서,
    메모리 셀의 행 및 열의 어레이와,
    각각이 트루 단자와 컴플리먼트 단자를 구비하는 다수의 감지 증폭기와,
    각 비트 라인 쌍이 상기 다수의 감지 증폭기 중에서 대응하는 하나의 감지 증폭기의 트루 및 컴플리먼트 단자에 연결되며, 상기 각 비트 라인 쌍의 하나의 비트 라인은 이러한 셀의 상기 열 중에서 제 1 열 내의 상기 메모리 셀에 접속되고, 상기 비트 라인 쌍의 상기 비트 라인의 다른 비트 라인은 이러한 메모리 셀의 상기 열 중에서 상기 제 2 열 내의 상기 메모리 셀에 접속되며, 상기 각 비트 라인 쌍의 하나의 라인은 상기 감지 증폭기 중에서 상기 연결된 감지 증폭기의 상기 트루 단자에 연결되고, 이러한 비트 라인 쌍의 다른 라인은 상기 감지 증폭기 중에서 상기 연결된 감지 증폭기의 상기 단자에 연결되는 다수의 비트 라인 쌍과,
    각각이 상기 메모리 셀의 상기 행 중에서 대응하는 하나의 행에 연결되는 다수의 워드 라인과,
    상기 비트 라인에 제공되는 열 어드레스 신호와 상기 워드 라인에 연결되는 행 어드레스 신호에 의해 제공되어, 상기 제공된 행 및 열 어드레스 신호에 따라서, 반전/비반전 신호를 생성하는 어드레스 논리부와,
    각각이 상기 감지 증폭기 중에서 대응하는 하나의 감지 증폭기에 연결되어, 상기 어드레스 논리부에 의해 생성된 상기 반전/비반전 신호에 따라 상기 감지 증폭기에 제공되는 데이터 또는 판독되는 데이터를 선택적으로 반전하는 다수의 인버터
    를 포함하는 메모리.
  3. 제 2 항에 있어서,
    상기 메모리 셀의 상기 행 중의 한 행이 연결된 상기 메모리 셀 각각은 상기 다수의 감지 증폭기의 상기 트루 단자이며, 상기 메모리 셀의 상기 행 중의 다른 행이 연결된 상기 메모리 셀 각각은 상기 다수의 감지 증폭기의 상기 컴플리먼트 단자인
    메모리.
  4. 제 2 항에 있어서,
    상기 메모리 셀의 상기 행 중의 한 행이 연결되는 상기 메모리 셀의 일부는 상기 다수의 감지 증폭기 중의 하나의 감지 증폭기의 상기 트루 단자이며, 이러한 메모리 셀의 상기 행 중의 다른 행이 연결된 상기 메모리 셀의 다른 부분은 상기 다수의 감지 증폭기 중의 다른 감지 증폭기의 컴플리먼트 단자인
    메모리.
  5. 제 4 항에 있어서,
    상기 행 중의 이러한 행 내의 상기 메모리 셀의 인접 메모리 셀은 각각 상기 감지 증폭기의 대응하는 쌍의 상기 트루 및 컴플리먼트 단자인
    메모리.
  6. 제 2 항에 있어서,
    상기 어드레스 논리부는 테스트 신호에 응답하여 인에이블(enable)되고, 이러한 테스트 신호가 상기 어드레스 논리부에 인가될 때 상기 어레이 내의 상기 메모리 셀은 동일 논리 상태를 갖는 데이터 비트로 프로그램되는
    메모리.
  7. 제 3 항에 있어서,
    상기 어드레스 논리부는 테스트 신호에 응답하여 인에이블되고, 이러한 테스트 신호가 상기 어드레스 논리부에 인가될 때 상기 어레이 내의 상기 메모리 셀은 동일 논리 상태를 갖는 데이터 비트로 프로그램되는
    메모리.
  8. 제 1 항에 있어서,
    상기 메모리는 상기 어레이의 다수의 뱅크를 포함하고, 어드레스 논리부는 메모리 뱅크 어드레스 신호를 수신하는
    메모리.
KR1020020083900A 2001-12-27 2002-12-26 메모리 KR100576403B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/034,625 US6608783B2 (en) 2001-12-27 2001-12-27 Twisted bit-line compensation
US10/034,625 2001-12-27

Publications (2)

Publication Number Publication Date
KR20030057368A KR20030057368A (ko) 2003-07-04
KR100576403B1 true KR100576403B1 (ko) 2006-05-03

Family

ID=21877568

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020083900A KR100576403B1 (ko) 2001-12-27 2002-12-26 메모리

Country Status (4)

Country Link
US (1) US6608783B2 (ko)
KR (1) KR100576403B1 (ko)
DE (1) DE10261328B4 (ko)
TW (1) TW591666B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10229163B3 (de) * 2002-06-28 2004-02-05 Infineon Technologies Ag Speicherbaustein mit gekreuzten Bitleitungen und Verfahren zum Auslesen
DE10245712A1 (de) * 2002-10-01 2004-04-22 Infineon Technologies Ag Speicherschaltung mit einem Testmodus zum Schreiben von Testdaten
JP2004171742A (ja) * 2002-11-08 2004-06-17 Hitachi Ltd 半導体装置
JP4278414B2 (ja) * 2003-03-18 2009-06-17 株式会社ルネサステクノロジ 半導体記憶装置
DE102004006288B4 (de) * 2004-02-09 2006-02-23 Infineon Technologies Ag Integrierter Halbleiterspeicher mit redundanten Speicherzellen sowie Verfahren zum Testen eines integrierten Halbleiterspeichers mit redundanten Speicherzellen und Verfahren zum Betreiben eines integrierten Halbleiterspeichers mit redundanten Speicherzellen
JP2007157212A (ja) * 2005-12-02 2007-06-21 Elpida Memory Inc 半導体記憶装置
KR100927397B1 (ko) 2007-06-08 2009-11-19 주식회사 하이닉스반도체 반도체 메모리장치 및 그 리드/라이트 방법
US8773902B2 (en) 2012-05-09 2014-07-08 Sandisk Technologies Inc. Channel boosting using secondary neighbor channel coupling in non-volatile memory
JP6868466B2 (ja) * 2017-05-25 2021-05-12 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05249196A (ja) * 1992-03-02 1993-09-28 Hitachi Ltd 半導体記憶装置
US5331601A (en) 1993-02-04 1994-07-19 United Memories, Inc. DRAM variable row select
JPH06338199A (ja) * 1993-05-27 1994-12-06 Hitachi Ltd 半導体記憶装置
US5488583A (en) * 1994-09-22 1996-01-30 Micron Technology, Inc. Memory integrated circuits having on-chip topology logic driver, and methods for testing and producing such memory integrated circuits
IL121044A (en) 1996-07-15 2000-09-28 Motorola Inc Dynamic memory device
US6097644A (en) * 1999-02-22 2000-08-01 Micron Technology, Inc. Redundant row topology circuit, and memory device and test system using same
US6292383B1 (en) * 2000-04-27 2001-09-18 Stmicroelectronics, Inc. Redundant memory cell for dynamic random access memories having twisted bit line architectures

Also Published As

Publication number Publication date
US6608783B2 (en) 2003-08-19
TW591666B (en) 2004-06-11
DE10261328B4 (de) 2013-04-18
TW200303554A (en) 2003-09-01
US20030133320A1 (en) 2003-07-17
KR20030057368A (ko) 2003-07-04
DE10261328A1 (de) 2003-07-17

Similar Documents

Publication Publication Date Title
KR100538883B1 (ko) 반도체 메모리 장치
US6519192B2 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
JP4646106B2 (ja) 半導体集積回路装置
KR960016805B1 (ko) 병렬 비트 테스트 모드 내장 반도체 메모리
US6310807B1 (en) Semiconductor integrated circuit device including tester circuit for defective memory cell replacement
KR960016804B1 (ko) 병렬비트테스트모드내장 반도체 메모리
US5907515A (en) Semiconductor memory device
US6041006A (en) Semiconductor memory device
KR100718518B1 (ko) 반도체 기억 장치
US6853597B2 (en) Integrated circuits with parallel self-testing
KR0159453B1 (ko) 반도체 기억장치
EP0829880B1 (en) Semiconductor memory device with an increased band width
KR100576403B1 (ko) 메모리
JP3626510B2 (ja) 半導体記憶装置
GB2337824A (en) A semiconductor memory device with a parallel bit test circuit built therein
US6570794B1 (en) Twisted bit-line compensation for DRAM having redundancy
US5877992A (en) Data-bit redundancy in semiconductor memories
US6330198B1 (en) Semiconductor storage device
KR100272942B1 (ko) 반도체기억장치
KR100368096B1 (ko) 스페어 메모리 셀을 구비한 반도체 기억 장치
US7035153B2 (en) Semiconductor memory device of bit line twist system
US6452861B1 (en) Semiconductor memory device allowing simultaneous inputting of N data signals
US6975548B2 (en) Memory device having redundant memory cell
US6078535A (en) Redundancy arrangement for novel memory architecture
JP3050704B2 (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee