JPH06338199A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06338199A JPH06338199A JP5146684A JP14668493A JPH06338199A JP H06338199 A JPH06338199 A JP H06338199A JP 5146684 A JP5146684 A JP 5146684A JP 14668493 A JP14668493 A JP 14668493A JP H06338199 A JPH06338199 A JP H06338199A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000000295 complement effect Effects 0.000 claims abstract description 20
- 230000007547 defect Effects 0.000 abstract description 23
- 230000002950 deficient Effects 0.000 abstract description 22
- 238000012360 testing method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000008439 repair process Effects 0.000 description 5
- 101100346432 Arabidopsis thaliana MRF4 gene Proteins 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 101100346429 Arabidopsis thaliana MRF1 gene Proteins 0.000 description 2
- 102100040428 Chitobiosyldiphosphodolichol beta-mannosyltransferase Human genes 0.000 description 2
- 101000891557 Homo sapiens Chitobiosyldiphosphodolichol beta-mannosyltransferase Proteins 0.000 description 2
- 101100237293 Leishmania infantum METK gene Proteins 0.000 description 2
- 101150108651 MAT2 gene Proteins 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000004753 textile Substances 0.000 description 2
- 101100346431 Arabidopsis thaliana MRF3 gene Proteins 0.000 description 1
- 102100035606 Beta-casein Human genes 0.000 description 1
- 101100495270 Caenorhabditis elegans cdc-26 gene Proteins 0.000 description 1
- 101100076569 Euplotes raikovi MAT3 gene Proteins 0.000 description 1
- 101000947120 Homo sapiens Beta-casein Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 欠陥救済の確率を高くし、動作マージンの改
善を図った半導体記憶装置を提供する。 【構成】 予備のビット線又はワード線をメモリマット
のほぼ中央部に配置する。 【効果】 予備のワード線又はビット線の不良発生確率
が小さいから、不良のワード線又はビット線を予備のワ
ード線又はビット線に切り替えたときの不良発生確率を
低くすることができる。
善を図った半導体記憶装置を提供する。 【構成】 予備のビット線又はワード線をメモリマット
のほぼ中央部に配置する。 【効果】 予備のワード線又はビット線の不良発生確率
が小さいから、不良のワード線又はビット線を予備のワ
ード線又はビット線に切り替えたときの不良発生確率を
低くすることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に相補ビット線にツイスト部が設けられたものの
欠陥救済回路に利用して有効な技術に関するものであ
る。
し、特に相補ビット線にツイスト部が設けられたものの
欠陥救済回路に利用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】予備のワード線又はビット線（データ線
又はディジット線と呼ばれる場合もある）を設けて、不
良ビット線又は不良データ線の救済を行うようにしたダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）が
ある。このようなダイナミック型ＲＡＭの欠陥救済技術
に関しては、例えば特開平３−２１４６９９号公報があ
る。
又はディジット線と呼ばれる場合もある）を設けて、不
良ビット線又は不良データ線の救済を行うようにしたダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）が
ある。このようなダイナミック型ＲＡＭの欠陥救済技術
に関しては、例えば特開平３−２１４６９９号公報があ
る。
【０００３】
【発明が解決しようとする課題】従来のダイナミック型
ＲＡＭにあっては、例えば不良のワード線を予備ワード
線に切り替えても不良が救済されないという問題があ
る。そこで、予備のワード線のテストを行い、不良があ
るか否かを識別して欠陥救済を行うことが考えられる。
しかしながら、予備のワード線に不良があるか否かを識
別するためには、通常動作とは異なるテストモードに設
定してから予備のワード線又はビット線に接続されたメ
モリセルをアクセスしての試験を行うものとなるため、
その手順やテストパターンの発生が通常のテストパター
ンとは異なるものになってしまう。このため、量産のダ
イナミック型ＲＡＭにおいては、テスト時間の短縮化の
ために予備のワード線や予備のビット線について逐一テ
スト動作を行うことが難しいのが現状である。
ＲＡＭにあっては、例えば不良のワード線を予備ワード
線に切り替えても不良が救済されないという問題があ
る。そこで、予備のワード線のテストを行い、不良があ
るか否かを識別して欠陥救済を行うことが考えられる。
しかしながら、予備のワード線に不良があるか否かを識
別するためには、通常動作とは異なるテストモードに設
定してから予備のワード線又はビット線に接続されたメ
モリセルをアクセスしての試験を行うものとなるため、
その手順やテストパターンの発生が通常のテストパター
ンとは異なるものになってしまう。このため、量産のダ
イナミック型ＲＡＭにおいては、テスト時間の短縮化の
ために予備のワード線や予備のビット線について逐一テ
スト動作を行うことが難しいのが現状である。
【０００４】従来のダイナミック型ＲＡＭにあっては、
予備のワード線又はビット線がメモリマットの端に配置
されている。本願発明者にあっては、メモリマットの端
における不良発生率が、メモリマットの中央部に比べて
相対的に高いことに着目して、実際的な欠陥救済確率を
高くすることを考えた。また、本願発明者においては、
メモリマットの端に予備のワード線を設けると、隣接ビ
ット線との容量結合の影響を軽減するために中央部にビ
ット線ツイスト部を設けたものでは、交差するワード線
との数にアンバランスが生じ、結果としてビット線容量
にアンバランスが生じてしまうという問題も生じること
を見い出した。
予備のワード線又はビット線がメモリマットの端に配置
されている。本願発明者にあっては、メモリマットの端
における不良発生率が、メモリマットの中央部に比べて
相対的に高いことに着目して、実際的な欠陥救済確率を
高くすることを考えた。また、本願発明者においては、
メモリマットの端に予備のワード線を設けると、隣接ビ
ット線との容量結合の影響を軽減するために中央部にビ
ット線ツイスト部を設けたものでは、交差するワード線
との数にアンバランスが生じ、結果としてビット線容量
にアンバランスが生じてしまうという問題も生じること
を見い出した。
【０００５】この発明の目的は、欠陥救済の確率を高く
できる半導体記憶装置を提供することにある。この発明
の他の目的は、動作マージンの改善を図った半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
できる半導体記憶装置を提供することにある。この発明
の他の目的は、動作マージンの改善を図った半導体記憶
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、予備のビット線又はワード
線をメモリマットのほぼ中央部に配置する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、予備のビット線又はワード
線をメモリマットのほぼ中央部に配置する。
【０００７】
【作用】上記した手段によれば、予備のワード線又はビ
ット線の不良発生確率が小さいから、不良のワード線又
はビット線を予備のワード線又はビット線に切り替えた
ときの不良発生確率を低くすることができる。
ット線の不良発生確率が小さいから、不良のワード線又
はビット線を予備のワード線又はビット線に切り替えた
ときの不良発生確率を低くすることができる。
【０００８】
【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭのメモリマット部の一実施例の概略パターン図が示
されている。同図の各回路と配線は、公知の半導体集積
回路の製造技術より、単結晶シリコンのような１個の半
導体基板上において形成される。同図の各回路と配線
は、半導体基板上における実際の幾何学的な配置にほぼ
合わせて描かれている。
ＡＭのメモリマット部の一実施例の概略パターン図が示
されている。同図の各回路と配線は、公知の半導体集積
回路の製造技術より、単結晶シリコンのような１個の半
導体基板上において形成される。同図の各回路と配線
は、半導体基板上における実際の幾何学的な配置にほぼ
合わせて描かれている。
【０００９】同図において、ワード線ＷＬ０〜ＷＬｎは
縦方向に延長されるように並んで配置される。センスア
ンプＳＡの一対の入出力ノードに一端が接続されてなる
一対からなる相補ビット線は、横方向に延長されるよう
に並んで配置される。特に制限されないが、この実施例
では、隣接ビット線間の容量結合の影響を差動のセンス
アンプＳＡにより相殺させるようにするために、奇数番
号が付された相補ビット線ＢＬ１Ｔ，ＢＬ１Ｂは、その
中央部において配置が相互に入れ換えられるツイスト部
が設けられる。
縦方向に延長されるように並んで配置される。センスア
ンプＳＡの一対の入出力ノードに一端が接続されてなる
一対からなる相補ビット線は、横方向に延長されるよう
に並んで配置される。特に制限されないが、この実施例
では、隣接ビット線間の容量結合の影響を差動のセンス
アンプＳＡにより相殺させるようにするために、奇数番
号が付された相補ビット線ＢＬ１Ｔ，ＢＬ１Ｂは、その
中央部において配置が相互に入れ換えられるツイスト部
が設けられる。
【００１０】この実施例では、単純な構成により欠陥救
済率を高くするために上記ツイスト部を挟んで左側の中
央部に２本の予備ワード線ＲＷＬ０，ＲＷＬ１が設けら
れ、上記ツイスト部を挟んで右側の中央部に２本の予備
ワード線ＲＷＬ２，ＲＷＬ３が設けられる。
済率を高くするために上記ツイスト部を挟んで左側の中
央部に２本の予備ワード線ＲＷＬ０，ＲＷＬ１が設けら
れ、上記ツイスト部を挟んで右側の中央部に２本の予備
ワード線ＲＷＬ２，ＲＷＬ３が設けられる。
【００１１】この構成では、相補ビット線側から見る
と、交差するワード線の数が予備のワード線を含んで同
じ数にできる。これにより、ビット線においてツイスト
部に対して左右に接続されるメモリセルの数を同数にで
きるので、容量のバランスを採ることができ動作マージ
ンの拡大を図ることも可能となる。
と、交差するワード線の数が予備のワード線を含んで同
じ数にできる。これにより、ビット線においてツイスト
部に対して左右に接続されるメモリセルの数を同数にで
きるので、容量のバランスを採ることができ動作マージ
ンの拡大を図ることも可能となる。
【００１２】すなわち、ワード線は、一般に単位のデコ
ーダによって４本のワード線を選択し、その中から１つ
を選ぶようするので、上記のようなツイスト部を設けた
場合には、予備のワード線が設けられる側がワード線４
本分のピッチだけ長くなるし、接続されるメモリセルの
数が増加して上記のようなアンバランスが生じてしま
う。これに対して、本願では、上記のようにツイスト部
を挟んで２本ずつ合計４本の予備のワード線を並べて配
置できるので、それらに共通の予備のデコーダを設ける
ことができる。
ーダによって４本のワード線を選択し、その中から１つ
を選ぶようするので、上記のようなツイスト部を設けた
場合には、予備のワード線が設けられる側がワード線４
本分のピッチだけ長くなるし、接続されるメモリセルの
数が増加して上記のようなアンバランスが生じてしま
う。これに対して、本願では、上記のようにツイスト部
を挟んで２本ずつ合計４本の予備のワード線を並べて配
置できるので、それらに共通の予備のデコーダを設ける
ことができる。
【００１３】この実施例では、予備のビット線もＲＢＬ
０Ｔ，ＲＢＬ０ＢとＲＢＬ１Ｔ，ＲＢＬ１Ｂのように２
対がメモリマットの中央部に設けられる。これらの相補
ビット線ＲＢＬ０Ｔ，ＲＢＬ０ＢとＲＢＬ１Ｔ，ＲＢＬ
１Ｂとには、センスアンプＳＡが設けられる。上記予備
のビット線ＲＢＬ０Ｔ，ＲＢＬ０ＢとＲＢＬ１Ｔ，ＲＢ
Ｌ１Ｂに対応して設けられるセンスアンプは、他のセン
スアンプと同様に制御される。それ故、予備のワード線
と異なり、予備のビット線ＲＢＬ０Ｔ，ＲＢＬ０ＢとＲ
ＢＬ１Ｔ，ＲＢＬ１Ｂにおいては、センスアンプＳＡが
欠陥救済のある無しに無関係に動作状態にされる。これ
らのビット線の一方はＲＢＬ１Ｔ，ＲＢＬ１Ｂは中央部
にツイスト部が設けられる。これにより、全体としての
ビット線のツイスト部が無いものと在るものとの規則性
を維持することができる。
０Ｔ，ＲＢＬ０ＢとＲＢＬ１Ｔ，ＲＢＬ１Ｂのように２
対がメモリマットの中央部に設けられる。これらの相補
ビット線ＲＢＬ０Ｔ，ＲＢＬ０ＢとＲＢＬ１Ｔ，ＲＢＬ
１Ｂとには、センスアンプＳＡが設けられる。上記予備
のビット線ＲＢＬ０Ｔ，ＲＢＬ０ＢとＲＢＬ１Ｔ，ＲＢ
Ｌ１Ｂに対応して設けられるセンスアンプは、他のセン
スアンプと同様に制御される。それ故、予備のワード線
と異なり、予備のビット線ＲＢＬ０Ｔ，ＲＢＬ０ＢとＲ
ＢＬ１Ｔ，ＲＢＬ１Ｂにおいては、センスアンプＳＡが
欠陥救済のある無しに無関係に動作状態にされる。これ
らのビット線の一方はＲＢＬ１Ｔ，ＲＢＬ１Ｂは中央部
にツイスト部が設けられる。これにより、全体としての
ビット線のツイスト部が無いものと在るものとの規則性
を維持することができる。
【００１４】図１において、メモリセルＭＣは、ワード
線と相補ビット線のうちの一方との交点に○で示された
箇所に接続される。メモリセルＭＣは、公知のようにア
ドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタから
構成される。上記アドレス選択用ＭＯＳＦＥＴのゲート
はワード線に接続され、その一方のソース，ドレインが
ビット線に接続される。アドレス選択用ＭＯＳＦＥＴの
他方のソース，ドレインは、キャパシタの一方の電極に
接続される。
線と相補ビット線のうちの一方との交点に○で示された
箇所に接続される。メモリセルＭＣは、公知のようにア
ドレス選択用ＭＯＳＦＥＴと情報記憶用キャパシタから
構成される。上記アドレス選択用ＭＯＳＦＥＴのゲート
はワード線に接続され、その一方のソース，ドレインが
ビット線に接続される。アドレス選択用ＭＯＳＦＥＴの
他方のソース，ドレインは、キャパシタの一方の電極に
接続される。
【００１５】上記の構成では、メモリマットの中央部分
での不良発生率は、メモリマットの端の部分での不良発
生率に対して相対的に低くされる。それ故、いずれか正
規のワード線に不良があって、予備のワード線の試験を
行うことなく、一律に予備のワード線に切り替えたとき
の欠陥救済確率を高くすることができる。この実施例で
は、上記のように予備のワード線に対する試験を省略し
ても、欠陥救済確率を高くできるので、量産される汎用
メモリであるダイナミック型ＲＡＭ等に適用して有効と
なるものである。
での不良発生率は、メモリマットの端の部分での不良発
生率に対して相対的に低くされる。それ故、いずれか正
規のワード線に不良があって、予備のワード線の試験を
行うことなく、一律に予備のワード線に切り替えたとき
の欠陥救済確率を高くすることができる。この実施例で
は、上記のように予備のワード線に対する試験を省略し
ても、欠陥救済確率を高くできるので、量産される汎用
メモリであるダイナミック型ＲＡＭ等に適用して有効と
なるものである。
【００１６】上記ツイスト部を中心にしたロウ系のアド
レスにより、データスクランブル論理の単純化も図るこ
とができる。すなわち、相補ビット線の入れ換えによっ
て、読み出されたデータのレベルが逆転してしまうの
で、それを論理的に補正して試験のためのデータの書き
込み／読み出しを行う必要がある。このようなデータス
クランブル処理において、ツイスト部を挟んで分けられ
るメモリセルの物理レベルが逆転してセンスアンプに入
力されるので、上記ツイスト部に対応した１ビットのア
ドレスのハイレベル／ロウレベルにより反転／非反転の
処理を行うだけでよい。このことは、不良ワード線が予
備のワード線に切り替えられたときのテストモードにお
いて有効となる。
レスにより、データスクランブル論理の単純化も図るこ
とができる。すなわち、相補ビット線の入れ換えによっ
て、読み出されたデータのレベルが逆転してしまうの
で、それを論理的に補正して試験のためのデータの書き
込み／読み出しを行う必要がある。このようなデータス
クランブル処理において、ツイスト部を挟んで分けられ
るメモリセルの物理レベルが逆転してセンスアンプに入
力されるので、上記ツイスト部に対応した１ビットのア
ドレスのハイレベル／ロウレベルにより反転／非反転の
処理を行うだけでよい。このことは、不良ワード線が予
備のワード線に切り替えられたときのテストモードにお
いて有効となる。
【００１７】図２には、予備ワード線の選択回路の一実
施例の回路図が示されている。信号ＸＥＢは、不良ワー
ド線へのアクセスを検出するとハイレベルになる信号で
ある。この信号ＸＥＢとＲＡＳ系のタイミング信号Ｒ２
とがナンドゲート回路Ｇ１に供給され、その出力信号が
インバータ回路Ｎ１を通して予備のワード線選択回路を
有効にする。
施例の回路図が示されている。信号ＸＥＢは、不良ワー
ド線へのアクセスを検出するとハイレベルになる信号で
ある。この信号ＸＥＢとＲＡＳ系のタイミング信号Ｒ２
とがナンドゲート回路Ｇ１に供給され、その出力信号が
インバータ回路Ｎ１を通して予備のワード線選択回路を
有効にする。
【００１８】信号ＭＳｉは、マット選択信号であり、信
号ＢＸ１Ｂ，ＢＸ１Ｔ及びＢＸ０Ｂ，ＢＸ０Ｔは、下位
２ビットのアドレス信号に対応した信号であり、４本の
ワード線のうちの１本を選択するために用いられる。ナ
ンドゲート回路Ｇ２ないしＧ５は、上記インバータ回路
Ｎ１の出力信号とマット選択信号ＭＳｉにより有効にさ
れ、内部アドレス信号ＢＸ１Ｂ，ＢＸ１Ｔ及びＢＸ０
Ｂ，ＢＸ０Ｔを解読して１つの予備ワード線の選択信号
ＸＲ０Ｂ〜ＸＲ３Ｂの中のいずれか１つをロウレベルに
する。これにより、不良のワード線に代えて、上記予備
のワード線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂの中のいずれか
１つロウレベルにされたものに対応した予備のワード線
が選択状態にされる。
号ＢＸ１Ｂ，ＢＸ１Ｔ及びＢＸ０Ｂ，ＢＸ０Ｔは、下位
２ビットのアドレス信号に対応した信号であり、４本の
ワード線のうちの１本を選択するために用いられる。ナ
ンドゲート回路Ｇ２ないしＧ５は、上記インバータ回路
Ｎ１の出力信号とマット選択信号ＭＳｉにより有効にさ
れ、内部アドレス信号ＢＸ１Ｂ，ＢＸ１Ｔ及びＢＸ０
Ｂ，ＢＸ０Ｔを解読して１つの予備ワード線の選択信号
ＸＲ０Ｂ〜ＸＲ３Ｂの中のいずれか１つをロウレベルに
する。これにより、不良のワード線に代えて、上記予備
のワード線選択信号ＸＲ０Ｂ〜ＸＲ３Ｂの中のいずれか
１つロウレベルにされたものに対応した予備のワード線
が選択状態にされる。
【００１９】図３には、ワード線選択動作を説明するた
めの一実施例のタイミング図が示されている。ロウアド
レスストローブ信号ＲＡＳＢのロウレベルによりロウ系
のアドレス信号の取り込みが行われる。すなわち、信号
ＲＡＳＢのロウレベルにより内部信号Ｒ１がハイレベル
にされて、アドレス信号Ａｉがロウアドレス（ＲＯＷ）
として取り込まれる。
めの一実施例のタイミング図が示されている。ロウアド
レスストローブ信号ＲＡＳＢのロウレベルによりロウ系
のアドレス信号の取り込みが行われる。すなわち、信号
ＲＡＳＢのロウレベルにより内部信号Ｒ１がハイレベル
にされて、アドレス信号Ａｉがロウアドレス（ＲＯＷ）
として取り込まれる。
【００２０】上記取り込まれたロウアドレスＲＯＷに対
応して内部信号ＢＸｉのレベルが決定される。この内部
信号ＢＸｉを解読してマット選択信号ＭＳ０がハイレベ
ルされる。上記信号Ｒ１により不良アドレスとの比較が
行われて、不良アドレスへのアクセスでないときには信
号ＸＥがハイレベルにされる。上記信号Ｒ１に遅れて内
部信号Ｒ２がハイレベルにされる。この信号Ｒ２と信号
ＸＥにより４本分のワード線の中から１つのワード線に
対応したワード線選択タイミング信号Ｘ０Ｂがロウレベ
ルにされる。他のロウ系のアドレス信号を解読するプリ
デコーダ回路によって、４本分のワード線の選択信号が
形成されているので、上記信号ＸＢ０のロウレベルに同
期してワード線ＷＬ０がハイレベルの選択状態にされ
る。
応して内部信号ＢＸｉのレベルが決定される。この内部
信号ＢＸｉを解読してマット選択信号ＭＳ０がハイレベ
ルされる。上記信号Ｒ１により不良アドレスとの比較が
行われて、不良アドレスへのアクセスでないときには信
号ＸＥがハイレベルにされる。上記信号Ｒ１に遅れて内
部信号Ｒ２がハイレベルにされる。この信号Ｒ２と信号
ＸＥにより４本分のワード線の中から１つのワード線に
対応したワード線選択タイミング信号Ｘ０Ｂがロウレベ
ルにされる。他のロウ系のアドレス信号を解読するプリ
デコーダ回路によって、４本分のワード線の選択信号が
形成されているので、上記信号ＸＢ０のロウレベルに同
期してワード線ＷＬ０がハイレベルの選択状態にされ
る。
【００２１】次のメモリサイクルにおいて、不良ワード
線へのメモリアクセスであるときには、信号ＸＥがロウ
レベルのままとされる。これにより、上記不良ワード線
の選択動作が禁止され、図２に示したような信号ＸＥＢ
がハイレベルとなって、信号Ｒ２がハイレベルにされた
タイミングで予備のワード線に対応した選択信号ＸＲＢ
０がロウレベルにされる。この信号ＸＲ０Ｂのロウレベ
ルに同期して、予備のワード線ＲＷＬ０がハイレベルの
選択状態にされる。
線へのメモリアクセスであるときには、信号ＸＥがロウ
レベルのままとされる。これにより、上記不良ワード線
の選択動作が禁止され、図２に示したような信号ＸＥＢ
がハイレベルとなって、信号Ｒ２がハイレベルにされた
タイミングで予備のワード線に対応した選択信号ＸＲＢ
０がロウレベルにされる。この信号ＸＲ０Ｂのロウレベ
ルに同期して、予備のワード線ＲＷＬ０がハイレベルの
選択状態にされる。
【００２２】図４と図５には、この発明に係るダイナミ
ック型ＲＡＭの要部一実施例のブロック図が示されてい
る。図４には、メモリアレイとその周辺選択回路が示さ
れ、図５にはアドレスバッファや入出力バッファのよう
な入出力インターフェイス部とタイミング制御回路が示
されている。
ック型ＲＡＭの要部一実施例のブロック図が示されてい
る。図４には、メモリアレイとその周辺選択回路が示さ
れ、図５にはアドレスバッファや入出力バッファのよう
な入出力インターフェイス部とタイミング制御回路が示
されている。
【００２３】図４において、２つのメモリマットＭＡＴ
０とＭＡＴ０に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンスアンプとされる。センスアンプＳＡ
０１の入出力部には、図示しないが選択スイッチが設け
られてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット
線に接続される。
０とＭＡＴ０に挟まれてセンスアンプＳＡ０１が設けら
れる。すなわち、センスアンプＳＡ０１は、２つのメモ
リマットＭＡＴ０とＭＡＴ１に対して選択的に用いられ
るシェアードセンスアンプとされる。センスアンプＳＡ
０１の入出力部には、図示しないが選択スイッチが設け
られてメモリマットＭＡＴ０又はＭＡＴ１の相補ビット
線に接続される。
【００２４】他のメモリマットＭＡＴ２，ＭＡＴ３や、
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットと４個のセンスアンプにより、１
つのメモリアレイＭＡＲＹ０が構成される。このメモリ
アレイＭＡＲＹ０に対してＹデコーダＹＤが設けられ
る。ＹデコーダＹＤを挟んで対称的にメモリアレイＭＡ
ＲＹ１が設けられる。このメモリアレイＭＡＲＹ１は、
内部構成が省略されているが、上記メモリアレイＭＡＲ
Ｙ０と同様な構成にされる。
ＭＡＴ４，ＭＡＴ５及びＭＡＴ６，ＭＡＴ７もそれぞれ
一対とされて、それぞれにセンスアンプＳＡ２３，ＳＡ
４５及びＳＡ６７が共通に設けられる。上記のような合
計８個のメモリマットと４個のセンスアンプにより、１
つのメモリアレイＭＡＲＹ０が構成される。このメモリ
アレイＭＡＲＹ０に対してＹデコーダＹＤが設けられ
る。ＹデコーダＹＤを挟んで対称的にメモリアレイＭＡ
ＲＹ１が設けられる。このメモリアレイＭＡＲＹ１は、
内部構成が省略されているが、上記メモリアレイＭＡＲ
Ｙ０と同様な構成にされる。
【００２５】各メモリマットＭＡＴ０〜ＭＡＴ７におい
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号アドレス信号ＡＸｉを解読して４本分のワード線
選択信号を形成する。このデコーダＸＤ０〜ＸＤ７と次
に説明するマット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴ
ＣＴＲＬ６７の出力信号とによってワード線の選択信号
を形成するワードドライバＷＤ０〜ＷＤ７が設けられ
る。このワードドライバには、前記予備のワード線に対
応したワードドライバも含まれる。
て、デコーダＸＤ０〜ＸＤ７が設けられる。これらのデ
コーダＸＤ０〜ＸＤ７は、プリデコーダ回路ＸＰＤの出
力信号アドレス信号ＡＸｉを解読して４本分のワード線
選択信号を形成する。このデコーダＸＤ０〜ＸＤ７と次
に説明するマット制御回路ＭＡＴＣＴＲＬ０１〜ＭＡＴ
ＣＴＲＬ６７の出力信号とによってワード線の選択信号
を形成するワードドライバＷＤ０〜ＷＤ７が設けられ
る。このワードドライバには、前記予備のワード線に対
応したワードドライバも含まれる。
【００２６】上記一対のメモリマットＭＡＴ０，ＭＡＴ
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対してた１つのマット制御回路に
おいて、４本のワード線の中の１本を選択する選択信号
ＸｉＢ等を出力する。この他に、上記選択されたメモリ
マットに対応して左右いずれかのメモリマットに対応し
たビット線選択スイッチをオン状態のままとし、非選択
のメモリマットに対応したビット線選択スイッチをオフ
状態にする選択信号や、センスアンプの増幅動作を開始
させるタイミング信号を出力する。
１に対応してマット制御回路ＭＡＴＣＴＴＬ０１が設け
られる。他の対とされるメモリマットＭＡＴ２，ＭＡＴ
３〜ＭＡＴ６，ＭＡＴ７に対しても同様なマット制御回
路ＭＡＴＣＴＲＬ２３，ＭＡＴＣＴＲＬ４５，ＭＡＴＣ
ＴＲＬ６７が設けられる。マット制御回路ＭＡＴＣＴＲ
Ｌ０１〜ＭＡＴＣＴＲＬ６７は、マット選択信号ＭＳｉ
と信号ＸＥ及びセンス動作タイミング信号φＳＡ及び下
位２ビットのアドレス信号の解読信号とを受けて、選択
されたメモリマットに対してた１つのマット制御回路に
おいて、４本のワード線の中の１本を選択する選択信号
ＸｉＢ等を出力する。この他に、上記選択されたメモリ
マットに対応して左右いずれかのメモリマットに対応し
たビット線選択スイッチをオン状態のままとし、非選択
のメモリマットに対応したビット線選択スイッチをオフ
状態にする選択信号や、センスアンプの増幅動作を開始
させるタイミング信号を出力する。
【００２７】不良ワード線へのアクセスが行われたとき
には、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ
等を出力が禁止されるので不良ワード線の選択動作が停
止される。これに代えて、冗長回路側の選択信号ＸＲｉ
Ｂが形成されるので、予備のワード線が選択状態にされ
る。
には、信号ＸＥのロウレベルにより上記選択信号ＸｉＢ
等を出力が禁止されるので不良ワード線の選択動作が停
止される。これに代えて、冗長回路側の選択信号ＸＲｉ
Ｂが形成されるので、予備のワード線が選択状態にされ
る。
【００２８】図５において、タイミング制御回路ＴＧ
は、外部端子から供給されるロウアドレスストローブ信
号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、
ライトイネーブル信号ＷＥＢ及びアウトプットイネーブ
ル信号ＯＥＢを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。
は、外部端子から供給されるロウアドレスストローブ信
号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、
ライトイネーブル信号ＷＥＢ及びアウトプットイネーブ
ル信号ＯＥＢを受けて、動作モードの判定、それに対応
して内部回路の動作に必要な各種のタイミング信号を形
成する。
【００２９】信号Ｒ１とＲ２は、ロウ系の内部タイミン
グ信号であり、前記図３のように使用する。タイミング
信号φＸＬは、ロウ系アドレスを取り込んで保持させる
信号であり、ロウアドレスバッファＲＡＢに供給され
る。すなわち、ロウアドレスバッファＲＡＢは、上記タ
イミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから
入力されたアドレスを取り込んでラッチ回路に保持させ
る。
グ信号であり、前記図３のように使用する。タイミング
信号φＸＬは、ロウ系アドレスを取り込んで保持させる
信号であり、ロウアドレスバッファＲＡＢに供給され
る。すなわち、ロウアドレスバッファＲＡＢは、上記タ
イミング信号φＸＬによりアドレス端子Ａ０〜Ａｉから
入力されたアドレスを取り込んでラッチ回路に保持させ
る。
【００３０】タイミング信号φＹＬは、カラムウ系アド
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。
レスを取り込んで保持させる信号であり、カラムアドレ
スバッファＣＡＢに供給される。すなわち、カラムアド
レスバッファＲＡＢは、上記タイミング信号φＹＬによ
りアドレス端子Ａ０〜Ａｉから入力されたアドレスを取
り込んでラッチ回路に保持させる。
【００３１】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。
【００３２】タイミング信号φＸは、ワード線選択タイ
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
ミング信号であり、デコーダＸＩＢに供給されて、下位
２ビットのアドレス信号の解読された信号に基づいて４
通りのワード線選択タイミング信号ＸｉＢが形成され
る。タイミング信号φＹはカラム選択タイミング信号で
あり、カラム系プリデコーダＹＰＤに供給されてカラム
選択信号ＡＹix、ＡＹjx、ＡＹkxが出力される。
【００３３】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。
【００３４】タイミング信号φＭＳは、マット選択動作
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。
を指示する信号であり、ロウアドレスバッファＲＡＢに
供給され、このタイミングに同期してマット選択信号Ｍ
Ｓｉが出力される。タイミング信号φＳＡは、センスア
ンプの動作を指示する信号である。このタイミング信号
φＳＡに基づいて、センスアンプの活性化パルスが形成
されることの他、相補ビット線のプリチャージ終了動作
や、非選択のメモリマット側のビット線を切り離す動作
の制御信号を形成するにも用いられる。
【００３５】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶されり不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良ワード線の選択動作を禁止させるとともに、信号ＸＥ
Ｂをハイレベルにして、前記図２のような選択回路によ
って、１つの予備ワード線を選択する選択信号ＸＲｉＢ
を出力させる。
ＤＥが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶されり不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良ワード線の選択動作を禁止させるとともに、信号ＸＥ
Ｂをハイレベルにして、前記図２のような選択回路によ
って、１つの予備ワード線を選択する選択信号ＸＲｉＢ
を出力させる。
【００３６】図５では、省略されているが、上記ロウ系
の回路と同様な回路がカラム系にも設けられており、そ
れによって不良ビット線に対するメモリアクセスを検出
すると、カラムデコーダＹＤによる不良ビット線の選択
動作を停止させ、それに代えて、予備に設けられている
ビット線を選択する選択信号が形成される。
の回路と同様な回路がカラム系にも設けられており、そ
れによって不良ビット線に対するメモリアクセスを検出
すると、カラムデコーダＹＤによる不良ビット線の選択
動作を停止させ、それに代えて、予備に設けられている
ビット線を選択する選択信号が形成される。
【００３７】上記実施例から得られる作用効果は、下記
の通りである。すなわち、 （１） 予備のビット線又はワード線をメモリマットの
ほぼ中央部に配置することにより、予備のワード線又は
ビット線の不良発生確率が小さいことを利用して、不良
のワード線又はビット線を予備のワード線又はビット線
に切り替えたときの不良発生確率を低くすることができ
るという効果が得られる。
の通りである。すなわち、 （１） 予備のビット線又はワード線をメモリマットの
ほぼ中央部に配置することにより、予備のワード線又は
ビット線の不良発生確率が小さいことを利用して、不良
のワード線又はビット線を予備のワード線又はビット線
に切り替えたときの不良発生確率を低くすることができ
るという効果が得られる。
【００３８】（２） ワード線を相補ビット線のツイス
ト部を挟んで両側に同じ数の予備のワード線を設けるこ
とにより、相補ビット線間の容量バランスを採ることが
でき、動作マージンの向上を図ることができるという効
果が得られる。
ト部を挟んで両側に同じ数の予備のワード線を設けるこ
とにより、相補ビット線間の容量バランスを採ることが
でき、動作マージンの向上を図ることができるという効
果が得られる。
【００３９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、予備
のワード線は、上記のように相補ビット線のツイスト部
の両側に同じ数だけ分散して設けるようにし、ビット線
の容量バランスを採るようにしたとき、他のレイアウト
等の関係により相補ビット線をメモリマットの周辺部に
配置してもよい。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、予備
のワード線は、上記のように相補ビット線のツイスト部
の両側に同じ数だけ分散して設けるようにし、ビット線
の容量バランスを採るようにしたとき、他のレイアウト
等の関係により相補ビット線をメモリマットの周辺部に
配置してもよい。
【００４０】図４において、同様なメモリアレイとＹデ
コーダを設けて、４つのメモリアレイにより１つのダイ
ナミック型ＲＡＭを構成してもよい。また、４つのメモ
リアイレを１組として、それを４組設けて１つのダイナ
ミック型ＲＡＭを構成するようにしてもよい。このよう
に、ダイナミック型ＲＡＭの実際のメモリアレイの構成
は、種々の実施形態を採ることができる。
コーダを設けて、４つのメモリアレイにより１つのダイ
ナミック型ＲＡＭを構成してもよい。また、４つのメモ
リアイレを１組として、それを４組設けて１つのダイナ
ミック型ＲＡＭを構成するようにしてもよい。このよう
に、ダイナミック型ＲＡＭの実際のメモリアレイの構成
は、種々の実施形態を採ることができる。
【００４１】相補ビット線を持つ半導体記憶装置として
は、折り返しビット線方式のダイナミック型ＲＡＭの他
に、スタティック型ＲＡＭもある。スタティック型ＲＡ
Ｍにおいても、１つおきの相補ビット線にツイスト部を
設けることによりビット線間のカップリングの影響を軽
減できるので、予備のワード線を相補ビット線のツイス
ト部を挟んで同じ数だけ設けることにより、同様な動作
マージンの改善を図ることができ、同時にデータスクラ
ンブルの単純化を図ることができる。
は、折り返しビット線方式のダイナミック型ＲＡＭの他
に、スタティック型ＲＡＭもある。スタティック型ＲＡ
Ｍにおいても、１つおきの相補ビット線にツイスト部を
設けることによりビット線間のカップリングの影響を軽
減できるので、予備のワード線を相補ビット線のツイス
ト部を挟んで同じ数だけ設けることにより、同様な動作
マージンの改善を図ることができ、同時にデータスクラ
ンブルの単純化を図ることができる。
【００４２】この発明は、上記のような相補ビット線を
持つダイナミック型ＲＡＭやスタティック型ＲＡＭの他
に、各種ＲＯＭにも適用できる。ＲＡＭやＲＯＭは、１
つのメモリ集積回路を構成するもの他、マイクロコンピ
ュータ等のようなディジタル集積回路に内蔵されるもの
であってもよい。
持つダイナミック型ＲＡＭやスタティック型ＲＡＭの他
に、各種ＲＯＭにも適用できる。ＲＡＭやＲＯＭは、１
つのメモリ集積回路を構成するもの他、マイクロコンピ
ュータ等のようなディジタル集積回路に内蔵されるもの
であってもよい。
【００４３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、予備のビット線又はワード
線をメモリマットのほぼ中央部に配置することにより、
予備のワード線又はビット線における不良発生確率が小
さいことを利用して、不良のワード線又はビット線を予
備のワード線又はビット線に切り替えたときの不良発生
確率を低くすることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、予備のビット線又はワード
線をメモリマットのほぼ中央部に配置することにより、
予備のワード線又はビット線における不良発生確率が小
さいことを利用して、不良のワード線又はビット線を予
備のワード線又はビット線に切り替えたときの不良発生
確率を低くすることができる。
【図１】この発明に係るダイナミック型ＲＡＭのメモリ
マット部の一実施例を示す概略パターン図である。
マット部の一実施例を示す概略パターン図である。
【図２】予備ワード線の選択回路の一実施例を示す回路
図である。
図である。
【図３】ワード線選択動作を説明するための一実施例を
示すタイミング図である。
示すタイミング図である。
【図４】この発明に係るダイナミック型ＲＡＭにおける
メモリアレイ部と周辺回路の一実施例を示すブロック図
である。
メモリアレイ部と周辺回路の一実施例を示すブロック図
である。
【図５】この発明に係るダイナミック型ＲＡＭにおける
入出力インターフェイス部とタイミング制御回路の一実
施例を示すブロック図である。
入出力インターフェイス部とタイミング制御回路の一実
施例を示すブロック図である。
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＭＡＲＹ０，ＭＡ
ＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回
路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ
６７…センスアンプ、ＹＤ…カラムデコーダ回路、ＭＡ
ＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御回路、Ｔ
Ｇ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ
…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッ
ファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュ
アドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ
回路、Ｘ−ＤＥＣ…カラム系冗長回路、ＸＩＢ…デコー
ダ回路。
ＲＹ１…メモリアレイ、ＸＤ０〜ＸＤ７…デコーダ回
路、ＷＤ０〜ＷＤ７…ワードドライバ、ＳＡ０１〜ＳＡ
６７…センスアンプ、ＹＤ…カラムデコーダ回路、ＭＡ
ＴＣＴＲＬ０〜ＭＡＴＣＴＲＬ３…マット制御回路、Ｔ
Ｇ…タイミング制御回路、Ｉ／Ｏ…入出力回路、ＲＡＢ
…ロウアドレスバッファ、ＣＡＢ…カラムアドレスバッ
ファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…リフレッシュ
アドレスカウンタ回路、ＸＰＤ，ＹＰＤ…プリテコーダ
回路、Ｘ−ＤＥＣ…カラム系冗長回路、ＸＩＢ…デコー
ダ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 幸英 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 吉田 博幸 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 乾 隆至 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 沼賀 茂樹 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (3)
- 【請求項１】 予備のビット線又はワード線をメモリマ
ットのほぼ中央部に配置してなることを特徴とする半導
体記憶装置。 - 【請求項２】 上記ビット線は、一対の相補ビット線か
らなり、その中央部においてツイスト部が設けられるも
のと、上記ツイスト部が設けられないものとが交互に配
置されるものであり、上記ツイスト部を挟んで両側に同
じ数からなる予備のワード線が設けられるものであるこ
とを特徴とする請求項１の半導体記憶装置。 - 【請求項３】 上記ビット線とワード線の交点にはダイ
ナミック型メモリセルが配置されるものであることを特
徴とする請求項１又は請求項２の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146684A JPH06338199A (ja) | 1993-05-27 | 1993-05-27 | 半導体記憶装置 |
| US08/250,130 US5615156A (en) | 1993-05-27 | 1994-05-27 | Semiconductor memory device having plural memory mats with centrally located reserve bit or word lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5146684A JPH06338199A (ja) | 1993-05-27 | 1993-05-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338199A true JPH06338199A (ja) | 1994-12-06 |
Family
ID=15413252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5146684A Withdrawn JPH06338199A (ja) | 1993-05-27 | 1993-05-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5615156A (ja) |
| JP (1) | JPH06338199A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004310802A (ja) * | 2003-04-01 | 2004-11-04 | Sony Corp | 半導体記憶装置 |
| US6851081B2 (en) | 2000-07-27 | 2005-02-01 | Nec Electronics Corporation | Semiconductor memory device having ECC type error recovery circuit |
| JP2005353264A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0172376B1 (ko) * | 1995-12-06 | 1999-03-30 | 김광호 | 서브워드라인 드라이버 구조를 가지는 반도체 메모리장치 |
| JPH09265778A (ja) * | 1996-03-29 | 1997-10-07 | Oki Micro Design Miyazaki:Kk | シンクロナスｄｒａｍ |
| US5742614A (en) * | 1996-11-25 | 1998-04-21 | Texas Instruments Incorporated | Apparatus and method for a variable step address generator |
| US6191983B1 (en) | 1997-06-19 | 2001-02-20 | Hitachi, Ltd. | Semiconductor memory |
| US6201272B1 (en) | 1999-04-28 | 2001-03-13 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6608783B2 (en) * | 2001-12-27 | 2003-08-19 | Infineon Technologies North America Corp. | Twisted bit-line compensation |
| JP2004234770A (ja) * | 2003-01-31 | 2004-08-19 | Renesas Technology Corp | 半導体記憶装置とテスト方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250600A (ja) * | 1986-04-22 | 1987-10-31 | Sharp Corp | 半導体集積回路装置 |
| US5214601A (en) * | 1986-12-11 | 1993-05-25 | Mitsubishi Denki Kabushiki Kaisha | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US5134588A (en) * | 1990-07-27 | 1992-07-28 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| KR940008211B1 (ko) * | 1991-08-21 | 1994-09-08 | 삼성전자 주식회사 | 반도체메모리장치의 리던던트 셀 어레이 배열방법 |
| JPH05210998A (ja) * | 1992-01-30 | 1993-08-20 | Nec Corp | 半導体メモリ装置 |
-
1993
- 1993-05-27 JP JP5146684A patent/JPH06338199A/ja not_active Withdrawn
-
1994
- 1994-05-27 US US08/250,130 patent/US5615156A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6851081B2 (en) | 2000-07-27 | 2005-02-01 | Nec Electronics Corporation | Semiconductor memory device having ECC type error recovery circuit |
| JP2004310802A (ja) * | 2003-04-01 | 2004-11-04 | Sony Corp | 半導体記憶装置 |
| JP2005353264A (ja) * | 2004-06-11 | 2005-12-22 | Samsung Electronics Co Ltd | ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5615156A (en) | 1997-03-25 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |