JP2005353264A - ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 - Google Patents
ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 Download PDFInfo
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Abstract
【解決手段】 複数のヒューズを含み、不良セルのアドレスに相応するようにヒューズをプログラミングしてリペアアドレスを発生させる冗長回路。ツイストビットラインを基準に分けられるメモリ装置内のメモリセルアレイブロックがブロックアドレスによりアドレッシングされる。リペアアドレスと不良セルとが発生したメモリセルアレイブロックを選択するブロックアドレスに応答するコーディング部により、不良セルと連結されるワードラインがスペアワードラインに置換される。これにより、ツイストされたビットラインが配列された複数のメモリセルアレイブロックが、一つの冗長回路を共有するためにメモリ装置のチップ面積を広げない。
【選択図】 図2
Description
ツイストビットライン構造は、ビットラインBLと相補ビットライン
したがって、ツイストビットライン構造でチップ面積を広げず、冗長効率を柔軟に維持できる方案が要求される。
本発明の他の目的は、ツイストビットライン構造を有するメモリ装置の不良セルを救済する方法を提供するところにある。
更に好ましくは、本発明のツイストビットライン構造の不良セルの救済方法は、不良セルを選択するアドレスラインが遮断される段階を更に含む。
以下、添付した図面を参照して本発明の好ましい実施例を説明することで本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
210 ツイストビットラインの単位配列
210a 第1メモリセルアレイブロック
210b 第2メモリセルアレイブロック
212 第1ビットライン
214 第2ビットライン
216 第3ビットライン
218 第4ビットライン
220a 第1ビットラインセンスアンプ
220b 第2ビットラインセンスアンプ
230 冗長回路
232 ヒューズ部
234 第1ブロックアドレッシング部
236 第2ブロックアドレッシング部
238 第1コーディング部
239 第2コーディング部
SWLa 第1スペアワードライン
SWLb 第2スペアワードライン
Claims (18)
- 集積回路メモリ装置のための冗長回路において、
前記冗長回路は、
複数のメモリセルにそれぞれ連結される複数の主要ワードラインと一つのスペアワードラインとを含む第1メモリセルブロックと、
複数のメモリセルにそれぞれ連結される複数の主要ワードラインと一つのスペアワードラインとを含む第2メモリセルブロックと、
前記第1及び第2メモリセルブロックの全域にわたって配置され、前記第1メモリセルブロックと前記第2メモリセルブロックとの間でビットラインがツイストされ、前記第1及び第2メモリセルブロック内ではツイストされないビットライン構造を有する複数のビットラインと、を備え、
前記第1及び第2メモリセルブロックの全ての前記主要ワードラインと前記スペアワードラインとに連結され、第1不良セルと連結される第1メモリセルブロックの前記主要ワードラインのうち、一つを置換するために、前記第1メモリセルブロックの前記スペアワードラインを選択し、第2不良セルと連結される第2メモリセルブロックの前記主要ワードラインのうち、一つを置換するために前記第2メモリセルブロックの前記スペアワードラインを選択し、選択されたスペアワードラインと連結されるスペアセルに保存されたデータは、前記置換される主要ワードラインのうち、一つと連結されるセルと同じデータスクランブルを有することを特徴とする冗長回路。 - 前記冗長回路を含む前記集積回路メモリ装置は、
複数のメモリセルにそれぞれ連結される複数の主要ワードラインと一つのスペアワードラインとを含む第1メモリセルブロックと、
複数のメモリセルにそれぞれ連結される複数の主要ワードラインと一つのスペアワードラインとを含む第2メモリセルブロックと、
前記第1及び第2メモリセルブロックの全域にわたって配置され、前記第1メモリセルブロックと前記第2メモリセルブロックとの間でビットラインがツイストされ、前記第1及び第2メモリセルブロック内ではツイストされないビットライン構造を有する複数のビットラインと、を備えることを特徴とする請求項1に記載の冗長回路。 - 前記冗長回路は、
前記第1メモリセルブロックと関連するアドレスを発生させる第1ブロックアドレス部と、
前記第2メモリセルブロックと関連するアドレスを発生させる第2ブロックアドレス部と、
不良セルを置換するためのスペアワードラインと関連するリペアアドレスを発生させるプログラム部と、
前記プログラム部の前記リペアアドレスと前記第1ブロックアドレス部のアドレスとに対応する不良セルと関連した前記第1メモリセルブロックの前記主要ワードラインのうち一つを置換するために、前記第1メモリセルブロックの前記スペアワードラインを選択し、前記プログラム部の前記リペアアドレスと前記第2ブロックアドレス部のアドレスとに対応する不良セルと関連した前記第2メモリセルブロックの前記主要ワードラインのうち一つを置換するために、前記第2メモリセルブロックの前記スペアワードラインを選択するコーディング部と、を備えることを特徴とする請求項1に記載の冗長回路。 - 前記第1及び第2メモリセルブロックは、複数のスペアワードラインを備えることを特徴とする請求項3に記載の冗長回路。
- 前記集積回路装置は、
少なくとも3つのメモリセルブロックと、
前記少なくとも3つのメモリセルブロックの全域ににわたって配置され、前記少なくとも3つのメモリセルブロックの隣接した領域で前記ビットラインがツイストされ、前記それぞれのメモリセルブロック内ではツイストされない前記複数のビットラインと、を備え、
前記冗長回路は、前記少なくとも3つのメモリセルブロックのそれぞれと連結され、不良セルと連結される少なくとも3つのメモリセルブロックのうち、一つの前記主要ワードラインのうち一つを置換するために、前記少なくとも3つのメモリセルブロックのうち、該当するメモリセルブロックの前記スペアワードラインを選択し、選択されたスペアワードラインと連結されるスペアセルに保存されたデータは、前記置換される主要ワードラインのうち、一つと連結されるセルと同じデータスクランブルを有することを特徴とする請求項4に記載の冗長回路。 - プログラム部は、
前記リペアアドレスを発生させるためにプログラムされるように構成される複数のヒューズを含むヒューズ部を備えることを特徴とする請求項3に記載の冗長回路。 - 前記ヒューズ部は、
不良セルのアドレスによって前記ヒューズを短絡または切断させることで前記ヒューズをプログラムすることを特徴とする請求項6に記載の冗長回路。 - 前記コーディング部は、
前記第1メモリセルブロックと連結され、前記リペアアドレスと前記第1ブロックアドレッシング部からのアドレスを受信する第1NANDゲートと、
前記第2メモリセルブロックと連結され、前記リペアアドレスと前記第2ブロックアドレッシング部からのアドレスを受信する第2NANDゲートと、を備えることを特徴とする請求項3に記載の冗長回路。 - 前記冗長回路は、
前記不良セルを選択するアドレス線は遮断されることを特徴とする請求項3に記載の冗長回路。 - ツイストビットライン構造を有するメモリ装置内の不良セルを救済する冗長回路において、
複数のヒューズを含み、前記不良セルのアドレスに相応するように前記ヒューズをプログラミングしてリペアアドレスを発生させるヒューズ部と、
前記ツイストビットラインを基準に分けられる前記メモリ装置のメモリセルアレイブロックをそれぞれアドレッシングするブロックアドレスを発生させるブロックアドレッシング部と、
前記リペアアドレスと前記不良セルとが発生した前記メモリセルアレイブロックを選択する前記ブロックアドレスに応答してスペアワードラインを選択するコーディング部と、を備えることを特徴とする冗長回路。 - 前記冗長回路は、
前記メモリセルアレイブロックに共有されることを特徴とする請求項10に記載の冗長回路。 - 前記ヒューズ部は、
前記不良セルのアドレスによって前記ヒューズを切断または短絡させて前記プログラミングすることを特徴とする請求項10に記載の冗長回路。 - 前記コーディング部は、
前記リペアアドレスと前記ブロックアドレスとのそれぞれを入力するNANDゲートより構成されることを特徴とする請求項10に記載の冗長回路。 - 前記冗長回路は、
前記不良セルを選択するアドレスラインが遮断されることを特徴とする請求項10に記載の冗長回路。 - 前記スペアワードラインは、前記メモリセルアレイブロックごとに配列されることを特徴とする請求項10に記載の冗長回路。
- ツイストビットライン構造のメモリ装置の不良セルを救済する方法において、
前記不良セルのアドレスに相応するようにヒューズをプログラミングしてリペアアドレスを発生させる段階と、
前記ツイストビットラインを基準に分けられる前記メモリ装置のメモリセルアレイブロックのうち、前記不良セルが発生した前記メモリセルアレイブロックを選択するブロックアドレス信号を発生させる段階と、
前記リペアアドレス及び前記ブロックアドレスに応答して、前記不良セルが発生した前記メモリセルアレイブロック内のスペアワードラインを選択する段階と、を備えることを特徴とするツイストビットライン構造の不良セルの救済方法。 - 前記ツイストビットライン構造の不良セルの救済方法は、前記不良セルを選択するアドレスラインが遮断される段階を更に備えることを特徴とする請求項16に記載のツイストビットライン構造の不良セルの救済方法。
- 前記ヒューズをプログラミングする段階は、
前記不良セルのアドレスによって前記ヒューズを切断または短絡させる段階であることを特徴とする請求項16に記載のツイストビットライン構造の不良セルの救済方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2004-042911 | 2004-06-11 | ||
KR1020040042911A KR100604868B1 (ko) | 2004-06-11 | 2004-06-11 | 트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시회로 및 불량 셀 구제 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005353264A true JP2005353264A (ja) | 2005-12-22 |
JP4847048B2 JP4847048B2 (ja) | 2011-12-28 |
Family
ID=35460375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005157967A Expired - Fee Related JP4847048B2 (ja) | 2004-06-11 | 2005-05-30 | ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7116591B2 (ja) |
JP (1) | JP4847048B2 (ja) |
KR (1) | KR100604868B1 (ja) |
TW (1) | TWI270881B (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7876638B2 (en) * | 2007-09-11 | 2011-01-25 | Micron Technology, Inc. | Storing operational information in an array of memory cells |
US11024352B2 (en) | 2012-04-10 | 2021-06-01 | Samsung Electronics Co., Ltd. | Memory system for access concentration decrease management and access concentration decrease method |
KR102227124B1 (ko) | 2014-12-26 | 2021-03-12 | 삼성전자주식회사 | 반도체 장치 |
KR102467624B1 (ko) * | 2018-05-10 | 2022-11-16 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 |
CN113270130A (zh) * | 2020-05-29 | 2021-08-17 | 台湾积体电路制造股份有限公司 | 存储器设备 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010004579A (ko) | 1999-06-29 | 2001-01-15 | 김영환 | 로오 리던던시 회로 |
KR100327674B1 (ko) | 2000-01-20 | 2002-03-08 | 황분순 | 멜라닌성 색소집락의 감소 및 제거를 위한 피부 미화 청결제의 조성물 |
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JP2002015593A (ja) | 2000-06-27 | 2002-01-18 | Toshiba Corp | 半導体記憶装置 |
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-
2004
- 2004-06-11 KR KR1020040042911A patent/KR100604868B1/ko not_active IP Right Cessation
-
2005
- 2005-03-24 US US11/089,286 patent/US7116591B2/en not_active Expired - Fee Related
- 2005-05-30 JP JP2005157967A patent/JP4847048B2/ja not_active Expired - Fee Related
- 2005-05-31 TW TW094117877A patent/TWI270881B/zh not_active IP Right Cessation
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Also Published As
Publication number | Publication date |
---|---|
TW200615948A (en) | 2006-05-16 |
JP4847048B2 (ja) | 2011-12-28 |
US20050276128A1 (en) | 2005-12-15 |
KR20050117722A (ko) | 2005-12-15 |
TWI270881B (en) | 2007-01-11 |
KR100604868B1 (ko) | 2006-07-31 |
US7116591B2 (en) | 2006-10-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071212 |
|
A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111013 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |