KR20080101149A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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Abstract

본 발명은 노멀 셀 어레이와 다수의 리던던시 로우를 포함하는 제1 및 제2 뱅크와, 각 리던던시 로우에 대응하며, 리페어 대상 노멀 셀의 로우 어드레스를 프로그래밍하기 위한 다수의 공통 어드레스 퓨즈부와, 각 공통 어드레스 퓨즈부의 출력신호에 응답하고, 상기 제1 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제1 뱅크퓨즈부와, 각 공통 어드레스 퓨즈부에 출력신호에 응답하고, 상기 제2 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제2 뱅크퓨즈부와, 상기 제1 뱅크퓨즈부의 출력신호에 응답하여 상기 제1 뱅크의 노멀 셀 어레이 또는 리던던시 로우를 선택하기 위한 제1 로우 어드레스 디코딩부, 및 상기 제2 뱅크퓨즈부의 출력신호에 응답하여 상기 제2 뱅크의 노멀 셀 어레이 또는 리던던시 로우를 선택하기 위한 제2 로우 어드레스 디코딩부를 구비하는 반도체 메모리 소자를 제공한다.
Figure P1020070047497
리던던시 셀, 뱅크, 결함 셀

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 리던던시 회로를 설명하기 위한 반도체 메모리 소자의 일부 구성도.
도 2는 도 1의 다수의 제1 퓨즈부 중 어느 하나를 설명하기 위한 회로도
도 3은 본 발명에 따른 리던던시 회로를 설명하기 위한 반도체 메모리 소자의 일부 구성도.
도 4는 도 3의 공통 어드레스 퓨즈부와 제1 뱅크 퓨즈부를 설명하기 위한 회로도.
* 도면의 주요 부분에 대한 부호의 설명
310 : 제1 뱅크 320 : 제2 뱅크
330 : 공통 어드레스 퓨즈부 340 : 제1 뱅크 퓨즈부
350 : 제2 뱅크 퓨즈부
360 : 제1 로우 어드레스 디코더
370 : 제2 로우 어드레스 디코더 380 : 어드레스 디코더
본 발명은 반도체 설계 기술에 관한 것으로, 특히 결함 셀(fail cell)을 리페어하는 리던던시 회로에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory, DRAM)을 비롯한 반도체 메모리 소자에는 다수의 뱅크를 구비하고 있으며, 각각의 뱅크는 셀 트랜지스터(cell transistor)와 셀 커패시터(cell capacitor)로 구성된 수많은 메모리 셀(memory cell)이 존재한다. 이러한 다수의 메모리 셀은 여러 가지 이유로 결함이 발생할 수 있으며, 이런 경우 해당 반도체 메모리 소자는 제 구실을 하지 못하게 되어 불량품으로 처리된다.
한편, 반도체 메모리 소자의 집적도가 점차 증가하는 요즈음 상황에서 소량의 셀에만 결함이 발생하는 확률이 높아지고 있으며, 이러한 소량의 결함 셀을 포함한 반도체 메모리 소자를 전부 불량품으로 처리하여 폐기 처분하는 것은 제품의 수율(yield)을 낮추는 비효율적인 처리 방식이라 할 수 있다.
따라서, 반도체 메모리 소자 내에 별도의 메모리 셀을 구비하여 결함 셀을 대체함으로써 제품의 수율을 높이는 방법을 통상적으로 사용하고 있다. 다시 말하면, 메모리 셀에 결함이 발생하는 경우 칩이 정상적으로 동작하지 않는 문제를 구제하기 위하여, 미리 여분의 메모리 셀을 만들어 두었다가 테스트 후에 결함이 발생한 메모리 셀을 여분의 메모리 셀과 리페어(repair)한다. 여기서, 여분의 메모리 셀을 리던던시 셀(redundancy cell)이라고 하고, 이런 리페어 동작에 개입하는 회로를 리던던시 회로(redundancy circuit)라고 한다.
이어서, 결함 셀을 리페어 할 수 있는 리페어 알고리즘에는 로우 리페어(row repair) 방식과 컬럼 리페어(column repair) 방식이 있다. 로우 리페어 방식은 결함 셀을 포함하는 로우 라인(row line)을 리던던시 로우(redundancy row)로 리페어하는 방식이고, 컬럼 리페어 방식은 결함 셀을 포함하는 컬럼 라인(column line)을 리던던시 컬럼으로 리페어하는 방식이다.
두 방식 모두 결함 셀을 포함하는 라인(이하, "결함 셀 라인"이라 칭함)에 대응하는 어드레스(address)를 퓨즈(fuse)에 프로그래밍한다. 그리고, 읽기(read) 및 쓰기(write) 동작시 결함 셀을 억세스(access)하는 경우 입력된 어드레스와 퓨즈에 프로그래밍 된 상태를 비교하여 결함 셀 대신에 리던던시 셀을 억세스하도록 한다.
여기서, 퓨즈에 프로그래밍하는 방식에는 과전류로 퓨즈를 녹여 끊어 버리는 전기 퓨즈 방식, 레이저빔으로 퓨즈를 태워 끊어 버리는 방식, 레이저빔으로 정션을 단락시키는 방식 등이 있으며, 주로 레이저빔으로 퓨즈를 태워 끊어 버리는 레이저 컷팅(laser cutting) 방식이 가장 널리 사용되고 있다.
도 1은 일반적인 리던던시 회로를 설명하기 위한 반도체 메모리 소자의 일부 구성이다.
도 1에는 메모리 셀 어레이(memory cell array)와 리던던시 로우를 포함하는 제1 및 제2 뱅크(110, 120)와, 제1 뱅크(110)에서 발생하는 결함 셀 라인에 대응하 는 로우 어드레스를 프로그래밍하기 위한 다수의 제1 퓨즈부(130)와, 제2 뱅크(120)에서 발생하는 결함 셀 라인에 대응하는 로우 어드레스를 프로그래밍하기 위한 다수의 제2 퓨즈부(140)와, 어드레스(ADD<0>, ADD<1>, ... , ADD<N>, 여기서, N은 자연수)를 디코딩하여 다수의 제1 및 제2 퓨즈부(130, 140)와 제1 및 제2 어드레스 디코더(160, 170)에 제공하기 위한 어드레스 디코더(150)와, 다수의 제1 퓨즈부(130)의 출력신호와 어드레스 디코더(150)로 부터 제공받은 어드레스에 응답하여 제1 뱅크(110)의 메모리 셀 어레이 또는 리던던시 로우를 선택하기 위한 제1 로우 어드레스 디코더(160), 및 다수의 제2 퓨즈부(140)의 출력신호와 어드레스 디코더(150)로 부터 제공받은 어드레스를 입력받아 제2 뱅크(120)의 메모리 셀 어레이 또는 리던던시 로우를 선택하기 위한 제2 로우 어드레스 디코더(170)가 도시되어 있다.
만약, 제1 뱅크(110)에 결함 셀이 존재한다면, 다수의 제1 퓨즈부(130) 중 해당하는 제1 퓨즈부에는 결함 셀 라인에 대응하는 로우 어드레스가 프로그래밍된다. 그래서, 반도체 메모리 소자의 읽기 및 쓰기 동작시 입력되는 어드레스와 해당 제1 퓨즈부에 프로그래밍된 로우 어드레스를 비교한다. 그 결과가 같은 경우, 제1 로우 어드레스 디코더(160)는 리던던시 로우를 선택하여 해당 리던던시 로우의 리던던시 셀에 읽기 및 쓰기 동작을 수행한다. 그리고, 그 결과가 다른 경우, 제1 로우 어드레스 디코더(160)는 어드레스(ADD<0>, ADD<1>, ... , ADD<N>)에 대응하는 메모리 셀 어레이의 메모리 셀에 읽기 및 쓰기 동작을 수행한다.
또한, 제2 뱅크(120)에 결함 셀이 존재한다면, 다수의 제2 퓨즈부(140) 중 해당하는 제2 퓨즈부에는 결함 셀 라인에 대응하는 로우 어드레스가 프로그래밍된다. 그래서, 반도체 메모리 소자의 읽기 및 쓰기 동작시 입력되는 어드레스와 해당 제2 퓨즈부에 프로그래밍된 로우 어드레스를 비교한다. 그 결과가 같은 경우, 제2 로우 어드레스 디코더(170)는 리던던시 로우를 선택하여 해당 리던던시 로우의 리던던시 셀에 읽기 및 쓰기 동작을 수행한다. 그리고, 그 결과가 다른 경우, 제2 로우 어드레스 디코더(170)는 어드레스(ADD<0>, ADD<1>, ... , ADD<N>)에 대응하는 메모리 셀 어레이의 메모리 셀에 읽기 및 쓰기 동작을 수행한다.
도 2는 도 1의 다수의 제1 퓨즈부(130) 중 어느 하나를 설명하기 위한 회로도이다.
설명의 편의를 위해 다수의 제1 퓨즈부(130) 중 어느 하나인 제1 퓨즈부(130A)를 대표로 설명하기로 하고, 제1 퓨즈부(130A)와 제2 퓨즈부(140A)는 동일한 구조를 가지고 있으므로, 제1 퓨즈부(130A)를 중심으로 설명하기로 한다.
도 2에는 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)를 입력받는 다수의 NMOS 트랜지스터(210)와, 프리차지신호(CTR_PCG)에 응답하여 제1 노드(N1)를 프리차징(precharging)하기 위한 프리차징부(230)와, 다수의 NMOS 트랜지스터(210) 각각과 제1 노드(N1) 사이에 연결되고 결함 셀에 대응하는 로우 어드레스를 프로그래밍하기 위한 다수의 퓨즈(250), 및 제1 노드(N1)의 전압레벨에 대응하는 신호를 출력하기 위한 출력부(270)를 구비한다.
그래서, 프리차지신호(CTR_PCG)가 논리'로우'가 되어 제1 노드(N1)가 논리'하이(high)'로 프리차징된 후에, 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)를 입력받으면 다수의 퓨즈(250)에 프로그래밍된 상태에 따라 제1 퓨즈부(130A)의 출력신호(OUT)가 바뀌게 된다.
예컨대, 다수의 퓨즈(250)에 프로그래밍된 상태와 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)가 동일한 경우 제1 노드(N1)의 전압레벨이 프리차징 레벨을 유지하여 출력신호(OUT)는 논리'로우(low)'가 되고, 다수의 퓨즈(250)에 프로그래밍된 상태와 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)가 동일하지 않은 경우 제1 노드(N1)가 접지전압단(VSS)과 연결되어 출력신호(OUT)는 논리'하이'가 된다.
다시 도 1을 참조하면, 제1 및 제2 로우 어드레스 디코더(160, 170)는 제1 및 제2 퓨즈부(130, 140)로 부터 출력되는 출력신호에 응답하여, 반도체 메모리 소자의 읽기 및 쓰기 동작시 메모리 셀 어레이를 선택하거나 리던던시 로우를 선택하게 된다.
다시 말하면, 다수의 제1 퓨즈부(130)에는 제1 뱅크(110)의 결함 셀 라인에 대응하는 로우 어드레스를 프로그래밍하고, 다수의 제2 퓨즈부(140)에는 제2 뱅크(120)의 결함 셀 라인에 대응하는 로우 어드레스를 프로그래밍한다. 그래서, 반도체 메모리 소자가 읽기 및 쓰기 동작시 이를 비교하여 정상 메모리 셀 어레이를 억세스 하거나, 결함 셀에 대응하는 리던던시 로우를 억세스 하게 된다.
결국, 결함 셀을 포함하는 결함 셀 라인이 존재하더라도 리던던시 로우로 대체하여 사용하기 때문에, 반도체 메모리 소자를 불량품으로 처리하여 폐기 처분하지 않고도 정상적으로 반도체 메모리 소자의 읽기 및 쓰기 동작이 가능하다. 이로 써 반도체 메모리 소자 제품의 수율을 올릴 수 있다.
이러한, 리던던시 셀은 많으면 많을수록 제품의 수율을 높일 수 있는 결과를 가져오게 된다. 하지만, 요즈음 반도체 메모리 소자는 고집적화에 대한 요구에 부응하여 발전하고 있으며, 이에 따라 너무 많은 리던던시 셀과 이에 대응하는 퓨즈부를 구비하기는 어려운 상황이다.
다시 말하면, 무작정 리던던시 셀을 늘리는 것은 비록 제품의 수율은 높일 수 있겠지만, 이에 따라 늘어나는 퓨즈부의 증가로 인하여 칩(chip) 면적에 부담을 느끼게 된다. 반대로, 칩 면적을 고려하여 리던던시 셀을 줄이는 것은 결함 셀에 대처하기가 곤란하여, 리던던시 셀의 사용 목적을 충족시키지 못하는 문제점이 발생하게 된다.
또한, DDR2에서 DDR3로 발전하면서 뱅크의 개수는 점점 늘어가고 있으며, 각 뱅크에 대응하여 리던던시 셀과 이에 대응하는 퓨즈부를 구비해야 하는 것은 마찬가지로 칩 설계의 커다란 부담을 안겨줄 여지가 있으며, 이에 대한 개선안이 제시되어야 할 것이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 효율적인 리페어 동작을 통해 퓨즈부가 차지하는 영역을 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 노멀 셀 어레이와 다수의 리던던시 로우를 포함하는 제1 및 제2 뱅크; 각 리던던시 로우에 대응하며, 리페어 대상 노멀 셀의 로우 어드레스를 프로그래밍하기 위한 다수의 공통 어드레스 퓨즈부; 각 공통 어드레스 퓨즈부의 출력신호에 응답하고, 상기 제1 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제1 뱅크퓨즈부; 각 공통 어드레스 퓨즈부에 출력신호에 응답하고, 상기 제2 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제2 뱅크퓨즈부; 상기 제1 뱅크퓨즈부의 출력신호에 응답하여 상기 제1 뱅크의 노멀 셀 어레이 또는 리던던시 로우를 선택하기 위한 제1 로우 어드레스 디코딩부; 및 상기 제2 뱅크퓨즈부의 출력신호에 응답하여 상기 제2 뱅크의 노멀 셀 어레이 또는 리던던시 로우를 선택하기 위한 제2 로우 어드레스 디코딩부를 구비하는 반도체 메모리 소자가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 노멀 셀 어레이와 다수의 리던던시 컬럼을 포함하는 제1 및 제2 뱅크; 각 리던던시 컬럼에 대응하며, 리페어 대상 노멀 셀의 컬럼 어드레스를 프로그래밍하기 위한 다수의 공통 어드레스 퓨즈부; 각 공통 어드레스 퓨즈부의 출력신호에 응답하고, 상기 제1 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제1 뱅크퓨즈부; 각 공통 어드레스 퓨즈부에 출력신호에 응답하고, 상기 제2 뱅크에 리페어 대상 노멀 세르이 유무 정보를 프로그래밍하기 위한 다수의 제2 뱅크퓨즈부; 상기 제1 뱅크퓨즈부의 출력신호에 응답하여 상기 제1 뱅크의 노멀 셀 어레이 또는 리던던 시 컬럼을 선택하기 위한 제1 컬럼 어드레스 디코딩부; 및 상기 제2 뱅크퓨즈부의 출력신호에 응답하여 상기 제2 뱅크의 노멀 셀 어레이 또는 리던던시 컬럼을 선택하기 위한 제2 컬럼 어드레스 디코딩부를 구비하는 반도체 메모리 소자가 제공된다.
본 발명은 결함 셀 라인에 대응하는 어드레스를 프로그래밍할 수 있는 퓨즈부를 다수의 뱅크가 공유하여 사용함으로써, 퓨즈부가 차지하는 영역을 줄일 수 있으며 퓨즈부의 사용도를 높여 줄 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 리던던시 회로를 설명하기 위한 반도체 메모리 소자의 일부 구성이다.
도 3에는 메모리 셀 어레이와 리던던시 로우를 포함하는 제1 및 제2 뱅크(310, 320)와, 제1 및 제2 뱅크(310)에서 발생하는 결함 셀 즉, 리페어 대상 셀의 로우 어드레스를 프로그래밍하기 위한 다수의 공통 어드레스 퓨즈부(330)와, 제1 뱅크(310)에 포함된 결함 셀 유무 정보를 프로그래밍하기 위한 다수의 제1 뱅크 퓨즈부(340)와, 제2 뱅크(320)에 포함된 결함 셀 유무 정보를 프로그래밍하기 위한 다수의 제2 뱅크 퓨즈부(350)와, 제1 뱅크 퓨즈부(340)의 출력신호에 응답하여 제1 뱅크(310)의 메모리 셀 어레이 또는 리던던시 로우를 선택하기 위한 제1 로우 어드 레스 디코딩부(360), 및 제2 뱅크 퓨즈부(350)의 출력신호에 응답하여 제2 뱅크(320)의 메모리 셀 어레이 또는 리던던시 로우를 선택하기 위한 제2 로우 어드레스 디코딩부(370)를 구비할 수 있다.
본 발명에 따르면, 어드레스(ADD<0>, ADD<1>, ... ADD<N>)를 입력받아 디코딩하여 공통 어드레스 퓨즈부(330)와 제1 및 제2 로우 어드레스 디코딩부(360, 370)에 제공하기 위한 어드레스 디코딩부(380)를 더 구비할 수 있다.
여기서, 다수의 공통 어드레스 퓨즈부(330)는 각각 리던던시 로우에 대응하는 개수를 구비할 수 있으며, 공통 어드레스 퓨즈부(330)의 출력신호는 제1 및 제2 뱅크 퓨즈부(340, 350)를 활성화(enable)시킬 수 있다. 이에 대한 자세한 설명은 도 4를 통해 설명하기로 한다.
만약, 제1 뱅크(310)에 리페어 대상 셀이 존재한다면, 다수의 공통 어드레스 퓨즈부(330) 중 해당하는 공통 어드레스 퓨즈부에는 결함 셀 라인에 대응하는 로우 어드레스를 프로그래밍한다. 그리고, 어드레스가 프로그래밍된 공통 어드레스 퓨즈부에 대응하는 제1 뱅크 퓨즈부에는 제1 뱅크(310)에 결함 셀 존재에 대한 유무 정보를 프로그래밍한다.
그래서, 공통 어드레스 퓨즈부는 반도체 메모리 소자의 읽기 및 쓰기 동작시 입력되는 어드레스와 해당 공통 어드레스 퓨즈부에 프로그래밍된 로우 어드레스를 비교하고, 제1 뱅크 퓨즈부는 프로그래밍된 로우 어드레스가 제1 뱅크(310)에 존재함을 제1 로우 어드레스 디코더(360)에 알려준다. 결국, 제1 로우 어드레스 디코더(360)는 제1 뱅크퓨즈부의 출력신호에 응답하여 제1 뱅크(310)의 리던던시 로우 를 억세스 하거나 정상적인 메모리 셀 어레이를 억세스하게 된다.
만약, 제2 뱅크(320)에 리페어 대상 셀이 존재한다면, 다수의 공통 어드레스 퓨즈부(330) 중 해당하는 공통 어드레스 퓨즈부에는 결함 셀 라인에 대응하는 로우 어드레스가 프로그래밍한다. 그리고 어드레스가 프로그래밍된 공통 어드레스 퓨즈부에 대응하는 제2 뱅크 퓨즈부에는 제2 뱅크(320)에 결함 셀 존재에 대한 유무 정보를 프로그래밍한다.
그래서, 공통 어드레스 퓨즈부는 반도체 메모리 소자의 읽기 및 쓰기 동작시 입력되는 어드레스와 해당 공통 어드레스 퓨즈부에 프로그래밍된 로우 어드레스를 비교하고, 제2 뱅크 퓨즈부는 프로그래밍된 로우 어드레스가 제2 뱅크(320)에 존재함을 제2 로우 어드레스 디코더(370)에 알려준다. 결국, 제2 로우 어드레스 디코더(370)는 제2 뱅크퓨즈부의 출력신호에 응답하여 제2 뱅크(320)의 리던던시 로우를 억세스 하거나 정상적인 메모리 셀 어레이를 억세스하게 된다.
여기서, 공통 어드레스 퓨즈부(330A)는 제1 뱅크(310)와 제2 뱅크(320) 사이에 배치될 수 있고, 제1 뱅크 퓨즈부(340)는 제1 뱅크(310)와 공통 어드레스 퓨즈부(330A) 사이에 배치될 수 있으며, 제2 뱅크 퓨즈부(350)는 제2 뱅크(320)와 공통 어드레스 퓨즈부(330A) 사이에 배치될 수 있다.
도 4는 도 3의 공통 어드레스 퓨즈부(330A)와 제1 뱅크 퓨즈부(340A)를 설명하기 위한 회로도이다.
설명의 편의를 위해 다수의 공통 어드레스 퓨즈부(330) 중 어느 하나인 공통 어드레스 퓨즈부(330A)와, 다수의 제1 뱅크 퓨즈부(340) 중 어느 하나인 제1 뱅크 퓨즈부(340A)를 설명하기로 한다. 그리고, 제1 뱅크 퓨즈부(340A)와 제2 뱅크 퓨즈부(350A)는 동일한 구조를 가지고 있으므로 제1 뱅크 퓨즈부(340A)를 대표로 설명하기로 한다.
도 4에는 공통 어드레스 퓨즈부(330A)와 제1 뱅크 퓨즈부(340A)가 도시되어 있다.
공통 어드레스 퓨즈부(330A)는 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)를 입력받는 입력부(412)와, 프리차지신호(CTR_PCG)에 응답하여 제2 노드(N2)를 프리차징하기 위한 프리차징부(414)와, 제2 노드(N2)와 입력부(412) 사이에 연결된 다수의 퓨즈(416), 및 제2 노드(N2)의 전압레벨에 대응하는 출력신호(EN)를 출력하기 위한 출력부(418)를 구비할 수 있다.
여기서, 다수의 퓨즈(416)는 프로그래밍 될 로우 어드레스에 대응하는 개수의 퓨즈를 가지는 것이 바람직하다.
제1 뱅크 퓨즈부(340A)는 제1 뱅크(310)에 결함 셀 유무 정보를 프로그래밍하기 위한 제1 퓨즈(FUS1)와, 공통 어드레스 퓨즈부(330A)의 출력신호(EN)에 응답하여 제1 뱅크(310)의 리던던시 로우를 선택하기 위한 출력신호(OUT)를 생성하는 제1 출력부(434)를 구비할 수 있다.
한편, 제2 뱅크 퓨즈부(350A) 각각은 제1 뱅크퓨즈부(340A)와 유사하게, 제2 뱅크(320)에 결함 셀 유무 정보를 프로그래밍하기 위한 퓨즈와, 공통 어드레스 퓨즈부의 출력신호에 응답하여 제2 뱅크(320)의 리던던시 로우를 선택하기 위한 출력신호를 생성하는 제2 출력부를 구비할 수 있다.
그래서, 프리차지신호(CTR_PCG)가 논리'로우'가 되어 제2 노드(N2)가 논리'하이'로 프리차징된 후에, 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)를 입력받으면 다수의 퓨즈(416)에 프로그래밍된 상태에 따라 공통 어드레스 퓨즈부(330A)의 출력신호(EN)가 바뀌게 된다.
예컨대, 다수의 퓨즈(416)에 프로그래밍된 상태와 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)가 동일한 경우 제2 노드(N2)의 전압레벨이 프리차징 레벨을 유지하여 출력신호(EN)는 논리'로우'가 되고, 다수의 퓨즈(416)에 프로그래밍된 상태와 디코딩된 어드레스(D_ADD<0>, D_ADD<1>, ... , D_ADD<N>)가 동일하지 않은 경우 제2 노드(N2)가 접지전압단(VSS)과 연결되어 출력신호(EN)는 논리'하이'가 된다.
한편, 제1 뱅크 퓨즈부(340A)는 공통 어드레스 퓨즈부(330A)의 출력신호(EN)가 논리'로우'가 되면 활성화되며, 제1 뱅크 퓨즈부(340A)의 제1 퓨즈(FUS1)의 프로그래밍 상태에 따라 그 출력신호(OUT)가 바뀌게 된다.
예컨데, 제1 뱅크(340)에 결함 셀이 있는 경우에는 퓨즈(FUS1)를 컷팅하고, 그렇지 않은 경우에는 퓨즈(FUS1)를 컷팅하지 않는다. 그래서, 퓨즈(FUS1)를 컷팅한 상태에서 공통 어드레스 퓨즈부(330A)의 출력신호(EN)가 논리'로우'가 되면 제1 뱅크 퓨즈부(340A)의 출력신호(OUT)는 논리'로우'가 되고, 퓨즈(FUS1)를 컷팅하지 않은 상태에서 공통 어드레스 퓨즈부(330A)의 출력신호(EN)가 논리'하이'가 되면 제1 뱅크 퓨즈부(340A)의 출력신호(OUT)는 논리'하이'가 된다.
다시 도 3을 참조하면, 제1 및 제2 로우 어드레스 디코더(360, 370)는 제1 및 제2 뱅크 퓨즈부(340, 350)로 부터 출력되는 출력신호에 응답하여, 반도체 메모리 소자의 읽기 및 쓰기 동작시 메모리 셀 어레이를 선택하거나 리던던시 로우를 선택하게 된다.
다시 말하면, 다수의 공통 어드레스 퓨즈부(330)에는 제1 및 제2 뱅크(310, 320)의 결함 셀 라인에 대응하는 로우 어드레스를 프로그래밍하고, 제1 및 제2 뱅크 퓨즈부(340, 350)에는 각 뱅크에 리페어 대상 노멀 셀의 존재 유무 정보를 프로그래밍한다. 그래서, 반도체 메모리 소자가 읽기 및 쓰기 동작시 이를 비교하여 정상 메모리 셀 어레이를 억세스 하거나, 결함 셀에 대응하는 리던던시 로우를 억세스 한다.
예컨대, 제1 및 제2 뱅크(310, 320)가 각각 10개의 리던던시 로우를 구비한다면, 공통 어드레스 퓨즈부(330)도 이에 대응하여 10개를 구비할 수 있다. 제1 뱅크 퓨즈부(340)는 제1 뱅크(310)의 리던던시 로우에 대응하여 10개를 구비할 수 있고, 제2 뱅크 퓨즈부(350)는 제2 뱅크(320)의 리던던시 로우에 대응하여 10개를 구비할 수 있다. 그래서, 제1 및 제2 뱅크(310, 320)에 각각 5개씩의 결함 셀이 발생하는 경우, 10개의 공통 어드레스 퓨즈부(330)에 10개의 로우 어드레스를 프로그래밍하고, 해당 제1 뱅크 퓨즈부의 5개의 퓨즈를 끊고 해당 제2 뱅크 퓨즈부의 5개의 퓨즈를 끊는다. 그래서, 뱅크당 5개의 리페어가 수행 가능하다.
다시 말하면, 종래에 제1 뱅크에 대응하여 10개의 퓨즈부와 제2 뱅크에 대응하여 10개의 퓨즈부를 구비하여 뱅크당 5개씩의 리페어를 수행하였다면, 나머지 5개 씩의 퓨즈부는 불필요하게 칩 면적을 차지했었다. 반면, 본 발명은 10개의 퓨즈 부를 원하는 뱅크에 대응하여 모두 리페어 수행에 사용된다.
전술한 바와 같이, 본 발명은 인접한 다수의 뱅크에 대응하여 로우 어드레스를 프로그래밍할 수 있는 공통 퓨즈부를 구비하고, 각 뱅크에 대응하여 결함 셀 유무를 프로그래밍할 수 있는 뱅크 퓨즈부를 구비한다. 그래서, 효율적인 로우 리페어 동작을 가능하게 하였으며, 퓨즈부가 차지하는 영역을 줄여 칩 설계시 면적에 대한 부담을 줄여 줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서는 리던던시 로우를 리페어 하기 위한 로우 리페어 방식에서 가능한 경우를 일예로 들어 설명하였으나, 본 발명은 리던던시 컬럼을 리페어 하기 위한 컬럼 리페어 방식에서도 적용할 수 있다.
상술한 본 발명은 효율적인 리페어 동작을 통해 퓨즈부의 사용도를 높일 수 있는 효과를 얻을 수 있다.
또한, 퓨즈부가 차지하는 영역을 줄여 칩 전체 면적을 줄여 줌으로써, 넷다이(netdie)를 증가시킬 수 있는 효과를 얻을 수 있다.

Claims (20)

  1. 노멀 셀 어레이와 다수의 리던던시 로우를 포함하는 제1 및 제2 뱅크;
    각 리던던시 로우에 대응하며, 리페어 대상 노멀 셀의 로우 어드레스를 프로그래밍하기 위한 다수의 공통 어드레스 퓨즈부;
    각 공통 어드레스 퓨즈부의 출력신호에 응답하고, 상기 제1 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제1 뱅크퓨즈부;
    각 공통 어드레스 퓨즈부에 출력신호에 응답하고, 상기 제2 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제2 뱅크퓨즈부;
    상기 제1 뱅크퓨즈부의 출력신호에 응답하여 상기 제1 뱅크의 노멀 셀 어레이 또는 리던던시 로우를 선택하기 위한 제1 로우 어드레스 디코딩부; 및
    상기 제2 뱅크퓨즈부의 출력신호에 응답하여 상기 제2 뱅크의 노멀 셀 어레이 또는 리던던시 로우를 선택하기 위한 제2 로우 어드레스 디코딩부
    를 구비하는 반도체 메모리 소자.
  2. 제1 항에 있어서,
    어드레스를 입력받아 디코딩하여 상기 공통 어드레스 퓨즈부와 상기 제1 및 제2 로우 어드레스 디코딩부에 제공하기 위한 어드레스 디코딩부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 공통 어드레스 퓨즈부의 출력신호는 상기 제1 및 제2 뱅크퓨즈부를 활성화하기 위한 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 뱅크퓨즈부 각각은,
    상기 제1 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 제1 퓨즈와,
    상기 공통 어드레스 퓨즈부의 출력신호에 응답하여 상기 제1 뱅크의 리던던시 로우를 선택하기 위한 출력신호를 생성하는 제1 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 뱅크퓨즈부 각각은,
    상기 제2 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 제2 퓨즈와,
    상기 공통 어드레스 퓨즈부의 출력신호에 응답하여 상기 제2 뱅크의 리던던 시 로우를 선택하기 위한 출력신호를 생성하는 제2 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제2항에 있어서,
    상기 공통 어드레스 퓨즈부는,
    상기 어드레스를 입력받는 어드레스 입력부;
    프리차지신호에 응답하여 제1 노드를 프리차징하기 위한 프리차징부;
    상기 제1 노드와 상기 어드레스 입력부 사이에 연결되고, 상기 리페어 대상 노멀 셀의 로우 어드레스를 프로그래밍하기 위한 다수의 퓨즈; 및
    상기 제1 노드의 전압레벨에 대응하는 신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 다수의 퓨즈는 상기 리페어 대상 노멀 셀의 로우 어드레스에 대응하는 퓨즈 개수를 가지는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항 또는 제2항 있어서,
    상기 공통 어드레스 퓨즈부는 상기 제1 뱅크와 상기 제2 뱅크 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항 또는 제2항 있어서,
    상기 제1 뱅크퓨즈부는 상기 공통 어드레스 퓨즈부와 상기 제1 뱅크 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제1항 또는 제2항 있어서,
    상기 제2 뱅크퓨즈부는 상기 공통 어드레스 퓨즈부와 상기 제2 뱅크 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 노멀 셀 어레이와 다수의 리던던시 컬럼을 포함하는 제1 및 제2 뱅크;
    각 리던던시 컬럼에 대응하며, 리페어 대상 노멀 셀의 컬럼 어드레스를 프로그래밍하기 위한 다수의 공통 어드레스 퓨즈부;
    각 공통 어드레스 퓨즈부의 출력신호에 응답하고, 상기 제1 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 다수의 제1 뱅크퓨즈부;
    각 공통 어드레스 퓨즈부에 출력신호에 응답하고, 상기 제2 뱅크에 리페어 대상 노멀 셀 유무 정보를 프로그래밍하기 위한 다수의 제2 뱅크퓨즈부;
    상기 제1 뱅크퓨즈부의 출력신호에 응답하여 상기 제1 뱅크의 노멀 셀 어레이 또는 리던던시 컬럼을 선택하기 위한 제1 컬럼 어드레스 디코딩부; 및
    상기 제2 뱅크퓨즈부의 출력신호에 응답하여 상기 제2 뱅크의 노멀 셀 어레이 또는 리던던시 컬럼을 선택하기 위한 제2 컬럼 어드레스 디코딩부
    를 구비하는 반도체 메모리 소자.
  12. 제11항에 있어서,
    어드레스를 입력받아 디코딩하여 상기 공통 어드레스 퓨즈부와 상기 제1 및 제2 컬럼 어드레스 디코딩부에 제공하기 위한 어드레스 디코딩부를 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제11항 또는 제12항에 있어서,
    상기 공통 어드레스 퓨즈부의 출력신호는 상기 제1 및 제2 뱅크를 활성화 하기 위한 것을 특징으로 하는 반도체 메모리 소자.
  14. 제11항 또는 제12항에 있어서,
    상기 제1 뱅크퓨즈부 각각은,
    상기 제1 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 제1 퓨즈와,
    상기 공통 어드레스 퓨즈부의 출력신호에 응답하여 상기 제1 뱅크의 리던던시 컬럼을 선택하기 위한 출력신호를 생성하는 제1 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  15. 제11항 또는 제12항에 있어서,
    상기 제2 뱅크퓨부 각각은,
    상기 제2 뱅크에 리페어 대상 노멀 셀의 유무 정보를 프로그래밍하기 위한 제2 퓨즈와,
    상기 공통 어드레스 퓨즈부의 출력신호에 응답하여 상기 제2 뱅크의 리던던시 컬럼을 선택하기 위한 출력신호를 생성하는 제2 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제12항에 있어서,
    상기 공통 어드레스 퓨즈부는,
    상기 어드레스를 입력받는 어드레스 입력부;
    프리차지신호에 응답하여 제1 노드를 프리차징하기 위한 프리차징부;
    상기 제1 노드와 상기 어드레스 입력부 사이에 연결되고, 상기 리페어 대상 노멀 셀의 컬럼 어드레스를 프로그래밍하기 위한 다수의 퓨즈; 및
    상기 제1 노드의 전압레벨에 대응하는 신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제16항에 있어서,
    상기 다수의 퓨즈는 상기 리페어 대상 노멀 셀의 로우 어드레스에 대응하는 퓨즈 개수를 가지는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제11항 또는 제12항 있어서,
    상기 공통 어드레스 퓨즈부는 상기 제1 뱅크와 상기 제2 뱅크 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  19. 제11항 또는 제12항 있어서,
    상기 제1 뱅크퓨즈부는 상기 공통 어드레스 퓨즈부와 상기 제1 뱅크 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  20. 제11항 또는 제12항 있어서,
    상기 제2 뱅크퓨즈부는 상기 공통 어드레스 퓨즈부와 상기 제2 뱅크 사이에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
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