KR100368367B1 - 반도체 기억 장치 - Google Patents

Abstract

DRAM의 불량 메모리셀의 구제 효율을 떨어뜨리지 않고 총 스페어 엘리멘트 수를 격감시켜, 용장 회로의 면적 효율을 향상시키기 위한 것이다.

메모리셀 어레이가 복수로 분할되어 이루어지는 복수의 노멀 뱅크 BANK0∼BANK15에 각각 설치된 제1 스페어 엘리멘트 SWL, 노멀 뱅크와는 다른 스페어 뱅크 BANKSP에 설치된 제2 스페어 엘리멘트 SWL, 제1 스페어 엘리멘트를 선택 구동하는 복수의 제1 스페어 디코더 SRDO∼SRD3, 제2 스페어 엘리멘트를 선택 구동하는 제2 스페어 디코더 SRD0∼SRD3, 및 제2 스페어 엘리멘트를 복수의 노멀 뱅크 내의 임의의 뱅크에 선택적으로 할당하는 치환 제어 회로 FSOa∼FS27a, RWLON1, RWLON2, SRDact0∼SRDact3을 구비한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 기억 장치에 관한 것으로, 특히 불량 메모리셀의 구제를 행하는 용장 회로를 구비한 멀티 뱅크 구성의 반도체 기억 장치에 관한 것이다.

반도체 기억 장치에는, 제품의 수율을 향상시키기 위해, 메모리셀 어레이의 테스트에 의해 일부 메모리셀에 결함이 검출된 경우에 결함 셀을 용장 셀로 치환하여 구제하는 용장 시스템이 채용되어 있다. 현재 일반적으로 이용되고 있는 용장 시스템은, 결함 셀을 포함하는 1행 또는 복수 행의 셀 어레이를 단위로 하여 그것과 동일 크기의 스페어 엘리멘트로 치환하는 (셀 어레이 단위의 치환) 방식을 채용하고 있다.

결함 셀을 포함하는 셀 어레이 단위의 어드레스 정보는, 퓨즈를 이용한 불휘발성의 기억 소자에 의해 기억되어 있다. 어드레스 정보는 복수 비트로 구성되므로, 그것에 대응한 복수 라인의 퓨즈를 포함하는 퓨즈 셋트가 이용되고 있다. 이 퓨즈 셋트는, 통상, 스페어 엘리멘트와 1대1로 대응되고, 칩 내에는 스페어 엘리트와 동일한 수의 퓨즈 셋트가 설치된다. 그리고, 스페어 엘리멘트를 사용하는 경우, 그것에 대응하는 퓨즈 셋트 내의 퓨즈가 어드레스 정보에 따라서 절단된다.

상기한 바와 같이 용장 시스템은, 스페어 엘리멘트 및 퓨즈 셋트 등의 용장 회로를 필요로 하므로, 메모리칩의 면적이 증대한다. 구제 가능한 결함의 수와 용장 회로의 면적은 트레이드 오프의 관계에 있으므로, 면적 효율을 향상시키는 용장 시스템이 여러가지로 제안되어 있다.

예를 들면, Kirihata 등이 제안한 플렉시블한 용장 시스템("Fault-Tolerant Design for 256Mb DRAM" (IEEE JOURNAL of SOLID-STATE CIRCUITS, VOL.31, NO.4, April 1996) 참조)이 있다. 이 방식은, 하나의 스페어 엘리멘트가 넓은 셀 어레이 영역을 커버하고 있으므로, 결함 셀이 칩의 일부에 편재하는 경우에서도, 셀 어레이 내에 결함이 균등하게 분산하고 있는 경우와 마찬가지로 구제할 수 있다. 이 때문에, 스페어 엘리멘트의 수를 삭감하여 리던던시 회로의 면적 효율을 높일 수 있어, 칩당 결함수가 판명되어 있거나 예측할 수 있는 경우에 유효하다.

한편, 최근, 메모리셀 어레이가 복수로 분할된 메모리칩이 개발되어 있다.예를 들면 칩 내부에 복수의 뱅크를 갖고, 이 뱅크들이 동시에 활성화되는 메모리칩이 있다.

이와 같은 메모리칩은, 불량 메모리셀을 로우 단위로 구제하기 위한 로우 스페어 엘리멘트를 뱅크를 초과하여 사용하는 것은 불가능하기 때문에, 각 뱅크마다 스페어 엘리멘트를 준비하지 않을 수 없다고 하는 제약이 생긴다. 그리고, 뱅크의 수가 많아질수록, 칩 내의 메모리셀 어레이의 분할수는 증가하고, 1개의 스페어 엘리멘트가 커버할 수 있는 셀 어레이 영역은 좁아진다.

더구나, 각 뱅크마다 스페어 엘리멘트를 배치하는 경우, 메모리 용량의 증대에 따라, 메모리셀의 결함이 편재되어 발생할 확률이 상당히 높으므로, 높은 양품율을 확보하기 위해서는, 각 뱅크에 포함시키는 스페어 엘리멘트 수를 늘리는 것이 불가피해져, 결과적으로 칩 면적이 급격하게 증가된다.

즉, 상기한 바와 같이 스페어 엘리멘트가 좁은 범위 밖에 커버할 수 없는 경우, 결함이 메모리셀 어레이의 일부에 편재한 경우에 있어서도 결함 셀을 구제할 수 있도록 하기 위해서는, 좁은 셀 어레이 영역마다 스페어 엘리멘트를 설치하지 않으면 안된다. 이것은 칩 전체로서 보면, 칩당 평균 결함수를 대폭 초과한 스페어 엘리멘트 수를 칩에 조립하게 되기 때문에, 면적 효율을 악화시킨다.

또한, 스페어 엘리멘트와 퓨즈 셋트를 1대1로 대응시키는 종래의 방식에서는, 스페어 엘리멘트 수의 증가에 따라 퓨즈 셋트수도 증가한다. 그러나, 일반적으로, 퓨즈 셋트가 스페어 엘리멘트보다 큰 면적을 필요로 하므로, 용장 회로의 면적 효율이 크게 저하하게 된다.

이러한 상황에 대해, 셀 어레이 전체의 결함 상정수를 상회하는 퓨즈 셋트의 수를, 총 스페어 엘리멘트 수보다도 적게 억제하는 수법이 있다. 그 구체예로서는, 각 뱅크 내의 복수의 스페어 로우 디코더와의 대응 정보 관계를 각 퓨즈 셋트에 포함시킴으로써, 각 퓨즈 셋트를 스페어 엘리멘트와 1대1로 대응시킬 필요가 없어진다.

또한, 종래의 DRAM에는, 셀 어레이 전체를 16개의 뱅크로 분할하고, 불량이 편재한 경우에 대비하여 각 뱅크에 8개의 스페어 엘리멘트를 설치하고, 셀 어레이 전체에서의 평균 결함수를 20개 정도로 상정한 경우, 총 스페어 엘리멘트 수 128보다도 적은 28개의 퓨즈 셋트에 의해, 불량이 균일하게 분산된 경우 및 편재된 경우 모두에서 대처할 수 있도록 한 것이 있다. 그러나, 총수에서 128개의 스페어 엘리멘트를 갖게 하기 때문에, 스페어 엘리멘트의 면적 효율이 높다고는 말할 수 없다.

그런데, 메모리 용량의 증대에 비례하여 뱅크수도 증가하는 경향이 있지만, 금후에는, 뱅크수의 증가의 필요성이 반드시 커지지 않고, 메모리 용량의 증대에 비교하여 뱅크수의 증가율이 완만해지는 경향이 있다. 이에 대해, 비트선 길이와 워드선 길이에 상한이 있기 때문에, 뱅크를 구성하는 서브 어레이는 크기에 상한이 있어 그 수가 증가하는 경향이 있다. 이러한 경향에 대응하여, 어떤 뱅크가 활성화되었을 때에 그 뱅크에 속하면서도 비활성 상태에 있는 서브 어레이가 존재하는 구성이 채용되게 된다.

그러나, 동일 뱅크에 속하면서, 활성 상태인 서브 어레이와 비활성 상태인 서브 어레이가 존재하는 구성의 반도체 메모리에 있어서, 각 서브 어레이마다 스페어 엘리멘트를 다수 배치하면, 칩 면적의 급격한 증가를 초래한다고 하는 문제가 있다.

한편, 소자의 미세화에 따라 결함도 미세화되는 것은 아니기 때문에, 결함 중에는 상대적으로 폭(면적)이 크고, 복수의 스페어 엘리멘트를 소비해야만 하는 경우가 발생되고 있다.

그러나, 퓨즈 셋트의 수를 총 스페어 엘리멘트 수보다도 적게 억제하는 방식에서는, 복수의 스페어 엘리멘트를 소비하면, 당연히 동일한 수의 퓨즈 셋트도 소비되기 때문에, 보다 적은 퓨즈 셋트쪽이, 스페어 엘리멘트보다도 폭이 큰 결함에 의한 피해를 크게 받게 된다.

도 21은, 1개의 뱅크 내에서 발생할 수 있는 결함에 의한 불량예 A, B를 함께 나타내고 있다.

불량예 A는, 워드선 2개분의 폭을 갖는 면적이 넓은 결함을 구제하기 위해서, 1개의 스페어 엘리멘트를 사용하는 경우를 나타내고 있다. 이 경우, 퓨즈 셋트의 사용은 1개이다.

불량예 B는, 워드선 2개분의 폭을 갖는 면적이 넓은 결함을 구제하기 위해서, 2개의 스페어 엘리멘트의 사용이 부득이한 경우를 나타내고 있다. 이 경우, 퓨즈 셋트의 사용은 2개이다.

소자의 미세화가 진행함에 따라, 불량예 B도 증가된다. 극단적인 경우, 상정하고 있는 20개의 결함 중 어느 하나가 치환 단위의 경계를 넘는다고 하면, 스페어 엘리멘트의 수가 모자라게 될 확률은 아직 낮지만, 퓨즈 셋트쪽은 확실히 부족하게 된다.

그래서, 결함의 폭에 비해 패턴의 미세화가 진행한 경우에는, 점유 면적이 큰 퓨즈 셋트를 감소시키고 싶어도 감소시킬 수 없는 상황에 직면한다.

상기한 바와 같이 종래의 멀티 뱅크 구성의 DRAM은, 스페어 엘리멘트 수의 증가가 면적 효율을 저하시키는 문제가 있었다.

또한, 각 뱅크가 각각 복수의 서브 어레이로 이루어지는 종래의 멀티 뱅크 구성의 DRAM에서도, 불량이 편재한 경우에 대비하여 각 뱅크의 서브 어레이마다 독립의 스페어 엘리멘트를 갖게 하고 있으므로, 스페어 엘리멘트 수의 증가가 면적 효율을 저하시키는 문제가 있었다.

또한, 종래의 멀티 뱅크 구성의 DRAM은, 소자의 미세화가 진행함에 따라서, 결함이 치환 단위인 스페어 엘리멘트의 경계를 넘는 상황이 증가하면, 퓨즈 셋트가 부족하다고 하는 문제가 있었다.

본 발명은 상기한 문제점을 해결하기 위해 이루어진 것으로, 메모리셀 어레이의 최근의 세분화된 복수의 단위에 각각 대응하여 설치되는 스페어 엘리멘트 수를 감소시킨 경우에서도, 셀 어레이 전체에서 결함이 편재된 경우에 대처할 수 있고, 구제율과 구제 자유도를 유지하면서 총 스페어 엘리멘트 수를 감소시켜 칩 상의 용장 회로의 면적 효율을 향상시키는 것에 기여할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

또한, 본 발명의 다른 목적은, 각 뱅크의 서브 어레이마다 갖게 한 스페어 엘리멘트를 동일 뱅크 내에서 공용할 수 있고, 셀 어레이 전체에서 결함이 편재된 경우에 대처할 수 있고, 구제율과 구제 자유도를 유지하면서 총 스페어 엘리멘트 수를 감소시켜 칩 상의 용장 회로의 면적 효율을 향상시키는 것에 기여할 수 있는 반도체 기억 장치를 제공하는 것이다.

또한, 본 발명의 다른 목적은, 1개의 퓨즈 셋트로 복수의 스페어 엘리멘트의 치환을 담당할 수 있도록 하여, 폭이 큰 결함에 대처할 때의 퓨즈 셋트의 소비를 억제할 수 있고, 점유 면적이 큰 퓨즈 셋트를 증가시키지 않고 높은 양품율을 얻는 반도체 기억 장치를 제공하는 것이다.

본 발명의 제1 반도체 기억 장치는, 메모리셀 어레이의 복수의 단위에 각각 설치된 제1 스페어 엘리멘트와, 상기 복수의 단위와는 별도로 설치된 제2 스페어 엘리먼트와, 상기 제2 스페어 엘리멘트를 상기 복수의 단위 중의 임의의 단위로 선택적으로 할당하는 수단을 구비하는 것을 특징으로 한다.

본 발명의 제2 반도체 기억 장치는, 메모리셀 어레이가 복수로 분할되어 이루어지는 복수의 노멀 뱅크와, 상기 메모리셀 어레이의 불량 메모리셀을 치환하기위해서 설치된 1개의 스페어 뱅크에 통합시켜 배치된 제1 용장 셀 어레이와, 상기 복수의 노멀 뱅크에 대응하여 설치된 복수의 제2 용장 셀 어레이와, 상기 각노멀 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리셀 어레이의 행, 열의 선택을 행하는 통상의 디코더와, 상기 제1 용장 셀 어레이를 선택 구동하는 제1 스페어 디코더와, 상기 복수의 제2 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제2 스페어 디코더와, 상기 제1 스페어 디코더를 구동 제어하는 제1 치환 제어 신호를 공급하는 제1 치환 제어 신호선, 상기 복수의 제2 스페어 디코더를 구동 제어하는 제2 치환 제어 신호를 공급하는 제2 치환 제어 신호선, 불량 메모리셀의 어드레스 및 상기 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보를 미리 기억해 놓고, 상기 기억된 불량 메모리셀의 어드레스와 입력 어드레스와의 일치 검출 결과 및 상기 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보에 기초하여 상기 제1 치환 제어 신호 또는 제2 치환 제어 신호를 선택적으로 출력하는 복수의 제1 기억 회로와, 상기 제1 치환 제어 신호선 및 제2 치환 제어 신호선 중 어느 하나가 활성 상태일 때에 상기 노멀 디코더를 비활성 상태로 제어하는 제어 회로를 구비하는 것을 특징으로 한다.

본 발명의 제3 반도체 기억 장치는, 메모리셀 어레이가 복수로 분할되어 이루어지는 복수의 노멀 뱅크와, 상기 메모리셀 어레이의 불량 메모리셀을 치환하기 위해서 설치된 복수의 스페어 뱅크에 배치된 복수의 제1 용장 셀 어레이와, 상기 복수의 노멀 뱅크에 대응하여 설치된 복수의 제2 용장 셀 어레이와, 상기 각 노멀 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리셀 어레이의 행, 열의 선택을 행하는 통상의 디코더와, 상기 복수의 제1 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제1 스페어 디코더와, 상기 복수의 제2 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제2 스페어 디코더와, 상기 복수의 제1 스페어 디코더를 택일적으로 구동 제어하는 제1 치환 제어 신호를 공급하는 복수의 제1 치환 제어 신호선, 상기 복수의 제2 스페어 디코더를 구동 제어하는 제2 치환 제어 신호를 공급하는 제2 치환 제어 신호선, 불량 메모리셀의 어드레스 및 상기 복수의 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보를 미리 기억해 놓고, 상기 기억된 불량 메모리셀의 어드레스과 입력 어드레스와의 일치 검출 결과 및 상기 복수의 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보에 기초하여 상기 제1 치환 제어 신호 또는 제2 치환 제어 신호를 선택적으로 출력하는 복수의 제1 기억 회로와, 상기 복수의 제1 치환 제어 신호선 및 제2 치환 제어 신호선중 어느 하나가 활성 상태일 때에 상기 통상의 디코더를 비활성 상태로 제어하는 제어 회로를 구비하는 것을 특징으로 한다.

본 발명의 제4 반도체 기억 장치는, 메모리셀 어레이가 복수로 분할되어 이루어지는 복수의 노멀 뱅크와, 상기 메모리셀 어레이의 불량 메모리셀을 치환하기위해서 설치된 1개의 스페어 뱅크에 합쳐 배치된 복수의 제 l 용장 셀 어레이와, 상기 복수의 노멀 뱅크에 대응하여 설치된 복수의 제2 용장 셀 어레이와, 상기 각노멀 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리셀 어레이의 행, 열의 선택을 행하는 통상의 디코더와, 상기 복수의 제1 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제1 스페어 디코더와, 상기 복수의 제2 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제2 스페어 디코더와, 상기 복수의 제1 스페어 디코더를 대응하여 구동 제어하는 제1 치환 제어 신호를 공급하는 복수의 제1 치환 제어 신호선, 상기 복수의 제2 스페어 디코더를 구동 제어하는 제2 치환 제어 신호를 공급하는 제2 치환 제어 신호선, 상기 복수의 제1 치환 제어 신호선에 대응하여 설치되고, 불량 메모리셀의 어드레스를 미리 기억하는 제1 기억 수단을 구비하고, 상기 제1 기억 수단에 기억된 불량 메모리셀의 어드레스와 입력 어드레스와의 일치 검출 결과에 기초하여 대응하는 제1 치환 제어 신호선에 상기 제1 치환 제어 신호를 선택적으로 출력하는 복수의 제1 기억 회로와, 상기 불량 메모리셀의 어드레스 및 상기 복수의 제2 용장 셀 어레이와의 대응 관계 정보를 미리 기억하는 제2 기억 수단을 구비하고, 상기 제2 기억 수단에 기억된 불량 메모리셀의 어드레스와 입력 어드레스와의 일치 검출 결과 및 상기 복수의 제2 용장 셀 어레이와의 대응 관계 정보에 기초하여 상기 제2 치환 제어 신호선에 상기 제2 치환 제어 신호를 선택적으로 출력하는 복수의 제2 기억 회로와, 상기 복수의 제1 치환 제어 신호선 및 제2 치환 제어 신호선 중 어느 1개가 활성 상태일 때에 상기 통상의 디코더를 비활성 상태로 제어하는 제어 회로를 구비하는 것을 특징으로 한다.

본 발명의 제5 반도체 기억 장치는, 메모리셀 어레이가 복수로 분할되어 이루어지고, 각각 복수의 서브 어레이로 이루어지는 복수의 메모리 뱅크와, 상기 각 서브 어레이에 각각 설치되고, 불량 메모리셀로 치환되는 복수의 스페어 엘리멘트와, 상기 각 서브 어레이에 대응하여 설치되고, 입력 어드레스에 의해 상기 서브 어레이의 행 선택을 행하는 복수의 노멀 디코더와, 상기 각 서브 어레이에 대응하여 설치되고, 상기 복수의 스페어 엘리멘트를 대응하여 구동하는 복수의 스페어 디코더와, 상기 복수의 메모리 뱅크를 선택 지정하는 복수의 뱅크 선택선, 상기 복수의 메모리 뱅크를 구성하는 각각 복수의 서브 어레이로 이루어지는 각 조에 대응하여 설치되고, 각조의 서브 어레이에 대응하여 설치된 상기 노멀 디코더 및 스페어 디코더 중의 노멀 디코더를 선택 지정하는 복수의 노멀 디코더 제어선, 상기 복수의 메모리 뱅크를 구성하는 각각 복수의 서브 어레이로 이루어지는 각조에 대응하여 설치되고, 각조의 서브 어레이에 대응하여 설치된 상기 노멀 디코더 및 스페어 디코더 중의 스페어 디코더를 선택 지정하는 복수의 스페어 디코더 제어선, 상기 각 서브 어레이에 있어서의 복수의 스페어 디코더를 택일적으로 선택 제어하는 복수의 스페어 디코더 선택선, 상기 각 서브 어레이에 있어서의 스페어 엘리멘트를 동일 뱅크에 속하는 다른 서브 어레이에 선택적으로 할당하는 할당 수단을 구비하는 것을 특징으로 한다.

상기 제5 반도체 기억 장치에 있어서의 할당 수단의 일례는, 불량 메모리셀의 어드레스 및 상기 불량 메모리셀의 어드레스와 1대1로 대응시킨 상기 스페어 디코더와의 관계 정보를 미리 기억해 놓고, 입력 어드레스와 상기 기억한 불량 메모리셀의 어드레스를 비교하고, 일치 검출 시에 상기 복수의 스페어 디코더 제어선을 선택적으로 활성화시키는 신호를 출력함과 함께, 상기 기억한 상기 불량 메모리셀의 어드레스와 스페어 디코더와의 관계 정보에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 신호를 출력하고, 불일치 검출시에는 상기 복수의 노멀 디코더 제어선을 선택적으로 활성화시키는 신호를 출력하는 복수의 기억 회로를 구비하는 것을 특징으로 한다.

상기 제5 반도체 기억 장치에 있어서의 할당 수단의 일례에 있어서의 각 기억 회로는, 상기 불량 메모리셀의 어드레스를 기억하는 제1 기억 수단, 상기 복수의 메모리 뱅크를 구성하는 복수조의 서브 어레이와의 대응 관계 정보를 기억하는 제2 기억 수단, 상기 복수의 스페어 디코더와의 대응 관계 정보를 기억하는 제3 기억 수단, 상기 제1 기억 수단의 기억 정보와 입력 어드레스를 비교하는 비교 회로와, 상기 비교 회로의 비교 출력 및 상기 제2 기억 수단의 기억 정보에 기초하여 상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화시키는 신호를 출력하는 제1 출력 회로와, 상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화시킬 때에는 상기 제3 기억 수단의 기억 정보에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 신호를 출력하는 제2 출력 회로와, 상기비교 회로의 비교 출력 및 입력 어드레스에 기초하여 상기 복수의 노멀 디코더 제어선 중 어느 하나를 활성화시키는 신호를 출력하는 제3 출력 회로를 구비하는 것을 특징으로 한다.

상기 제5 반도체 기억 장치에 있어서의 할당 수단의 다른 예는, 불량 메모리셀의 어드레스를 미리 기억해 놓고, 입력 어드레스와 상기 기억된 불량 메모리셀의 어드레스를 비교하고, 일치 검출 시에는 상기 복수의 스페어 디코더 제어선을 선택적으로 활성화시키는 신호를 출력하고, 불일치 검출시에는 상기 복수의 노멀 디코더 제어선을 활성화시키는 신호를 출력하는 기억 회로를 구비하는 것을 특징으로 한다.

상기 제5 반도체 기억 장치에 있어서의 할당 수단의 다른 예에 있어서의 기억 회로는, 대응하는 스페어 디코더를 1개만 갖고, 상기 불량 메모리셀의 어드레스를 기억하는 제1 기억 수단, 상기 복수의 메모리 뱅크를 구성하는 복수조의 서브 어레이와의 대응 관계 정보를 기억하는 제2 기억 수단, 상기 제1 기억 수단의 기억 정보와 입력 어드레스를 비교하는 비교 회로와, 상기 비교 회로의 비교 출력 및 상기 제2 기억 수단의 기억 정보에 기초하여 상기 복수의 스페어 디코더 제어선 중어느 하나를 활성화시키는 신호를 출력하는 제1 출력 회로와, 상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화시킬 때에는 상기 대응하는 스페어 디코더를 활성화시키는 신호를 출력하는 제2 출력 회로와, 상기 비교 회로의 비교 출력 및 입력 어드레스의 소정의 비트 신호에 기초하여 상기 복수의 노멀 디코더 제어선 중 어느 하나를 활성화시키는 신호를 출력하는 제3 출력 회로를 구비하는 것을 특징으로 한다.

상기 제5 반도체 기억 장치에 있어서의 서브 어레이의 예는, 워드선, 스페어 워드선, 비트선쌍 및 이들 각 교차부에 대응하여 배치된 메모리셀로 이루어지는 서브 셀 어레이부와, 상기 서브 셀 어레이부의 양측에 배치되고, 이퀄라이즈 신호에 의해 제어되어 상기 비트선쌍을 비트선 이퀄라이즈 전위로 이퀄라이즈하는 복수의 이퀄라이즈 회로 및 선택된 로우의 메모리셀로부터 비트선에 판독된 데이터를 감지증폭하는 복수의 감지 증폭기를 포함하는 이퀄라이즈 회로·감지 증폭기 열, 상기 뱅크 선택선 및 상기 노멀 디코더 제어선 및 상기 스페어 디코더 제어선의 신호가 입력하고, 뱅크 활성화 개시 시에는 동일 뱅크의 모든 서브 어레이에 대응하는 이퀄라이즈 회로를 이퀄라이즈 해제 상태로 제어하여 센스 앰프를 일단은 활성준비 상태로 제어하고, 상기 복수의 노멀 디코더 제어선 및 복수의 스페어 디코더 제어선 중 어느 하나가 활성화됨으로써 활성화하여야 할 서브 어레이에 대해서는 대응하는 이퀄라이즈 회로를 이퀄라이즈 해제 상태 그대로로 제어하여 감지 증폭기를 활성 준비 상태로 유지한 상태 그대로, 남은 비활성화하여야 할 서브 어레이에 대해서는 대응하는 이퀄라이즈 회로를 이퀄라이즈 상태로 복귀하여 감지 증폭기를 비활성 상태로 복귀하는 제어 회로를 구비하는 것을 특징으로 한다.

상기 제5 반도체 기억 장치에 있어서의 서브 어레이의 다른 예는, 워드선, 스페어 워드선, 비트선쌍 및 이들 각 교차부에 대응하여 배치된 메모리셀로 이루어지는 서브 셀 어레이부와, 상기 서브 셀 어레이부의 양측에 배치되고, 이퀄라이즈 신호에 의해 제어되며 상기 비트선쌍을 비트선 이퀄라이즈 전위로 이퀄라이즈하는 복수의 이퀄라이즈 회로와, 인접하는 서브 어레이사이에 배치되어 인접하는 서브 어레이 사이에서 공용되는 복수의 비트선 감지 증폭기를 포함하는 감지 증폭기 열과 각 비트선쌍 사이에 각각 접속된 어레이 선택 스위치와, 상기 뱅크 선택선 및 상기 노멀 디코더 제어선 및 상기 스페어 디코더 제어선의 신호가 입력하고, 뱅크 활성화 개시 시에는 동일 뱅크의 모든 서브 어레이에 대응하는 상기 이퀄라이즈 회로를 이퀄라이즈 해제 상태에 제어함과 함께 상기 어레이 선택 스위치를 접속 해제 상태로 하여 감지 증폭기를 일단은 활성준비 상태에 제어하여, 상기 복수의 노멀 디코더 제어선 및 복수의 스페어 디코더 제어선 중 어느 1개가 활성화됨으로써, 활성화하여야 할 서브 어레이에 대해서는 대응하는 상기 이퀄라이즈 회로를 이퀄라이즈 해제 상태로 유지함과 함께 인접하는 서브 셀 어레이의 어레이 선택 스위치를 접속해제 상태로 제어하여 감지 증폭기를 활성 준비 상태로 유지한 상태 그대로, 남은 비활성화하여야 할 서브 어레이에 대해서는 대응하는 상기 이퀄라이즈 회로를 이퀄라이즈 상태로 제어함과 함께 상기 어레이 선택 스위치를 접속 상태로 제어하여 감지 증폭기를 비활성 상태로 복귀하는 제어 회로를 구비하는 것을 특징으로 한다.

상기 제5 반도체 기억 장치의 서브 어레이에 있어서의 제어 회로는, 상기 뱅크 선택선의 신호가 입력하고, 그 전연부에 동기하여 시간 폭이 단축된 펄스 신호를 생성하는 제1 회로와, 상기 제1 회로의 출력 신호가 게이트에 입력하는 제1 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 드레인과 전원 노드 사이에 접속되고, 게이트에 상기 뱅크 선택선의 신호가 입력하는 PM0S 트랜지스터와, 상기 제1 NMOS 트랜지스터의 소스와 접지 노드 사이에 접속되고, 게이트에 상기노멀 디코더 제어선의 신호가 입력하는 제2 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 소스와 접지 노드 사이에 접속되고, 게이트에 상기 스페어 디코더 제어선의 신호가 입력하는 제3 NMOS 트랜지스터와, 상기 제1 NMOS 트랜지스터의 드레인 전위를 래치하는 래치 회로와, 상기 래치 회로의 출력 신호 및 상기 뱅크 선택선으로부터의 입력 신호의 논리 처리를 행하여, 상기 이퀄라이즈 회로의 이퀄라이즈 제어 신호를 출력하는 논리 게이트를 구비하는 것을 특징으로 한다.

본 발명의 제6 반도체 기억 장치는, 메모리셀 어레이가 복수로 분할된 메모리 뱅크와, 상기 각 메모리 뱅크에 각각 설치되고, 불량 메모리셀로 치환되는 복수의 스페어 엘리멘트와, 상기 각 메모리 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리 뱅크의 행 선택을 행하는 복수의 노멀 디코더와, 상기 각 메모리 뱅크에 대응하여 설치되고, 상기 복수의 스페어 엘리멘트를 대응하여 구동하는 복수의 스페어 디코더와, 상기 복수의 메모리 뱅크를 선택 지정하는 복수의 뱅크 선택선, 상기 노멀 디코더 및 스페어 디코더 중의 스페어 디코더를 선택 지정하기 위한 스페어 디코더 제어선, 상기 각 메모리 뱅크에서의 복수의 스페어 디코더를 택일적으로 선택 제어하는 복수의 스페어 디코더 선택선, 상기 스페어 엘리멘트의 총수보다도 적은 수만큼 설치되고, 상기 스페어 엘리멘트의 1개 또는 복수를 임의로 선택하여 불량 메모리셀로 치환시키는 할당 수단을 구비하는 것을 특징으로 한다.

상기 제6 반도체 기억 장치에 있어서의 할당 수단은, 1개 또는 복수의 불량 메모리셀의 어드레스 및 상기 불량 메모리셀의 어드레스와 1대1로 대응시킨 상기 스페어 디코더와의 관계 정보를 미리 기억해 놓고, 입력 어드레스와 상기 기억한 1개 또는 복수의 불량 메모리셀의 어드레스를 비교하여, 일치 검출 시 /불일치 검출시에 대응하여 상기 스페어 디코더 제어선을 활성화/비활성화하는 신호를 출력하고, 일검출 시에는 상기 기억한 상기 불량 메모리셀의 어드레스와 스페어 디코더와의 관계 정보에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화하는 신호를 출력하는 기억 회로를 구비하는 것을 특징으로 한다.

상기 제6 반도체 기억 장치에 있어서의 기억 회로는, 상기 불량 메모리셀의 어드레스를 1개 또는 복수 기억하는 제1 기억 수단, 상기 제1 기억 수단의 정보와 입력 어드레스를 비교하는 비교 회로와, 상기 비교 회로에 의한 일치 검출 시의 출력에 기초하여 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 출력 회로와, 상기 복수의 스페어 디코더와 상기 불량 메모리셀의 어드레스와의 1대1의 대응 관계 정보를 기억하는 제2 기억 수단, 상기 스페어 디코더 제어선을 활성화할 때에는 상기 제2 기억 수단의 정보 및 치환에 이용하는 어드레스의 적어도 최하위 비트 신호에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화하는신호를 출력하는 제2 출력 회로를 구비하는 것을 특징으로 한다.

상기 제6 반도체 기억 장치에 있어서, 상기 제1 기억 수단이 기억하는 복수의 불량 메모리 셀의 어드레스는 치환에 이용하는 어드레스의 최하위 비트만 또는 상기 최하위 비트 및 그 상위의 1비트로 이루어지는 2비트만이 상이한 2종류 내지 4종류의 어드레스로 하고, 상기 상이한 1비트 또는 2비트의 어드레스 비트를 상기 제2 출력 회로의 입력에 함유시키는 것이 가능하다.

이 경우, 상기 제1 기억 수단은 상기 불량 메모리 셀의 치환에 이용하는 어드레스의 최하위 비트 신호, 그 반전 신호 및 상기 최하위 비트보다 상위인 각 비트 데이터를 절단/비절단 상태로 대응시켜서 기억하는 복수의 제1 퓨즈 소자를 구비하고, 상기 제2 기억 수단은 상기 복수의 스페어 디코더와의 대응 관계를 나타내는 인코드 데이터 중의 최하위 비트 이외의 각 비트 데이터를 절단/비절단 상태로 대응시켜서 기억하는 제2 퓨즈 소자를 구비하고, 상기 제1 출력 회로는 상기 치환에 이용하는 어드레스의 최하위 비트 신호 및 그 반전 신호와 그에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제1 비교 회로와, 상기 어드레스의 최하위 비트보다 상위인 각 비트 데이터와 그것에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제2 비교 회로와, 상기 제1 비교 회로의 비교 출력과 제2 비교 회로의 비교 출력과의 논리 처리를 행하여 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 AND 게이트를 구비하고, 상기 제2 출력 회로는 상기 어드레스의 최하위 비트 데이터와 상기 제2 기억 수단의 기억 데이터를 입력하고, 그것을 디코드하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 디코더인 것을 특징으로 한다.

또한, 상기 제6 반도체 기억 장치에 있어서, 상기 제1 기억 수단은 상기 불량 메모리 셀의 치환에 이용하는 어드레스의 최하위 비트 신호, 그 반전 신호 및 상기 최하위 비트보다 상위인 각 비트 데이터를 절단/비절단 상태로 대응시켜서 기억하는 복수의 제1 퓨즈 소자를 구비하고, 상기 제2 기억 수단은 상기 복수의 스페어 디코더와의 대응 관계를 나타내는 인코드 데이터의 각 비트 데이터를 절단/비절단 상태로 대응시켜서 기억하는 제2 퓨즈 소자를 구비하고, 상기 제1 출력 회로는 상기 치환에 이용하는 어드레스의 최하위 비트 신호 및 그 반전 신호와 이들에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제1 비교 회로와, 상기 어드레스의 최하위 비트보다 상위인 각 비트 데이터와 그에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제2 비교 회로와, 상기 제1 비교 회로의 비교 출력과 제2 비교 회로의 비교 출력과의 논리 처리를 행하여 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 AND 게이트를 구비하고, 상기 제2 출력 회로는 상기 제2 기억 수단에 기억된 인코드 데이터 또는 그 최하위 비트 데이터가 상기 어드레스의 최하위 비트 데이터로 전환된 인코드 데이터를 입력하고, 그것을 디코드하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 디코더인 것을 특징으로 한다.

또한, 상기 제6 반도체 기억 장치에서 상기 제1 기억 수단은 상기 불량 메모리 셀의 치환에 이용하는 어드레스의 최하위로부터 2비트의 신호, 이들의 반전 신호 및 이들보다 상위인 각 비트 데이터를 절단/비절단 상태로 대응시켜서 기억하는복수의 제1 퓨즈 소자를 구비하고, 상기 제2 기억 수단은 상기 복수의 스페어 디코더와의 대응 관계를 나타내는 인코드 데이터의 각 비트 데이터를 절단/비절단 상태로 대응시켜서 기억하는 제2 퓨즈 소자를 구비하고, 상기 제1 출력 회로는 상기 치환에 이용하는 어드레스의 최하위로부터 2비트의 신호 및 이들의 반전 신호와 이들에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제1 비교 회로와, 상기 어드레스의 최하위로부터 2비트보다 상위인 각 비트 데이터와 그에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제2 비교 회로와, 상기 제1 비교 회로의 비교 출력과 제2 비교 회로의 비교 출력과의 논리 처리를 행하고 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 AND 게이트를 구비하고, 상기 제2 출력 회로는 상기 제2 기억 수단에 기억된 인코드 데이터 또는 그 최하위로부터 2비트의 데이터 중의 적어도 1비트가 상기 어드레스의 대응하는 비트 데이터에 전환된 인코드 데이터가 입력하고, 그것을 디코드하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 디코더인 것을 특징으로 한다.

도 1은 본 발명의 제1 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 나타내는 블럭도.

도 2는 도 1의 각 뱅크 중 1개를 대표적으로 나타내는 회로도.

도 3은 도 1의 퓨즈 셋트 중 1개를 대표적으로 추출하여 구체적인 구성예를 나타내는 회로도.

도 4는 본 발명의 제2 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 나타내는 블럭도.

도 5는 본 발명의 제3 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 나타내는 블럭도.

도 6은 도 2의 뱅크의 일부를 상세히 도시한 회로도.

도 7은 본 발명의 제4 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 도시하는 블럭도.

도 8은 도 7의 각 서브 어레이 중 1개를 대표적으로 나타내는 회로도.

도 9는 도 7의 퓨즈 셋트 중 1개를 대표적으로 추출하여 구체적인 구성예를 나타내는 회로도.

도 10은 도 9에 도시한 퓨즈 셋트가 상이한 동작예를 도시하는 파형도.

도 11은 도 8의 각 감지 증폭기 제어 회로 SACa 중 서브 어레이 SUBA1-0에 대응하여 설치된 감지 증폭기 제어 회로 SACa에 포함되는 이퀄라이즈 신호 생성 회로의 일례를 나타내는 회로도 및 그 동작예를 나타내는 파형도.

도 12는 본 발명의 제5 실시예에 따른 멀티 뱅크 구성의 DRAM에서의 인접하는 서브 어레이의 일부를 나타내는 회로도.

도 13은 본 발명의 제8 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 도시하는 블럭도.

도 14는 도 13의 각 퓨즈 셋트 중 1개를 대표적으로 추출하여 구체적인 구성예를 나타내는 회로도.

도 15는 도 14의 퓨즈 셋트를 이용하여 도 13의 뱅크내에서의 치환을 행하는 모습을 나타내는 블럭도.

도 16은 도 14의 퓨즈 셋트의 변형예 1을 나타내는 회로도.

도 17은 도 14의 퓨즈 셋트의 변형예 2를 나타내는 회로도.

도 18은 도 17의 퓨즈 셋트를 이용하여 도 13의 뱅크 내에서의 치환을 행하는 모습을 나타내는 블럭도.

도 19는 도 14 내의 퓨즈 셋트의 변형예 3을 나타내는 회로도.

도 20은 도 19의 퓨즈 셋트를 이용하여 도 13의 뱅크 내에서의 치환을 행하는 모습을 나타내는 블럭도.

도 21은 종래의 DRAM의 뱅크 내에서의 치환을 행하는 모습을 나타내는 블럭도.

<도면의 주요 부분에 대한 부호의 설명>

BANK0∼BANK15 : 노멀 뱅크

NRD0∼NRD255 : 통상의 로우 디코더

BANKSP : 스페어 뱅크

SRD0∼SRD3 : 스페어 로우 디코더

FS0a∼FS27a : 퓨즈 셋트

RWLON1, RWLON2 : 치환 제어 신호선

SRDactO∼SRDact3 : 스페어 로우 디코더 선택선

OR : OR 게이트

WL : 워드선

SWL : 스페어 워드선

이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

<제1 실시예>

우선, 제1 실시예에 따른 용장 회로를 구비한 멀티 뱅크 구성의 DRAM에서의 불량 메모리 셀의 구제에 대하여 개요를 설명한다.

간단하게 하기 위하여, DRAM 칩 상의 멀티 뱅크 구성의 메모리 셀 어레이에서의 메모리 셀의 결함의 분포가 프와송 분포(Poisson's distribution)에 따른다고가정한다.

상기 수학식 1은 칩 상의 메모리 셀의 결함의 평균수가 λ개인 경우에 결함이 n개 존재할 확률을 나타낸다.

결함 1개를 스페어 엘리멘트 1개로 구제할 수 있으면, R개의 스페어 엘리멘트가 칩 상에 있으면 다음 식에 나타내는 구제율을 얻을 수 있다.

여기서, 메모리 셀의 평균 결함수가 20으로 상정하여 95% 이상의 구제율을 구하고자 하면,

이 되며 28개의 스페어 엘리멘트를 준비하게 된다.

상기한 바와 같은 가정에 기초하여 28개의 퓨즈 셋트를 구비하는 것으로 하지만, 16 뱅크에 구제 단위가 알려져 있는 경우에는 준비해야 할 스페어 엘리멘트의 총 수가 증가한다. 즉,

가 되며, 각 뱅크에 8 스페어 엘리멘트가 필요하게 된다.

제1 실시예에서는 도 1에 도시한 바와 같이, 메모리 셀 어레이의 복수의 단위 (본 예에서는 16개의 노멀 뱅크 BANK0∼BANK15) 에 각각 설치된 제1 스페어 엘리멘트, 상기 16개의 노멀 뱅크 BANK0∼BANK15와는 다른 스페어 뱅크 BANKSP에 설치된 제2 스페어 엘리멘트 (예를 들면 4개의 스페어 엘리멘트), 및 상기 제2 스페어 엘리멘트를 상기 16개의 노멀 뱅크 BANK0∼BANK15 중 임의의 뱅크에 선택적으로 할당하는 수단을 구비한다.

여기서, 16개의 뱅크 BANK0∼BANK15 각각에 예를 들면 4개의 스페어 엘리멘트를 준비해두고 그외에 각 뱅크에서 공용 (단지, 어느 뱅크에 적용하는지를 기억시키는 수단을 가짐) 가능한 예를 들면 4개의 스페어 엘리멘트를 구비하는 구성을 생각한다.

이와 같이, 구제 단위인 각 뱅크에 구비하는 스페어 엘리멘트 수를 줄여서, 별도로 소수의 스페어 엘리멘트를 준비해두고 이것을 다수의 뱅크 중의 어느 하나 내지 소수의 임의의 뱅크에 배당함으로써, 메모리 셀의 결함이 편재하는 경우에 대처할 수 있도록 한다.

즉, 16 뱅크 BANK0∼BANK15 중 15 뱅크는 메모리 셀의 불량수(결함수)가 4 이내이고, 나머지 하나의 뱅크만이 메모리 셀의 불량수를 5개 이상 8개 이하로 가질 확률은,

이다.

또한, 메모리 셀의 불량수가 5개 이상 8개 이하의 뱅크가 2개 있을 확률은,

이다. 이 확률은 작은 값이므로 각 뱅크 공통의 스페어 엘리멘트를 4개 준비해두고 메모리 셀의 불량이 편중되어 있는 1개의 뱅크에 대응하도록 해두면,

의 구제율을 얻을 수 있다.

도 1은 제1 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 개략적으로 나타내고 있다. 여기서는, 불량 메모리 셀의 구제를 행하는 용장 회로로서 불량 메모리 셀을 로우 단위로 구제하는 로우 스페어를 구비하고, 컬럼 단위에서 구제하는 컬럼 스페어는 구비하지 않는 경우를 예로 든다.

메모리 셀 어레이 전체는 16개로 분할된 뱅크(노멀 뱅크) BANK0∼BANK15, 및 1개의 스페어 뱅크 BANKSP를 구비한다. 각 노멀 뱅크 BANK0∼BANK15는 4개의 스페어 엘리멘트(분산 스페어)를 구비하고 있으며, 256개의 통상의 로우 디코더(노멀 로우 디코더) NRD0∼NRD255, 및 상기 4개의 스페어 엘리멘트에 대응하여 4개의 스페어 로우 디코더 SRD0∼SRD3을 구비하고 있으며, 1개의 노멀 로우 디코더가 4개의 노멀 워드선 WL, 1개의 스페어 로우 디코더가 4개의 스페어 워드선 SWL을 담당하고 있다. 상기 로우 디코더 NRD0∼NRD255는 로우 어드레스 RA를 디코드하여 노멀 워드선 WL의 선택을 행하는 것이다.

상기 1개의 스페어 뱅크 BANKSP에는 상기 각 뱅크 BANK0∼BANK15에 걸쳐 공통으로 사용할 수 있는 4개의 스페어 엘리멘트(공용 스페어)가 집중 배치되어 있으며, 상기 4개의 스페어 엘리멘트에 대응하여 4개의 스페어 로우 디코더 SRD0∼SRD3이 설치되어 있다. 그리고, 선택된 스페어 로우 디코더 SRD0∼SRD3은 그 선택 상태를 래치하고 다음에 프리차지 명령이 오기까지 유지할 수 있도록 구성되어 있다.

컬럼 디코더 CD는 컬럼 어드레스 AC를 디코드하고, 노멀 뱅크 BANK0∼BANK15와 스페어 뱅크 BANKSP의 컬럼 선택을 행하는 것이다.

도 2는 도 1의 노멀 뱅크 BANK0∼BANK15 중의 1개를 대표적으로 나타내고 있다.

도 2에 도시하는 뱅크는 로우 방향으로 배치된 워드선 WLi, 스페어 워드선 SWLi, 이들과 직교하는 컬럼 방향으로 배치된 비트선쌍 BLi, bBLi 및 각 교차부에 대응하여 배치(매트릭스 배치)된 메모리 셀 MC로 이루어지는 서브 셀 어레이부(21)와, 상기 서브 셀 어레이부(21)의 양측에 배치되며, 선택된 로우의 메모리 셀 MC로부터 비트선 BLi 또는 bBLi으로 판독된 데이터를 감지 증폭기에 의해 증폭하고, 컬럼 디코더(도시하지 않음)에 의해 선택되는 컬럼 스위치를 통하여 데이터를 출력하는 감지 증폭기 열(22)을 구비한다.

각 노멀 뱅크 BANK0∼BANK15는 상술한 바와 같이, 256개의 노멀 로우 디코더 NRD0∼NRD255, 및 4개의 스페어 로우 디코더 SRD0∼SRD3을 구비하고, 1개의 노멀 로우 디코더가 4개의 워드선 WL을 담당하며, 1개의 스페어 로우 디코더가 4개의 스페어 워드선 SWL을 담당하고 있다. 본 예에서는 1개의 뱅크 내에 4개×256=1024개의 워드선 WL, 4개×4=16개의 스페어 워드선 SWL, 2048쌍의 비트선쌍 BL/bBL이 존재하는 예를 나타내고 있다.

또, 상기한 바와 같이 1개의 로우 디코더가 4개의 워드선 WL을 담당하는 형식에 한하지 않고, 다른 형식을 채용하는 것도 가능하다. 또한, 감지 증폭기 열(22)은 인접하는 뱅크 간에서 공유하는 형식이어도 좋으며 뱅크마다 독립한 것이라도 좋다.

또한, 도 1에서, 치환을 제어하기 위하여 불량 메모리 셀의 어드레스를 기억하는 불휘발성 기억 회로로서, 셀 어레이 전체에서의 평균 결함수(본 예에서는 20을 상정하고 있다)를 충분히 상회하는 28개의 퓨즈 셋트 FS0∼FS27이 설치되어 있다. 각 퓨즈 셋트 FS0∼FS27의 출력 신호선으로서, 2개의 치환 제어 신호선 RWLON1, RWLON2 및 4개의 스페어 로우 디코더 선택선 SRDact0∼SRDact3이 접속되고 있다.

상기 제1 치환 제어 신호선 RWLON1의 신호는 노멀 뱅크 BANK0∼BANK15의 각 4개의 스페어 로우 디코더 SRD0∼SRD3을 선택 제어한다. 제2 치환 제어 신호선 RWLON2의 신호는 스페어 뱅크 BANKSP의 4개의 스페어 로우 디코더 SRD0∼SRD3을 선택 제어한다.

또한, 상기 4개의 스페어 로우 디코더 선택선 SRDact0∼SRDact3의 신호는 전 뱅크 BANK0∼BANK15, BANKSP의 각 4개의 스페어 로우 디코더 SRD0∼SRD3 중 어느 하나를 선택하는지를 지정하기 위하여 사용된다.

그리고, 각 노멀 뱅크 BANK0∼BANK15의 256개의 노멀 로우 디코더 NRD0∼NRD255는 각각 상기 2개의 치환 제어 신호선 RWLON1, RWLON2의 신호가 NOR 게이트 NOR을 통하여 활성/비활성 제어 신호로서 공급되고 있으며, 2개의 치환 제어 신호선 RWLON1, RWLON2 양쪽이 비활성 상태("L" 레벨)일 때는 구동되며 2개의 치환 제어 신호선 RWLON1, RWLON2 중 어느 한쪽이 활성 상태("H" 레벨)일 때는 구동되지 않게 된다.

또, 상기 뱅크 BANK0∼BANK15는 연속하여 활성화될 수 있도록 구성되어 있으며, 어떤 뱅크가 활성화된 후, 다시 프리차지되기(대기 상태가 되기) 보다도 전에 다른 뱅크가 액세스되는 경우도 있을 수 있다. 즉, 선택된 뱅크의 로우 디코더 NRD0∼NRD255, 스페어 로우 디코더 SRD0∼SRD3은 그 선택 상태를 래치하고, 다음에 프리차지 명령이 올 때까지 유지할 수 있도록 구성되고 있다.

그 구체예로서는 각 뱅크 BANK0∼BANK15에 대응하여 16개의 뱅크 액티브선 BACT0∼BACT15(도시하지 않음)가 설치되어 있다. 이들의 뱅크 액티브선 BACT0∼BACT15는 대응하는 뱅크를 선택하여 활성화하는 기간에는 "H"가 되고, 그 이외의 기간에는 "L"이 된다. 그리고, 선택한 뱅크에 대응하는 로우 디코더(노멀 로우 디코더 또는 스페어 로우 디코더)의 선택 상태를 래치하고 해당 뱅크에 대한프리차지 명령이 오기까지 선택 상태를 유지할 수 있도록 구성되어 있다. 즉, 선택한 뱅크에서의 로우 디코더 NRD0∼NRD255 및 4개의 스페어 로우 디코더 SRD0∼SRD3 중 다른 뱅크 간 액세스 간격에 대응한 펄스가 주어지는 어드레스선 AR의 신호 등에 의해 선택한 로우 디코더를, 해당 뱅크에 대한 프리차지 명령이 올 때까지 온 상태로 두는 것이 가능하도록 되어 있다.

도 3은 도 1 중의 퓨즈 셋트 FS0∼FS27 중 1개를 대표적으로 추출하여 구체적인 구성예를 나타내고 있다.

도 3에 도시하는 퓨즈 셋트에서, 16개의 퓨즈 f1∼f16 중 12개의 퓨즈 f1∼f12는 메모리 셀의 불량 어드레스를 지정하는 정보(어느 뱅크라도 포함한 정보)를 기억하는 것이다. 상기 12개의 퓨즈 f1∼f12 중 8개의 퓨즈 f1∼f8은 뱅크 내의 256개의 로우 디코더와의 대응 관계를 지정하고, 남은 4개의 퓨즈 f9∼f12는 16개의 뱅크 BANK0∼BANK15를 선택하는 정보를 기억한다.

퓨즈 f13은 노멀 뱅크 BANK0∼BANK15 중 스페어 엘리멘트를 선택하는 인에이블 퓨즈이고, 퓨즈 f14는 스페어 뱅크 BANKSP 중 스페어 엘리멘트를 선택하는 인에이블 퓨즈이며, 남은 2개의 퓨즈 f15 및 f16은 노멀 뱅크 BANK0∼BANK15 및 스페어 뱅크 BANKSP 내의 4개의 스페어 로우 디코더 SRD0∼SRD3 중 어느 것에 대응시키는지를 지정하는 정보를 기억하는 것이다.

이 경우, 본 예의 DRAM에서는 뱅크의 연속 액세스가 있을 수 있기 때문에, 1개의 스페어 뱅크 BANKSP로 복수의 노멀 뱅크 BANK0∼BANK15의 로우 결함에 대응할 수 없으므로, 스페어 뱅크 BANKSP는, 노멀 뱅크 BANK0∼BANK15 중 어느 하나와 대응되게 되며 상기 퓨즈 f13 및 f14는 어느 한쪽만이 절단되는 것을 허가하고 있다.

상기 각 퓨즈 f1∼f16은 모두 프리차지용 PMOS 트랜지스터 TP와 선택용 NMOS 트랜지스터 TN과 함께 전원(Vcc) 노드와 접지(Vss) 노드 사이에 직렬로 접속된다.

그리고, 개개의 퓨즈의 기억 정보(퓨즈 데이터)는 PMOS 트랜지스터 TP가 온되고, NMOS 트랜지스터 TN이 오프되어 프리차지된 후, PMOS 트랜지스터 TP가 오프되고, NMOS 트랜지스터 TN이 온된 상태로 판독된다. 이 때, 해당 퓨즈가 절단되어 있으면 "H" 레벨이 출력되며, 해당 퓨즈가 절단되어 있지 않으면 "L" 레벨이 출력된다.

상기 12개의 퓨즈 f1∼f12로부터 판독된(미리 기억되어 있는) 퓨즈 데이터 (메모리 셀 중 어느 뱅크라도 포함된 불량 어드레스) 및 외부로부터 공급되는 입력 어드레스에 대응하는 로우 어드레스 A0∼A7와 뱅크 어드레스 B0∼B3의 각 비트 신호는 12개의 비교 회로 CMP에 입력되고, 대응하는 퓨즈 데이터의 논리 레벨과 어드레스 비트의 논리 레벨이 각각 비교되며 양자의 일치 검출이 행해진다.

그리고, 12개의 비교 회로 CMP의 각 출력은 제1 AND 게이트 AND1에 입력되고, 12개의 비교 회로 CMP 모두 일치가 검출되었을 때에는 제1 AND 게이트 AND1의 출력이 활성 상태("H")가 된다. 이에 따라, 디코더 Dec1이 활성화되며, 2개의 퓨즈 f15 및 f16에 기억되어 있는 퓨즈 데이터 C1 및 C2를 디코드하고, 이 디코더 Dec1의 출력측에 접속되어 있는 4개의 스페어 로우 디코더 선택선 SRDact0∼SRDact3에 디코드 출력이 나타나서, 노멀 뱅크 BANK0∼BANK15 및 스페어뱅크 BANKSP 내의 4개의 스페어 로우 디코더 SRD0∼SRD3 중 대응하는 1개의 스페어 로우 디코더를 지정한다.

또한, 상기 제1 AND 게이트 AND1의 출력 및 퓨즈 f13에 기억되어 있는 퓨즈 데이터가 제2 AND 게이트 AND2에 입력되고, 제1 AND 게이트 AND1의 출력 및 퓨즈 f14에 기억되어 있는 퓨즈 데이터가 제3 AND 게이트 AND3에 입력된다. 상기 제2 AND 게이트 AND2의 출력측에는 모든 퓨즈 셋트 FS0∼FS27의 제2 AND 게이트 AND2의 각 출력의 논리합을 취하는 제1 OR 게이트 OR1을 통하여 상기 제1 치환 제어선 RWLON1이 접속되어 있다. 또한, 제3 AND 게이트 AND3의 출력측에는 모든 퓨즈 셋트 FS0∼FS27의 제3 AND 게이트 AND3의 각 출력의 논리합을 취하는 제2 OR 게이트 OR2를 통하여 상기 제2 치환 제어선 RWLON2가 접속되어 있다.

따라서, 제1 AND 게이트 AND1의 출력이 활성 상태("H")가 되면, 2개의 퓨즈 f13, f14 중 어느 쪽이 절단되어 있는지에 따라, 제2 AND 게이트 AND2와 제3 AND 게이트 AND3의 출력 중 어느 한쪽(즉, 치환 제어선 RWLON1과 RWLON2 중 어느 한쪽)이 "H"가 된다.

이에 따라, 외부로부터의 입력 어드레스에 의해서 선택된 노멀 뱅크 BANK0∼BANK15의 특정한 로우 디코더에 대응하는 NOR 게이트 NOR의 출력이 "L"이 되며 이 NOR 게이트 NOR의 출력에 의해 상기 특정한 로우 디코더는 비활성화된다.

이와 동시에, 스페어 로우 디코더 선택선 SRDact0∼SRDact3 중 어느 하나 및 치환 제어선 RWLON1의 신호에 의해 선택되는 노멀 뱅크 BANK0∼BANK15 내의 특정한 스페어 로우 디코더 또는 스페어 로우 디코더 선택선 SRDact0∼SRDact3 중 어느 하나 및 치환 제어선 RWLON2의 신호에 의해 선택되는 스페어 뱅크 BANKSP 내의 특정한 스페어 로우 디코더가 활성화된다.

상술한 바와 같이, 제1 실시예에서는, 스페어 엘리멘트를 집중 배치한 1개의 스페어 뱅크 BANKSP를 준비해두고, 결함수가 4를 초과하는 경우와 같이 결함이 많은 노멀 뱅크가 단 1개뿐인 경우에는 이 1개의 노멀 뱅크에 1개의 스페어 뱅크 BANKSP를 대응시킴으로써 총 스페어수는 68(=4×17 뱅크)개로 끝난다.

이에 대하여, 전 스페어 엘리멘트를 각 뱅크에 분산 배치시키는 종래의 DRAM에서는, 불량수가 4를 초과하는 등의 뱅크가 단 1개뿐인 경우라도 각 뱅크에 8개의 스페어 엘리멘트를 필요로 하고, 총 스페어수 128(=8×16 뱅크)개도 필요로 하므로, 본 예에서는 총 스페어수가 격감하고 있으며 칩의 면적 효율을 현저히 향상시킬 수 있다.

<제2 실시예>

셀 어레이의 결함 분포에 의해서 불량수가 4를 초과하는 것과 같은 뱅크가 복수 있는 경우라도 칩의 면적 효율이 종래의 DRAM보다도 향상하는 범위 내에서 여러개의 스페어 뱅크를 설치함으로써 대응하는 제2 실시예에 대하여 설명한다.

도 4는 제2 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 개략적으로 나타내고 있다.

도 4에 도시하는 DRAM은 도 1을 참조하여 상술한 DRAM과 비하여, 다음 점에서 구성 및 동작이 다르며 그 외는 동일하므로 도 1과 동일 부호를 부여하고 있다.

(1) 2개의 스페어 뱅크 (제1 스페어 뱅크 BANKSP1 및 제2 스페어 뱅크BANKSP2)가 설치되어 있으며, 각 스페어 뱅크 BANKSP1 및 BANKSP2에는 4개의 스페어 엘리멘트(공용 스페어)가 구비되어 있다.

(2) 각 퓨즈 셋트 FS0a∼FS27a에는, 도 3에 도시한 바와 같이 제1 OR 게이트 OR1 및 제2 OR 게이트 OR2를 통하여 제1 치환 제어선 RWLON1 및 제2 치환 제어선 RWLON2가 접속되며, 마찬가지로, 제3 OR 게이트(도시하지 않음)를 통하여 제3 치환 제어 신호선 RWLON3이 접속되며 또한 4개의 스페어 로우 디코더 선택선 SRDact0∼SRDact3이 접속되어 있다. 이 경우, 제1 치환 제어 신호선 RWLON1의 신호는 노멀 뱅크 BANK0∼BANK15의 스페어 로우 디코더 SRD0∼SRD3을 선택 제어하고, 제2 치환 제어 신호선 RWLON2의 신호는 제1 스페어 뱅크 BANKSP1의 스페어 로우 디코더 SRD0∼SRD3을 선택 제어하고, 제3 치환 제어 신호선 RWLON3의 신호는 제2 스페어 뱅크 BANKSP2의 스페어 로우 디코더 SRD0∼SRD3을 선택 제어하기 위하여 사용되며, 4개의 스페어 로우 디코더 선택선 SRDact0∼SRDact3의 신호는 각각 대응하여 전 뱅크 BANK0∼BANK15, BANKSP1, BANKSP2의 4개의 스페어 로우 디코더 SRD0∼SRD3을 지정하기 위하여 사용된다.

그리고, 각 노멀 뱅크 BANK0∼BANK15의 노멀 로우 디코더 NRD0∼NRD255는 각각 상기 3개의 치환 제어 신호선 RWLON1, RWLON2, RWLON3의 신호가 NOR 게이트 NOR을 통하여 활성/비활성 제어 신호로서 공급되어 있으며, 3개의 치환 제어 신호선 RWLON1, RWLON2, RWLON3 모두 비활성 상태("L" 레벨)일 때는 구동되며, 3개의 치환 제어 신호선 RWLON1, RWLON2, RWLON3 모두가 활성 상태("H" 레벨)일 때는 구동되지 않게 된다.

상기 제2 실시예의 DRAM에 따르면, 기본적으로 제1 실시예의 DRAM과 마찬가지의 효과가 얻어지는 것 외에, 셀 어레이의 결함 분포에 의한 불량수가 4를 초과하는 것과 같은 뱅크가 여러개 있는 경우에도 칩의 면적 효율이 종래의 DRAM보다도 향상하는 범위 내에서 구제하는 것이 가능해진다.

<제3 실시예>

제1 실시예에서는 어떠한 퓨즈 셋트 FS0∼FS27도, 노멀 뱅크 BANK0∼BANK15의 스페어와 스페어 뱅크 BANKSP의 스페어 모두를 선택할 수 있도록 구성되어 있었지만, 스페어 뱅크 BANKSP의 스페어 엘리멘트에 대해서는 1 대 1로 대응한 퓨즈 셋트를 이용하도록 변경한 제3 실시예에 대하여 설명한다.

도 5는 제3 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 개략적으로 나타내고 있다.

도 5에 도시하는 DRAM은 도 1을 참조하여 상술한 DRAM과 비교하여, 28개의 퓨즈 셋트 FS0b∼FS27b 중 4개의 퓨즈 셋트 FS24b∼FS27b는 스페어 뱅크 BANKSP의 4개의 스페어 엘리멘트에 대응하는 4개의 스페어 로우 디코더 SRD0∼SRD3에 1 대 1로 대응하여 지정하도록 할당된다. 나머지 24개의 퓨즈 셋트 FS0b∼FS23b는 노멀 뱅크 BANK0∼BANK15의 스페어 로우 디코더 SRD0∼SRD3을 지정하도록 할당된다. 그리고, 24개의 퓨즈 셋트 FS0b∼FS23b에는 OR 게이트(도시하지 않음)를 통하여 치환 제어선 RWLON이 접속되며, 4개의 퓨즈 셋트 FS24b∼FS27b에는 대응하여 치환 제어선 RWLON1∼RWLON4가 접속되어 있다. 그리고, 이들의 5개의 치환 제어선 RWLON, RWLON1∼RWLON4의 신호는 NOR 게이트를 통하여 노멀 뱅크 BANK0∼BANK15의 스페어로우 디코더 SRD0∼SRD3의 제어 입력으로 되어 있는 점이 다르며 그 외에는 동일하므로 도 1과 동일 부호를 붙이고 있다.

이 경우, 퓨즈 셋트 FS0b∼FS27b는 도 4에 도시한 퓨즈 셋트 FS0∼FS27과 비교하여, 스페어 뱅크 BANKSP 중의 스페어 엘리멘트를 선택하는 인에이블 퓨즈 f14가 불필요해지며, 스페어 뱅크 BANKSP용 4개의 퓨즈 셋트 FS24b∼FS27b는 4개의 스페어 로우 디코더 SRD0∼SRD3와의 대응 관계를 지정하는 퓨즈 f15, f16 및 그에 대응하는 퓨즈 데이터 C1, C2의 디코더 Dec1이 불필요해지기 때문에 총 퓨즈수를 줄이는 것이 가능하다.

상기 제3 실시예의 DRAM에 따르면 기본적으로 제1 실시예의 DRAM과 마찬가지의 효과가 얻어지는 것 외에, 퓨즈 셋트 FS0b∼FS27b의 총 퓨즈 수를 줄이는 것이 가능해진다.

<제1∼제3 실시예 뱅크의 변형예>

도 6은 도 2를 참조하여 상술한 뱅크의 변형예의 일부를 자세하게 나타내고 있다.

이 뱅크는 서브 셀 어레이부(61)와 이퀄라이즈 회로·감지 증폭기열(62)을 갖는다. 이퀄라이즈 회로·감지 증폭기 열(62)은 서브 셀 어레이부(61)의 양측에 배치되어 있으며, 이퀄라이즈 신호 EQL에 의해 제어되어 비트선쌍 BL/bBL을 비트선 이퀄라이즈 전위 VBLEQ에 프리차지 이퀄라이즈하기 위한 복수의 이퀄라이즈 회로 PREQ 및 선택된 로우의 메모리 셀 MC로부터 비트선 BL 또는 bBL로 판독된 데이터를 감지 증폭하는 복수의 감지 증폭기 SA를 포함한다.

상기 감지 증폭기 SA는 상기 컬럼 디코더 CD로부터 출력하는 컬럼 선택 신호에 의해 제어되는 컬럼 스위치(도시하지 않음)를 통하여 데이터선(도시하지 않음) 간에서 데이터를 교환한다. 또한, 상기 이퀄라이즈 회로·감지 증폭기 열(62)을 제어하기 위하여, 이퀄라이즈 신호 생성 회로를 포함하는 감지 증폭기 제어 회로(도시하지 않음)가 뱅크에 설치되어 있다.

상기 감지 증폭기 제어 회로는 대응하는 뱅크를 활성화하기 위한 뱅크 액티브 신호가 공급되었을 때(뱅크 활성화 명령 시)에는 대응하는 뱅크에 대하여 비트선 이퀄라이즈를 해제하여 워드선 선택을 대기하는 상태로 한다.

그리고, 퓨즈 셋트 FS0∼FS27에 의한 노멀 로우 디코더의 선택/스페어 로우 디코더의 선택의 판정을 기다린 후, 대응하는 뱅크의 비트선 이퀄라이즈의 해제 상태를 계속하도록 제어한다.

또, 상기 제1∼제3 실시예에서는 불량 워드선의 치환을 행하는 경우를 설명하였지만, 불량 컬럼 선택선(불량 비트선)의 치환을 행하는 경우에도 상기 제1∼제3 실시예로 준하여 적용하는 것이 가능하다.

<제4 실시예>

도 7은 제4 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 개략적으로 나타내고 있다. 여기서는 불량 메모리 셀의 구제를 행하는 용장 회로로서, 불량 메모리 셀을 로우 단위에서 구제하는 로우 스페어를 구비하고 컬럼 단위에서 구제하는 컬럼 스페어는 구비하지 않은 경우를 예로 든다.

도 7에 도시하는 DRAM의 특징은 각 서브 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7에서의 복수의 스페어 엘리멘트 중 적어도 일부를 동일 뱅크에 속하는 다른 서브 어레이에 선택적으로 할당하는 할당 수단을 구비하는 점이다.

이 할당 수단을 구비함으로써, 어느 서브 어레이 내의 불량 로우를 동일 뱅크 내의 다른 서브 어레이 내의 로우 스페어로 치환할 수 있게 하고 있다. 또, 종래의 DRAM에서는 어느 서브 어레이 내의 불량 로우를 동일 서브 어레이 내의 로우 스페어로 밖에 치환할 수 없었다.

상기 할당 수단은 다음 구성 요소를 갖는다.

즉, 8개의 메모리 뱅크 BANK0∼BANK7을 구성하는 2조의 서브 어레이(SUBA1-0∼SUBA1-7), (SUBA2-0∼SUBA2-7)에 대응하여 설치되며, 각 조의 서브 어레이를 대응하여 선택 지정하기 위한 2개의 노멀 로우 디코더 선택 제어선 NWLONu, NWLONd, 및 상기 각 조의 서브 어레이를 대응하여 선택 지정하기 위한 2개의 스페어 디코더 선택 제어선 SWLONu, SWLONd를 갖는다. 또한, 불량 어드레스의 일치 검출 결과에 기초하여 스페어 디코더 SRD0∼SRD7을 선택적으로 구동할 때, 미리 기억된 서브 어레이의 각 조와의 대응 관계 정보에 기초하여 상기 2개의 스페어 디코더 선택 제어선 SWLONu, SWLONd를 선택적으로 지정하기 위한 신호를 출력하는 기능을 가지는 퓨즈 셋트 FS0c∼FS27c를 가진다.

여기서, 우선, 도 7에 도시하는 DRAM의 개요를 설명한다. 이 DRAM은 상기 할당 수단을 실현하기 위하여 다음의 (1)∼(4)에 진술하는 것과 같은 구성 상의 특징을 갖는다.

(1) 8개의 뱅크 BANK0∼BANK7에 대응하여 8개의 뱅크 액티브선 BACT0∼BACT7이 설치되고 있으며, 이들의 뱅크 액티브선 BACT0∼BACT7은, 대응하는 뱅크를 선택하여 활성화하는 기간에는 "H"가 되고 그 이외의 기간에는 "L"이 된다.

(2) 8개의 뱅크 BANK0∼BANK7 중 제1조를 이루는 8개의 서브 셀 어레이(SUBA1-0∼SUBA1-7)에서의 노멀 로우 디코더 NRD0∼NRD255에는 제1 노멀 로우 디코더 선택 제어선 NWLONu가 접속되며, 제2조를 이루는 나머지 8개의 서브 셀 어레이(SUBA2-0∼SUBA2-7)에서의 노멀 로우 디코더 NRD0∼NRD255에는 제2 노멀 로우 디코더 선택 제어선 NWLONd가 접속되어 있다.

(3) 8개의 뱅크 BANK0∼BANK7 중 제1조를 이루는 8개의 서브 셀 어레이(SUBA1-0∼SUBA1-7)에서의 스페어 로우 디코더 SRD0∼SRD7에는 제1 스페어 로우 디코더 선택 제어선 SWLONu가 접속되며, 제2조를 이루는 나머지 8개의 서브 셀 어레이(SUBA2-0∼SUBA2-7)에서의 스페어 로우 디코더 SRD0∼SRD7에는 제2 스페어 로우 디코더 선택 제어선 SWLONd가 접속되어 있다.

(4) 불량 메모리 셀의 어드레스를 기억하는 불휘발성 기억 회로로서 설치되어 있는 28개의 퓨즈 셋트 FS0c∼FS27c는 후술한 바와 같이, AND 게이트(도시하지 않음)를 통하여 상기 2개의 노멀 로우 디코더 선택 제어선 NWLONu, NWLONd에 접속되며, 또한, OR 게이트(도시하지 않음)를 통하여 상기 2개의 스페어 로우 디코더 선택 제어선 SWLONu, SWLONd에 접속되어 있다.

(5) 각 서브 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7에 대응하여 설치되어 있는 감지 증폭기 제어 회로 SACa는, 대응하는 뱅크 액티브선 BACT0∼BACT7로부터 뱅크 액티브 신호가 공급되었을 때(뱅크 활성화 명령 시)에는 8개의 뱅크 BANK0∼BANK7에서의 2조의 서브 셀 어레이(SUBA1-0∼SUBA1-7), (SUBA2-0∼SUBA2-7)에 대하여 각각 비트선 이퀄라이즈를 해제하여 워드선 선택을 대기하는 상태로 한다.

그리고, 퓨즈 셋트 FS0c∼FS27c에 의한 노멀 로우 디코더 선택/스페어 로우 디코더 선택의 판정을 기다린 후, 2조의 서브 셀 어레이(SUBA1-0∼SUBA1-7), (SUBA2-0∼SUBA2-7) 중 활성화하여야 할 1조의 서브 셀 어레이에 대해서는 비트선 이퀄라이즈의 해제 상태를 계속하고, 비활성 상태로 해야 할 1조의 서브 셀 어레이에 대해서는 비트선 이퀄라이즈 회로의 이퀄라이즈를 재개하도록 제어한다.

여기서, 상기한 (1)∼(5)의 구성에 의한 동작을 설명한다.

예를 들면 뱅크 BANK0의 제1조에 속하는 1개의 서브 셀 어레이 SUBA1-0을 액세스하고자 한 경우에는 뱅크 BANK0에 대응하는 2개의 서브 셀 어레이 SUBA1-0, SUBA2-0에 각각 대응하는 이퀄라이즈 회로가 오프된다.

이 경우, 불량 어드레스와 외부 어드레스가 일치하지 않던 경우(비치환 시)에는 퓨즈 셋트 FS0c∼FS27c의 출력에 의해 상기 2개의 노멀 로우 디코더 선택 제어선 NWLONu, NWLONd 중 제1 노멀 로우 디코더 선택 제어선 NWLONu만이 활성화되며, 상기 뱅크 BANK0의 제1조에 속하는 1개의 서브 셀 어레이 SUBA1-0만이 액세스되며, 이 서브 셀 어레이 SUBA1-0의 노멀 로우 디코더 NRD0∼NRD255 중 어느 하나가 외부 어드레스에 따라서 선택된다. 그리고, 상기 뱅크 BANK0의 제2조에 속하는 1개의 서브 셀 어레이 SUBA2-0에 대응하는 이퀄라이즈 회로가 온되며, 이 서브 셀 어레이 SUBA2-0은 비활성 상태가 된다.

이에 대하여, 상기 불량 어드레스와 외부 어드레스가 일치한 경우(치환 시)에는, 퓨즈 셋트 FS0c∼FS27c의 출력에 의해 상기 4개의 선택 제어선 NWLONu, NWLONd, SWLONu, SWLONd 중 2개의 스페어 로우 디코더 선택 제어선 SWLONu, SWLONd 중에서 어느 하나의 선택 제어선만이 활성화된다. 이 경우, 제1 스페어 로우 디코더 선택 제어선 SWLONu가 활성화되면, 상기 뱅크 BANK0의 제1조에 속하는 1개의 서브 셀 어레이 SUBA1-0 내의 스페어 로우 디코더 SRD0∼SRD7 중 어느 하나가 퓨즈 셋트 FS0c∼FS27c의 출력에 의해 선택된다. 그리고, 상기 뱅크 BANK0의 제2조에 속하는 1개의 서브 셀 어레이 SUBA2-0에 대응하는 이퀄라이즈 회로가 온되며 이 서브 셀 어레이 SUBA2-0은 비활성 상태가 된다.

다음에, 도 7에 도시한 DRAM의 구성을 상세하게 설명한다.

메모리 셀 어레이 전체는 각각 2개의 서브 셀 어레이로 이루어지는 8개의 뱅크 BANK0∼BANK7로 분할되어 있다. 즉, 8개의 뱅크 BANK0∼BANK7은 제1조를 이루는 8개의 서브 셀 어레이(SUBA1-0∼SUBA1-7) 및 제2조를 이루는 8개의 서브 셀 어레이(SUBA2-0∼SUBA2-7) 2조로 구분되어 있다. 이들 뱅크 BANK0∼BANK7은 연속하여 활성화될 수 있도록 구성되어 있으며, 어떤 뱅크가 활성화된 후, 다시 프리차지되기(대기 상태가 된다)보다도 전에 다른 뱅크가 액세스되는 경우도 있을 수 있다.

컬럼 디코더 CD는 컬럼 어드레스 AC를 디코드하고, 각 서브 셀 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7의 컬럼 선택을 행하는 것이다.

각 서브 셀 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7은 도 8에 도시한 바와 같이, 서브 셀 어레이부(71)와 이퀄라이즈 회로·감지 증폭기 열(72)을 갖는다.

도 8에서, 서브 셀 어레이부(71)는 로우 방향으로 배치된 워드선 WL, 스페어워드선 SWL, 이들과 직교하는 컬럼 방향으로 배치된 비트선쌍 BL/bBL 및 각 교차부에 대응하여 배치된 메모리 셀 MC로 이루어진다. 본 예에서는 1개의 노멀 로우 디코더가 4개의 워드선 WL을 담당하고, 1개의 스페어 로우 디코더가 4개의 스페어 워드선 SWL을 담당하고 있으며, 1개의 서브 셀 어레이부(71) 내에 4개×256=1024개의 워드선 WL, 4개×8=32개의 스페어 워드선 SWL, 2048쌍의 비트선쌍 BL/bBL이 존재하는 열을 나타내고 있다.

또한, 이퀄라이즈 회로·감지 증폭기 열(72)은 상기 서브 셀 어레이부(71)의 양측에 배치되어 있으며, 이퀄라이즈 신호 EQL에 의해 제어되어 비트선쌍 BL/bBL을 비트선 이퀄라이즈 전위 VBLEQ에 프리차지·이퀄라이즈하기 위한 복수의 이퀄라이즈 회로 PREQ, 및 선택된 로우의 메모리 셀 MC로부터 비트선 BL 또는 bBL에 판독된 데이터를 감지 증폭하는 복수의 감지 증폭기 SA를 포함한다.

상기 감지 증폭기 SA는 상기 컬럼 디코더 CD로부터 출력되는 컬럼 선택 신호에 의해 제어되는 컬럼 스위치(도시하지 않음)를 통하여 데이터선(도시하지 않음) 간에서 데이터를 교환한다.

또, 상기한 바와 같이 1개의 로우 디코더가 4개의 워드선 WL을 담당하는 형식에 한하지 않고 다른 형식을 채용하는 것도 가능하다.

또한, 각 서브 셀 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7에 대응하여, 각각 256개의 노멀 로우 디코더 NRD0∼NRD255, 8개의 스페어 로우 디코더 SRD0∼SRD7, 및 서브 셀 어레이부의 양측에 배치된 이퀄라이즈 회로 감지 증폭기 열(72)을 제어하기 위한 감지 증폭기 제어 회로 SACa가 설치된다. 이 감지 증폭기제어 회로 SACa는 대응하는 이퀄라이즈 회로·감지 증폭기 열(72)의 이퀄라이즈 회로 PREQ에 공급하기 위한 이퀄라이즈 신호를 생성하는 이퀄라이즈 신호 생성 회로를 포함한다.

상기 8개의 뱅크 BANK0∼BANK7 중에서 제1조를 이루는 8개의 서브 셀 어레이(SUBA1-0∼SUBA1-7)에서의 노멀 로우 디코더 NRD0∼NRD255에는 그것을 선택 제어하기 위한 제1 노멀 로우 디코더 선택 제어선 NWLONu(선택 시에 활성 상태 "H" 레벨이 된다)가 접속되어 있다.

또한, 제2조를 이루는 나머지 8개의 서브 셀 어레이(SUBA2-0∼SUBA2-7)에서의 노멀 로우 디코더 NRD0∼NRD255에는, 그것을 선택 제어하기 위한 제2 노멀 로우 디코더 선택 제어선 NWLONd(선택 시에 활성 상태 "H" 레벨이 된다)가 접속되어 있다.

또한, 상기 제1조를 이루는 8개의 서브 셀 어레이(SUBA1-0∼SUBA1-7)에서의 스페어 로우 디코더 SRD0∼SRD7에는, 그것을 선택 제어하기 위한 제1 스페어 로우 디코더 선택 제어선 SWLONu(선택 시에 활성 상태 "H" 레벨이 된다)가 접속되어 있다.

또한, 상기 제2조를 이루는 8개의 서브 셀 어레이(SUBA2-0∼SUBA2-7)에서의 스페어 로우 디코더 SRD0∼SRD7에는, 그것을 선택 제어하기 위한 제2 스페어 로우 디코더 선택 제어선 SWLONd(선택 시에 활성 상태 "H" 레벨이 된다)가 접속되어 있다.

또한, 전 뱅크 BANK0∼BANK7의 각 8개의 스페어 로우 디코더 SRD0∼SRD7에는, 8개 중 어느 하나를 선택할지를 지정하기 위한 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7(선택 시에 활성 상태 "H" 레벨이 된다)이 접속되어 있다.

또한, 상기 8개의 뱅크 BANK0∼BANK7에 대응하여 8개의 뱅크 액티브선 BACT0∼BACT7이 설치되어 있다. 이들의 뱅크 액티브선 BACT0∼BACT7은 대응하는 뱅크를 선택하여 활성화하는 기간에는 "H"가 되고, 그 이외의 기간에는 "L"이 된다. 그리고, 선택한 뱅크에 대응하는 로우 디코더(노멀 로우 디코더 또는 스페어 로우 디코더)의 선택 상태를 래치하여, 해당 뱅크에 대한 프리차지 명령이 올 때까지 선택 상태를 유지할 수 있도록 구성되어 있다.

즉, 선택한 뱅크에서의 로우 디코더 NRD0∼NRD255 및 8개의 스페어 로우 디코더 SRD0∼SRD7 중, 다른 뱅크 간 액세스 간격에 대응한 펄스가 주어지는 어드레스선 AR, 제1 노멀 로우 디코더 선택 제어선 NWLONu, 제2 노멀 로우 디코더 선택 제어선 NWLONd, 제1 스페어 로우 디코더 선택 제어선 SWLONu, 제2 스페어 로우 디코더 선택 제어선 SWLONd, 및 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7의 각 신호에 의해 선택한 로우 디코더를 해당 뱅크에 대한 프리차지 명령이 올 때까지 온 상태로 두는 것이 가능해지고 있다.

도 9는 도 7의 퓨즈 셋트 FS0c∼FS27c 중의 1개를 대표적으로 추출하여 구체적인 구성예를 나타내고 있다.

이 퓨즈 셋트는 다음과 같은 점을 특징으로 한다.

(1) 1개의 퓨즈 f17이 부가되어 있으며, 이것은 그 도통/절단 상태에 따라, 상기 8개의 뱅크 BANK0∼BANK7을 구성하는 2조의 서브 어레이 중 어느쪽 조의 서브어레이의 스페어 엘리멘트를 선택하는지를 지정하기 위하여 사용된다.

(2) 상기 12개의 비교 회로 CMP의 출력 및 퓨즈 f13의 출력이 입력되는 다입력의 AND 게이트 AND의 출력과 상기 퓨즈 f17의 출력은 2입력의 제1 AND 게이트 AND1에 입력되어 논리곱이 취해진다. 그리고, 모든 퓨즈 셋트 FS0c∼FS27c의 제1 AND 게이트 AND1의 각 논리곱 출력은 제1 OR 게이트 OR1을 통하여 제1 스페어 로우 디코더 선택 제어선 SWLONu에 출력한다. 또한, 상기 퓨즈 f17의 출력이 인버터 IV1에 의하여 반전된 신호와 상기 AND 게이트 AND의 출력은 두 입력의 제2 AND 게이트 AND2에 입력되어 논리곱이 취해진다. 그리고, 모든 퓨즈 셋트 FS0c∼FS27c의 제2 AND 게이트 AND2의 각 논리곱 출력은 제2 OR 게이트 OR2를 통하여 제2 스페어 로우 디코더 선택 제어선 SWLONd에 출력된다.

(3) 상기 12개의 비교 회로 CMP의 출력 및 퓨즈 f13의 출력이 입력되는 NAND 게이트 NAND의 출력과, 상기 8개의 뱅크 BANK0∼BANK7을 구성하는 2조의 서브 어레이 중 어느쪽 조의 서브 어레이를 선택하는지를 지정하기 위한 어드레스 비트 A8의 신호는, 2입력의 제3 AND 게이트 AND3에 입력되어 논리곱이 취해진다. 그리고, 모든 퓨즈 셋트 FS0c∼FS27c의 제3 AND 게이트 AND3의 각 논리곱 출력은 제5 AND 게이트 AND5를 통하여 제1 노멀 로우 디코더 선택 제어선 NWLONu에 출력된다. 또한, 상기 어드레스 비트 A8이 인버터 IV2에 의해 반전된 신호와 상기 NAND 게이트 NAND의 출력은, 2입력의 제4 AND 게이트 AND4에 입력되어 논리곱이 취해진다. 그리고, 모든 퓨즈 셋트 FS0c∼FS27c의 제4 AND 게이트 AND4의 각 논리곱 출력은 제6 AND 게이트 AND6을 통하여 제2 노멀 로우 디코더 선택 제어선 NWLONd에 출력된다.

즉, 도 9에 도시하는 퓨즈 셋트에서 16개의 퓨즈 f1∼f16 중 12개의 퓨즈 f1∼f12는 메모리 셀의 불량 어드레스를 지정하는 정보(어느 뱅크라도 포함된 정보)를 기억하는 것이며, 1개의 퓨즈 f13은 해당 퓨즈 셋트를 사용하는지의 여부를 나타내는 플러그 정보를 기억하는 것이고, 3개의 퓨즈 f14∼f16은 뱅크 내의 8개의 스페어 로우 디코더 SRD0∼SRD7 중 어느 것에 대응시키는지를 지정하는 정보를 기억하는 것이다.

상기 불량 어드레스 지정 정보 기억용 12개의 퓨즈 f1∼f12 중, 8개의 퓨즈 f1∼f8은 뱅크 내의 256개의 노멀 로우 디코더 NRD0∼NRD255와의 대응 관계를 지정하고, 나머지 4개의 퓨즈 f9∼f12는 16개의 서브 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7을 선택하기 위한 정보를 기억한다.

상기 각 퓨즈 f1∼f16은 모두 프리차지용 PMOS 트랜지스터 TP 및 선택용 NMOS 트랜지스터 TN과 함께 전원(Vcc) 노드와 접지(Vss) 노드 간에 직렬로 접속된다.

그리고, 개개의 퓨즈의 기억 정보(퓨즈 데이터)는 PMOS 트랜지스터 TP가 온되고, NMOS 트랜지스터 TN이 오프되어 프리차지된 후, PMOS 트랜지스터 TP가 오프되고, NMOS 트랜지스터 TN이 온된 상태에서 판독된다. 이 때, 해당 퓨즈가 절단되어 있으면 "H" 레벨이 출력되며, 해당 퓨즈가 절단되어 있지 않으면 "L" 레벨이 출력된다.

상기 12개의 퓨즈 f1∼f12로부터 판독된 퓨즈 데이터 및 어드레스 입력에 대응하는 로우 어드레스 A0∼A7, 뱅크 어드레스 B0∼B2, 및 로우 어드레스 A8의 각비트 신호는 각각 비교 회로 CMP에 입력되어 있다. 이 비교 회로 CMP는 펄스 신호에 의해 비교 동작이 제어되며, 퓨즈 데이터와 어드레스 입력을 비교하여 양자의 일치 검출을 행한다.

상기 로우 어드레스 A8은 뱅크 BANK0∼BANK7을 구성하는 2조의 서브 어레이(도 7 중, 상측 조의 서브 어레이 SUBA1-0∼SUBA1-7 및 하측 조의 서브 어레이 SUBA2-0∼SUBA2-7)를 구별하기 위하여 사용된다.

그리고, 상기 로우 어드레스 A0∼A7, 뱅크 어드레스 B0∼B2, 및 로우 어드레스 A8에 대응하는 12개의 비교 회로 CMP의 각 검출 출력과 상기 인에이블 정보 기억용 퓨즈 f13의 출력은 AND 게이트 AND에 입력되어 논리곱이 취해진다.

디코더 DEC는 상기 AND 게이트 AND의 출력과 동상의 제어 신호 SWLON'가 디코더 DEC에 활성/비활성 제어 신호로서 입력되며, 퓨즈 f14∼f16의 출력 데이터를 디코드하고, 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7에 출력되는 것이다.

또한, 상기 로우 어드레스 A0∼A7, 뱅크 어드레스 B0∼B2, 및 로우 어드레스 A8에 대응하는 12개의 비교 회로 CMP의 각 검출 출력과 상기 인에이블 정보 기억용 퓨즈 f13의 출력은, NAND 게이트 NAND에 입력되어 논리합이 취해진다.

다음에, 도 9에 도시한 퓨즈 셋트에서 퓨즈 f13의 데이터가 "H" 상태인 경우의 동작을 도 10의 (a) 및 (b)를 참조하여 설명한다.

어드레스 입력 A0∼A8 및 B0∼B2와 퓨즈 f1∼f12의 데이터가 일치할 때에는(리던던시 히트), AND 게이트 AND의 출력이 일정 기간 "H"(그 외의 기간은 "L")가된다.

그리고, 퓨즈 f17의 도통/절단 상태에 따라, 제1 스페어 로우 디코더 선택 제어선 SWLONu 또는 제2 스페어 로우 디코더 선택 제어선 SWLONd가 일정 기간 "H"(그 외의 기간은 "L")가 되며, 2조의 서브 어레이(SUBA1-0∼SUBA1-7), (SUBA2-0∼SUBA2-7) 중 선택된 1조의 서브 어레이의 스페어 로우 디코더 SRD0∼SRD7의 활성화가 가능해진다.

이 때, 제어 신호 SWLON'에 의해 디코더 DEC가 활성화되며, 퓨즈 f14∼f16의 퓨즈 데이터에 따라서 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7 중 하나인 SRDacti를 "H"로 하고, 선택 서브 어레이 내의 8개의 스페어 로우 디코더 SRD0∼SRD7 중 하나를 선택한다.

또한, 상기 리던던시 히트 시에는 NAND 게이트 NAND의 출력이 일정 기간동안 "L" (상기 AND 게이트 AND의 출력의 논리 레벨과는 반대) 이 된다 (그 외의 기간은 "L"). 이 때, 로우 어드레스 A8의 논리 레벨에 상관없이, 제1 노멀 로우 디코더 선택 제어선 NWLONu 및 제2 노멀 로우 디코더 선택 제어선 NWLONd는 "L"이며, 선택 서브 어레이의 노멀 로우 디코더 NRD0∼NRD255는 비활성 상태가 된다.

한편, 상기 어드레스 입력과 퓨즈 데이터가 일치하지 않을 때에는 (리던던시 미스), NAND 게이트 NAND의 출력이 있는 기간동안 "H" (그 외의 기간은 "L") 가 된다.

그리고, 로우 어드레스 A8의 논리 레벨에 따라, 제1 노멀 로우 디코더 선택 제어선 NWLONu 또는 제2 노멀 로우 디코더 선택 제어선 NWLONd가 일정 기간 "H"(그외의 기간은 "L")이 되며, 2조의 서브 어레이(SUBA1-0∼SUBA1-7), (SUBA2-0∼SUBA2-7) 중 선택된 1조의 서브 어레이의 노멀 로우 디코더 NRD0∼NRD255가 어드레스 A0∼A7, B0∼B2에 따라 활성화한다.

또한, 상기 리던던시 미스 시에는 AND 게이트 AND의 출력은 "L" 그대로이다. 이 때, 퓨즈 f17의 도통/절단 상태에 상관없이, 제1 스페어 로우 디코더 선택 제어선 SWLONu 및 제2 스페어 로우 디코더 선택 제어선 SWLONd는 "L"이며, 선택 서브 어레이의 스페어 로우 디코더 SRD0∼SRD7은 비활성 상태가 된다. 또한, 이 때, 제어 신호 SWLON'에 의해 디코더 DEC가 비활성화되며, 8개의 스페어 로우 디코더 액티브선(스페어 디코더 선택선) SRDact0∼SRDact7은 전부 "L" 레벨이 된다.

즉, 각 퓨즈 셋트 FS0c∼FS27c는, 다음 구성 요소를 갖는다.

우선, 불량 메모리 셀의 어드레스를 기억하는 제1 기억 수단(퓨즈 f1∼f12), 상기 8개의 메모리 뱅크 BANK0∼BANK7을 구성하는 2조의 서브 어레이(SUBA1-0∼SUBA1-7), (SUBA2-0∼SUBA2-7)과의 대응 관계 정보를 기억하는 제2 기억 수단(퓨즈 f17), 8개의 스페어 로우 디코더 SRD0∼SRD7과의 대응 관계 정보를 기억하는 제3 기억 수단(퓨즈 f14∼f16)을 갖는다.

또한, 상기 제1 기억 수단의 기억 정보와 입력 어드레스 A0∼A8을 비교하는 비교 회로 CMP와, 이 비교 회로의 비교 출력 및 상기 제2 기억 수단의 기억 정보에 기초하여 상기 2개의 스페어 로우 디코더 제어선 SWLONu, SWLONd 중 어느 하나를 활성화하기 위한 신호를 출력하는 제1 출력 회로(AND, AND1, AND2)를 갖는다.

또한, 상기 2개의 스페어 디코더 제어선 SWLONu, SWLONd 중 어느 하나를 활성화할 때에는 상기 제3 기억 수단의 기억 정보에 기초하여 상기 8개의 스페어 로우 디코더 선택선 SRDact0∼SRDact7을 선택적으로 활성화하기 위한 신호를 출력하는 제2 출력 회로(DEC)와, 상기 비교 회로의 비교 출력 및 입력 어드레스 A8에 기초하여 상기 2개의 노멀 로우 디코더 제어선 NWLONu, NWLONd 중 어느 하나를 활성화하기 위한 신호를 출력하는 제3 출력 회로(NAND, AND3, AND4)를 갖는다.

도 11의 (a)는 도 7의 각 서브 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7에 대응하여 각각 설치된 감지 증폭기 제어 회로 SACa 중 예를 들면 제1조의 서브 어레이(SUBA1-0∼SUBA1-7)에 속하는 1개의 서브 어레이 SUBA1-i에 대응하여 설치된 감지 증폭기 제어 회로 SACa를 대표적으로 추출하고, 그에 포함되는 이퀄라이즈 신호 생성 회로 EQLGEN의 일례를 나타내고 있다.

도 11의 (b)는, 뱅크 액티브 신호 BACTi, BACTj, BACTk, …가 연속적으로 공급되고, BACTi가 공급되고 있는 기간 중에 후속 BACTj의 공급이 개시되는 모습을 나타내고 있다.

도 11의 (a)의 이퀄라이즈 신호 생성 회로 EQLGEN은, 입력되는 뱅크 액티브 신호(본 예에서는 BACTi)와 역상의 이퀄라이즈 신호(EQLi)를 생성하는 것으로, 다음 구성 요소를 갖는다.

우선, 대응하는 뱅크 액티브선 BACT0∼BACT7로부터 공급되는 뱅크 액티브 신호 BACTi가 입력되고, 이것을 일정 시간 td만큼 지연시킴과 함께 반전시켜 출력하는 지연 게이트(41), 및 이 지연 게이트(41)의 출력 및 상기 뱅크 액티브 신호 BACTi가 입력되는 2입력의 AND게이트(42)를 갖는다.

또한, 이 AND게이트(42)의 출력 신호 AAi가 게이트에 입력되는 제1 NMOS 트랜지스터(43), 상기 뱅크 액티브 신호 BACTi가 게이트에 입력되고, 전원 전위 (VCC) 노드와 상기 제1 NMOS 트랜지스터(43)의 드레인 사이에 접속된 제1 PMOS 트랜지스터(44), 상기 제2조의 서브 어레이(SUBA2-0∼SUBA2-7)에 대응하는 제2 노멀 로우 디코더 선택 제어선 NWLONd로부터 공급되는 제2 노멀 로우 디코더 선택 제어 신호가 게이트에 입력되고, 상기 제1 NMOS 트랜지스터(43)의 소스와 접지 전위(VSS) 노드 사이에 접속된 제2 NMOS 트랜지스터(45), 상기 제2조의 서브 어레이(SUBA2-0∼SUBA2-7)에 대응하는 제2 스페어 로우 디코더 선택 제어선 SWLONd로부터 공급되는 제2 스페어 로우 디코더 선택 제어 신호가 게이트에 입력되고, 상기 제1 NMOS 트랜지스터(43)의 소스와 접지 전위(VSS) 노드 사이에 접속된 제3 NMOS 트랜지스터(46)를 갖는다.

또한, 상기 제1 PMOS 트랜지스터(44) 및 제1 NMOS 트랜지스터(43)의 드레인 상호 접속 노드에 입출력 노드가 접속된 래치 회로(47)와, 이 래치 회로(47)의 출력 및 상기 뱅크 액티브 신호 BACTi가 입력되고, 상기 이퀄라이즈 신호 EQLi를 출력하는 2입력의 NAND 게이트(48)를 갖는다.

또, 상기 지연 게이트(41) 및 AND 게이트(42)는, 뱅크 액티브 신호 BACT의 전연부로부터 상기 지연 시간 td의 펄스 폭을 갖는 신호 AA1을 생성하는 역할을 갖는다.

이어서, 도 11의 (a)의 이퀄라이즈 신호 생성 회로 EQLGEN의 동작을, 도 11의 (b)를 참조하여 설명한다.

예를 들면 뱅크 BANKi의 2조의 서브 어레이 SUBA1-i, SUBA2-i 중 한쪽 서브 어레이 SUBA1-i에 대응하는 뱅크 액티브선 BACTi로부터 공급되는 뱅크 액티브 신호 BACTi가 "L"로부터 "H" (활성 상태)로 상승하면, 이에 따라 NAND 게이트(48)의 출력인 이퀄라이즈 신호 EQLi는 "H"로부터 "L" (활성 상태) 이 된다. 또한, 상기 뱅크 액티브 신호 BACTi의 상승에 따라, AND 게이트(42)의 출력 신호 AAi가 "H"가 되고, 제1 NMOS 트랜지스터(43)는 온 상태가 된다.

또한, 상기 뱅크 액티브 신호 BACTi의 상승으로부터 어느 지연 시간 후(퓨즈 셋트 FSOc∼FS27c에 의한 노멀 로우 디코더의 선택/스페어 로우 디코더의 선택의 판정이 행해진 후)에, 상기 4개의 로우 디코더 선택 제어선 LWONu, NWLONd, SWLONu, SWLONd 중 하나에 "H"가 출력된다.

이 경우, 예를 들면 제2조의 서브 어레이(SUBA2-0∼SUBA2-7)에 속하는 서브 어레이 SUBA2-i가 활성화되는 것으로 하면, 제2조의 서브 어레이(SUBA2-0∼SUBA2-7)에 대응하는 로우 디코더 선택 제어선 NWLONd 또는 SWLONd에 "H"가 출력된다.

이에 따라, 상기 제2 NMOS 트랜지스터(45) 또는 제3 NMOS 트랜지스터(46)가 온이 되고, 제1 PMOS 트랜지스터(44) 및 제1 NMOS 트랜지스터(43)의 드레인 상호 접속 노드는 "L"이 되고, 이 레벨이 래치 회로(47)에 의해 래치된다.

이에 따라, NAND 게이트(48)의 출력인 이퀄라이즈 신호 EQLi는 "L"로부터 "H" (비활성 상태)가 되고, 제1조의 서브 어레이(SUBA1-0∼SUBA1-7)에 속하는 서브 어레이 SUBA1-i가 비활성 상태가 된다.

그리고, 상기 뱅크 액티브 신호 BACTi가 "H"로부터 "L"(비활성 상태)로 복귀되면, 제1 PMOS 트랜지스터(44)가 온이 되고, 제1 PMOS 트랜지스터(44) 및 제1 NMOS 트랜지스터(43)의 드레인 상호 접속 노드는 "H"(VCC)가 되고, 이 레벨이 래치 회로(47)에 의해 래치된다.

또, 상기 뱅크 액티브 신호 BACTi가 "H"(활성 상태)일 때에, 별도의 뱅크 액티브선 BACT0∼BACT7로부터 공급되는 뱅크 액티브 신호 BACTj에 의해 별도의 뱅크의 서브 어레이가 연속적으로 선택되는 경우에는, 도 11의 (b) 내에 점선으로 나타낸 바와 같이, 다시 상기 4개의 로우 디코더 선택 제어선 NWLONu, NWLONd, SWLONu, SWLONd 중 하나에 "H"가 출력된다.

또, 제2조의 서브 어레이(SUBA2-0∼SUBA2-7)에 속하는 서브 어레이 SUBA2-i에 대응하여 설치되는 감지 증폭기 제어 회로 SACa의 이퀄라이즈 신호 생성 회로는, 도 11의 (a)에 도시된 이퀄라이즈 신호 생성 회로와 비교하여, 제2 NMOS 트랜지스터(45) 및 제3 NMOS 트랜지스터(46)에, 제1조의 서브 어레이(SUBA1-0∼SUBA1-7)에 대응하는 로우 디코더 선택 제어선 NWLONu 및 SWLONu로부터 출력되는 신호가 입력되는 점이 다르다.

상기 서브 어레이 SUBA2-i에 대응하는 이퀄라이즈 신호 생성 회로에, 로우 디코더 선택 제어선 NWLONu 및 SWLONu의 "L" 레벨이 각각 입력된 상태에서는, 제2 NMOS 트랜지스터(45) 및 제3 NMOS 트랜지스터(46)는 각각 오프 상태 그대로이다.

따라서, 제1 PMOS 트랜지스터(44) 및 제1 NMOS 트랜지스터(43)의 드레인 상호 접속 노드는 "H"의 상태이고, NAND 게이트(42)의 출력인 이퀄라이즈 신호 EQLi는 "L" (활성) 상태이다.

즉, 이퀄라이즈 신호 생성 회로 EQLGEN은, 대응하는 뱅크 액티브선 BACT0∼BACT7로부터 뱅크 액티브 신호 BACTi가 공급되었을 때(뱅크 활성화 명령시)에는, 디코더의 확정 전에, 동일 뱅크에 속하는 2개의 서브 셀 어레이에 대해 각각 비트선 이퀄라이즈를 해제하여 워드선 선택을 대기하는 상태가 된다.

그리고, 퓨즈 셋트 FSOc∼FS27c에 의한 노멀 로우 디코더의 선택/스페어 로우 디코더의 선택의 판정을 기다린 후, 상기 동일 뱅크에 속하는 2개의 서브 셀 어레이 중에 활성화해야 할 1개의 서브 셀 어레이에 대해서는 비트선 이퀄라이즈의 해제 상태를 계속하여, 비활성 상태로 해야 할 1조의 서브 셀 어레이에 대해서는 비트선 이퀄라이즈의 이퀄라이즈를 재개하도록 제어한다.

상술된 바와 같이 제4 실시예에서는, 각 뱅크의 서브 어레이마다 갖게 한 8개의 스페어 엘리멘트를 동일 뱅크 내에서 공용할 수 있도록 했으므로, 실질적으로 각 뱅크마다 16개의 스페어 엘리멘트를 준비한 것이 된다.

따라서, 셀 어레이 전체에 결함이 편중된 경우에 충분히 대처할 수 있게 되고, 구제율(양품율)과 구제 자유도를 증가시킬 수 있다. 바꾸어 말하면, 구제율과 구제 자유도를 유지하면서, 총 스페어 엘리멘트 수를 감소시켜 칩 상의 용장 회로의 면적 효율을 올릴 수 있다.

<제5 실시예>

상기 제4 실시예에서는, 인접 뱅크 사이에서 감지 증폭기 SA를 공유하지 않은 경우를 도시했지만, 인접 뱅크를 동시에 활성화하지 않는다고 하는 조건 하에 인접 뱅크 사이에서 감지 증폭기 SA의 공유를 가능하게 한 제5 실시예에 대해 설명하겠다.

도 12는, 제5 실시예에 따른 멀티 뱅크 구성의 DRAM에서의 일부의 뱅크의 구성을 개략적으로 나타내고 있다.

도 12에 있어서, 뱅크 BANK1의 서브 어레이 SUBAl-1은, 인접 뱅크 사이에서 감지 증폭기 SA를 공유하는 것을 특징으로 한다.

즉, 뱅크 BANK1의 서브 어레이 SUBAl-1의 일단측의 이퀄라이즈 회로·감지 증폭기열에서의 이퀄라이즈 회로와, 이것에 인접하는 뱅크 BANK0의 서브 어레이 SUBAl-0의 일단측의 이퀄라이즈 회로·감지 증폭기열에서의 이퀄라이즈 회로는, 뱅크 BANK0, BANK1 사이에 배치되어 있는 감지 증폭기 SA에 각각 NMOS 트랜지스터로 이루어지는 어레이 선택 스위치 SW를 통해 공통으로 접속되어 있다.

마찬가지로, 뱅크 BANK1의 서브 어레이 SUBA1-1의 타단측의 이퀄라이즈 회로·감지 증폭기열에서의 이퀄라이즈 회로와, 이것에 인접하는 뱅크 BANK2의 서브 어레이 SUBA1-2의 일단측의 이퀄라이즈 회로·감지 증폭기열에서의 이퀄라이즈 회로는, 뱅크 BANK1, BANK2 사이에 배치되어 있는 감지 증폭기 SA에 각각 NMOS 트랜지스터로 이루어지는 어레이 선택 스위치 SW를 통해 공통으로 접속되어 있다. 여기서, 뱅크 BANK0의 서브 어레이 SUBA1-0의 이퀄라이즈 회로 PREQ를 제어하는 이퀄라이즈 신호를 EQL0, 뱅크 BANK1의 서브 어레이 SUBA1-1의 이퀄라이즈 회로 PREQ를 제어하는 이퀄라이즈 신호를 EQL1, 뱅크 BANK2의 서브 어레이 SUBA1-2의 이퀄라이즈 회로 PREQ를 제어하는 이퀄라이즈 신호를 EQL2, 비트선 프리차지·이퀄라이즈 전원 전위를 VBLEQ로 나타내고 있다.

또한, 뱅크 BANK1의 뱅크 BANK0 측의 어레이 선택 스위치 SW의 제어 신호를 φ0, 뱅크 BANK1의 뱅크 BANK2 측의 어레이 선택 스위치 SW의 제어 신호를 φ2, 인접하는 뱅크 BANK0 및 뱅크 BANK2의 각각 뱅크 BANK1 측의 어레이 선택 스위치 SW의 제어 신호를 φ1로 나타내고 있다.

통상, 비트선의 프리차지 시에는, 이퀄라이즈 신호 EQL0∼EQL2와 어레이 선택 스위치 제어 신호 φ0∼φ2를 각각 "H"로 한다.

그리고, 뱅크 BANK1의 서브 어레이 SUBA1-1의 활성화 시에는, 이 서브 어레이 SUBA1-1의 이퀄라이즈 회로 PREQ를 제어하는 이퀄라이즈 신호 EQL1, 인접하는 뱅크 BANK0의 서브 어레이 SUBA1-0의 어레이 선택 스위치 SW 및 인접하는 뱅크 BANK2의 서브 어레이 SUBA1-2의 어레이 선택 스위치 SW의 제어 신호 φ1을 각각 "L"로 한다.

그래서, 상기 이퀄라이즈 신호 EQL1 및 어레이 선택 스위치 제어 신호 φ1을 도 8의 이퀄라이즈 신호 EQL과 등가인 것으로 간주하면, 제4 실시예에서 설명된 바와 같은 인접 뱅크 사이에서 감지 증폭기 SA를 공유하지 않은 경우의 동작에 준한 동작이 가능해진다.

상기 제5 실시예의 DRAM에 따르면, 기본적으로 제4 실시예의 DRAM과 동일한 효과를 얻을 수 있는 것 외에, 인접 뱅크를 동시에 활성화하지 않는다고 하는 조건 하에 인접 뱅크 사이에서 감지 증폭기 SA를 공유하는 것이 가능해진다.

<제6 실시예>

상기 제4 및 제5 실시예에 있어서는, 동일 뱅크에 속하는 복수의 서브 어레이 중에, 활성화되는 서브 어레이와 활성화되지 않은 서브 어레이가 1:1인 경우를 나타냈지만, 제6 실시예에서는, 활성화되는 서브 어레이와 활성화되지 않은 서브 어레이가 1 : n(2 이상)인 경우를 설명한다.

즉, 활성화되는 서브 어레이와 활성화되지 않은 서브 어레이가 1 : n(2 이상)인 경우, 즉 복수의 뱅크가 (1+n)조의 서브 어레이로 구분되는 경우에도, 상기 실시예에 준하여 각 조의 서브 어레이에 대응하여 치환 제어선을 구분하여 설치해두고, 이 구분한 각 치환 제어선에 퓨즈 셋트 FSOc∼FS27c로부터 선택적으로 치환 제어 신호를 출력하도록 구성함으로써, 어떤 서브 어레이의 불량 로우를 동일 뱅크에 속하는 다른 서브 어레이의 스페어 엘리멘트에 의해 치환 제어하도록 구성하는 것이 가능하다.

<제7 실시예>

상기 제4∼제6 실시예에 있어서는, 모든 퓨즈 셋트 FSOc∼FS27c가, 각 서브 어레이 SUBA1-0∼SUBA1-7, SUBA2-0∼SUBA2-7 내의 모든 스페어 디코더를 선택할 수 있도록 구성되어 있었지만, 일부의 스페어 엘리멘트에 대해서는 1 대 1로 대응한 퓨즈 셋트를 이용하도록 (일부의 퓨즈 셋트에 대해서는, 대응하는 스페어 디코더를 1개만 가짐) 변경한 제7 실시예에 대해 설명한다.

이 경우, 퓨즈 셋트는, 불량 메모리 셀의 어드레스를 기억하는 제1 기억 수단, 제1 기억 수단의 기억 정보와 입력 어드레스를 비교하는 비교 회로, 이 비교 회로의 비교 출력에 기초하여 상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화하는 신호를 출력하는 회로, 및 복수의 스페어 디코더 제어선 중 어느 하나를 활성화할 때에는 대응하는 스페어 디코더를 활성화하는 신호를 출력하는 회로를 구비하면 된다.

바꾸어 말하면, 상기된 바와 같이 스페어 디코더에 1 : l로 대응하는 퓨즈 셋트는, 도 9에 도시된 퓨즈 셋트 FSOc∼FS27c와 비교하여, 스페어 디코더 제어선을 선택하기 위한 퓨즈 f14∼f16 및 그것에 대응하는 디코더 DEC가 불필요해지므로, 총 퓨즈 수를 감소시키는 것이 가능하다.

상기 제7 실시예의 RAM에 따르면, 기본적으로는 제4 실시예의 RAM와 동일한 효과를 얻을 수 있는 것 외에, 퓨즈 셋트의 총 퓨즈 수를 감소시키는 것이 가능해진다.

또, 상기 제4∼제7 실시예에 있어서는, 각 서브 어레이의 스페어 엘리멘트 수가 동일한 경우를 나타냈지만, 셀 어레이 전체 실제의 불량 분포의 상정에 기초하여 각 서브 어레이의 스페어 엘리멘트 수가 반드시 같지는 않은 (적어도 일부의 서브 어레이의 스페어 엘리멘트 수가 다른 서브 어레이의 스페어 엘리멘트 수와는 다름) 경우라도, 서브 어레이 내의 최대 스페어 엘리멘트 수를 커버하는 수의 스페어 로우 디코더 액티브선 SRDact를 설치해두고, 이 스페어 로우 디코더 액티브선에 퓨즈 셋트로부터 선택적으로 스페어 로우 디코더 선택 신호를 출력하도록 실시함으로써, 본 발명을 적용할 수 있다.

<제8 실시예>

상기 각 실시예에서는, 하나의 스페어 엘리멘트에 의해 치환을 행하는 경우에 1개의 퓨즈 셋트를 이용하는 예를 나타냈지만, 제8 실시예에서는, 결함의 폭이큰 경우에 복수의 스페어 엘리멘트(치환 단위) 및 1개의 퓨즈 셋트를 이용하는 예를 설명한다.

도 13은, 제8 실시예에 따른 멀티 뱅크 구성의 DRAM의 주요부의 구성을 개략적으로 나타내고 있다. 여기서는, 불량 메모리 셀을 로우 단위로 구제하는 로우 스페어를 구비하고, 컬럼 단위로 구제하는 칼럼 스페어는 구비하지 않은 경우를 예로 든다. 그리고, 예를 들면 치환에 이용하는 어드레스의 최하위 비트 A0만이 다른 인접하는 2개의 로우 디코더가 모두 불량인 경우, 또는 최하위 비트 A0만이 다른 2개의 로우 디코더에 걸쳐 불량이 된 경우에, 1개의 퓨즈 셋트만을 이용하여 2개의 스페어 로우 디코더를 지정하는 예를 나타내고 있다.

메모리 셀 어레이 전체는, 16개의 뱅크 BANK0∼BANK15로 분할되어 있다. 이들 뱅크 BANK0∼BANK15는 연속하여 활성화될 수 있도록 구성되어 있고, 어떤 뱅크가 활성화된 후, 다시 프리차지되기 (대기 상태가 됨)보다도 전에 별도의 뱅크가 액세스되는 경우도 있을 수 있다.

칼럼 디코더 CD는, 컬럼 어드레스 AC를 디코드하고, 각 뱅크 BANK0∼BANK15의 컬럼 선택을 행하는 것이다.

각 뱅크 BANK0∼BANK15는, 도 8에 도시된 제4 실시예에 따른 뱅크와 마찬가지로 구성되어 있고, 서브 셀 어레이부(71)와 이퀄라이즈 회로·감지 증폭기열(72)을 갖는다.

즉, 각 뱅크 BANK0∼BANK15에 대응하여, 각각 256개의 노멀 로우 디코더 NRD0∼NRD255, 8개의 스페어 로우 디코더 SRD0∼SRD7, 상기 서브 셀 어레이부(71)의 양측에 배치된 이퀄라이즈 회로·감지 증폭기열(72)을 제어하기 위한 감지 증폭기 제어 회로 SAC가 설치되어 있다.

도 13에 도시된 바와 같이, 노멀 로우 디코더 NRD0∼NRD255에는, 그것을 선택 제어하기 위한 노멀 로우 디코더 선택 제어선 NWLON (선택시에 활성 상태 "H" 레벨이 됨) 이 접속되어 있다. 또한, 스페어 로우 디코더 SRD0∼SRD7에는, 그것을 선택 제어하기 위한 스페어 로우 디코더 선택 제어선 SWLON (선택시에 활성 상태 "H" 레벨이 됨) 이 접속되어 있다. 또한, 8개의 스페어 로우 디코더 SRD0∼SRD7 중 어느 하나를 선택하는지를 지정하기 위한 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7 (선택시에 활성 상태 "H" 레벨이 됨) 이 접속되어 있다.

또한, 각 뱅크 BANK0∼BANK15에 대응하여 16개의 뱅크 액티브선 BACT0∼BACT15가 설치되어 있다. 이들 뱅크 액티브선 BACTO∼BACT15는, 대응하는 뱅크를 선택하여 활성화하는 기간에는 "H", 그 외의 기간에는 "L"이 된다. 그리고, 선택한 뱅크에 대응하는 로우 디코더(노멀 로우 디코더 또는 스페어 로우 디코더)의 선택 상태를 래치하고, 상기 뱅크에 대한 프리차지 명령이 올 때까지 선택 상태를 유지할 수 있도록 구성되어 있다.

즉, 선택한 뱅크에서의 로우 디코더 NRD0∼NRD255 및 8개의 스페어 로우 디코더 SRD0∼SRD7 중, 다른 뱅크간 액세스 간격에 대응한 펄스가 주어지는 어드레스선 AR, 노멀 로우 디코더 선택 제어선 NWLON, 스페어 로우 디코더 선택 제어선 SWLON, 및 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7의 각 신호에 의해 선택한 로우 디코더를, 해당 뱅크에 대한 프리차지 명령이 올 때까지 온 상태로 해두는 것이 가능하도록 되어 있다.

도 14는, 도 13의 각 퓨즈 셋트 FS0d∼FS27d 중 1개를 대표적으로 추출하여 구체적인 구성예를 나타냄과 함께, 그 일부를 추출하여 구체적인 구성예 및 동작예를 나타내고 있다.

도 14에 도시된 퓨즈 셋트에 있어서, 16개의 퓨즈 f0∼f15 중 13개의 퓨즈 f0∼f12는, 메모리 셀의 불량 어드레스를 지정하는 정보 (모든 뱅크에 포함시킨 정보) 를 기억하는 것이고, 1개의 퓨즈 f13은 상기 퓨즈 셋트를 사용하는지의 여부를 나타내는 플래그 정보를 기억하는 것이며, 2개의 퓨즈 f14, f15는 8개의 스페어 로우 디코더 SRD0∼SRD7의 어느 것에 대응시키는지를 지정하는 정보(인코드 데이터)의 일부를 기억하는 것이다.

상기 불량 어드레스 지정 정보 기억용의 13개의 퓨즈 f0∼f12 중, 9개의 퓨즈 f0∼f8은 뱅크 내의 256개의 노멀 로우 디코더 NRD0∼NRD255와의 대응 관계를 지정하고, 나머지 4개의 퓨즈 f9∼f12는 16개의 뱅크 BANK0∼BANK15를 선택하기 위한 정보를 기억한다.

상기 각 퓨즈 f0∼f15는, 모두 프리차지용 PMOS 트랜지스터 TP와 선택용 NMOS 트랜지스터 TN과 함께 Vcc 노드와 Vss 노드 사이에 직렬로 접속된다. 개개의 퓨즈의 기억 정보(퓨즈 데이터)는, PMOS 트랜지스터 TP가 온되고, NMOS 트랜지스터 TN이 오프로 되어 프리차지된 후, PMOS 트랜지스터 TP가 오프되고, NMOS 트랜지스터 TN이 온으로 된 상태에서 판독된다. 이 때, 상기 퓨즈가 절단되어 있으면 "H" 레벨이 출력되고, 상기 퓨즈가 절단되지 않으면 "L" 레벨이 출력된다.

상기 13개의 퓨즈 f0∼f12 중 2개의 퓨즈 f0, f1은, 치환에 이용하는 로우 어드레스의 최하위 비트의 상보적인 신호 A0, /A0에 대응하여 준비되어 있다. 상기 퓨즈 f0, f1로부터 판독된 퓨즈 데이터 F0, F1 및 상기 로우 어드레스의 상보적인 비트 신호 A0, /A0은, 일치 검출 회로(제1 비교 회로 CMP-A0)에 입력되어 있다.

이 제1 비교 회로 CMP-A0은, 상기 F0 및 A0이 입력되는 제1 OR 게이트(141), 상기 F1 및 /A0이 입력되는 제2 OR 게이트(142), 및 이들 OR 게이트(141, 142)의 각 출력이 입력되는 AND 게이트(143)로 이루어지고, 펄스 신호에 의해 비교 동작이 제어된다.

이 제1 비교 회로 CMP-A0의 동작은, 퓨즈 f0이 절단된 상태(F0="H")의 경우에는, 제1 OR 게이트(141)의 출력이 "H"이고, /A0="H"일 때에 제2 OR 게이트(142)의 출력이 "H"가 되고, AND 게이트(143)의 출력이 "H"가 된다.

이에 대해, 퓨즈 f1이 절단된 상태(F1="H")인 경우에는, 제2 OR 게이트(142)의 출력이 "H"이고, A0="H"일 때에 제1 OR 게이트(141)의 출력이 "H"가 되고, AND 게이트(143)의 출력이 "H" (일치 검출 출력)가 된다.

즉, 2개의 퓨즈 f0, f1의 양방을 절단해 두면, 어드레스 비트 신호 A0의 논리 레벨에 상관없이, 제1 비교 회로 CMP-A0으로부터 "H" 출력(일치 검출 출력)을 얻을 수 있게 된다.

또한, 2개의 퓨즈 f0, f1의 양쪽 모두 절단하지 않은 경우에는, 제1 OR 게이트(141) 및 제2 OR 게이트(142)의 각 출력은 "L"이 되므로, AND 게이트(143)의 출력은 "L"(비활성 상태)이 되고, 대응하는 퓨즈 셋트를 사용하지 않게 된다.

상기 13개의 퓨즈 f0∼f12 중, f1∼f12로부터 판독된 퓨즈 데이터 및 어드레스 입력에 대응하는 로우 어드레스의 각 비트 신호 Al∼A7와 뱅크 어드레스의 각 비트 신호 B0∼B3은 각각 대응하여 비교 회로 CMP에 입력되어 있다. 이들 비교 회로 CMP는, 펄스 신호에 의해 비교 동작이 제어되고, 퓨즈 데이터와 어드레스 입력을 비교하여 양자의 일치 검출을 행한다.

상기 제1 비교 회로 CMP-A0 및 다른 비교 회로 CMP의 각 검출 출력과 상기 인에이블 정보 기억용 퓨즈 f13의 출력은, NAND 게이트 NAND에 입력하여 논리곱이 취해짐과 함께, AND 게이트 AND에 입력되어 논리곱이 취해진다. 그리고, 모든 퓨즈 셋트 FS0d∼FS27d의 NAND 게이트 NAND의 각 출력은 AND 게이트 AND10을 통해 노멀 로우 디코더 선택 제어선 NWLON에 접속되고, 또한 모든 퓨즈 셋트 FS0d∼FS27d의 AND 게이트 AND의 각 출력은 OR 게이트 OR10을 통해 스페어 로우 디코더 선택 제어선 SWLON에 접속되어 있다.

상기 스페어 로우 디코더 선택용의 2개의 퓨즈 f14, f15로부터 판독된 퓨즈 데이터 C1, C2는, 어드레스 비트 신호 A0와 함께 스페어 로우 디코더 선택용의 디코더 DEC에 입력되어 있다.

상기 디코더 DEC는, 상기 AND 게이트 AND의 출력(스페어 로우 디코더 선택 제어 신호) SWLON과 동상의 제어 신호 SWLON'이 활성/비활성 제어 신호로서 입력되어, 퓨즈 f14, f15의 데이터 C1, C2 및 어드레스 비트 신호 A0을 디코드하고, 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7 중 하나인 SRDacti를 선택하는 것이다. 그 구체예는, 3개의 입력의 "H", "L"의 8개의 조합 중 하나와 제어 신호SWLON'이 각각 대응하여 입력되는 8개의 AND 게이트로 이루어진다.

이어서, 도 14에 도시된 퓨즈 셋트에 있어서의 동작을 설명한다.

어드레스 입력과 퓨즈 데이터가 일치했을 (리던던시 히트) 때에는, 스페어 로우 디코더 선택 제어선 SWLON의 스페어 로우 디코더 선택 제어 신호가 일정 기간 "H" (그 밖의 기간은 "L")가 된다. 이 스페어 로우 디코더 선택 제어선 SWLON의 신호는, 상술된 바와 같이 스페어 로우 디코더 SRD0∼SRD7의 활성/비활성의 제어를 행한다.

이 때, 제어 신호 SWLON'에 의해 디코더 DEC가 활성화되고, 퓨즈 f14, f15의 판독 데이터 C1, C2 및 어드레스 비트 신호 A0에 따라 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7 중 하나인 SRDacti를 "H"로 하고, 서브 어레이 내의 8개의 스페어 로우 디코더 SRD0∼SRD7 중 하나를 선택한다.

또한, 상기 리던던시 히트시에, 노멀 로우 디코더 선택 제어선 NWLON은, NAND 게이트 NAND의 출력(노멀 로우 디코더 선택 제어 신호)이 AND 게이트 AND10을 거쳐 출력되고, 일정 기간동안 "L"이 된다 (그 밖의 기간은 "L"). 이 노멀 로우 디코더 선택 제어선 NWLON의 신호는, 상술한 바와 같이 노멀 로우 디코더 NRD0∼NRD255의 활성/비활성의 제어를 행한다.

한편, 상기 어드레스 입력과 퓨즈 데이터가 일치하지 않았을 (리던던시 미스) 때에, 노멀 로우 디코더 선택 제어선 NWLON은, 상기 NAND 게이트 NAND의 출력이 AND 게이트 AND10을 거쳐 출력하고, 어떤 기간 "H" (그 밖의 기간은 "L")가 된다.

이에 대해, AND 게이트 AND의 출력인 스페어 로우 디코더 선택 제어선 SWLON의 스페어 로우 디코더 선택 제어 신호는 "L"의 상태이다. 이 때, 제어 신호 SWLON'에 의해 디코더 DEC가 비활성화되고, 8개의 스페어 로우 디코더 액티브선 SRDact0∼SRDact7은 모두 "L" 레벨이 된다.

도 15는, 도 14의 퓨즈 셋트를 이용하여 도 13 내의 하나의 뱅크 내에서의 치환을 행하는 불량예 A, B를 나타내고 있다.

불량예 B는, 어드레스 비트 신호 A0만이 다른 인접하는 2개의 로우 디코더가 모두 불량인 경우, 또는 어드레스 비트 신호 A0만이 다른 2개의 로우 디코더에 걸쳐 불량이 된 경우에, 하나의 퓨즈 셋트만을 이용하여 어드레스의 최하위 비트가 다른 2개의 스페어 로우 디코더에 의해 치환을 행하는 모습을 나타내고 있다. 이 경우, 2개의 스페어 로우 디코더의 선택을 행하기 위해, 스페어 로우 디코더 선택용의 디코더 DEC의 입력에 어드레스 비트 신호 A0을 유용하고 있다.

불량예 A는, 불량 로우 디코더와 어드레스의 최하위 비트가 동일 논리 레벨인 스페어 엘리멘트에 의한 치환을 행하는 모습을 나타내고 있다.

이상의 구성에 의해, 메모리 셀 어레이 내의 불량 메모리 셀의 평균 결함 상정수(20)에 대해 스페어 엘리멘트 128개와 퓨즈 셋트(28)를 준비한 경우, 폭(면적)이 넓은 결함이 다발하여 28 이상의 스페어 엘리멘트를 사용해야 하는 상황에서도, 퓨즈 셋트를 다 사용하지 않아도 되는 것이 가능해지는 경우가 발생한다.

이상 진술된 바와 같이, 제8 실시예에 따르면, 소자의 미세화가 진행하여, 상대적으로 결함의 크기가 커져도, 칩 상의 점유 면적이 큰 퓨즈 셋트의 사용을 절약하는 (퓨즈 셋트수의 증가를 억제함) 것이 가능하고, 양품율을 저하시키지 않고 면적 효율의 개선을 초래할 수 있다.

또, 상기된 바와 같은 치환을 행하면, 치환 가능수는, 0.5 뱅크에 4 스페어 엘리멘트가 되지만, 스페어 엘리멘트의 양이 많이 준비되어 있으면 대단한 훼손은 아니더라도, 거대 결함에 따르는 퓨즈 셋트의 사용을 억제할 수 있어 (불필요한 소비를 막을 수 있음) 매우 유효하다.

<제8 실시예에 있어서의 퓨즈 셋트의 변형예 l>

도 16은, 제8 실시예에 있어서의 도 14에 도시된 퓨즈 셋트의 변형예 1을 도시함과 함께, 그 일부를 추출하여 구체적인 구성예 및 동작예를 나타내고 있다.

이 퓨즈 셋트는, 도 14에 도시된 퓨즈 셋트와 비교하여, 퓨즈 셋트를 사용하는지의 여부를 기억하는 퓨즈 f13 및 그것에 직렬 접속되어 있던 1조의 MOS 트랜지스터 쌍 TP, TN을 생략한 점이 다르고, 기타는 동일하므로 도 14에서와 동일한 부호를 부여한다.

상기 퓨즈 f13을 생략해도, 도 14에 도시된 퓨즈 셋트와 동일한 효과를 얻을 수 있다. 즉, 상기 상보적인 어드레스 신호 비트 A0, /A0에 대응하여 준비된 2개의 퓨즈 f0, f1은, 상술된 바와 같이 어느 한쪽을 절단한 경우에는 퓨즈 셋트를 사용하는 것이 되지만, 양쪽 모두 절단하지 않은 경우에는 퓨즈 셋트를 사용하지 않게 된다.

즉, 상기 퓨즈 f0, f1에 대응하는 제1 비교 회로 CMP-A0의 출력은, 퓨즈 f0, f1의 어느 한쪽을 절단한 경우에는 활성 상태 "H"가 되지만, 퓨즈 f0, f1을 양쪽모두 절단하지 않은 경우에는 비활성 상태 "L"이 되므로, 이 비교 회로 CMP-A0의 출력은 퓨즈 f13으로부터의 판독 데이터와 등가이고, 이 비교 회로 CMP-A0의 출력에 의해 NAND 게이트 NAND 및 AND 게이트 AND를 도 14에 도시된 퓨즈 셋트와 마찬가지로 제어할 수 있다.

상기 변형예 1의 퓨즈 셋트에 따르면, 도 14에 도시된 퓨즈 셋트와 비교하여, 퓨즈 f13 및 그것에 직렬 접속되어 있던 1조의 MOS 트랜지스터 쌍 TP, TN이 생략되어 있고, 또한 NAND 게이트 NAND 및 AND 게이트 AND는, 퓨즈 f13으로부터의 판독 데이터가 입력되지 않는 만큼 입력수가 적어도 되므로, 면적면에서 유리하다.

이에 대해, 도 14에 도시된 퓨즈 셋트는, 짝수의 16개의 퓨즈 f0∼f15 및 각각에 직렬 접속된 16조의 MOS 트랜지스터 쌍의 패턴의 반복을 가지므로, 패턴 작성 처리상 형편이 좋다.

<제8 실시예에 있어서의 퓨즈 셋트의 변형예 2>

도 17은, 제8 실시예에 있어서의 도 14에 도시된 퓨즈 셋트의 변형예 2를 나타냄과 함께, 그 일부를 추출하여 구체적인 구성예 및 동작예를 나타내고 있다.

이 퓨즈 셋트는, 도 16에 도시된 퓨즈 셋트와 비교하여, 다음의 사항들이 다르고, 기타는 동일하므로 도 16과 동일한 부호를 부여한다.

(1) 디코더 (스페어 로우 디코더 선택 회로) DEC의 입력측에, 퓨즈 f16 및 그것에 직렬 접속된 1조의 MOS 트랜지스터 쌍 TP, TN이 추가되고, 스페어 로우 디코더 선택용의 퓨즈가 f14∼f16의 3개로 증가되어 있다.

(2) 상기 퓨즈 f16의 판독 데이터 C3과 어드레스 비트 신호 A0을 택일적으로선택하여 디코더 DEC에 입력하기 위한 제1 셀렉터 SEL1이 추가되어 있다. 이 제1 셀렉터 SEL1의 선택 동작을 제어하기 위한 제어 신호를 생성하는 회로로서, 상기 퓨즈 f0, f1의 판독 데이터 F0, F1의 논리곱을 취하는 AND 게이트(144) 및 그 출력을 반전하는 인버터 IV가 추가되어 있다.

상기 제1 셀렉터 SEL1은, 상기 데이터 C3 및 어드레스 비트 신호 A0이 대응하여 각 일단에 입력하는 2개의 CMOS 트랜스퍼 게이트 TG1, TG2의 각 타단(출력단측)이 공통 접속되어 이루어지고, 상기 2개의 트랜스퍼 게이트 TG1, TG2는, 상기 AND 게이트(144) 및 인버터 IV로부터 공급되는 상보적인 제어 신호에 의해 상보적으로 제어된다.

이 제1 셀렉터 SEL1의 동작은, AND 게이트(144)의 출력이 "H"인 경우에는, 어드레스 비트 신호 A0이 입력하는 트랜스퍼 게이트 TG1이 온 상태, 나머지 트랜스퍼 게이트 TG2가 오프 상태가 되고, 어드레스 비트 신호 A0이 스페어 로우 디코더 선택의 최하위 어드레스로서 디코더 DEC에 입력한다.

이에 대해, AND 게이트(144)의 출력이 "L"인 경우에는, 퓨즈 f16의 판독 데이터 C3이 입력하는 트랜스퍼 게이트 TG2가 온 상태, 나머지 트랜스퍼 게이트 TG1이 오프 상태가 되고, 퓨즈 f16의 판독 데이터 C3이 스페어 로우 디코더 선택의 최하위 어드레스로서 디코더 DEC에 입력한다.

도 18은, 도 16의 퓨즈 셋트를 이용하여 도 13 중 하나의 뱅크 내에서의 치환을 행하는 불량예 A, B, C를 나타내고 있다.

불량예 B는, 어드레스 비트 신호 A0만이 다른 인접하는 2개의 로우 디코더가모두 불량인 경우, 또는 어드레스 비트 신호 A0만이 다른 2개의 로우 디코더에 걸쳐 불량이 된 경우에, 하나의 퓨즈 셋트만을 이용하여 어드레스의 최하위 비트가 다른 2개의 스페어 로우 디코더에 의해 치환을 행하는 모습을 나타내고 있다. 이 경우, 2개의 스페어 로우 디코더의 선택을 행하기 위해, 디코더 DEC의 입력에 어드레스 비트 신호 A0을 유용하는 것으로 한다. 이로 인한, 상기 2개의 퓨즈 f0, f1을 양쪽 모두 절단해두면, 데이터 F0, F1이 모두 "H"가 되고, AND 게이트(144)의 출력이 "H"가 되고, 어드레스 비트 신호 A0이 디코더 DEC에 입력되므로, 도 16에 도시된 퓨즈 셋트와 동일한 동작이 행해져, 동일한 효과를 얻을 수 있다.

불량예 A는, 불량 로우 디코더와 어드레스의 최하위 비트가 동일 논리 레벨인 스페어 엘리멘트에 의한 치환을 행하는 모습을 나타내고 있다.

불량예 C는, 불량 로우 디코더와 어드레스의 최하위 비트가 역의 논리 레벨인 스페어 엘리멘트에 의한 치환을 행하는 모습을 나타내고 있다. 이 경우, 2개의 퓨즈 f0, f1 중 적어도 한쪽을 절단하지 않으면, 데이터 F0, F1 중 어느 한쪽이 "L"이 되고, NAND 게이트의 출력이 "L"이 되고, 퓨즈 f16의 판독 데이터 C3이 디코더 DEC에 입력된다. 따라서, 상기 퓨즈 셋트에 따르면, 퓨즈 f16의 절단/비절단을 제어해 둠에 따라 원하는 치환을 행하는 것이 가능하다.

<제8 실시예에 있어서의 퓨즈 셋트의 변형예 3>

상기 제8 실시예 및 그 변형예 1, 2에서는, 2개의 스페어 엘리멘트를 필요로 하는 치환을 하나의 퓨즈 셋트로 대처하는 예를 나타냈지만, 4개의 스페어 엘리멘트를 필요로 하는 치환을 하나의 퓨즈 셋트로 대처하는 변형예 3에 대해 설명한다.

도 19는, 제8 실시예에 있어서의 도 14에 도시된 퓨즈 셋트의 변형예 3을 나타내는 회로도이다. 이 퓨즈 셋트는, 도 17에 도시된 퓨즈 셋트와 비교하여, 다음과 같은 점이 다르고, 기타는 동일하므로 도 17에서와 동일한 부호를 부여한다.

(1) 17개의 퓨즈 f0∼f16 및 그것에 직렬 접속된 17조의 MOS 트랜지스터 쌍 TP, TN이 이용되고 있고, 그 중 14개의 퓨즈 f0∼f13은 메모리 셀의 불량 어드레스를 지정하는 정보(모든 뱅크에 포함시킨 정보)를 기억하는 것이고, 3개의 퓨즈 f14∼f16은 뱅크 내의 8개의 스페어 로우 디코더 SRD0∼SRD7의 어느 하나에 대응시킬지를 지정하는 정보를 기억하는 것이다.

(2) 상기 불량 어드레스 지정 정보 기억용의 14개의 퓨즈 f0∼f13 중, 10개의 퓨즈 f0∼f9는 뱅크 내의 256개의 노멀 로우 디코더 NRD0∼NRD255와의 대응 관계를 지정하고, 나머지 4개의 퓨즈 fl0∼f13은 16개의 뱅크 BANK0∼BANK15를 선택하기 위한 정보를 기억한다.

상기 14개의 퓨즈 f0∼f13 중, 4개의 퓨즈 f0∼f3은 로우 어드레스의 최하위 비트의 상보적인 신호 A0, /A0 및 그 상위 비트의 상보적인 신호 Al, /A1에 대응하여 준비되어 있다. 상기 퓨즈 f0, f1, f2, f3으로부터 판독된 퓨즈 데이터 F0, F1, F3, F4 및 상기 상보적인 어드레스 비트 신호 A0, /A0, A1, /A1은, 일치 검출 회로(제2 비교 회로 CMP-A01)에 입력하고 있다.

이 제2 비교 회로 CMP-A01은, 상기 F0 및 A0이 입력되는 제1 OR 게이트(191), 상기 F1 및 /A0이 입력되는 제2 OR 게이트(192), 상기 F2 및 A1이 입력되는 제3 OR 게이트(193), 상기 F3 및 /A1이 입력되는 제4 OR 게이트(194), 및이들 OR 게이트(191∼194)의 각 출력이 입력되는 AND 게이트(19)로 이루어진다.

이 제2 비교 회로 CMP-A01의 동작은, 퓨즈 f0, f1, f2, f3을 각각 절단하지 않은 경우, 제1 OR 게이트(191)∼제4 OR 게이트(194)의 출력 중 2개는 "L"이 되고, AND 게이트(195)의 출력은 "L"(비활성 상태)이 되며, 대응하는 퓨즈 셋트를 사용하지 않게 된다.

이에 대해, 퓨즈 f0, f2가 절단된 상태(F0, F2="H")의 경우에는, 제1 OR 게이트(191)와 제3 OR 게이트(193)의 출력이 "H"이고, /A0, /A1="H"일 때에 제2 OR 게이트(192)와 제4 OR 게이트(194)의 출력이 "H"가 되고, AND 게이트(195)의 출력이 "H"(일치 검출 출력)가 되며, /A0, /A1="H"의 어드레스(1가지의 조합)를 불량이라고 간주하게 된다.

또한, 퓨즈 f1, f2가 절단된 상태(F1, F2="H")인 경우에는, 제2 OR 게이트(192), 제3 OR 게이트(193)의 출력이 "H"이고, A0, /A1="H"일 때에 제1 OR 게이트(191), 제4 OR 게이트(194)의 출력이 "H"가 되고, AND 게이트(195)의 출력이 "H"가 되고, A0, /A1="H"의 어드레스(1가지의 조합)를 불량이라고 간주하게 된다.

또한, 퓨즈 f1, f3이 절단된 상태(F1, F3="H")인 경우에는, 제2 OR 게이트(192)와 제4 OR 게이트(194)의 출력이 "H"이고, A0, Al="H"일 때에 제1 OR 게이트(191)와 제3 OR 게이트(193)의 출력이 "H"가 되고, AND 게이트(195)의 출력이 "H"가 되고, A0, A1="H"의 어드레스(1가지의 조합)를 불량이라고 간주하게 된다.

또, 퓨즈 f0, f3이 절단된 상태(F0, F3="H")인 경우에는, 제1 OR 게이트(191)와 제4 OR 게이트(194)의 출력이 "H"이고, /A0, A1="H"일 때에 제2 OR 게이트(192)와 제3 OR 게이트(193)의 출력이 "H"가 되고, AND 게이트(195)의 출력이 "H"가 되고, /A0, A1="H"의 어드레스(1가지의 조합)를 불량이라고 간주하게 된다.

또한, 퓨즈 f0, f1, f2가 절단된 상태(F0, F1, F2="H")인 경우에는, 제1 OR 게이트(191), 제2 OR 게이트(192) 및 제3 OR 게이트(193)의 출력이 "H"이고, /A1="H"일 때에 제4 OR 게이트(194)의 출력이 "H"가 되고, AND 게이트(195)의 출력이 "H"가 되고, /A1="H"의 어드레스(2가지의 조합)를 불량이라고 간주하게 된다.

또한, 퓨즈 f1, f2, f3이 절단된 상태(Fl, F2, F 3="H")인 경우에는, 제2 OR 게이트(192), 제3 OR 게이트(193) 및 제4 OR 게이트(194)의 출력이 "H"이고, A0="H"일 때에 제1 OR 게이트(191)의 출력이 "H"가 되고, AND 게이트(105)의 출력이 "H"가 되고, A0="H"의 어드레스(2가지의 조합)를 불량이라고 간주하게 된다.

또한, 퓨즈 f0, f1, f3이 절단된 상태(F0, F1, F3="H")인 경우에는, 제1 OR 게이트(191), 제2 OR 게이트(192) 및 제4 OR 게이트(194)의 출력이 "H"이고, Al="H"일 때에 제3 OR 게이트(193)의 출력이 "H"가 되고, AND 게이트(195)의 출력이 "H"가 되고, A1="H"의 어드레스(2가지의 조합)를 불량이라고 간주하게 된다.

또한, 퓨즈 f0, f1, f2, f3이 절단된 상태(F0, Fl, F2, F3="H")인 경우에는, 제1 OR 게이트(191)∼제4 OR 게이트(194)의 출력이 전부 "H"이고, A0, A1의 논리 레벨에 상관없이, AND 게이트(195)의 출력이 "H"가 되고, A0/Al의 4가지의 조합의 어드레스의 모두를 불량이라고 간주하게 된다.

(3) 상기 3개의 퓨즈 f14∼f16 중 퓨즈 f15의 판독 데이터 C2와 어드레스 비트 신호 A1을 택일적으로 선택하여 디코더 DEC에 입력하기 위한 제2 셀렉터 SEL2가 추가되어 있다.

상기 제2 셀렉터 SEL2의 선택 동작을 제어하기 위한 제어 신호를 생성하는 회로로서, 상기 퓨즈 f2, f3의 판독 데이터 F2, F3의 논리곱을 취하는 AND 게이트(196) 및 그 출력을 반전시키는 인버터 IV가 추가되고 있다.

이 제2 셀렉터 SEL2는, 상기 어드레스 비트 신호 A1 및 데이터 C2가 대응하여 각 일단에 입력되는 2개의 CMOS 트랜스퍼 게이트 TG1, TG2의 각 타단(출력단측)이 공통 접속되어 이루어지고, 상기 2개의 트랜스퍼 게이트 TG1, TG2는, 상기 AND 게이트(196) 및 인버터 IV로부터 공급되는 상보적인 제어 신호에 의해 상보적으로 제어된다.

이 제2 셀렉터 SEL2의 동작은, AND 게이트(196)의 출력이 "H"인 경우에는, 어드레스 비트 신호 A1이 입력되는 트랜스퍼 게이트 TG1이 온 상태, 나머지 트랜스퍼 게이트 TG2가 오프 상태가 되고, 어드레스 비트 신호 A1이 디코더 DEC에 입력된다.

이에 대해, AND 게이트(196)의 출력이 "L"인 경우에는, 퓨즈 f15의 판독 데이터 C2가 입력하는 트랜스퍼 게이트 TG2가 온 상태, 나머지 트랜스퍼 게이트 TG1이 오프 상태가 되고, 상기 데이터 C2가 디코더 DEC에 입력된다.

즉, 디코더 DEC에는, 퓨즈 f14의 판독 데이터 C1, 제2 셀렉터 SEL2의 출력 데이터 및 제1 셀렉터 SEL1의 출력 데이터가 입력되어 있다.

이 경우, 퓨즈 f0, f1이 모두 절단된 경우에는 퓨즈 f16의 판독 데이터 C3을 대신하여 스페어 선택의 최하위 어드레스에 A0을 이용하고, 퓨즈 f2, f3이 모두 절단된 경우에는 퓨즈 f15의 판독 데이터 C2를 대신하여 스페어 선택의 중위 어드레스에 A1을 이용하고 있다.

따라서, 제2 셀렉터 SEL2에 대응하는 퓨즈 f15 및 제1 셀렉터 SEL1에 대응하는 퓨즈 f16의 절단/비절단을 선택해 놓음으로써, 원하는 스페어 엘리멘트를 선택하는 것이 가능해진다.

도 20은, 도 19의 퓨즈 셋트를 이용하여 도 13 중 하나의 뱅크 내에서의 치환을 행하는 불량예 A∼D를 나타내고 있다. 여기서, 불량예 A∼D는, 동시에 발생하는 것은 아니고, 각각 단독으로 발생한 모습을 단순히 열거하여 표시한 것이다. 어떤 불량예 A∼D에서도, 퓨즈 셋트는 1개 소비될 뿐이다.

즉, 불량예 A는, 단순한 1 스페어의 치환을 행하는 모습을 나타낸 것으로, 스페어 선택용 퓨즈 f14, f15, f16에 따라 자유롭게 스페어를 선택할 수 있다.

불량예 B는, 어드레스 비트 A1만 다른 2 스페어의 치환을 행하는 모습을 나타낸 것으로, 스페어 선택의 중위 어드레스에 A1을 유용하고 있고, 최하위 어드레스 비트 A0은 퓨즈 f16의 절단/비절단에 따라 "1", "0" 모두 있을 수 있다.

불량예 C는, 불량예 B와 비교하여, A1과 A0이 교체된 경우이다.

불량예 D는, 어드레스 비트 A2 이상의 어드레스가 동일한 연속된 4개의 노멀 디코더가 불량한 경우에 4 스페어의 치환을 행하는 모습을 나타낸 것이다.

또, 상기된 바와 같이, 어드레스 비트 A2 이상의 어드레스가 동일한 4개의노멀 로우 디코더 사이에서 인접하는 2개를 1 퓨즈 셋트로 치환하는 것을 가능하게 하기 때문에, 뱅크 내의 스페어 엘리멘트는, 최하위 어드레스 비트 A0이 0110이라는 배열이 되도록 배열이 연구되고 있다.

즉, 도 19에 도시된 퓨즈 셋트에 따르면, 퓨즈 f0∼f3 중 적어도 2개의 절단이 조합에 의해, 입력 어드레스의 최하위로부터 2비트가 어드레스 비트 신호 A0/A1의 4가지의 조합 중 1개, 2개, 또는 4개에 해당하는 것을 불량 어드레스라고 간주하고, 1개, 2개, 또는 4개의 스페어 치환을 하나의 퓨즈 셋트로 대처하는 것이 가능해진다.

또, 상기 각 실시예에서는, 불량 어드레스 기억 회로의 불휘발성 기억 소자로서 퓨즈를 이용했지만, ROM, EPROM, EEPROM 등의 다른 불휘발성 반도체 기억 소자를 이용할 수 있다. 본 발명이 적용되는 반도체 기억 장치는 단독 장치에 한하지 않고, 논리 회로 등과 혼재되는 기억 장치의 경우도 포함한다.

상술된 바와 같이 본 발명의 반도체 기억 장치에 따르면, 스페어 엘리멘트의 분산형 배치와 집중형 배치를 병용함으로써, 메모리 셀 어레이의 세분화된 복수의 단위로 각각 대응하여 설치되는 스페어 엘리멘트 수를 감소시킨 경우라도 셀 어레이 전체에서 결함이 편중된 경우에 대처할 수 있고, 구제율과 구제 자유도를 유지하면서 총 스페어 엘리멘트 수를 감소시켜 칩 상의 용장 회로의 면적 효율을 향상시킬 수 있다.

또한, 본 발명의 반도체 기억 장치에 따르면, 각 뱅크의 서브 어레이마다 갖게 한 스페어 엘리멘트를 동일 뱅크 내에서 공용할 수 있고, 셀 어레이 전체에서 결함이 편중된 경우에 대처할 수 있고, 구제율과 구제 자유도를 유지하면서 총 스페어 엘리멘트 수를 감소시켜 칩 상의 용장 회로의 면적 효율을 향상시킬 수 있다.

또한, 본 발명의 반도체 기억 장치에 따르면, 하나의 퓨즈 셋트로 복수의 스페어 엘리멘트의 치환을 담당할 수 있도록 하고, 폭에 있는 큰 결함에 대처할 때의 퓨즈 셋트의 소비를 억제할 수 있고, 점유 면적이 큰 퓨즈 셋트를 증가시키지 않고 높은 양품율을 얻을 수 있다.

Claims (27)

1. 메모리셀 어레이의 복수의 단위에 각각 설치된 제1 스페어 엘리멘트;

   상기 복수의 단위와는 별도로 설치된 제2 스페어 엘리멘트; 및

   상기 제2 스페어 엘리멘트를 상기 복수의 단위 내의 임의의 단위에 선택적으로 할당하는 수단

   을 구비하는 것을 특징으로 하는 반도체 기억 장치.
2. 메모리셀 어레이가 복수로 분할되어 이루어지는 복수의 노멀 뱅크;

   상기 메모리셀 어레이의 불량 메모리셀을 치환하기 위해 설치된 1개의 스페어 뱅크에 통합시켜 배치된 제1 용장 셀 어레이;

   상기 복수의 노멀 뱅크에 대응하여 설치된 복수의 제2 용장 셀 어레이;

   상기 각 노멀 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리셀 어레이의 행과 열의 선택을 행하는 노멀 디코더;

   상기 제1 용장 셀 어레이를 선택 구동하는 제1 스페어 디코더;

   상기 복수의 제2 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제2 스페어 디코더;

   상기 제1 스페어 디코더를 구동 제어하는 제1 치환 제어 신호를 공급하는 제1 치환 제어 신호선;

   상기 복수의 제2 스페어 디코더를 구동 제어하는 제2 치환 제어 신호를 공급하는 제2 치환 제어 신호선;

   불량 메모리셀의 어드레스 및 상기 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보를 미리 기억해 놓고, 상기 기억된 불량 메모리셀의 어드레스와 입력 어드레스의 일치 검출 결과 및 상기 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보에 기초하여, 상기 제1 치환 제어 신호 또는 제2 치환 제어 신호를 선택적으로 출력하는 복수의 제1 기억 회로; 및

   상기 제l 치환 제어 신호선 및 제2 치환 제어 신호선 중 어느 하나가 활성 상태일 때, 상기 노멀 디코더를 비활성 상태로 제어하는 제어 회로

   를 구비하는 것을 특징으로 하는 반도체 기억 장치.
3. 제2항에 있어서,

   상기 제1 기억 회로는,

   상기 불량 메모리셀의 어드레스 및 상기 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보를 미리 기억하는 제1 기억 수단; 및

   상기 제1 기억 수단의 기억 정보에 기초하여 상기 제1 기억 회로가 상기 제1 용장 셀 어레이 및 제2 용장 셀 어레이 중 어느 하나와 대응하는지를 판별하여, 상기 제1 치환 제어 신호 또는 제2 치환 제어 신호를 출력하는 제1 출력 회로

   를 구비하는 것을 특징으로 하는 반도체 기억 장치.
4. 제3항에 있어서,

   상기 제1 기억 수단은,

   불량 메모리셀의 어드레스의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 복수의 제1 퓨즈 소자;

   상기 제1 용장 셀 어레이의 선택 여부를 지정하기 위한 1 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 제2 퓨즈 소자; 및

   상기 제2 용장 셀 어레이의 선택 여부를 지정하기 위한 1 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 제3 퓨즈 소자

   를 구비하고,

   상기 제1 출력 회로는,

   상기 기억된 불량 메모리셀의 어드레스와 입력 어드레스를 비교하는 비교 회로;

   상기 비교 회로의 비교 출력과 상기 제2 퓨즈 소자의 기억 데이터의 논리 처리를 행하여 상기 제1 치환 제어 신호를 출력하는 제1 AND 게이트; 및

   상기 비교 회로의 비교 출력과 상기 제3 퓨즈 소자의 기억 데이터의 논리 처리를 행하여 상기 제2 치환 제어 신호를 출력하는 제2 AND 게이트

   를 구비하는 것을 특징으로 하는 반도체 기억 장치.
5. 메모리셀 어레이가 복수로 분할되어 이루어지는 복수의 노멀 뱅크;

   상기 메모리셀 어레이의 불량 메모리셀을 치환하기 위해 설치된 복수의 스페어 뱅크에 배치된 복수의 제1 용장 셀 어레이;

   상기 복수의 노멀 뱅크에 대응하여 설치된 복수의 제2 용장 셀 어레이;

   상기 각 노멀 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리셀 어레이의 행과 열의 선택을 행하는 노멀 디코더;

   상기 복수의 제1 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제1 스페어 디코더;

   상기 복수의 제2 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제2 스페어 디코더;

   상기 복수의 제1 스페어 디코더를 택일적으로 구동 제어하는 제1 치환 제어 신호를 공급하는 복수의 제1 치환 제어 신호선;

   상기 복수의 제2 스페어 디코더를 구동 제어하는 제2 치환 제어 신호를 공급하는 제2 치환 제어 신호선;

   불량 메모리셀의 어드레스 및 상기 복수의 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보를 미리 기억해 놓고, 상기 기억된 불량 메모리셀의 어드레스와 입력 어드레스의 일치 검출 결과 및 상기 복수의 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보에 기초하여, 상기 제1 치환 제어 신호 또는 제2 치환 제어 신호를 선택적으로 출력하는 복수의 제1 기억 회로; 및

   상기 복수의 제1 치환 제어 신호선 및 제2 치환 제어 신호선 중 어느 하나가 활성 상태일 때, 상기 노멀 디코더를 비활성 상태로 제어하는 제어 회로

   를 구비하는 것을 특징으로 하는 반도체 기억 장치.
6. 제5항에 있어서,

   상기 제1 기억 회로는,

   상기 불량 메모리셀의 어드레스 및 상기 복수의 제1 용장 셀 어레이 또는 제2 용장 셀 어레이와의 대응 관계 정보를 기억하는 제1 기억 수단; 및

   상기 제1 기억 수단의 기억 정보에 기초하여 상기 제1 기억 회로가 상기 복수의 제1 용장 셀 어레이 및 제2 용장 셀 어레이 중 어느 것에 대응하는지를 판별하여, 상기 복수의 제1 치환 제어 신호 또는 제2 치환 제어 신호 중 하나를 선택적으로 출력하는 제1 출력 회로

   를 구비하는 것을 특징으로 하는 반도체 기억 장치.
7. 메모리셀 어레이가 복수로 분할되어 이루어지는 복수의 노멀 뱅크;

   상기 메모리셀 어레이의 불량 메모리셀을 치환하기 위해 설치된 1개의 스페어 뱅크에 통합시켜 배치된 복수의 제1 용장 셀 어레이;

   상기 복수의 노멀 뱅크에 대응하여 설치된 복수의 제2 용장 셀 어레이;

   상기 각 노멀 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리셀 어레이의 행과 열의 선택을 행하는 노멀 디코더;

   상기 복수의 제1 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제1 스페어 디코더;

   상기 복수의 제2 용장 셀 어레이를 대응하여 선택 구동하는 복수의 제2 스페어 디코더;

   상기 복수의 제1 스페어 디코더를 대응하여 구동 제어하는 제1 치환 제어 신호를 공급하는 복수의 제1 치환 제어 신호선;

   상기 복수의 제2 스페어 디코더를 구동 제어하는 제2 치환 제어 신호를 공급하는 제2 치환 제어 신호선;

   상기 복수의 제1 치환 제어 신호선에 대응하여 설치되고, 불량 메모리셀의 어드레스를 미리 기억하는 제1 기억 수단을 구비하고, 상기 제1 기억 수단에 기억된 불량 메모리셀의 어드레스와 입력 어드레스와의 일치 검출 결과에 기초하여, 대응하는 제1 치환 제어 신호선에 상기 제1 치환 제어 신호를 선택적으로 출력하는 복수의 제1 기억 회로;

   상기 불량 메모리셀의 어드레스 및 상기 복수의 제2 용장 셀 어레이와의 대응 관계 정보를 미리 기억하는 제2 기억 수단을 구비하고, 상기 제2 기억 수단에 기억된 불량 메모리셀의 어드레스와 입력 어드레스와의 일치 검출 결과 및 상기 복수의 제2 용장 셀 어레이와의 대응 관계 정보에 기초하여, 상기 제2 치환 제어 신호선에 상기 제2 치환 제어 신호를 선택적으로 출력하는 복수의 제2 기억 회로; 및

   상기 복수의 제1 치환 제어 신호선 및 제2 치환 제어 신호선 중 어느 하나가 활성 상태일 때, 상기 노멀 디코더를 비활성 상태로 제어하는 제어 회로

   를 구비하는 것을 특징으로 하는 반도체 기억 장치.
8. 제2항 내지 제7항 중 어느 한 항에 있어서,

   상기 제1 용장 셀 어레이는, 각각 복수의 스페어 엘리멘트를 구비하고,

   상기 제1 용장 셀 어레이에 대응하는 상기 제1 스페어 디코더는, 상기 복수의 스페어 엘리멘트를 선택적으로 구동하는 것을 특징으로 하는 반도체 기억 장치.
9. 제2항 내지 제7항 중 어느 한 항에 있어서,

   상기 제2 용장 셀 어레이는, 각각 복수의 스페어 엘리멘트를 구비하고,

   상기 제2 용장 셀 어레이에 대응하는 상기 제2 스페어 디코더는, 상기 복수의 스페어 엘리멘트를 선택적으로 구동하는 것을 특징으로 하는 반도체 기억 장치.
10. 메모리셀 어레이가 복수로 분할되어 이루어지고, 각각 복수의 서브 어레이로 이루어지는 복수의 메모리 뱅크;

    상기 각 서브 어레이에 각각 설치되고, 불량 메모리셀과 치환되는 복수의 스페어 엘리멘트;

    상기 각 서브 어레이에 대응하여 설치되고, 입력 어드레스에 의해 상기 서브 어레이의 행 선택을 행하는 복수의 노멀 디코더;

    상기 각 서브 어레이에 대응하여 설치되고, 상기 복수의 스페어 엘리멘트를 대응하여 구동하는 복수의 스페어 디코더;

    상기 복수의 메모리 뱅크를 선택 지정하는 복수의 뱅크 선택선;

    상기 복수의 메모리 뱅크를 구성하는 각각의 복수의 서브 어레이로 이루어지는 각 조에 대응하여 설치되고, 각 조의 서브 어레이에 대응하여 설치된 상기 노멀 디코더 및 스페어 디코더 중 노멀 디코더를 선택 지정하는 복수의 노멀 디코더 제어선;

    상기 복수의 메모리 뱅크를 구성하는 각각의 복수의 서브 어레이로 이루어지는 각 조에 대응하여 설치되고, 각 조의 서브 어레이에 대응하여 설치된 상기 노멀 디코더 및 스페어 디코더 중 스페어 디코더를 선택 지정하는 복수의 스페어 디코더 제어선;

    상기 각 서브 어레이에 있어서의 복수의 스페어 디코더를 택일적으로 선택 제어하는 복수의 스페어 디코더 선택선; 및

    상기 각 서브 어레이에 있어서의 스페어 엘리멘트를 동일 뱅크에 속하는 다른 서브 어레이에 선택적으로 할당하는 할당 수단

    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
11. 제10항에 있어서, 상기 할당 수단은,

    불량 메모리셀의 어드레스 및 상기 불량 메모리셀의 어드레스와 1대1로 대응시킨 상기 스페어 디코더와의 관계 정보를 미리 기억해 놓고, 입력 어드레스와 상기 기억한 불량 메모리셀의 어드레스를 비교하여, 일치 검출 시에 상기 복수의 스페어 디코더 제어선을 선택적으로 활성화시키는 신호를 출력함과 함께, 상기 기억한 상기 불량 메모리셀의 어드레스와 스페어 디코더와의 관계 정보에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 신호를 출력하고, 불일치 검출 시에는 상기 복수의 노멀 디코더 제어선을 선택적으로 활성화시키는 신호를 출력하는 복수의 기억 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
12. 제11항에 있어서, 상기 각 기억 회로는,

    상기 불량 메모리셀의 어드레스를 기억하는 제1 기억 수단;

    상기 복수의 메모리 뱅크를 구성하는 복수 조의 서브 어레이와의 대응 관계 정보를 기억하는 제2 기억 수단;

    상기 복수의 스페어 디코더와의 대응 관계 정보를 기억하는 제3 기억 수단;

    상기 제1 기억 수단의 기억 정보와 입력 어드레스를 비교하는 비교 회로;

    상기 비교 회로의 비교 출력 및 상기 제2 기억 수단의 기억 정보에 기초하여 상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화시키는 신호를 출력하는 제1 출력 회로;

    상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화시킬 때에는 상기 제3 기억 수단의 기억 정보에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 신호를 출력하는 제2 출력 회로; 및

    상기 비교 회로의 비교 출력 및 입력 어드레스에 기초하여 상기 복수의 노멀디코더 제어선 중 어느 하나를 활성화시키는 신호를 출력하는 제3 출력 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
13. 제12항에 있어서,

    상기 제1 기억 수단은, 상기 불량 메모리셀의 어드레스의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 복수의 제1 퓨즈 소자를 구비하고,

    상기 제2 기억 수단은, 2조의 서브 어레이와의 대응 관계 정보의 1비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 제2 퓨즈 소자를 구비하고,

    상기 제3 기억 수단은, 상기 복수의 스페어 디코더와의 대응 관계를 나타내는 인코드 데이터의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 복수의 제3의 퓨즈 소자를 구비하고,

    상기 제1 출력 회로는, 상기 비교 회로에 의한 일치 검출시에 상기 제2 퓨즈 소자의 기억 데이터 및 그것을 반전시킨 데이터에 의해 상보적으로 활성화되고, 2개의 스페어 디코더 제어선 중 어느 하나를 활성화시키는 제1 논리 회로이고,

    상기 제2 출력 회로는, 상기 비교 회로에 의한 일치 검출시에 상기 복수의 제3 퓨즈 소자에 의해 기억되어 있는 인코드 데이터를 디코드하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 디코더이며,

    상기 제3 출력 회로는, 상기 비교 회로에 의한 불일치 검출시에 입력 어드레스의 소정의 비트 신호 및 그것을 반전시킨 신호에 의해 상보적으로 활성화되고, 2개의 노멀 디코더 제어선 중 어느 하나를 활성화시키는 제2 논리 회로인 것을 특징으로 하는 반도체 기억 장치.
14. 제13항에 있어서,

    상기 제1 논리 회로는, 상기 비교 회로에 의한 일치 검출시의 검출 출력과 상기 제2 퓨즈 소자의 기억 데이터의 논리곱을 취하는 제1 AND 게이트, 및 상기 비교 회로에 의한 일치 검출시의 검출 출력과 상기 제2 퓨즈 소자의 기억 데이터의 반전 데이터의 논리곱을 취하는 제2 AND 게이트로 이루어지며,

    상기 제2 논리 회로는, 상기 비교 회로에 의한 불일치 검출시의 검출 출력과 상기 입력 어드레스의 소정의 비트 신호의 논리곱을 취하는 제3 AND 게이트, 및 상기 비교 회로에 의한 불일치 검출 시의 검출 출력과 상기 입력 어드레스의 소정의 비트 신호의 반전 신호의 논리곱을 취하는 제4 AND 게이트로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
15. 제10항에 있어서, 상기 할당 수단은,

    불량 메모리셀의 어드레스를 미리 기억해 놓고, 입력 어드레스와 상기 기억된 불량 메모리셀의 어드레스를 비교하여, 일치 검출시에는 상기 복수의 스페어 디코더 제어선을 선택적으로 활성화시키는 신호를 출력하고, 불일치 검출시에는 상기 복수의 노멀 디코더 제어선을 활성화시키는 신호를 출력하는 기억 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
16. 제15항에 있어서, 상기 기억 회로는, 대응하는 스페어 디코더를 하나만 갖고,

    상기 불량 메모리셀의 어드레스를 기억하는 제1 기억 수단;

    상기 복수의 메모리 뱅크를 구성하는 복수 조의 서브 어레이와의 대응 관계 정보를 기억하는 제2 기억 수단;

    상기 제1 기억 수단의 기억 정보와 입력 어드레스를 비교하는 비교 회로;

    상기 비교 회로의 비교 출력 및 상기 제2 기억 수단의 기억 정보에 기초하여 상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화시키는 신호를 출력하는 제1 출력 회로;

    상기 복수의 스페어 디코더 제어선 중 어느 하나를 활성화시킬 때에는 상기 대응하는 스페어 디코더를 활성화시키는 신호를 출력하는 제2 출력 회로; 및

    상기 비교 회로의 비교 출력 및 입력 어드레스의 소정의 비트 신호에 기초하여 상기 복수의 노멀 디코더 제어선 중 어느 하나를 활성화시키는 신호를 출력하는 제3 출력 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
17. 제10항 내지 제16항 중 어느 한 항에 있어서, 상기 서브 어레이는,

    워드선, 스페어 워드선, 비트선쌍 및 이들의 각 교차부에 대응하여 배치된 메모리셀로 이루어지는 서브 셀 어레이부;

    상기 서브 셀 어레이부의 양측에 배치되고, 이퀄라이즈 신호에 의해 제어되어 상기 비트선쌍을 비트선 이퀄라이즈 전위로 이퀄라이즈하는 복수의 이퀄라이즈 회로 및 선택된 로우의 메모리셀로부터 비트선으로 판독된 데이터를 감지 증폭하는 복수의 감지 증폭기를 포함하는 이퀄라이즈 회로·감지 증폭기 열; 및

    상기 뱅크 선택선, 상기 노멀 디코더 제어선 및 상기 스페어 디코더 제어선의 신호가 입력되고, 뱅크 활성화 개시시에는 동일 뱅크의 모든 서브 어레이에 대응하는 이퀄라이즈 회로를 이퀄라이즈 해제 상태로 제어하여 감지 증폭기를 일단은 활성 준비 상태로 제어하고, 상기 복수의 노멀 디코더 제어선 및 복수의 스페어 디코더 제어선 중 어느 하나가 활성화됨으로써 활성화하여야 할 서브 어레이에 대해 대응하는 이퀄라이즈 회로를 이퀄라이즈 해제 상태 그대로 제어하여 감지 증폭기를 활성 준비 상태로 유지한 채로, 남은 비활성화하여야 할 서브 어레이에 대해서는 대응하는 이퀄라이즈 회로를 이퀄라이즈 상태로 복귀시켜 감지 증폭기를 비활성 상태로 복귀시키는 제어 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
18. 제10항 내지 제16항 중 어느 한 항에 있어서, 상기 서브 어레이는,

    워드선, 스페어 워드선, 비트선쌍 및 이들의 각 교차부에 대응하여 배치된 메모리셀로 이루어지는 서브 셀 어레이부;

    상기 서브 셀 어레이부의 양측에 배치되고, 이퀄라이즈 신호에 의해 제어되어 상기 비트선쌍을 비트선 이퀄라이즈 전위로 이퀄라이즈하는 복수의 이퀄라이즈 회로;

    인접하는 서브 어레이 사이에 배치되어 인접하는 서브 어레이 사이에서 공용되는 복수의 비트선 감지 증폭기를 포함하는 감지 증폭기 열과 각 비트선쌍 사이에 각각 접속된 어레이 선택 스위치; 및

    상기 뱅크 선택선, 상기 노멀 디코더 제어선 및 상기 스페어 디코더 제어선의 신호가 입력되고, 뱅크 활성화 개시시에는 동일 뱅크의 모든 서브 어레이에 대응하는 상기 이퀄라이즈 회로를 이퀄라이즈 해제 상태로 제어함과 함께 상기 어레이 선택 스위치를 접속 해제 상태로 하여 감지 증폭기를 일단은 활성 준비 상태로 제어하고, 상기 복수의 노멀 디코더 제어선 및 복수의 스페어 디코더 제어선 중 어느 하나가 활성화됨으로써, 활성화하여야 할 서브 어레이에 대해 대응하는 상기 기 이퀄라이즈 회로를 이퀄라이즈 해제 상태로 유지함과 함께 인접하는 서브 어레이의 어레이 선택 스위치를 접속 해제 상태로 제어하여 감지 증폭기를 활성 준비 상태로 유지한 채로, 남은 비활성화하여야 할 서브 어레이에 대해서는 대응하는 상기 이퀄라이즈 회로를 이퀄라이즈 상태로 제어함과 함께 상기 어레이 선택 스위치를 접속 상태로 제어하여 감지 증폭기를 비활성 상태로 복귀하는 제어 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
19. 제17항에 있어서,

    상기 제어 회로는,

    상기 뱅크 선택선의 신호가 입력되고, 그 전연부에 동기하여 시간폭이 단축된 펄스 신호를 생성하는 제1 회로;

    상기 제1 회로의 출력 신호가 게이트에 입력되는 제1 NMOS 트랜지스터;

    상기 제1 NMOS 트랜지스터의 드레인과 전원 노드 사이에 접속되고, 게이트에 상기 뱅크 선택선의 신호가 입력되는 PM0S 트랜지스터;

    상기 제1 NMOS 트랜지스터의 소스와 접지 노드 사이에 접속되고, 게이트에 상기 노멀 디코더 제어선의 신호가 입력되는 제2 NMOS 트랜지스터;

    상기 제1 NMOS 트랜지스터의 소스와 접지 노드 사이에 접속되고, 게이트에 상기 스페어 디코더 제어선의 신호가 입력하는 제3 NMOS 트랜지스터;

    상기 제1 NMOS 트랜지스터의 드레인 전위를 래치하는 래치 회로; 및

    상기 래치 회로의 출력 신호 및 상기 뱅크 선택선으로부터의 입력 신호의 논리 처리를 행하고, 상기 이퀄라이즈 회로의 이퀄라이즈 제어 신호를 출력하는 논리 게이트

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
20. 메모리셀 어레이가 복수로 분할된 메모리 뱅크;

    상기 각 메모리 뱅크에 각각 설치되고, 불량 메모리셀로 치환되는 복수의 스페어 엘리멘트;

    상기 각 메모리 뱅크에 대응하여 설치되고, 입력 어드레스에 의해 상기 메모리 뱅크의 행 선택을 행하는 복수의 노멀 디코더;

    상기 각 메모리 뱅크에 대응하여 설치되고, 상기 복수의 스페어 엘리멘트를 대응하여 구동하는 복수의 스페어 디코더;

    상기 복수의 메모리 뱅크를 선택 지정하는 복수의 뱅크 선택선;

    상기 노멀 디코더 및 스페어 디코더 중 스페어 디코더를 선택 지정하는 스페어 디코더 제어선;

    상기 각 메모리 뱅크에 있어서의 복수의 스페어 디코더를 택일적으로 선택 제어하는 복수의 스페어 디코더 선택선; 및

    상기 스페어 엘리멘트의 총수보다도 적은 수만큼 설치되고, 상기 스페어 엘리멘트 1개 또는 복수개를 임의로 선택하여 불량 메모리셀로 치환시키는 할당 수단

    을 구비하는 것을 특징으로 하는 반도체 기억 장치.
21. 제20항에 있어서, 상기 할당 수단은,

    1개 또는 복수개의 불량 메모리셀의 어드레스 및 상기 불량 메모리셀의 어드레스와 1대1로 대응시킨 상기 스페어 디코더와의 관계 정보를 미리 기억해 놓고, 입력 어드레스와 상기 기억한 1개 또는 복수개의 불량 메모리셀의 어드레스를 비교하고, 일치 검출시/불일치 검출시에 대응하여 상기 스페어 디코더 제어선을 활성화/비활성화하는 신호를 출력하고, 일치 검출시에는 상기 기억한 상기 불량 메모리셀의 어드레스와 스페어 디코더와의 관계 정보에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화하는 신호를 출력하는 기억 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
22. 제21항에 있어서, 상기 기억 회로는,

    상기 불량 메모리셀의 어드레스를 1개 또는 복수개 기억하는 제1 기억 수단;

    상기 제1 기억 수단의 정보와 입력 어드레스를 비교하는 비교 회로;

    상기 비교 회로에 의한 일치 검출시의 출력에 기초하여 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 출력 회로;

    상기 복수의 스페어 디코더와 상기 불량 메모리셀의 어드레스와의 1대1의 대응 관계 정보를 기억하는 제2 기억 수단; 및

    상기 스페어 디코더 제어선을 활성화할 때에는 상기 제2 기억 수단의 정보 및 치환에 이용하는 어드레스의 적어도 최하위 비트 신호에 기초하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화하는 신호를 출력하는 제2 출력 회로

    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
23. 제22항에 있어서,

    상기 제1 기억 수단이 기억하는 복수의 불량 메모리셀의 어드레스는, 치환에 이용하는 어드레스의 최하위 비트만이 상이하거나, 상기 최하위 비트 및 그 상위의 1 비트로 이루어지는 2 비트만이 상이한 2종류 내지 4종류의 어드레스이고,

    상기 제2 출력 회로의 입력에는, 상기 상이한 1 비트 또는 2 비트의 어드레스 비트가 함유되는 것을 특징으로 하는 반도체 기억 장치.
24. 제23항에 있어서,

    상기 제1 기억 수단은, 상기 불량 메모리셀의 치환에 이용하는 어드레스의 최하위 비트 신호, 그 반전 신호 및 상기 최하위 비트보다 상위의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 복수의 제1 퓨즈 소자를 구비하며,

    상기 제2 기억 수단은, 상기 복수의 스페어 디코더와의 대응 관계를 나타내는 인코드 데이터 중 상기 최하위 비트 이외의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 제2 퓨즈 소자를 구비하고,

    상기 제1 출력 회로는,

    상기 치환에 이용하는 어드레스의 최하위 비트 신호 및 그 반전 신호와 그것에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제1 비교 회로;

    상기 어드레스의 최하위 비트보다 상위의 각 비트 데이터와 그것에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제2 비교 회로; 및

    상기 제l 비교 회로의 비교 출력과 상기 제2 비교 회로의 비교 출력과의 논리 처리를 행하여 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 AND게이트

    를 구비하며,

    상기 제2 출력 회로는, 상기 어드레스의 최하위 비트 데이터와 상기 제2 기억 수단의 기억 데이터가 입력되고, 그것을 디코드하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 디코더인 것을 특징으로 하는 반도체 기억 장치.
25. 제23항에 있어서,

    상기 제1 기억 수단은, 상기 불량 메모리셀의 치환에 이용하는 어드레스의 최하위 비트 신호, 그 반전 신호 및 상기 최하위 비트보다 상위의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 복수의 제1 퓨즈 소자를 구비하고,

    상기 제2 기억 수단은, 상기 복수의 스페어 디코더와의 대응 관계를 나타내는 인코더 데이터의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 제2 퓨즈 소자를 구비하고,

    상기 제1 출력 회로는,

    상기 치환에 이용하는 어드레스의 최하위 비트 신호 및 그 반전 신호와 이들에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제1 비교 회로;

    상기 어드레스의 최하위 비트보다 상위의 각 비트 데이터와 그것에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제2 비교 회로; 및

    상기 제1 비교 회로의 비교 출력과 제2 비교 회로의 비교 출력과의 논리 처리를 행하여 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 AND 게이트

    를 구비하고,

    상기 제2 출력 회로는, 상기 제2 기억 수단에 기억된 인코드 데이터 또는 그 최하위 비트 데이터가 상기 치환에 이용하는 어드레스의 최하위 비트 데이터로 전환된 인코드 데이터가 입력되고, 그것을 디코드하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 디코더인 것을 특징으로 하는 반도체 기억 장치.
26. 제23항에 있어서,

    상기 제1 기억 수단은, 상기 불량 메모리셀의 치환에 이용하는 어드레스의 최하위로부터 2 비트의 신호, 이들의 반전 신호, 및 이들보다 상위의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 복수의 제1 퓨즈 소자를 구비하고,

    상기 제2 기억 수단은, 상기 복수의 스페어 디코더와의 대응 관계를 나타내는 인코드 데이터의 각 비트 데이터를 절단/비절단 상태에 대응시켜 기억하는 제2 퓨즈 소자를 구비하고,

    상기 제1 출력 회로는,

    상기 치환에 이용하는 어드레스의 최하위로부터 2 비트의 신호 및 이들의 반전 신호와 이들에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제1 비교 회로;

    상기 어드레스의 최하위로부터 2 비트보다 상위의 각 비트 데이터와 그것에 대응하는 상기 제1 기억 수단의 기억 데이터를 비교하는 제2 비교 회로; 및

    상기 제1 비교 회로의 비교 출력과 제2 비교 회로의 비교 출력과의 논리 처리를 행하여 상기 스페어 디코더 제어선을 활성화하는 신호를 출력하는 제1 AND 게이트

    를 구비하고,

    상기 제2 출력 회로는, 상기 제2 기억 수단에 기억된 인코드 데이터 또는 그 최하위로부터 2 비트의 데이터 중 적어도 1 비트가 상기 어드레스의 대응하는 비트데이터로 전환된 인코드 데이터가 입력하고, 그것을 디코드하여 상기 복수의 스페어 디코더 선택선을 선택적으로 활성화시키는 디코더인 것을 특징으로 하는 반도체 기억 장치.
27. 제20항에 있어서,

    상기 노멀 디코더 및 스페어 디코더 중 노멀 디코더를 선택 지정하는 노멀 디코더 제어선을 더 구비하고,

    상기 기억 회로는, 상기 비교 회로에 의한 불일치 검출시의 출력에 기초하여 상기 노멀 디코더 제어선을 활성화하는 신호를 출력하는 제3 출력 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.