CN1274161A - 半导体存储装置 - Google Patents

Abstract

减少总备用部件数,提高冗余电路的面积效率而不降低DRAM中不合格存储单元的补救效率。具备:分别设置在把存储单元阵列分割成多个构成的多个标准存储体内的第1备用部件;设置在与标准存储体不同的备用存储体内的第2备用部件;选择驱动第1备用部件的多个第1备用译码器;选择驱动第2备用部件的第2备用译码器;把第2备用部件选择性地分配给多个标准存储体内的任意存储体的置换控制电路。

Description

半导体存储装置

本发明涉及半导体存储装置，特别是涉及具备进行不合格存储单元的补救的冗余电路的多存储体构成的半导体装置。

在半导体存储装置中，为了提高产品的成品率，在用存储单元阵列的测试，在一部分的存储单元中检测出缺陷的情况下，采用使缺陷单元与冗余单元进行置换加以进行补救的系统。现在通常使用的冗余系统采用以含有缺陷单元的一行或多行的单元阵列作为单位，用与之大小相同的备用部件进行置换(单元阵列单位的置换)的方式。

含有缺陷单元的单元阵列单位的地址信息，用使用熔丝的非易失性的存储器件进行存储。由于地址信息用多位构成，故使用含有与之对应的多条熔丝的熔丝组。该熔丝组，通常，与备用部件1对1地对应，在芯片内设有与备用部件同数的熔丝组。因此，在使用备用部件的情况下，根据地址信息切断与之对应的熔丝组内的熔丝。

如上所述，由于冗余系统需要备用部件和熔丝组等的冗余电路，故将增大存储器芯片的面积。由于能补救的缺陷的个数和冗余电路的面积具有相互妥协的关系，故人们提出了种种提高面积效率的冗余系统。

例如，有Kirihata等人所提出的灵活的冗余系统(参看”Fault-Torerant Design for 256Mb DRAM”(IEEE JOURNAL of SOLID-STATE CIRCUITS，VOL.31，NO.4，April 1996))。由于该方式的一个备用部件覆盖宽广的单元阵列区域，故即便是缺陷单元不均衡地集中于芯片的一部分内存在的情况下，也可以和缺陷均等地分散于单元阵列内同样地进行补救。因此，可以削减备用部件个数，提高冗余电路的面积效率，在已经判明每个芯片的缺陷个数的情况下，或在可以预测的情况下是有效的。

另一方面，近些年来，已开发了把存储单元阵列分割成多个的存储器芯片。例如，有在芯片内部具有多个存储体，且可以使这些存储体同时被激活的存储器芯片。

由于这样的存储器芯片，不可能超越存储体使用那些用来以行单位对不合格存储单元进行补救的行备用部件，故产生了不得不对每个存储体准备备用部件的制约。因此，存储体的个数越多，芯片内的存储单元阵列的分割数就要增加，一个备用部件所能够覆盖的单元阵列区域就变得越窄。

而且，在给每个存储体配置备用部件的情况下，随着存储器容量的增大，存储单元的缺陷不均衡地发生的概率相当高，故为了确保高的成品率，不可避免地要增加在各个存储体中所含的备用部件的个数，作为结果，将引起芯片面积的激增。

即，如上所述，在备用部件只能覆盖狭窄的范围的情况下，为了使得即便是在缺陷不均衡地集中于存储单元阵列的一部分内的情况下也可以对缺陷单元进行补救，就必须在每一个狭窄的单元阵列区域内设置备用部件。作为芯片整体来看，由于结果就变成为要在芯片中组装进大幅度地超过了每一个芯片的平均缺陷个数的备用部件个数，故将使面积效率恶化。

此外，在使备用部件和熔丝组1对1地对应的现有方式中，随着备用部件个数的增加，熔丝组的个数也将增加。但是，一般说，由于熔丝组比起备用部件来需要更大的面积，故冗余电路的面积效率大大地降低。

对于这样的事态，有这样的手法：把超过了存储单元全体的缺陷设想个数的熔丝组的个数，抑制得比总的备用部件的个数少。作为其具体例，采用使与各个存储体内的多个备用行译码器的对应信息关系含于各个熔丝组内的办法，使得没有必要再使各个熔丝组与备用部件1对1地对应。

就是说，在现有的DRAM内，有这样的构成：把单元阵列全体分割成16个存储体，为应付不合格不均衡地存在的情况，在各个存储体内设置8个备用部件，在把整个单元阵列中的平均缺陷个数设想为约20个的情况下，借助于比总备用部件个数128还少的28个熔丝组，使得无论是在不合格均一地分散的情况下还是不均衡地存在的情况下都可以对付。但是，由于具有总数128个备用部件，故不能说备用部件的面积效率是高的。

然而，虽然具有与存储器容量的增大成比例，存储体个数也增加的倾向，但今后，倾向是存储体个数的增加的必要性不一定增大，与存储器容量的增大比较起来存储体个数的增加率钝化。对此，由于在位线长度和字线长度上存在着上限，故构成存储体的子阵列在其大小上存在着上限，其个数有增加的倾向。与这样的倾向相对应，结果就变成为采用这样的构成：存在着虽然在某一存储体被激活时属于该存储体但却处于非激活状态的子阵列。

但是，在虽然属于同一存储体却存在着激活状态的子阵列和非激活状态的子阵列的这样构成的半导体存储器中，若在每一个子阵列中都配置多个备用部件，则存在着招致芯片面积激增的问题。

另一方面，由于随着器件的微细化，缺陷并不是也将微细化，故在缺陷之中，宽度(面积)相对地变大，发生了不得不消费多个备用部件的情况。

但是，在把熔丝组的个数抑制得比总备用部件的个数少的方式中，由于如果消费多个备用部件，当然地也要消费同数量的熔丝组，故结果就变成为较少的熔丝组的一方所受到的由比备用部件的面积还大的缺陷所产生的损害大。

图21总结归纳示出了由在一个存储体内可以发生的缺陷所产生的不合格例A、B。

不合格例A示出了为了对具有2条字线那么大的量的面积的宽广的缺陷进行补救，使用一个备用部件的情况。在这种情况下，使用1个熔丝组。

不合格例B，示出了为了对具有2条字线那么大的量的面积的宽广的缺陷进行补救，不得已使用2个备用部件的情况。在这种情况下，使用2个熔丝组。

随着器件的微细化的进步，不合格例B也增加了起来。在极端的情况下，如果设所设想的20个的缺陷中的任何一个都跨越置换单位的边界，则虽然备用部件的个数变得不足的概率会更低，但结果将变成为熔丝组的一方确实地不足。

于是，在与缺陷的面积比起来图形的微细化提高得更快的情况下，就要面对这样的状态：尽管想减少占有面积大的熔丝组但却不能减少。

如上所述，现有的多存储体构成的DRAM，存在着备用部件个数的增加使面积效率降低的问题。

此外，即便是在各个存储体分别由多个子阵列构成的现有的多存储体构成的DRAM中，由于为应付不合格不均衡地存在的情况而在各个存储体的每个子阵列中具有独立的备用部件，故存在着备用部件的个数的增加使面积效率降低的问题。

此外，现有的多存储体构成的DRAM，若随着器件的微细化的进步，缺陷跨越作为置换单位的备用部件的边界的状况增加起来的话，则存在着备用部件不足的问题。

本发明就是为解决上述这些问题而发明的，目的是提供这样的半导体存储装置：即便是在使与存储单元阵列的近年来的细分化的多个单位分别对应地设置的备用部件个数减少的情况下，也可以应付在整个单元阵列中缺陷不均衡地存在的情况，且可以在维持补救率和补救自由度的同时，对使总备用部件个数减少，提高芯片上的冗余电路的面积效率作出贡献。

此外，本发明的另外一个目的是提供这样的半导体存储装置：使得可以用一个熔丝组担当多个备用部件的置换，可以抑制在应付面积大的缺陷时的熔丝组的消费，可以得到高的合格品率而不增加占有面积大的熔丝组。

本发明的第1半导体存储装置，其特征是具备：分别设置在存储单元阵列内的多个单位中的第1备用部件；与上述多个单位分开来设置的第2备用部件；把上述第2备用部件选择性地分配给上述多个单位内的任意单位的装置。

本发明的第2半导体存储装置，其特征是具备：把存储单元阵列分割成多个构成的多个标准存储体；在为置换上述存储单元阵列的不合格存储单元而设置的一个备用存储体中汇总地配置的第1冗余单元阵列；与上述多个标准的存储体对应地设置的多个第2冗余单元阵列；与上述各个标准的存储体对应地设置，用输入地址对上述存储单元阵列的行、列进行选择的通常的译码器；选择驱动上述第1冗余单元阵列的第1备用译码器；对应地选择驱动上述多个第2冗余单元阵列的多个第2备用译码器；供给驱动控制上述第1备用译码器的第1置换控制信号的第1置换控制信号线；供给驱动控制上述多个第2备用译码器的第2置换控制信号的第2置换控制信号线；预先存储好不合格存储单元的地址与上述第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息，并根据上述所存储的不合格存储单元的地址与输入地址之间的一致检测结果和与上述第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息，选择性地输出上述第1置换控制信号或第2置换控制信号的多个第1存储电路；在上述第1置换控制信号线和第2置换控制信号线中的任何一条为激活状态时把上述标准译码器控制为非激活状态的控制电路。

本发明的第3半导体存储装置，其特征是具备：把存储单元阵列分割成多个构成的多个标准的存储体；在为置换上述存储单元阵列的不合格存储单元而设置的多个备用存储体中配置的多个第1冗余单元阵列；与上述多个标准的存储体对应地设置的多个第2冗余单元阵列；与上述多个标准的存储体对应地设置，用输入地址进行上述存储单元阵列的行、列的选择的通常的译码器；对应地选择驱动上述多个第1冗余单元阵列的多个第1备用译码器；对应地选择驱动上述多个第2冗余单元阵列的多个第2备用译码器；供给择一性地驱动控制上述多个第1备用译码器的第1置换控制信号的多条第1置换控制信号线；供给驱动控制上述多个第2备用译码器的第2置换控制信号的第2置换控制信号线；预先存储好不合格存储单元的地址与上述多个第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息，并根据上述所存储的不合格存储单元的地址和输入地址之间的一致检测结果和与上述多个第1冗余单元阵列或第2冗余单元阵列之间的对应关系，选择性地输出上述第1置换控制信号或第2置换控制信号的多个第1存储电路；在上述第1置换控制信号线和第2置换控制信号线中的任何一条为激活状态时把上述标准译码器控制为非激活状态的控制电路。

本发明的第4半导体存储装置，其特征是具备：把存储单元阵列分割成多个构成的多个标准的存储体；在为置换上述存储单元阵列的不合格存储单元而设置的一个备用存储体中汇总地配置的多个第1冗余单元阵列；与上述多个标准的存储体对应地设置的多个第2冗余单元阵列；与上述各个标准的存储体对应地设置，用输入地址进行上述存储单元阵列的行、列的选择的通常的译码器；对应地选择驱动上述多个第1冗余单元阵列的多个第1备用译码器；对应地选择驱动上述多个第2冗余单元阵列的多个第2备用译码器；供给对应地驱动控制上述多个第1备用译码器的第1置换控制信号的多条第1置换控制信号线；供给驱动控制上述多个第2备用译码器的第2置换控制信号的第2置换控制信号线；与上述多条第1置换控制信号线对应地设置，具备预先存储不合格存储单元的地址的第1存储装置，且根据存储在上述第1存储装置中的不合格存储单元的地址和输入地址之间的一致检测结果，向对应的第1置换控制信号线选择性地输出上述第1置换控制信号多个第1存储电路；具备预先存储上述不合格存储单元的地址与上述多个第2冗余单元阵列之间的对应关系信息的第2存储装置，且根据存储在上述第2存储装置中的不合格存储单元的地址和输入地址之间的一致检测结果和与上述多个第2冗余单元阵列之间的对应关系信息，向上述第2置换控制信号线选择性地输出上述第2置换控制信号的多个第2存储电路；在上述多条第1置换控制信号线和第2置换控制信号线中的任何一条为激活状态时把上述通常的译码器控制为非激活状态的控制电路。

本发明的第5半导体存储装置，其特征是具备：把存储单元阵列分割成多个而构成，且分别由多个子阵列构成的多个存储体；分别设置在上述各个子阵列中，与不合格存储单元进行置换的多个备用部件；与上述各个子阵列对应地设置，用输入地址进行上述子阵列的行选择的多个标准译码器；与上述各个子阵列对应地设置，且对应地驱动上述多个备用部件的多个备用译码器；选择指定上述多个存储体的多条存储体选择线；选择指定与构成上述多个存储体的分别由多个子阵列构成的各组对应地设置，且与各组子阵列对应地设置的上述标准译码器和备用译码器之内的标准译码器的多条标准译码器控制线；选择指定与构成上述多个存储体的分别由多个子阵列构成的各组对应地设置，且与各组的子阵列对应地设置的上述标准译码器和备用译码器之内的备用译码器的多条备用译码器控制线；择一性地选择控制上述各个子阵列中的多个备用译码器的多条备用译码器选择线；把上述各个子阵列中的备用部件选择性地分配给属于同一存储体内的别的子阵列的分配装置。

上述第5半导体存储装置中的分配装置的一个例子，其特征是具备多个存储电路。该存储电路预先存储有使不合格存储单元的地址和上述不合格存储单元的地址1对1地对应的上述备用译码器之间的关系信息，对输入地址和上述所存储的不合格存储单元的地址进行比较，在一致检测时则输出使上述多条备用译码器控制线选择性激活的信号，同时，根据上述所存储的上述不合格存储单元的地址与备用译码器之间的关系信息，输出使上述多条备用译码器控制线选择性地激活的信号，在不一致检测时，则输出使上述多条标准译码器控制线选择性地激活的信号。

上述第5半导体存储装置中的分配装置的一个例子中的各个存储电路，其特征是具备：存储上述不合格存储单元的地址的第1存储装置；存储与构成上述多个存储体的多组子阵列之间的对应关系信息的第2存储装置；存储与上述多个备用译码器之间的对应关系信息的第3存储装置；对上述第1存储装置的存储信息和输入地址进行比较的比较电路；根据上述比较电路的比较输出和上述第2存储装置的存储信息，输出使上述多条备用译码器控制线中的任意一条激活的信号的第1输出电路；在使上述多条备用译码器控制线中的任意一条激活时，根据上述第3存储装置的存储信息，输出选择性地使上述多条备用译码器控制线激活的信号的第2输出电路；根据上述比较电路的比较输出和输入地址，输出使上述多条标准译码器控制线中的任意一条激活的信号的第3输出电路。

上述第5半导体存储装置中的分配装置的另一个例子，其特征是具备存储电路，该存储电路预先存储好不合格存储单元的地址，对输入地址和上述所存储的不合格存储单元的地址进行比较，在一致检测时，输出选择性地使上述多条备用译码器控制线激活的信号，在不一致检测时，则输出使上述多条标准译码器控制线激活的信号。

上述第5半导体存储装置中的分配装置的另一个例子中的存储电路，其特征是具备：仅仅具有一个对应的备用译码器，存储上述不合格存储单元的地址的第1存储装置；存储与构成上述多个存储体的多组子阵列之间的对应关系信息的第2存储装置；对上述第1存储装置的存储信息和输入地址进行比较的比较电路；根据上述比较电路的比较输出和上述第2存储装置的存储信息，输出使上述多条备用译码器控制线中的任意一条激活的信号的第1输出电路；在使上述多条备用译码器控制线中的任意一条激活时，输出使上述对应的备用译码器激活的信号的第2输出电路；根据上述比较电路的比较输出和输入地址的规定的位信号输出使上述多条标准译码器控制线中的任意一条激活的信号的第3输出电路。

上述第5半导体存储装置中的子阵列的一个例子，其特征是具备：由字线、备用字线、位线对和与它们的各个交叉部分对应地配置的存储单元构成的子单元阵列部分；配置在上述子单元阵列部分的两侧，含有受均衡信号控制并使上述位线对均衡于位线均衡电位的多个均衡电路和读出放大从被选择的行的存储单元读出到位线上的数据的多个读出放大器的均衡电路·读出放大器列；输入上述存储体选择线和上述标准译码器控制线和上述备用译码器控制线的信号，在存储体激活开始时，采用把与同一存储体的所有子阵列对应的均衡电路控制为解除均衡状态后，把读出放大器暂时控制为激活准备状态，使上述多条标准译码器控制线和多条备用译码器控制线的任意一条激活的办法，对于应当激活的子阵列，把对应的均衡电路控制为保持解除均衡状态不变并使读出放大器维持激活准备状态不变，对于剩下的应当非激活的子阵列，则使对应的均衡电路返回均衡状态，使读出放大器返回非激活状态的控制电路。

上述第5半导体存储装置中的子阵列的另一个例子，其特征是具备：由字线、备用字线、位线对和与它们的各个交叉部分对应配置的存储单元构成的子单元阵列部分；配置在上述子单元阵列部分的两侧，含有受均衡信号控制并使上述位线对均衡于位线均衡电位的多个均衡电路；分别连接在含有配置在相邻的子阵列之间且在相邻的子阵列之间共用的多个位线读出放大器的读出放大器列和各个位线对之间的阵列选择开关；输入上述存储体选择线和上述标准译码器控制线和上述备用译码器控制线的信号，在存储体激活开始时，采用把与同一存储体的所有子阵列对应的上述均衡电路控制为解除均衡状态同时使上述阵列选择开关处于解除连接状态后，把读出放大器暂时控制为激活准备状态，使上述多条标准译码器控制线和多条备用译码器控制线的任意一条激活的办法，对于应当激活的子阵列，使对应的上述均衡电路维持解除均衡状态，同时，把相邻的子阵列的阵列选择开关控制为连接解除状态，使读出放大器维持激活准备状态不变，对于剩下的应当非激活的子阵列，则把对应的上述均衡电路控制为均衡状态，同时，把上述阵列选择开关控制为连接状态，使读出放大器返回非激活状态的控制电路。

上述第5半导体存储装置的子阵列中的控制电路，其特征是具备：输入上述存储体选择线的信号，生成与其前沿同步以缩短时间宽度的脉冲信号的第1电路；向栅极输入上述第1电路的输出信号的第1NMOS晶体管；连接在上述第1NMOS晶体管的漏极和电源节点之间，向栅极输入上述存储体选择线的信号的PMOS晶体管；连接在上述第1NMOS晶体管的源极和接地节点之间，向栅极输入上述标准译码器控制线的信号的第2NMOS晶体管；连接在上述第1NMOS晶体管的源极和接地节点之间，向栅极输入上述备用译码器控制线的信号的第3NMOS晶体管；锁存上述第1NMOS晶体管的漏极电位的锁存电路；进行上述锁存电路的输出信号和来自上述存储体选择线的输入信号的逻辑处理，并输出上述均衡电路的均衡控制信号的逻辑门电路。

本发明的第6半导体存储装置，其特征是具备：把存储单元阵列分割成多个的存储体；分别设置在上述各个存储体内，与不合格存储单元进行置换的多个备用部件；与上述各个存储体对应地设置，用输入地址进行上述存储体的选择的多个标准译码器；与上述各个存储体对应地设置，对应地驱动上述多个备用部件的多个备用泽码器；选择指定上述多个存储体的多条存储体选择线；用来选择指定上述标准译码器和备用译码器之内的备用译码器的备用译码器控制线；择一性地选择控制上述各个存储体中的多个备用译码器的备用译码器选择线；仅仅设置比上述备用部件的总数少的个数，任意地选择上述备用部件的一个或多个以置换不合格存储单元的分配装置。

上述第6半导体存储装置中的分配装置，其特征是具备存储电路，该存储电路预先存储好一个或多个不合格存储单元的地址与多个不合格存储单元的地址1对1地对应的上述备用译码器之间的关系信息，对输入地址和上述所存储的一个或多个不合格存储单元的地址进行比较，与一致检测时/不一致检测时对应地输出使上述备用译码器控制线激活/非激活的信号，在一致检测时，根据上述所存储的不合格存储单元的地址与备用译码器之间的关系信息，输出使上述多个备用译码器选择线选择性地激活的信号。

上述第6半导体存储装置中的存储电路，其特征是具备：存储一个或多个上述不合格存储单元的地址的第1存储装置；对上述第1存储装置的信息和输入地址进行比较的比较电路；根据由上述比较电路得到的一致检测时的输出，输出使上述备用译码器控制线激活的信号的第1输出电路；存储上述多个备用译码器与上述不合格存储单元的地址之间的1对1地对应关系信息的第2存储装置；在使上述备用译码器控制线激活时，根据在上述第2存储装置的信息和在置换中使用的地址的至少是最低位位信号，输出使上述多条备用译码器选择线选择性地激活的信号的第2输出电路。

在上述第6半导体存储装置中，上述第1存储装置所存储的多个不合格存储单元的地址，定为仅仅在置换中使用的地址的最低位或由上述最低位与其高位的1位构成的仅仅2位不同的2种到4种的地址，上述第2输出电路输入中含有上述不同的1位或2位的地址位。

在这种情况下，上述第1存储装置具备与切断/非切断状态对应起来存储在上述不合格存储单元的置换中使用的地址的最低位位信号、其反转信号和比上述最低位处于高位的各个位数据的多个第1熔丝器件，上述第2存储装置具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码器之内的最低位以外的各个位数据的第2熔丝器件，上述第1输出电路具备：对在上述置换中使用的地址的最低位位信号和其反转信号及与之对应的上述第1存储装置的存储数据进行比较的第1比较电路；对比上述地址的最低位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用译码器控制线激活的信号的第1与门电路，上述第2输出电路是输入上述地址的最低位位数据和上述第2存储装置的存储数据，对之进行译码后使上述多条备用译码器选择线选择性地激活的译码器。

此外，在上述第6半导体存储装置中，上述第1存储装置具备与切断/非切断状态对应起来存储在上述不合格存储单元的置换中使用的地址的最低位位信号、其反转信号和比上述最低位处于高位的各个位数据的多个第1熔丝器件，上述第2存储装置具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据的各个位数据的第2熔丝器件，上述第1输出电路具备：对在上述置换中使用的地址的最低位位信号和其反转信号及与之对应的上述第1存储装置的存储数据进行比较的第1比较电路；对比上述地址的最低位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用译码器控制线激活的信号的第1与门电路，上述第2输出电路，是输入已把在上述第2存储装置中存储的编码数据或其最低位位数据切换成在上述置换中使用的地址的最低位位数据的编码数据，并对之进行译码后使上述多条备用译码器选择线选择性地激活的译码器。

此外，在上述第6半导体存储装置中，上述第1存储装置具备与切断/非切断状态对应起来，从在上述不合格存储单元的置换中使用的地址的最低位开始存储2位的信号、它们的反转信号和比它们处于高位的各个位数据的多个第1熔丝器件，上述第2存储装置具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据的各个位数据的第2熔丝器件，上述第1输出电路具备：对从在上述置换中使用的地址的最低位开始存储2位的信号和它们的反转信号及与它们对应的上述第1存储装置的存储数据进行比较的第1比较电路；对从上述地址的最低位开始比2位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用译码器控制线激活的信号的第1与门电路，上述第2输出电路，是输入已把在上述第2存储装置中存储的编码数据或从其最低位开始2位的数据之内的至少一位已切换成上述地址的对应的位数据的编码数据，并对之进行译码后使上述多条备用译码器选择线选择性地激活的译码器。

附图的简单说明

图1的框图示出了实施例1的多存储体构成的DRAM的关键部位的构成。

图2的电路图代表性地示出了图1中的各个存储体之内的一个。

图3的电路图代表性地取出图1中的熔丝组之内的一个示出了具体的构成例。

图4的框图示出了本发明的实施例2的多存储体构成的DRAM的关键部位的构成。

图5的框图示出了本发明的实施例3的多存储体构成的DRAM的关键部位的构成。

图6的电路图详细地示出了图2的存储体的一部分。

图7的框图示出了本发明的实施例4的多存储体构成的DRAM的关键部位的构成。

图8的电路图代表性地示出了图7中的各个子阵列之内的一个。

图9的电路图代表性地取出图7中的熔丝组之内的一个示出了具体的构成例。

图10的波形图示出了图9所示的熔丝组的不同的动作例。

图11的电路图和波形图分别示出了在图8的各个读出放大器控制电路SACa内与子阵列SUBA1-0对应地设置的读出放大器控制电路SACa中含有的均衡信号产生电路的一个例子及其动作例。

图12的电路图示出了本发明的实施例5的多存储体构成的DRAM中的相邻的子阵列的一部分。

图13的框图示出了本发明的实施例8的多存储体构成的DRAM的关键部位的构成。

图14的电路图代表性地取出图13中的各个熔丝组之内的一个示出了具体的构成例。

图15的框图示出了用图14的熔丝组进行图13中的存储体内的置换的情况。

图16的电路图示出了图14中的熔丝组的变形例1。

图17的电路图示出了图14中的熔丝组的变形例2。

图18的框图示出了用图17的熔丝组进行图13中的存储体内的置换的情况。

图19的电路图示出了图14中的熔丝组的变形例3。

图20的框图示出了用图19的熔丝组进行图13中的存储体内的置换的情况。

图21的框图示出了现有的进行DRAM的存储体内置换的情况。

发明的实施例

以下，参照附图详细说明本发明的实施例。

<实施例1>

首先，对实施例1的具备冗余电路的多存储体构成的DRAM中的不合格存储单元的补救说明其概要。

为了简化起见，假定DRAM芯片上边的多存储体构成的存储单元阵列中的存储单元的缺陷的分布遵从泊松分布。

[式1]

P_λ(n)＝λⁿexp(-λ)/n！………………(1)

上式(1)，在芯片上边的存储单元的缺陷的平均数为λ个的情况下，表示存在着n个缺陷。

如果规定可以用一个备用部件来补救一个缺陷，若在芯片上边有R个备用部件，则可以得到下式所示的补救率。[式2] $S_{\mathrm{\&lambda;}}\left(R\right)=\underset{n=0}{\overset{R}{\mathrm{\&Sigma;}}}{P}_{\mathrm{\&lambda;}}\left(n\right)--------\left(2\right)$

其中，若假定把存储单元的平均缺陷数设想为20并希望95％以上的补救率，则将变成为

[式3]

S₂₀(28)＝0.966    ………………(3)

结果变成为只要准备28个备用部件即可。

根据上述那样的假定，虽然变成为28个熔丝组的装置，但在把补救单位分成16个存储体的情况下，应当准备的备用部件数将增加。即，变成为

[式4]

{S_20/16(8)}¹⁶＝0.998，{S_20/16(4)}¹⁶＝0.864……(4)

结果变成为在各个存储体中需要8个备用部件。

在实施例1中，如图1所示，具备：分别在存储单元阵列的多个单位(在本例中为16个标准存储体BANK0～BANK15)中设置的第1备用部件；在与上述16个标准存储体BANK0～BANK15不同的别的备用存储体BANKP中设置的第2备用部件(例如，4个备用部件)；把上述第2备用部件选择性地分配给上述16个标准存储体BANK0～BANK15内的任意存储体的分配装置。

在这里，考虑如下的构成：16个存储体BANK0～BANK15的每一个中都准备有例如4个备用部件，除此之外，在各个存储体中还具备可以共用(但是，具有存储应用于哪一个存储体的装置)的例如4个备用部件。

如上所述，采用减少在作为补救单位的各个存储体中具备的备用部件个数，另外准备少数备用部件，把它们分给多个存储体中的某一个到少数任意存储体的办法，使得在存储单元的缺陷不均衡存在的情况下可以应付。

即，16个存储体BANK0～BANK15中的15个存储体，存储单元的不合格数(缺陷数)在4以内，只有剩下的1个存储体存储单元的不合格数在5个以上8个以下所具有的概率为：

[式5]

{S_20/16(8)-S_20/16(4)}·16·{S_20/16(4)}¹⁵＝0.127…(5)

此外，存储单元的不合格数在5个以上8个以下的存储体为2的概率为：

{式6}

{S_20/16(8)-S_20/16(4)}2·120·{S_20/16(4)}¹⁴＝0.009…(6)

由于该概率小，故各个存储体共用的备用部件要先准备好4个，如果预先作成为使得与存储单元的不合格不均衡得多的一个存储体对应，则可以得到以下的补救率：

0.864+0.127＝0.991

图1概略性地示出了实施例1的多存储体构成的DRAM的关键部位的构成。在这里，作为进行不合格存储单元的补救的冗余电路，举出的是具备以行单位对不合格存储单元进行补救的行备用部件，不具备以列单位进行补救的列备用部件的情况下的例子

存储单元阵列整体，具有分割成16个的存储体(标准存储体)BNAK0～BANK15和1个备用存储体BANKP。各个标准存储体BANK0～BANK15具备4个备用部件(分散备用)，与上述256个通常的行译码器(标准行译码器)NRD0～NRD255和上述4个备用部件对应，具备4个备用行译码器SRD0～SRD3，一个标准行译码器接受4条标准字线WL，一个备用行译码器接受4条备用字线SWL。上述行译码器NRD0～NRD255对行地址译码，进行标准字线WL的选择。

在上述一个备用存储体BANKP中，集中配置可以超越上述各个存储体BANK0～BANK15共通使用的4个备用部件(共用备用部件)，与上述4个备用部件对应起来设置4个备用行译码器SRD0～SRD3。因此，构成为使得被选备用行译码器SRD0～SRD3先锁存该选择状态，其次，直到预充电指令到来为止得以进行保持。

列译码器CD对列地址译码，进行标准存储体BANK0～BANK15、备用存储体BANKP的列选。

图2代表性地示出了图1中的标准存储体BANK0～BANK15中的一个。

图2所示的存储体，具有配置在行方向上的字线WLi；备用字线SWLi；在与它们垂直的列方向上配置的位线对BLi、bBLi和由与各个交叉部分对应地配置(矩阵配置)的存储单元MC构成的子单元阵列部分21；配置在该子单元阵列部分21的两侧，用读出放大器对从被选的行存储单元MC读出到位线BLi或bBLi上的数据进行放大，并通过被列译码器选择的列开关输出数据的读出放大器列22。

各个标准存储体BANK0～BANK15，如上所述，具备256个标准行译码器NRD0～NRD255和4个备用行译码器SRD0～SRD3，一个标准行译码器接受4条字线WL，一个备用行译码器接受4条备用字线SWL。在本例中，示出的是在一个存储体内存在4条×256＝1024条字线WL和4条×4＝16条备用字线SWL和2048对的位线对BL/bBL的例子。

另外，并不限于上述那样一个行译码器接受4条字线WL的形式，采用别的形式也是可能的。此外，读出放大器列22既可以是在相邻的存储体间共有的形式的读出放大器列，也可以是在每一个存储体内独立的读出放大器列。

在图1中，为了控制置换，作为存储不合格存储单元的地址的非易失性存储电路，设有充分超过了在整个单元阵列内的平均缺陷数(在本例中设想为10个)的28个熔丝组FS0～FS27。作为各熔丝组FS0～FS27的输出信号，连接2条置换控制信号线RWLON1、RWLON2和4条备用行译码器选择线SRDact0～SRDact3。

上述第1置换控制信号线RWLON1的信号选择控制标准存储体BANK0～BANK15的各4个备用行译码器SRD0～SRD3。第2置换控制信号线SWLON2的信号选择控制备用存储体BANKP的4个备用行译码器SRD0～SRD3。

此外，上述4条备用行译码器选择线SRDact0～SRDact3的信号，用来指定选择全部存储体BANK0～BANK15、BANKP的各4个备用行译码器SRD0～SRD3中的哪一个。

此外，各个标准存储体BANK0～BANK15的256个标准译码器NRD0～NRD255，通过或门电路NOR，作为激活/非激活控制信号，分别供给上述2条置换控制信号线RWLON1、RWLON2的信号，2条置换控制信号线RWLON1、RWLON2中的任意一条，在非激活状态(‘L’电平)时，也被驱动，2条置换控制信号线RWLON1、RWLON2中的任意一条在激活状态(‘H“电平)时则变成为不被驱动。

另外，上述存储体BANK0～BANK15被构成为可以连续地激活，在某一存储体被激活之后，在再次被预充电之前，别的存储体也可以被存取。即，被选的存储体的行译码器NRD0～NRD255、备用行译码器SRD0～SRD3，被构成为锁存其选择状态，使得可以进行保持直到下一个预充电指令到来为止。

作为其具体例，与各个存储体BANK0～BANK15对应地设置16条存储体激活线BACT0～BACT15(未画出来)。这些存储体激活线BACT0～BACT15，在选择激活对应的存储体期间为‘H’，在除此之外的期间为‘L’。因此，被构成为锁存与所选择的存储体对应的行译码器(标准译码器或备用行译码器)，使得可以进行保持直到与该存储体对应的预充电指令到来为止。即，有可能使所选择的存储体中的行译码器NRD0～NRD255和4个备用行译码器SRD0～SRD3之内，借助于提供不同的存储体间与存取间隔对应的脉冲的地址线AR的信号等进行选择的行译码器，直到与该存储体对应的预充电指令到来为止变成为ON。

图3代表性地取出图1中的熔丝组之内的一个并示出了具体的构成例。

在图3所示的熔丝组中，16条熔丝f1～f16内的2条熔丝f1～f12存储指定存储单元的不合格地址的信息(还含有究竟是哪一个存储体的信息)。上述12条熔丝f1～f12之内，8条熔丝f1～f8指定与存储体内的256个行译码器之间的对应关系，剩下的4条熔丝f9～f12存储选择16个存储体BANK0～BANK15的信息。

熔丝f13是选择标准存储体BANK0～BANK15中的备用部件的选通熔丝，熔丝f14是选择备用存储体BANKP中的备用部件的选通熔丝，剩下的2条熔丝f15、f16存储指定与标准存储体BANK0～BANK15和备用存储体BANKP内的4个备用存储体SRD0～SRD3的哪一个对应的信息。

在这种情况下，在本例的DRAM中，由于可以有存储体的连续存取，由于不可能用一个备用存储体BANKP与多个标准存储体BANK0～BANK15的行缺陷对应，故结果就变成为备用存储体BANKP和标准存储体BANK0～BANK15中的不论哪一个对应，上述熔丝f13、f14可以仅仅切断其中的一方。

上述各个熔丝f1～f16，不论哪一个，都与预充电用PMOS晶体管TP和选择用NMOS晶体管TN一起，直接连接在电源(Vcc)节点和接地(Vss)节点之间。

这样一来，每一个熔丝的存储信息(熔丝数据)，在PMOS晶体管TP导通(ON)、NMOS晶体管TN切断(OFF)并被预充电后，在PMOS晶体管TP切断(OFF)，NMOS晶体管TN导通(ON)的状态下进行读出。这时，若该熔丝被切断，则输出‘H’电平，若该熔丝未被切断，则输出‘L’电平。

从上述12条熔丝f1～f12读出来的(预先存储起来的)熔丝数据(也包括究竟是存储单元的哪一个存储体在内的不合格地址)和与从外部供给的输入地址对应的行地址A0～A7、存储体地址B0～B3的各个位信号输入到12个比较电路CMP中去，对应的熔丝数据的逻辑电平和地址位的逻辑电平分别进行比较，进行两者的一致检测。

然后，12个比较电路CMP的各个输出，向第1与门电路AND1输入，在所有的12个比较电路CMP都检测出一致时，第1与门电路AND1的输出变成为激活状态(‘H’)。借助于此，译码器dec1被激活，对在2条熔丝f15、f16中存储的熔丝数据C1、C2进行泽码，在连接在该译码器Dec1的输出一侧的4条备用行译码器选择线SRDact0～SRDact3上出现译码输出，指定标准存储体BANK0～BANK15和备用存储体BANKP内的4个备用行译码器SRD0～SRD3之内的一个备用行译码器。

此外，上述第1与门电路AND1的输出和在熔丝f13中存储的熔丝数据向第2与门电路AND2输入，第1与门电路AND1的输出和在熔丝f14中存储的熔丝数据向第3与门电路AND3输入。在上述第2与门电路AND2的输出一侧，通过取用所有的熔丝组FS0～FS27的第2与门电路AND2的各个输出的逻辑和的第1或门电路OR1，连接上述第1置换控制线RWLON1。此外，在第3与门电路AND3的输出一侧，通过取用所有的熔丝组FS0～FS27的第3与门电路AND3的各个输出的逻辑和的第2或门电路OR2，连接上述第2置换控制线RWLON2。

因此，当第1与门电路AND1的输出变成为激活状态(‘H’)时，与2条熔丝t13、f14中的哪一条被切断相对应起来，第2与门电路AND2、第3与门电路AND3的输出中的不论哪一方(即，置换控制线RWLON1、RWLON2中的不论哪一方)将变成为‘H’。

借助于此，与按理说应被来自外部的输入地址选择的标准存储体BANK0～BANK15的特定的行译码器对应的或非门电路NOR的输出将变成为‘L’，上述特定的行译码器则借助于该或非门电路NOR的输出非激活。

与此同时，被备用行译码器选择线SRDact0～SRDact3中的任意一条和置换控制线RWLON1的信号选择的标准存储体BANK0～BANK15内的特定的备用行译码器，或被备用行译码器选择线SRDact0～SRDact3中的任意一条和置换控制线RWLON2的信号选择的备用存储体BANKP内的特定的备用行译码器被激活。

如上所述，实施例1中，预先准备好集中配置了备用部件的一个备用存储体BANKP，在缺陷个数超过了4这样的缺陷多的标准存储体顶多只有一个的情况下，采用使该一个标准存储体与一个备用存储体BANKP对应的办法，总数为68(＝4×17个存储体)个即可。

对此，在把全部备用部件分散到各个存储体中的现有的DRAM中，即便是在不合格数超过4的这种存储体顶多只有一个的情况下，在各个存储体中也需要8个备用部件，由于总备用部件数需要128(＝8×16个存储体)个之多，故在本例中，总备用部件数已经激减，得以使芯片的面积效率显著地提高。

<实施例2>

对实施例2进行说明，该实施例2，即便是在取决于单元阵列的缺陷分布不合格数超过了4这样的存储体存在多个的情况下，也采用在芯片的面积效率比现有的DRAM提高的范围内设置多个备用存储体的办法进行对付。

图4概略性地示出了实施例2的多存储体构成的DRAM的关键部位的构成。

图4所示的DRAM，与参照图1所述的DRAM比较，由于在如下的点上构成和动作不同，除此之外则相同，故赋予与图1中同一标号。

(1)设有2个备用存储体(第1备用存储体BANKSP1和第2备用存储体BANKSP2)，在各个备用存储体BANKSP1、BANKSP2中具备4个备用部件(共用备用部件)。

(2)在各个熔丝组FS0a～FS27a中，如图3所示，通过第1或门电路OR1、第2或门电路OR2连接第1置换控制信号线RWLON1、第2置换控制信号线RWLON2，同样，通过第3或门电路(未画出来)连接第3置换控制信号线RWLON3，此外，还连接4条备用行译码器选择线SRDact0～SRDact3。在这种情况下，第1置换控制信号线RWLON1的信号用来选择控制标准存储体BANK0～BANK15的备用行译码器SRD0～SRD3，第2置换控制信号线RWLON2的信号用来选择控制第1备用存储体BANKSP1的备用行译码器SRD0～SRD3，第3置换控制信号线RWLON3的信号用来选择控制第2备用存储体BANKSP2的备用行译码器SRD0～SRD3，4条备用行译码器选择线SRDact0～SRDact3的信号分别用来对应地指定全部存储体BANK0～BANK15、BANKSP1、BANKSP2的4个备用行译码器SRD0～SRD3。

这样一来，各个标准存储体BANK0～BANK15的标准译码器NRD0～NRD255分别通过或非门电路NOR作为激活/非激活控制信号供给上述3条置换控制信号线RWLON1、RWLON2、RWLON3的信号，3条置换控制信号线RWLON1、RWLON2、RWLON3的不论哪一条都为非激活状态(‘L’电平)时，被驱动，在3条置换控制信号线RWLON1、RWLON2、RWLON3的不论哪一条都为激活状态(‘H’电平)时，则不被驱动。

倘采用上述实施例2的DRAM，除了可以得到基本上与实施例1的DRAM同样的效果之外，在取决于存储单元的缺陷分布不合格数超过4这样的存储体有多个的情况下，也可以在芯片的面积效率比现有的DRAM提高的范围内进行补救。

<实施例3>

在实施例1中，不论哪一个熔丝组FS0～FS27都构成为既可以选择标准存储体BANK0～BANK15的备用部件又可以选择备用存储体BANKP的备用部件，在这里，对于备用存储体BANKP的备用部件来说，对变更为使得使用1对1地对应的熔丝组的实施例3进行说明。

图5概略性地示出了实施例3的多存储体构成的DRAM的关键部位的构成。

图5所示的DRAM，与参照图1所述的DRAM比较，在28个的熔丝组FS0b～FS27b中，4个熔丝组FS24b～FS27b被分配为与备用存储体BANKSP的4个备用部件对应的4个备用行译码器SRD0～SRD3一一对应地进行指定。剩下的24个熔丝组FS0b～FS13b则被分配为指定标准存储体BANK0～BANK15的备用行译码器SRD0～SRD3。因此，在24个熔丝组FS0b～FS23b上，通过或门电路(未画出来)连接置换控制线，在4个熔丝组FS24b～FS27b上，对应地连接置换控制线RWLON1～RWLON4。由于这5条置换控制线RWLON1～RWLON4的信号通过或非门电路并作为标准存储体BANK0～BANK15的备用行译码器SRD0～SRD3的控制输入这一点不同，而除此之外皆相同，故赋予与图1中同一标号。

在这种情况下，熔丝组FS0b～FS27b，与图4中的熔丝组FS0～FS27比较，由于不再需要选择备用存储体BANKSP中的备用部件的选通熔丝f14，备用存储体BANKSP用的4个熔丝组FS24b～FS27b不再需要指定与4个备用行译码器SRD0～SRD3之间的对应关系的熔丝f15、f16和与之对应的熔丝数据C1、C2的译码器Dec1，故可以减少总熔丝数。

倘采用上述实施例3的DRAM，除可以得到基本上与实施例1的DRAM同样的效果外，还可以减少熔丝组FS0b～FS27b的总熔丝数。

<实施例1～3的存储体的变形例>

图6详细地示出了参照图2所述的存储体的变形例。

该存储体具有子单元阵列部分61和均衡电路·读出放大器列62。均衡电路·读出放大器列62配置在子单元阵列部分61的两侧，含有受均衡信号EQL控制用来把位线对BL/bBL预充电·均衡为位线均衡电位VBLEQ的多个均衡电路PREQ和对从被选行的存储单元MC读出到位线BL或bBL上的数据进行读出放大的多个读出放大器SA。

上述读出放大器SA，通过用从上述列译码器CD输出的列选择信号进行控制的列开关(未画出来)与数据线之间进行数据授受。此外，为了控制上述均衡电路·读出放大器列62，在存储体中还设置有含有均衡信号产生电路的读出放大器控制电路(未画出来)。

实施读出放大器控制电路，在供给了用来使对应的存储体激活的存储体激活信号时(存储体激活指令时)，对于对应的存储体解除位线均衡变成为等待字线选择的状态。

另外，在上述实施例1～3中，虽然说明的是进行不合格字线的置换的情况，但是，在进行不合格列选择线的置换的情况下，也可以以实施例1～3为准则进行应用。

<实施例4>

图7概略性地示出了实施例4的多存储体构成的DRAM的关键部位的构成。在这里，举出作为进行不合格存储单元的补救的冗余电路，具备以行单位对不合格存储单元进行补救的行备用部件，不具备以列单位进行补救的列备用部件的情况的例子。

图7所示的DRAM的特征，是具备把各个子阵列SUBA1-0～SUBA1-7、SBUA2-0～SUBA27中的多个备用部件之内的至少一部分，选择性地分配给属于同一存储体的别的子阵列的分配装置这一点。

由于具备该分配装置，故可以用同一存储体内的别的子阵列内的行备用部件置换某一子阵列内的不合格的行。另外，在现有的DRAM中，只能用同一存储体内的行备用部件置换某一子阵列内的不合格的行。

上述分配装置具有下述构成要素。

即，与构成8个存储体BANK0～BANK7的2组子阵列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA27)对应起来设置，具有用来对应地选择指定各组的子阵列的2条标准行译码器选择控制线NWLONu、NWLONd，和用来对应地选择指定上述各组的子阵列的2条备用译码器选择控制线SWLONu、SWLONd。此外，还具备具有在根据不合格地址的一致检测结果选择性地驱动备用译码器SRD0～SRD7时，根据预先存储的与子阵列的各组之间的对应关系信息，输出用来选择性地指定上述2条备用译码器选择控制线SWLONu、SWLONd的功能的熔丝组FS0c～FS27c。

在这里，首先，说明图7所示的DRAM的概要。该DRAM，为了实现上述分配装置，具有以下的(1)～(4)所述的那种构成上的特征。

(1)与8个存储体对应地设置8条存储体激活线BACT0～BACT7，这些存储体激活线BACT0～BACT7选择对应的存储体，在激活期间变成为‘H’，此外的期间变成为‘L’。

(2)在8个存储体BANK0～BANK7之内，把第1标准行译码器选择控制线NWLONu连接到构成第1组的8个子单元阵列(SUBA1-0～SUBA1-7)中的标准行译码器NRD0～NRD255上，把第2标准行译码器选择控制线NWLONd连接到构成第2组的剩下的8个子单元阵列(SUBA2-0～SUBA2-7)中的标准行译码器NRD0～NRD255上。

(3)在8个存储体BANK0～BANK7之内，把第1备用行译码器选择控制线SWLONu连接到构成第1组的8个子单元阵列(SUBA1-0～SUBA1-7)中的备用行译码器SRD0～SRD255上，把第2备用行泽码器选择控制线SWLONd连接到构成第2组的剩下的8个子单元阵列(SUBA2-0～SUBA2-7)中的备用行译码器SRD0～SRD255上。

(4)作为存储不合格存储单元的地址的非易失性存储电路而设置的28个熔丝组FS0c～FS27c，如后述那样，通过与门电路(未画出来)连接到上述2条标准行译码器选择控制线NWLONu、NWLONd上，此外，还通过或门电路(未画出来)连接到上述2条备用行译码器选择控制线SWLONu、SWLONd上。

(5)与各个子阵列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7对应地设置的读出放大器控制电路SACa，在从对应的存储体激活线BACT0～BACT7供给存储体激活信号时(存储体激活指令时)，对于8个存储体BANK0～BANK7中的2组子单元阵列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)，分别解除位线均衡，变成为等待字线选择的状态。

然后，在等待用熔丝组进行的标准译码器的选择/备用行译码器的选择判定后，对于在2组子单元阵列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之内应当激活的一组子单元阵列，继续位线均衡的解除状态，对于应当变成为非激活状态的一组子单元阵列，则控制为使得重开位线均衡电路的均衡化。

在这里，说明上边所说的(1)～(5)的构成的动作。

例如，在想存取属于存储体BANK0的第1组的一个子单元阵列SUBA1-0的情况下，分别和与存储体BANK0对应的2个子单元阵列SUBA1-0、SUBA2-0对应的均衡电路将变成为切断(OFF)。

在这种情况下，在不合格地址与外部地址不一致的情况下(非置换时)，仅仅上述2条标准行译码器选择控制线NWLONu、NWLONd之内的第1标准行译码器选择控制线NWLONu被熔丝组FS0c～FS27c的输出激活，属于上述BANK0的第1组的仅仅一个子单元阵列SUBA1-0被存取，该子单元阵列SUBA1-0的标准行译码器NRD0～NRD255的不论哪一个根据外部地址被选。于是，与属于上述BANK0的第2组的一个子单元阵列SUBA2-0对应的均衡电路变成为导通(ON)，该子单元阵列SUBA2-0变成为非激活状态。

对此，在上述不合格地址和外部地址一致的情况下(置换时)，仅仅上述4条选择控制线NWLONu、NWLONd、SWLONu、SWLONd之内的2条备用行译码器选择控制线SWLONu、SWLONd之内的不论那一条备用行译码器选择控制线被激活，在这种情况下，若第1备用行译码器选择控制线SWLONu被激活，则属于上述存储体BANK0的第1组的一个子单元阵列SUBA1-0内的备用行译码器SRD0～SRD7中的任意一个被熔丝组FS0c～FS27c的输出选择。于是，与属于上述BANK0的第2组的一个子单元阵列SUBA2-0对应的均衡电路变成为导通(ON)，该子单元阵列SUBA2-0变成为非激活状态。

其次，详细地说明图7所示的DRAM的构成。

存储单元阵列全体，被分割成分别由2个子单元阵列构成的8个存储体BANK0～BANK7。即，8个存储体BANK0～BANK7，被划分为构成第1组的8个子单元阵列(SUBA1-0～SUBA1-7)和构成第2组的8个子单元阵列(SUBA2-0～SUBA2-7)这么2组。这些存储体存储体BANK0～BANK7被构成为可以连续地激活，在某一存储体被激活之后，在再次被预充电(变成为等待状态)之前，别的存储体也可以被存取。

列译码器CD对列地址AC进行译码，进行各个子单元阵列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7的列选。

各个子单元阵列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7，如图8所示，具有子单元阵列部分71和均衡电路·读出放大器列72。

在图8中，子单元阵列部分71，由配置在行方向上的字线WL、备用字线SWL、配置在与这些垂直的列方向上的位线对BL/bBL和与各个交叉部分对应地配置的存储单元MC构成。在本例中，举出的是这样的例子：一个标准行译码器接受4条字线WL，一个备用行译码器接受4条备用字线SWL，一个子单元阵列部分71内存在4条×256＝1024条字线WL和4条×8＝32条备用字线SWL和2048对的位线对BL/bBL。

此外，均衡电路·读出放大器列72配置在上述子单元阵列部分71的两侧，含有被EQL控制且用来把位线对BL/bBL预充电·均衡为位线均衡电位VBLEQ的多个均衡电路PREQ和对从被选行的存储单元MC读出到位线BL或bBL上的数据进行读出放大的多个读出放大器SA。

上述读出放大器SA，通过用从上述列译码器CD输出的列选择信号进行控制的列开关(未画出来)与数据线之间(未画出来)进行数据授受。

另外，并不限于上述那样地一个行译码器接受4条字线WL的形式，还可以采用别的形式。

再有，与各个子单元阵列SUBA1-0～～SUBA1-7、SUBA2-0～SUBA2-7对应地分别设有256个标准行译码器NRD0～NRD255、8个备用行译码器SRD0～SRD7、用来控制配置在子单元阵列部分的两侧的均衡电路·读出放大器列72的读出放大器控制电路SACa。该读出放大器控制电路SACa含有产生用来供向对应的均衡电路读出放大器列72的均衡电路PREQ的信号的均衡信号产生电路。

在上述8个存储体BANK0～BANK7之内，构成第1组的8个子单元阵列(SUBA1-0～SUBA1-7)中的标准行译码器NRD0～NRD255上，连接用来对之进行控制的第1标准行译码器选择控制线NWLONu(在选择时变成为激活状态‘H’电平)。

此外，构成第2组的剩下的8个子单元阵列(SUBA2-0～SUBA2-7)中的标准行译码器NRD0～NRD255上，连接用来对之进行选择控制的第2标准行译码器选择控制线NWLONd(选择时变成为激活状态‘H’电平)。

此外，在构成上述第1组的8个子单元阵列(SUBA1-0～SUBA1-7)中的备用行译码器SRD0～SRD255上，连接用来对之进行控制的第1备用行译码器选择控制线SWLONu(在选择时变成为激活状态‘H’电平)。

此外，构成上述第2组的8个子单元阵列(SUBA2-0～SUBA2-7)中的备用行译码器SRD0～SRD255上，连接用来对之进行选择控制的第2备用行译码器选择控制线SWLONd(选择时变成为激活状态‘H’电平)。

此外，在全部存储体BANK0～BANK7的各8个备用行译码器SRD0～SRD7上，连接用来指定究竟选择8个之内哪一个的8条备用行译码器激活线SRDact0～SRDact7(选择时变成为激活状态‘H’电平)。

此外，与上述8个存储体BANK0～BANK7对应地设置8条存储体激活线BACT0～BACT7。这些存储体激活线BACT0～BACT7，在选择对应的存储体而激活期间变成为‘H’，在此外的期间则变成为‘L’。因此，就被构成为锁存与被选存储体对应的行译码器(标准行译码器或备用行译码器)的选择状态，使得可以保持选择状态直到对该存储体的预充电指令到来为止。

即，在被选存储体中的行译码器NRD0～NRD255和8个备用行译码器SRD0～SRD7之内，可以使被在不同的存储体间提供与存取间隔对应的脉冲的地址线AR、第1标准行译码器选择控制线NWLONu、第2标准行译码器选择控制线NWLONd、第1备用行译码器选择控制线SWLONu、第2备用行译码器选择控制线SWLONd、8条备用行译码器激活线SRDact0～SRDact7的各个信号选择的数据变成为ON，直到对该存储体的预充电指令到来为止。

图9代表性地取出图7中的熔丝组FS0c～FS27c之内的一个示出了具体的构成例。

该熔丝组具有以下特征。

(1)附加有1条熔丝f17，这条熔丝用来根据其导通/切断状态，指定构成上述8个存储体BANK0～BANK7的2组子单元阵列之内选择哪一组子单元阵列的备用部件。

(2)输入上述12个比较电路CMP的输出和熔丝f13的输出的多输入与门电路AND的输出和上述熔丝f17的输出，向2输入的第1与门电路AND1输入且取用逻辑与。因此，所有的熔丝组FS0c～FS27c的第1与门电路AND1的各个逻辑与输出，通过第1或门电路OR1向第1备用行译码器选择控制线SWLONu输出。此外，上述熔丝f17的输出被反相器IV1反转后的信号和上述与门电路AND的输出，向2输入的与门电路AND2输入且取用逻辑与。因此，所有的熔丝组FS0c～FS27c的第2与门电路AND2的各个逻辑与输出，通过第2或门电路OR2向第2备用行译码器选择控制线SWLONd输出。

(3)输入上述12个比较电路CMP的输出和熔丝f13的输出的或非门电路NAND的输出和用来指定选择构成上述8个存储体BANK0～BANK7的2组子阵列之内的哪一组的子阵列的地址位A8的信号，向2输入的第3与门电路AND3输入且取用逻辑与。因此，所有的熔丝组FS0c～FS27c的第3与门电路AND3的各个逻辑与输出，通过第5与门电路AND5向第1标准行译码器选择控制线NWLONu输出。此外，上述地址位A8被反相器IV2反转后的信号和上述或非门电路NAND的输出，向2输入的第4与门电路AND4输入且取用逻辑与。因此，所有的熔丝组FS0c～FS27c的第4与门电路AND4的各个逻辑与输出，通过第6与门电路AND6向第2标准行译码器选择控制线NWLONd输出。

即，在图9所示的熔丝组中，16条熔丝f1～f16之内的12条熔丝f1～f12存储指定存储单元不合格地址的信息(也含有究竟是哪一个存储体的信息)，1条熔丝f13存储表示是否使用该熔丝组的信息，3条熔丝f14～f16存储指定使之与存储体内的8个备用行译码器SRD0～SRD7中的哪一个对应的信息。

在上述不合格地址指定信息存储用的12条熔丝f1～f12内，8条熔丝f1～f8指定与存储体内的256个标准行译码器NRS0～NRS255之间的对应关系，剩下的4条熔丝f9～f12存储用来选择16个子阵列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7的信息。

上述各个熔丝f1～f16，不论哪一条预充电用PMOS晶体管TP和选择用NMOS晶体管TN都串联地连接在电源(Vcc)节点和接地(Vss)节点之间。

因此，在各个熔丝的存储信息(熔丝数据)，在因PMOS晶体管TP导通、NMOS晶体管TN被切断而预充电之后，在PMOS晶体管TP被切断、NMOS晶体管TN变成为导通的状态下被读出。这时，若该熔丝被切断则输出‘H’电平，若该熔丝未被切断则输出‘L’电平。

从上述12条熔丝f1～f12读出来的熔丝数据和与地址输入对应的行地址A0～A7、存储体地址B0～B2、行地址A8的各个位信号，分别输入比较电路CMP。该比较电路CMP借助于比较信号控制比较动作，对熔丝数据和地址输入进行比较并进行两者的一致检测。

上述行地址A8，用来区别构成存储体BANK0～BANK7的2组子阵列(在图7中，上侧的组SUBA1-0～SUBA1-7和下侧的组SUBA2-0～SUBA2-7)。

因此，与上述行地址A0～A7、存储体地址B0～B2、行地址A8对应的12个比较电路CMP的各个检测输出和上述激活信息存储用熔丝f13的输出，向与门电路AND输入并取其逻辑与。

译码器DEC，作为激活/非激活性控制信号向译码器DEC输入与上述与门电路AND的输出同相的控制信号SWLON’，对熔丝f14～f16的输出数据进行译码，并向8条备用行译码器激活线SRDact0～SRDact7输出。

此外，与上述行地址A0～A7、存储体地址B0～B2、行地址A8对应的12个比较电路CMP的各个检测输出和上述激活信息存储用熔丝f13的输出，向与非门电路NAND输入并取其逻辑或。

其次，参照图10(a)、(b)，说明在图7所示的熔丝组中，在熔丝f13的数据为‘H’状态的情况下的动作。

在地址输入A0～A7、B0～B2和熔丝f1～f12的数据一致(冗余命中，redundancy hit)时，与门电路AND的输出在一定期间变成为‘H’(在其它的期间为‘L’)。

这样一来，相应于熔丝f17的导通切断状态，第1备用行译码器选择控制线SWLONu或第2备用行译码器选择控制线SWLONd在一定期间变成为‘H’(此外的期间为‘L’)，2组子阵列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之内的被选择的1组子阵列的备用行译码器SRD0～SRD7的激活就成为可能。

这时，译码器DEC被控制信号SWLON’激活，相应于熔丝f14～f16的熔丝数据，使8条备用行译码器激活线SRDact0～SRDact7之内的1条SRDacti变成为‘H’，选择选择子阵列内的8个备用行译码器SRD0～SRD7内的一个。

此外，在上述冗余命中时，与非门电路NAND的输出，在一定期间将变成为‘L’(与上述与门电路AND的输出的逻辑电平相反)(此外的期间为‘L’)。这时，第1标准行译码器选择控制线NWLONu和第2标准行译码器选择控制线NWLONd为‘L’而与行地址A8的逻辑电平无关，选择子阵列的标准行译码器NRD0～NRD255则变成为非激活状态。

另一方面，在上述地址输入和熔丝数据不一致(冗余遗漏，redundancy miss)时，在某一期间与非门电路NAND的输出变成为‘H’(此外的期间为‘L’)。

这样一来，与行地址相对应，第1标准行译码器选择控制线NWLONu或第2标准行译码器选择控制线NWLONd在一定期间变成为‘H’(此外的期间为‘L’)，2组的子阵列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之内的被选择的一组的子阵列的标准行译码器NRD0～NRD255就相应于地址A0～A7被激活。

此外，在上述冗余遗漏时，与门电路AND的输出保持‘L’不变。这时，第1标准行译码器选择控制线NWLONu和第2标准行译码器选择控制线NWLONd为‘L’而与行地址A8的逻辑电平无关，选择子阵列的标准行译码器NRD0～NRD255则变成为非激活状态。此外，这时，译码器DEC借助于控制信号SWLON′被激活，8条备用行译码器激活线(备用译码器选择线)SRDact0～SRDact7都变成为‘L’电平。

即，各个熔丝组FS0c～FS27c具有下述构成要素。

首先，具有存储不合格存储单元地址的第1存储装置(熔丝f1～f12)；存储与构成上述8个存储体BANK0～BANK7的2组子阵列(SUBA1-0～SUBA1-7)、(SUBA2-0～SUBA2-7)之间的对应关系信息的第2存储装置(f17)；存储与8个备用行译码器SRD0～SRD7之间的对应关系信息的第3存储装置(f14～f16)。

此外，还具有：对上述第1存储装置的存储信息和输入地址A0～A7进行比较的比较电路CMP；根据该比较电路的比较输出和上述第2存储装置的存储信息，输出用来使上述2条备用行译码器控制线SWLONu、SWLONd中的任意一条激活的信号的第1输出电路(AND、AND1、AND2)。

此外，还具有：在使上述2条备用行译码器控制线SWLONu、SWLONd中的任意一条激活时，根据上述第3存储装置的存储信息，输出用来使上述8条备用行译码器选择线SRDact0～SRDact7选择性激活的信号的第2输出电路(DEC)；根据上述比较电路的比较输出和输入地址A8，输出用来使上述2条标准行译码器控制线NWLONu、NWLONd中的任意一条激活的信号的第3输出电路(AND、AND1、AND2)。

图11(a)，在与图7中的各个子阵列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7对应起来分别设置的读出放大器控制电路SACa之内，代表性地取出属于例如第1组的子阵列(SUBA1-0～SUBA1-7)的一个子阵列SUBA1i对应地设置的读出放大器控制电路SACa，示出了含于其中的均衡信号产生电路EQLGEN的一个例子。

在图11(b)中，示出了连续地供给存储体激活信号BACTi、BACTi、BACTk、……，在正在供给BACTi的期间途中开始供给下一个BACTi的情况。

图11(a)的均衡信号产生电路EQLGEN，产生与输入的存储体激活信号(在本例中为BACTi)反相的均衡信号(EQLi)，具有如下构成。

首先，具有输入从对应的存储体激活线BACT0～BACT7供给的存储体激活信号BACTi，使之仅仅延迟一定时间，同时，使之反转并进行输出的延迟门电路41和输入该延迟门电路41的输出和上述存储体激活信号BACTi的2输入的与门电路42。

此外，还具有：向栅极输入该与门电路42的输出信号AAi的第1NMOS晶体管43；向栅极输入上述存储体激活信号BACTi，连接在电源电位(VCC)节点和上述第1NMOS晶体管43的漏极之间的第1PMOS晶体管44；向栅极输入从与上述第2组子阵列(SUBA2-0～SUBA2-7)对应的第2标准行译码器选择控制线NWLONd供给的第2标准行译码器选择控制信号，连接在上述第1NMOS晶体管43的源极和接地电位(VSS)节点之间的第2NMOS晶体管45；向栅极输入从与上述第2组子阵列(SUBA2-0～SUBA2-7)对应的第2备用行译码器选择控制线SWLONd供给的第2备用行泽码器选择控制信号，连接在上述第1NMOS晶体管43的源极和接地电位(VSS)节点之间的第3NMOS晶体管46。

此外，还具有：输入输出节点连接在上述第1PMOS晶体管44和第1NMOS晶体管43的漏极相互连接节点上的锁存电路47；输入该锁存电路47的输出和上述存储体激活信号BACTi，输出上述均衡信号EQLi的2输入与非门电路48。

另外，上述延迟门电路41和与门电路42，具有产生距存储体激活信号BACTi的前沿具有上述延迟时间td的脉冲宽度的信号AAi的作用。

其次，边参照图11(b)边说明图11(a)的均衡信号产生电路EQLGEN的动作。

例如设从与存储体BANKi的2组子阵列SUBA1-i、SUBA2-i之内的一方的子阵列SUBA1-I对应的存储体激活线BACTi供给的存储体激活信号BACTi，从‘L’上升为‘H’(激活状态)，则伴随于此，作为与非门电路48的输出的均衡信号EQLi将从‘H’变成为‘L’(激活状态)。此外，伴随着上述存储体激活信号BACTi的上升，与门电路42的输出信号AAi变成为‘H’，第1NMOS晶体管43变成为ON状态。

此外，在距上述存储体激活信号BACTi的上升某一延迟时间后(在进行了利用熔丝组FS0c～FS27c进行的标准行译码器的选择/备用行译码器的选择的判定之后)，向上述4条行译码器选择控制线NWLONu、NWLONd、SWLONu、SWLONd之内的一条上输出‘H’。

在这种情况下，假定例如属于第2组的子阵列(SUBA2-0～SUBA2-7)的子阵列SUBA2-I被激活，则向与第2组的子阵列(SUBA2-0～SUBA2-7)对应的行译码器选择控制线NWLONd或SWLONd上输出‘H’。

借助于此，上述第2NMOS晶体管45或第3NMOS晶体管46变成为ON，第1PMOS晶体管44和第1NMOS晶体管48的漏极相互连接节点变成为‘L’，该电平被锁存电路47锁存。

与此相伴，作为与非门电路48的输出的均衡信号EQLi则从‘L’变成为‘H’(非激活状态)，属于第1组的子阵列(SUBA1-0～SUBA1-7)的子阵列SUBA1-i变成为非激活状态。

接着，当上述存储体激活信号BACTi从‘H’返回‘L’(非激活状态)时，第1PMOS晶体管44就变成为ON，第1PMOS晶体管44和第1NMOS晶体管43的漏极相互连接节点变成为‘H’(VCC)，该电平被锁存电路锁存。

另外，在上述存储体激活信号BACTi为‘H’(激活状态)时，别的存储体的子阵列被由别的存储体激活线BACT0～BACT7供给的存储体激活信号BACTj连续地选择的情况下，如图11(b)中用虚线所示的那样，再次向上述4条行译码器选择控制线NWLONu、NWLONd、SWLONu、SWLONd之内的一条上输出‘H’。

另外，与属于第2组子阵列(SUBA2-0～SUBA2-7)的子阵列SUBA2-i对应地设置的读出放大器控制电路SCAa的均衡信号产生电路，与图11(a)所示的激活信号产生电路比较，不同之点是：向第2NMOS晶体管45和第3NMOS晶体管46输入从与第1组的子阵列(SUBA1-0～SUBA1-7)对应的行译码器选择控制线NWLONu、NWLONd输出的信号。

与上述子阵列SUBA2-i对应的激活信号产生电路，在分别输入行译码器选择控制线SWLONu、SWLONd的‘L’电平的状态下，第2NMOS晶体管45和第3NMOS晶体管46分别保持OFF的状态不变。

因此，第1PMOS晶体管44和第1NMOS晶体管43的漏极相互连接节点保持‘H’不变，作为与非门电路42的输出的均衡信号EQLi则保持‘L’(激活状态)不变。

即，激活信号产生电路EQLGEN，在从对应的存储体激活线BACT0～BACT7供给存储体激活信号BACTi时(存储体激活指令时)，在译码器确定之前，对于属于同一存储体的2个子单元阵列分别解除位线均衡变成为等待字线选择的状态，

然后，在等待利用熔丝组FS0c～FS27c进行的标准行译码器的选择/备用行译码器的选择判定之后，在属于上述同一存储体的2个子单元阵列之内对于应当激活的1个子单元阵列来说，继续位线均衡的解除状态，对于应当变成为非激活状态的1组子单元阵列，则控制为重开位线均衡的均衡化。

如上所述，在实施例4中，由于使各个存储体的每一个子阵列所具有的8个备用部件都变成为可以在同一存储体内共用，故结果变成为实质上在每个存储体中都准备有16个备用部件。

因此，变成为充分地应付在在单元阵列全体中缺陷不均衡地存在的情况，且可以增加补救率(合格品率)和补救自由度。换句话说，可以在维持补救率和补救自由度的同时，减少总备用部件数以提高芯片上边的冗余电路的面积效率。

<实施例5>

在上述实施例4中，示出的是在相邻的存储体间不共有读出放大器SA的情况，在这里，对在不使相邻的存储体同时激活的条件下，对在相邻的存储体间可以共有读出放大器SA的实施例5进行说明。

图12概略性示出了实施例5的多存储体构成的DRAM中的一部分存储体的构成。

在图12中，存储体BANK1的子阵列SUBA1-1，特征在于在相邻的存储体间共有读出放大器SA。

即，在存储体BANK1的子阵列SUBA1-1的一端一侧的均衡电路·读出放大器列中的均衡电路和与之相邻的存储体BANK0的子阵列SUBA1-0的一端一侧的均衡电路·读出放大器列中的均衡电路，分别通过由NMOS晶体管构成的阵列选择开关SW，共通地连接到配置在存储体BANK0、BANK1间的读出放大器SA上。

同样，在存储体BANK1的子阵列SUBA1-1的另一端一侧的均衡电路·读出放大器列中的均衡电路和与之相邻的存储体BANK2的子阵列SUBA1-2的一端一侧的均衡电路·读出放大器列中的均衡电路，分别通过由NMOS晶体管构成的阵列选择开关SW，共通地连接到配置在存储体BANK1、BANK2间的读出放大器SA上。其中，用EQL0表示控制存储体BANK0的子阵列SUBA1-0的均衡电路PREQ的均衡信号，用EQL1表示控制存储体BANK1的子阵列SUBA1-1的均衡电路PREQ的均衡信号，用EQL2表示控制存储体BANK2的子阵列SUBA1-2的均衡电路PREQ的均衡信号，用VBLEQ表示位线预充电·均衡电源电位。

此外，用φ0表示存储体BANK1的存储体BANK0一侧的阵列选择开关SW的控制信号，用φ2表示存储体BANK1的存储体BANK2一侧的阵列选择开关SW的控制信号，用φ1表示相邻的存储体BANK0和存储体BANK2的各自的存储体BANK1一侧的阵列选择开关SW的控制信号。

通常，在位线的预充电时，使均衡信号变成为EQL0～EQL2，使阵列选择开关控制信号φ0～φ2变成为‘H’。

在存储体BANK1的子阵列SUBA1-1的激活时，使控制该子阵列SUBA1-1的均衡电路PREQ的均衡信号变成为EQL1，使相邻的存储体BANK0的子阵列SUBA1-0的阵列选择开关SW和相邻的存储体BANK2的子阵列SUBA1-2的阵列选择开关SW的控制信号变成为φ1。

于是，如果把上述均衡信号EQL1和阵列选择开关控制信号φ1看作是与图8中的均衡信号EQL等效，则可以进行以在图4的实施例中说明的那样的相邻存储体间不共有读出放大器SA的动作情况下的动作为准的动作。

倘采用上述实施例5的DRAM，除基本上可以得到与实施例4的DRAM同样的效果外，还可以在不使相邻的存储体同时激活的条件下，在相邻的存储体间共有读出放大器SA。

<实施例6>

在上述实施例4和实施例5中，说明的是在属于同一存储体的多个子阵列之内，可被激活的子阵列和不可被激活的子阵列为1∶1的情况，在实施例6中，说明可被激活的子阵列和不可被激活的子阵列为1∶n(2以上)的情况。

即，在可被激活的子阵列和不可被激活的子阵列为1∶n(2以上)的情况下，就是说，采用构成为使得在多个存储体被划分为(1+n)组子阵列的情况下，也以上述实施例为准，与各组子阵列对应起来，分区设置置换控制线，从熔丝组FS0c～FS27c向该分区后的各个置换控制线选择性地输出置换控制信号的办法，就构成为使得可以用属于同一存储体的子阵列的备用部件置换控制某一子阵列的不合格的行。

<实施例7>

在上述实施例4～实施例6中，不论哪一个熔丝组FS0c～FS27c都构成为使得可以选择各个子阵列SUBA1-0～SUBA1-7、SUBA2-0～SUBA2-7内的所有备用部件，在这里，说明对于一部分备用部件来说变更为使用1对1地对应的熔丝组(对于一部分熔丝组来说仅仅具有一个对应的备用部件)的实施例7。

在这种情况下，熔丝组只要具备下述装置和电路即可：存储不合格存储单元的地址的第1存储装置；对第1存储装置的存储信息和输入地址进行比较的比较电路；根据该比较电路的比较输出，输出使上述多条备用译码器控制线的不论哪一条激活的信号的输出电路；在使多条备用译码器控制线的不论哪一条激活时，输出使对应的备用译码器激活的信号的输出电路。

换句话说，如上所述，以1∶1与备用译码器对应的熔丝组和图9所示的熔丝组FS0c～FS27c比较起来，由于不再需要用来选择备用译码器控制线的熔丝f14～f16，故可以减少总熔丝数。

倘采用上述实施例7的DRAM，则除基本上可以得到与实施例4同样的效果外，还可以减少熔丝组的总熔丝数。

另外，在上述实施例4～实施例7中，虽然示出的是各个子阵列的备用部件数相等的情况，但是，根据存储单元整体实际的不合格分布的假想，即便是在各个子阵列的备用部件数并不相等(至少一部分的子阵列的备用部件数与其它的子阵列的备用部件数不同)的情况下，采用预先设置覆盖子阵列内的最大备用部件数的个数的备用行译码器激活线SRDact，从熔丝组向该备用行译码器激活线上选择性地输出备用行译码器选择信号的办法，也可以应用本发明。

<实施例8>

在上述各个实施例中，示出的是在用一个备用部件进行置换的情况下使用一个熔丝组的例子，在实施例8中，说明在缺陷面积大的情况下使用多个备用部件(置换单位)和一个熔丝组的例子。

图13概略性地示出了实施例8的多存储体DRAM的关键部位的构成。在这里，举出的是具备以行单位对不合格存储单元进行补救的行备用部件，不具备以列单位进行补救的列备用部件的情况。因此，示出的是这样的例子：例如在置换中所用的仅仅地址的最低位位A0不同的相邻的2个行译码器都为不合格的情况下，或跨越仅仅最低位位A0不同的2个行译码器变成为不合格的情况下，仅仅使用一个熔丝组指定2个备用行泽码器。

存储单元全体被分割成16个存储体BANK0～BANK15。这些存储体BANK0～BANK15被构成为可以连续地激活，在某一存储体被激活之后，在再次被预充电(变成为等待状态)之前，别的存储体有可能被存取。

列译码器CD，对列地址进行译码，并进行各个存储体BANK0～BANK15的列选。

各个存储体BANK0～BANK15的构成与图8所示的实施例4的存储体相同，具有子单元阵列部分71和均衡电路·读出放大器列72。

即，与各个存储体BANK0～BANK15对应地分别设置256个标准行译码器NRD0～NRD255、8个备用行译码器SRD0～SRD7、用来控制配置在上述子单元阵列部分71的两侧的均衡电路·读出放大器列72的读出放大器控制电路SAC。

如图13所示，标准行译码器NRD0～NRD255上，连接用来对之进行控制的标准行译码器选择控制线NWLON(在选择时变成为激活状态‘H’电平)。此外，在备用行译码器SRD0～SRD7上，连接用来对之进行选择控制的备用行译码器选择控制线SWLON(在选择时变成为激活状态‘H’电平)。此外，还连接用来指定选择8个备用译码器SRD0～SRD7内的哪一个的8条备用行译码器激活线SRDact0～SRDact7(在选择时变成为激活状态‘H’电平)。

此外，与各个存储体对应地设置16条存储体激活线BACT0～BACT15。这些存储体激活线BACT0～BACT15，在选择对应的存储体使之激活期间为‘H’，在此外的期间变成为‘L’。因此，被构成为锁存与被选的存储体对应的行译码器(标准行译码器或备用行译码器)的选择状态，使得可以保持选择状态直到对于该存储体的预充电指令到来为止。

即，在所选择的存储体中的行译码器NRD0～NRD255和8个备用行译码器SRD0～SRD7之内，可以借助于被在不同的存储体间提供与存取间隔对应的脉冲的地址线AR、标准行译码器选择控制线NWLON、备用行译码器选择控制线SWLON、8条备用行译码器激活线SRDact0～SRDact7的各个信号进行选择的行译码器变成为ON，直到对该存储体的预充电指令到来为止。

图14代表性地取出图13中的各个熔丝组FS0d～FS27d之内的一个示出了具体的构成例的同时，还取出其一部分示出了具体的构成例和动作例。

在图14所示的熔丝组中，16条熔丝f0～f15之内的13条f0～f12，存储指定不合格存储单元的地址的信息(也包括究竟是哪一个存储体的信息)，一条熔丝f13存储表示是否使用该熔丝组的信息，2条熔丝f14、f15存储指定与8个备用行译码器SRD0～SRD7中的哪一个对应的信息(编码数据)的一部分。

上述不合格地址指定信息存储用的13条熔丝f0～f12之内，9条熔丝f0～f8指定与存储体内的256个标准行译码器NRD0～NRD255之间的对应关系，剩下的4条熔丝f9～f12，存储用来选择16个存储体BANK0～BANK15的信息。

上述各个熔丝f0～f15，不论哪一个的预充电用PMOS晶体管TP和选择用NMOS晶体管TN，都串联地连接在Vcc节点和Vss节点之间。各个熔丝的存储信息(熔丝数据)，在因PMOS晶体管TP变成为导通，NMOS晶体管TN变成为切断而预充电后，在PMOS晶体管TP变成为切断，NMOS晶体管TN变成为导通的状态下进行读出。这时，若该熔丝被切断就输出‘H’电平，若该熔丝未被切断则输出‘L’电平。

上述13条熔丝f0～f12之内，2条熔丝f0、f1，是为了与在置换中使用的行地址的最低位位互补的信号A0、/A0对应而准备的，由上述熔丝f0、f1读出的熔丝数据F0、F1和上述行地址的互补的为信号A0、/A0输入往一致检测电路(第1比较电路CMP-A0)。

该第1比较电路CMP-A0，由输入上述F0和F1的第1或门电路141、输入上述F1和/A0的第2或门电路142、输入这些或门电路141、142的各个输出的与门电路143构成，并用脉冲信号控制比较动作。

该第1比较电路CMP-A0的动作，在熔丝f0被切断的状态(F0＝‘H’)的情况下，第1或门电路141的输出为‘H’，在/A0＝‘H’时，第2或门电路142的输出变成为‘H’，与门电路143的输出变成为‘H’。

对此，在熔丝f1被切断的状态(F1＝’H’)的情况下，第2或门电路142的输出为‘H’，在/A0＝‘H’时，第1或门电路141的输出变成为‘H’，与门电路143的输出变成为‘H’(一致检测输出)。

即，若预先切断2条熔丝f0、f1这两方，则结果将变成为可以从第1比较电路CMP-A0得到输出(一致检测输出)而和地址位信号A0的逻辑电平无关。

此外，在2条熔丝f0、f1两方都不切断的情况下，由于第1或门电路141、第2或门电路142的各个输出变成为‘L’，故与门电路143的输出变成为‘L’(非激活状态)，结果变成为不使用对应的熔丝组。

上述13条熔丝f0～f12之内，与从f1～f12读出的熔丝数据和地址输入对应的行地址的各个位信号A1～A7、存储体地址的各个位信号B0～B3分别对应地向比较电路CMP输入。这些比较电路CMP用脉冲信号控制比较动作，对熔丝数据和地址输入进行比较以进行两者的一致检测。

上述第1比较电路CMP-A0和其它的比较电路CMP的各个检测输出和上述激活信息存储用熔丝f13的输出，向与非门电路NAND输入并取其逻辑与，同时，还向与门电路AND输入并取其逻辑与。因此，所有的熔丝组FS0d～FS27d的与非门电路NAND的各个输出，都通过与门电路AND10连接到标准行译码器选择控制线NWLON上，此外，所有的熔丝组FS0d～FS27d的与门电路AND的输出，都通过或门电路OR10连接到备用行译码器选择控制线SWLON上。

从上述备用行译码器选择用的2条熔丝f14、f15读出的熔丝数据C1、C2，与地址位信号A0一起，向备用行译码器选择用译码器DEC输入。

上述译码器DEC，作为激活/非激活性控制信号输入与上述与门电路AND的输出(备用行译码器选择控制信号)SWLON同相的控制信号SWLON’，对熔丝f14、f15的数据C1、C2和地址位信号A0进行译码，选择8条备用行译码器激活线SRDact0～SRDact7内的一条SRDacti。其具体例由3个输入的‘H’、‘L’的8个组合之内的一个和控制信号SWLON’和与之分别对应地输入的8个与门电路构成。

其次，说明图14所示的熔丝组的动作。

在地址输入和熔丝数据一致(冗余命中)时，备用行译码器选择控制线SWLON的备用行译码器选择控制信号，在一定期间变成为‘H’(此外的期间为‘L’)。该备用行译码器选择控制线SWLON的信号，如上所述，进行备用行译码器SRD0～SRD7的激活/非激活性的控制。

这时，译码器DEC被控制信号SWLON’激活，根据熔丝f14、f15的C1、C2和地址位信号A0使8条备用行译码器激活线SRDact0～SRDact7之内的SRDacti变成为‘H’，选择子阵列内的8个备用行译码器SRD0～SRD7内的一个。

此外，在上述冗余命中时，标准行译码器选择控制线NWLON，与非门电路NAND的输出(标准行译码器选择控制线)经由与门电路AND10输出，在一定期间变成为‘L’(此外的期间为‘L’)。该标准行译码器选择控制线NWLON的信号，如上所述，进行标准行译码器NRD0～NRD255的激活/非激活性的控制。

另一方面，在上述地址输入和熔丝数据不一致(冗余遗漏)时，标准行译码器选择控制线NWLON，经由与门电路AND10输出上述与非门电路NAND的输出，在某一期间变成为‘H’(此外的期间为‘L’)。

对此，作为与门电路AND的输出的备用行译码器选择控制线SWLON的备用行泽码器选择控制信号，保持‘L’的原样不变。这时，译码器DEC借助于控制信号SWLON’非激活，8条备用行译码器激活线SRDact0～SRDact7全都变成为‘L’电平。

图15示出了使用图14的熔丝组进行图13中的一个存储体内的置换的不合格例A、B。

不合格例B示出的是这样的情况：在仅仅地址位信号A0不同的相邻的2个行译码器都为不合格的情况下，或在跨越仅仅地址位信号A0不同的2个行泽码器变成为不合格的情况下，仅仅用一个熔丝组，借助于地址的最低位不同的2个备用行译码器，进行置换。在这种情况下，为了进行2个备用行译码器的选择，向备用行译码器选择用的译码器DEC的输入挪用地址位信号A0。

不合格例A，示出的是这样的情况：利用不合格行译码器和地址的最低位是相同的逻辑电平的备用部件进行置换。

借助于以上的构成，将会发生这样的情况：在对于存储单元阵列内的不合格存储单元的平均缺陷设想数20准备了128个备用部件和28个熔丝组的情况下，即便是在因宽度(面积)宽的缺陷多发而不得不使用28个以上的备用部件的状况下，也可以进行补救而不会把熔丝组用尽。

如上所述，倘采用实施例4，则即便是随着器件的微细化的进步，缺陷的大小相对地变大，也可以节约芯片上的占有面积大的熔丝组的使用(抑制熔丝组数的增加)，可以使面积效率改善而不会使合格品率降低。

另外，若进行上述那样的置换，则虽然置换可能个数为0.5个存储体中4个备用部件，但是，如果预先准备好比较多的备用部件的量，则可以抑制伴随有巨大缺陷的熔丝组的使用(阻止不必要的消费)而不会有大的损失，而且是非常有效的。

<实施例8的熔丝组的变形例1>

图16示出了实施例8中的图14所示的熔丝组的变形例1，同时，还取出其一部分示出了具体的构成例和动作例。

该熔丝组与图14所示的熔丝组比，除省去了存储是否使用熔丝组的熔丝f13和与之串联连接的1组MOS晶体管对TP、TN这一点不同之外，其它都相同，故赋予与图14中同一标号。

即便是省去了上述熔丝f13，仍可以得到与图14所示的熔丝组同样的效果。即，结果变成为与上述互补的地址信号位A0、/A0对应地准备的2条熔丝f0、f1，如上所述，在切断了不论哪一方的情况下使用熔丝组，而在两方都没切断的情况下则不使用熔丝组。

即，与上述熔丝f0、f1对应的第1比较电路CMP-A0的输出，虽然在熔丝f0、f1的不论哪一方切断的情况下都变成为激活状态‘H’，但由于在熔丝f0、f1两方都未被切断的情况下却变成为非激活状态‘L’，故该比较电路CMP-A0的输出与来自熔丝f13的读出数据是等效的，可以用该比较电路CMP-A0的输出，与图14所示的熔丝组同样地控制与非门电路NAND和与门电路AND。

倘采用上述变形例1的熔丝组，与图14所示的熔丝组比，由于省去了熔丝f13和与之串联连接的1组MOS晶体管对TP、TN，此外，还由于与非门电路NAND和与门电路AND可以减少相应于不输入来自熔丝f13的读出数据那么多的量的输入个数，故在面积上是有利的。

对此，图14所示的熔丝组，由于具有偶数的16条熔丝f0～15和与之串联连接的16组MOS晶体管对的图形的反复重复，故在图形制作处理方面很合适。

<实施例8的熔丝组的变形例2>

图17示出了实施例8中的图14所示的熔丝组的变形例2，同时，取出其一部分示出了具体的构成例和动作例。

该熔丝组，与图16所示的熔丝组比，在以下的点上不同，除此之外则是相同的，故赋予与图16中同一标号。

(1)在译码器(备用行译码器选择电路)DEC的输入一侧，追加了熔丝f16和与之串联连接的一组MOS晶体管TP、TN，使备用行译码器选择用熔丝增加为f14～f163条。

(2)追加了用来择一性地选择上述熔丝f16的读出数据C3和地址位信号A0以向译码器DEC输入的第1选择器SEL1。作为产生用来控制该第1选择器SEL1的选择动作的控制信号的产生电路，追加了取用上述熔丝f0、f1的读出数据F0、F1的逻辑与的与门电路144和使其输出反转的反相器IV。

上述第1选择器SEL1的构成是：使与上述译码器C3和地址位信号A0对应地向各自一端输入的2个CMOS传送门电路TG1、TG2的各自另一端(输出端一侧)进行共通连接，上述2个传送门电路TG1、TG2借助于由上述与门电路144和反相器IV供给的互补的控制信号互补地进行控制。

该第1选择器SEL1的动作，在与门电路144的输出为‘H’的情况下，输入地址位信号A0的传送门电路TG1变成为ON状态，剩下的传送门电路TG2变成为OFF状态，地址位信号A0作为备用行译码器选择的最低位地址向译码器DEC输入。

对此，在与门电路144的输出为‘L’的情况下，输入熔丝f16的读出数据的传送门电路TG2变成为ON状态，剩下的传送门电路TG1变成为OFF状态，熔丝f16的读出数据C3作为备用行译码器选择的最低位地址向译码器DEC输入。

图18示出了使用图16的熔丝组进行图13中的一个存储体内的置换的不合格例A、B、C。

不合格例B示出的是这样的情况：在仅仅地址位信号A0不同的相邻的2个行译码器都为不合格的情况下，或在跨越仅仅地址位信号A0不同的2个行译码器变成为不合格的情况下，仅仅用一个熔丝组，借助于地址的最低位不同的2个备用行译码器进行置换。在这种情况下，为了进行2个备用行译码器的选择，向备用行译码器选择用的译码器DEC的输入挪用地址位信号A0。为此，若预先把上述2条熔丝f0、f1两方都切断，则数据F0，F1都变成为‘H’，与门电路144的输出变成为‘H’，地址位信号A0向译码器DEC输入，故可以进行与图16所示的熔丝组同样的动作，可以得到同样的效果。

不合格例A示出的是这样的情况：用不合格行译码器与地址的最低位是相同的逻辑电平的备用部件进行置换。

不合格例C示出了用不合格行译码器与地址的最低位是相反的逻辑电平的备用部件进行置换的情况。在这种情况下，如果2条熔丝f0、f1中的至少一方未预先切断，则熔丝f0、f1的不论哪一方会变成为‘L’，与非门电路的输出变成为‘L’，熔丝f16的读出数据C3向译码器DEC输入。因此，倘采用上述熔丝组，则采用预先进行熔丝f16的切断/非切断的办法，就可以进行所希望的置换。

<实施例8中的熔丝组的变形例3>

在上述实施例8及其变形例1、2中，示出了用一个熔丝组应付需要2个备用部件的置换的例子，在这里，对用一个熔丝组应付需要4个备用部件的置换的变形例3进行说明。

图19的电路图示出了实施例8中的图14所示的熔丝组的变形例3。由于该熔丝组，与图17所示的熔丝组比，在以下的点上不同，此外是相同的，故赋予与图17中同一标号。

(1)使用17条熔丝f0～f16和与之串联连接的17组MOS晶体管对TP、TN，其中14条熔丝f0～f13存储指定存储单元不合格地址的信息(也包括是哪一个存储体的信息)，3条熔丝f14～f16存储指定与存储体内的8个备用行译码器SRD0～SRD7中的哪一个对应的信息。

(2)上述不合格地址指定信息存储用的14条熔丝f0～f13之内，10条熔丝f0～f9指定与存储体内256个标准行译码器NRS0～NRS255之间的对应关系，剩下的4条熔丝f10～f13，存储用来选择16个存储体BANK0～BANK15的信息。

上述14条熔丝f0～f13之内，4条熔丝f0～f13是与行地址的最低位的互补信号A0、/A0及其高位的互补信号A1、/A1对应地准备的。从上述熔丝f0、f1、f2、f3读出的熔丝数据F0、F1、F3、F4和上述互补地址信号A0、/A0、A1、/A1，向一致检测电路(第2比较电路CMP-A01)输入。

该第2比较电路CMP-A01，由输入上述F0和A0的第1或门电路191、输入上述F1和/A0的第2或门电路192、输入上述F2和A1的第3或门电路193、输入实施F2和/A1的第4或门电路194和输入这些或门电路191～194的各个输出的与门电路195构成。

该第2比较电路CMP-A01的动作，在熔丝f0、f1、f2、f3分别不切断的情况下，第1或门电路191～第4或门电路194的输出之内的2个变成为‘L’，与门电路195的输出变成为‘L’(非激活状态)，结果变成为不使用对应的熔丝组。

对此，在熔丝f0、f2被切断的状态(F0、F2＝‘H’)的情况下，第1或门电路191、第3或门电路193的输出为‘H’，在/A0、/A1＝‘H’时，第2或门电路192、第4或门电路194的输出变成为‘H’，与门电路195的输出变成为‘L’(一致检测输出)，结果变成为把/A0、/A1＝‘H’的地址(一种的组合)看作是不合格。

此外，在熔丝f1、f2被切断的状态(F1、F2＝‘H’)的情况下，第2或门电路192、第3或门电路193的输出为‘H’，在A0、/A1＝‘H’时，第1或门电路191、第4或门电路194的输出变成为‘H’，与门电路195的输出变成为‘H’，结果变成为把/A0、/A1＝‘H’的地址(一种的组合)看作是不合格。

此外，在熔丝f1、f3被切断的状态(F1，F3＝‘H’)的情况下，第2或门电路192、第4或门电路194的输出为‘H’，在A0、A1＝‘H’时，第1或门电路191、第3或门电路193的输出变成为‘H’，与门电路195的输出变成为‘H’，结果变成为把A0、A1＝‘H’的地址(一种的组合)看作是不合格。

此外，在熔丝f0、f3被切断的状态(F0、F3＝‘H’)的情况下，第1或门电路191、第4或门电路194的输出为‘H’，在/A0、A1＝‘H’时，第2或门电路192、第3或门电路193的输出变成为‘H’，与门电路195的输出变成为‘H’，结果变成为把/A0、A1＝‘H’的地址(一种的组合)看作是不合格。

此外，在熔丝f0、f1、f2被切断的状态(F0、F1、F2＝‘H’)的情况下，第1或门电路191、第2或门电路192、第3或门电路193的输出为‘H’，在/A1＝‘H’时，第4或门电路194的输出变成为‘H’，与门电路195的输出变成为‘H’，结果变成为把/A1＝‘H’的地址(2种的组合)看作是不合格。

此外，在熔丝f1、f2、f3被切断的状态(F1、F2、F3＝‘H’)的情况下，第2或门电路192、第3或门电路193、第4或门电路194的输出为‘H’，在A0＝‘H’时，第1或门电路191的输出变成为‘H’，与门电路195的输出变成为‘H’，结果变成为把A0＝‘H’的地址(2种的组合)看作是不合格。

此外，在熔丝f0、f1、f3被切断的状态(F0、F1、F3＝‘H’)的情况下，第1或门电路191、第2或门电路192、第4或门电路194的输出为‘H’，在A1＝‘H’时，第3或门电路193的输出变成为‘H’，与门电路195的输出变成为‘H’，结果变成为把A1＝‘H’的地址(2种的组合)看作是不合格。

此外，在熔丝f0、f1、f2、f4被切断的状态(F0、F1、F2、F3＝‘H’)的情况下，第1或门电路191～第4或门电路194的输出全都为‘H’，与门电路195的输出变成为‘H’而与A0、A1的逻辑电平无关，结果变成为把A0/A1的4种的组合的地址的全部都看作是不合格。

(3)追加了用来择一性地选择上述3条熔丝f14～f16之内的熔丝f15的读出数据C2和地址位信号A1以向译码器DEC输入的第2选择器SEL2。

作为产生用来控制上述选择器SEL2的控制信号的电路，追加了取用上述熔丝f2、f3的读出数据F2、F3的逻辑与的与门电路196和使其输出反转的反相器IV。

该第2选择器SEL2的构成为：使与上述地址位信号A1和译码器C2对应地向各自一端输入的2个CMOS传送门电路TG1、TG2的各自另一端(输出端一侧)进行共通连接，上述2个传送门电路TG1、TG2借助于由上述与门电路196和反相器IV供给的互补的控制信号互补地进行控制。

该第2选择器SEL2的动作，在与门电路196的输出为‘H’的情况下，输入地址位信号A1的传送门电路TG1变成为ON状态，剩下的传送门电路TG2则变成为OFF状态，地址位信号A1向译码器DEC输入。

对此，在与门电路196的输出为‘L’的情况下，输入熔丝f15的读出数据C2的传送门电路TG2变成为ON状态，剩下的传送门电路TG1则变成为OFF状态，上述数据C2向译码器DEC输入。

即，向译码器DEC输入熔丝f14的读出数据C1、第2选择器SEL2的输出数据和第1选择器SEL1的输出数据。

在这种情况下，在熔丝f0、f1都被切断的情况下，在备用部件选择的最低位地址中使用A0来取代熔丝f16的读出数据C3，在熔丝f2、f3都被切断的情况下，在备用部件选择的中位地址中使用A1来取代熔丝f15的读出数据C2。

因此，采用预先选择好与第2选择器SEL2对应的熔丝f15和与第1选择器SEL1对应的熔丝f16的切断/非切断的办法，就可以选择所希望的备用部件。

图20示出了用图19的熔丝组进行图13中的一个存储体内的置换的不合格例A～D。其中，不合格例A～D并不是同时发生，而是仅仅把单独发生的情况排列起来表示的不合格例。在不论哪一个的不合格例A～D中熔丝组都仅仅消费一个。

即，不合格例A示出的是仅仅进行一个备用部件的置换的情况，可以根据备用部件选择用熔丝f14、f15、f16自由地选择备用部件。

不合格例B示出的是进行仅仅地址位A1不同的2个备用部件的置换的情况，在备用部件选择的中位地址中挪用了A1，最低位地址位A0，根据熔丝f16的切断/非切断可以是‘1’、‘0’中的任何一方。

不合格例C，与不合格例B比，是A1和A0换过来的情况。

不合格例D，示出的是：在地址位A2以上的地址是相同的连续的4个标准译码器为不合格的情况下，进行4个备用部件的置换的情况。

另外，如上所述，为了使用一个熔丝组置换地址位A2以上的地址是相同的连续的4个标准译行码器之间相邻的2个标准译码器成为可能，想办法把存储体内的备用部件排列成使得最低位地址位A0变成为0110这样的排列。

即，倘采用图19所示的熔丝组，则借助于熔丝f0～f3之内的至少2个切断的组合，从输入地址的最低位开始，2位的地址位信号A0/A1的4种的组合中的一个、2个或4个备用部件的置换，可以用一个熔丝组来应付。

另外，在上述各个实施例中，作为不合格地址存储电路的非易失性存储器件，虽然用的是熔丝组，但是也可以使用ROM、EPROM、EEPROM等其它的非易失性半导体存储器件。本发明所使用的半导体存储装置不限于单体，还包括与逻辑电路等混合装配的存储装置的情况。

发明的效果

如上所述，倘采用本发明的半导体存储装置，采用同时使用备用部件的分散式配置和集中式配置的办法，即便是在减少与存储单元阵列的细分化后的多个的单位对应地设置的备用部件个数的情况下，在单元阵列全体中缺陷不均衡地存在的情况下，也可以应付，可以在维持补救率和补救自由度的同时，减少总备用部件个数，提高芯片上的冗余电路的面积效率。

此外，倘采用本发明的半导体存储装置，则可以在同一存储体内共用每一个存储体内具有的备用部件，在单元阵列全体内缺陷不均衡地存在的情况下可以应付，可以在维持补救率和补救自由度的同时，减少总备用部件个数，提高芯片上的冗余电路的面积效率。

此外，倘采用本发明的半导体存储装置，则变成为使得可以用一个熔丝组承担多个备用部件的的置换，可以抑制在应付面积大的缺陷时的熔丝组的消费，可以得到高的合格品率而不增加占有面积大的熔丝组。

Claims (27)

1.一种半导体存储装置，其特征是具备：

分别设置在存储单元阵列的多个单位中的第1备用部件；

与上述多个单位分开来设置的第2备用部件；

把上述第2备用部件选择性地分配给上述多个单位内的任意单位的装置。

2.一种半导体存储装置，其特征是具备：

把存储单元阵列分割成多个构成的多个标准存储体；

在为置换上述存储单元阵列的不合格存储单元而设置的一个备用存储体中汇总地配置的第1冗余单元阵列；

与上述多个标准的存储体对应地设置的多个第2冗余单元阵列；

与上述各个标准的存储体对应地设置，用输入地址对上述存储单元阵列的行、列进行选择的标准译码器；

选择驱动上述第1冗余单元阵列的第1备用译码器；

对应地选择驱动上述多个第2冗余单元阵列的多个第2备用译码器；

供给驱动控制上述第1备用译码器的第1置换控制信号的第1置换控制信号线；

供给驱动控制上述多个第2备用译码器的第2置换控制信号的第2置换控制信号线；

预先存储好不合格存储单元的地址与上述第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息，并根据上述所存储的不合格存储单元的地址与输入地址之间的一致检测结果和与上述第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息，选择性地输出上述第1置换控制信号或第2置换控制信号的多个第1存储电路；

在上述第1置换控制信号线和第2置换控制信号线中的任何一条为激活状态时把上述标准译码器控制为非激活状态的控制电路。

3.权利要求2所述的半导体存储装置，其特征是：

上述第1存储电路具备：

预先存储上述不合格存储单元的地址和上述第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息的第1存储装置；

根据上述第1存储装置的存储信息，判别该第1存储电路与上述第1冗余单元阵列和第2冗余单元阵列中的哪一个对应，输出上述第1置换控制信号或第2置换控制信号的第1输出电路。

4.权利要求3所述的半导体存储装置，其特征是：

上述第1存储装置具备：

与切断/非切断状态对应地存储不合格存储单元的地址的各个位数据的多个第1熔丝器件；

与切断/非切断状态对应地存储用来指定可否选择上述第1冗余单元阵列的1位数据的第2熔丝器件；

与切断/非切断状态对应地存储用来指定可否选择上述第2冗余单元阵列的1位数据的第3熔丝器件；

上述第1输出电路具备：

对上述所存储的不合格存储单元的地址和输入地址进行比较的比较电路；

进行上述比较电路的比较输出和上述第2熔丝器件的存储数据之间的逻辑处理，输出上述第1置换控制信号的第1与门电路；

进行上述比较电路的比较输出和上述第3熔丝器件的存储数据之间的逻辑处理，输出上述第2置换控制信号的第2与门电路。

5.一种半导体存储装置，其特征是具备：

把存储单元阵列分割成多个构成的多个标准的存储体；

在为置换上述存储单元阵列的不合格存储单元而设置的多个备用存储体中配置的多个第1冗余单元阵列；

与上述多个标准的存储体对应地设置的多个第2冗余单元阵列；

与上述各个标准的存储体对应地设置，用输入地址进行上述存储单元阵列的行、列的选择的标准译码器；

对应地选择驱动上述多个第1冗余单元阵列的多个第1备用译码器；

对应地选择驱动上述多个第2冗余单元阵列的多个第2备用译码器；

供给择一性地驱动控制上述多个第1备用译码器的第1置换控制信号的多条第1置换控制信号线；

供给驱动控制上述多个第2备用译码器的第2置换控制信号的第2置换控制信号线；

预先存储不合格存储单元的地址和上述多个第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息，且根据上述所存储的不合格存储单元的地址和输入地址之间的一致检测结果及与上述多个第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息，选择性地输出上述第1置换控制信号或第2置换控制信号的多个第1存储电路；

在上述多条第1置换控制信号线和第2置换控制信号线中的任何一条为激活状态时把上述通常的译码器控制为非激活状态的控制电路。

6.权利要求5所述的半导体存储装置，其特征是：

上述第1存储电路具备：

存储上述不合格存储单元的地址和上述多个第1冗余单元阵列或第2冗余单元阵列之间的对应关系信息的第1存储装置；

根据上述第1存储装置的存储信息，判别该第1存储电路与上述多个第1冗余单元阵列和第2冗余单元阵列中的哪一个对应，选择性地输出上述多个第1置换控制信号或第2置换控制信号中的一个的第1输出电路。

7.一种半导体存储装置，其特征是具备：

把存储单元阵列分割成多个构成的多个标准的存储体；

在为置换上述存储单元阵列的不合格存储单元而设置的一个备用存储体中汇总地配置的多个第1冗余单元阵列；

与上述多个标准的存储体对应地设置的多个第2冗余单元阵列；

与上述各个标准的存储体对应地设置，用输入地址进行上述存储单元阵列的行、列的选择的标准译码器；

对应地选择驱动上述多个第1冗余单元阵列的多个第1备用译码器；

对应地选择驱动上述多个第2冗余单元阵列的多个第2备用译码器；

供给对应地驱动控制上述多个第1备用译码器的第1置换控制信号的多条第1置换控制信号线；

供给驱动控制上述多个第2备用译码器的第2置换控制信号的第2置换控制信号线；

与上述多条第1置换控制信号线对应地设置，具备预先存储不合格存储单元的地址的第1存储装置，且根据存储在上述第1存储装置中的不合格存储单元的地址和输入地址之间的一致检测结果，向对应的第1置换控制信号线选择性地输出上述第1置换控制信号多个第1存储电路；

具备预先存储上述不合格存储单元的地址与上述多个第2冗余单元阵列之间的对应关系信息的第2存储装置，且根据存储在上述第2存储装置中的不合格存储单元的地址和输入地址之间的一致检测结果和与上述多个第2冗余单元阵列之间的对应关系信息，向上述第2置换控制信号线选择性地输出上述第2置换控制信号的多个第2存储电路；

在上述多条第1置换控制信号线和第2置换控制信号线中的任何一条为激活状态时把上述通常的译码器控制为非激活状态的控制电路。

8.权利要求2到7中的任何一项所述的半导体存储装置，其特征是：

上述第1冗余单元阵列分别具备多个备用部件；

与上述第1冗余单元阵列对应的上述第1备用译码器，选择性地驱动上述多个备用部件。

9.权利要求2到7中的任何一项所述的半导体存储装置，其特征是：

上述第2冗余单元阵列分别具备多个备用部件；

与上述第2冗余单元阵列对应的上述第2备用译码器，选择性地驱动上述多个备用部件。

10.一种半导体存储装置，其特征是具备：

把存储单元阵列分割成多个而构成，且分别由多个子阵列构成的多个存储体；

分别设置在上述各个子阵列中，与不合格存储单元进行置换的多个备用部件；

与上述各个子阵列对应地设置，用输入地址进行上述子阵列的行选择的多个标准译码器；

与上述各个子阵列对应地设置，且对应地驱动上述多个备用部件的多个备用译码器；

选择指定上述多个存储体的多条存储体选择线；

选择指定与构成上述多个存储体的分别由多个子阵列构成的各组对应地设置，且与各组子阵列对应地设置的上述标准译码器和备用译码器之内的标准译码器的多条标准译码器控制线；

选择指定与构成上述多个存储体的分别由多个子阵列构成的各组对应地设置，且与各组的子阵列对应地设置的上述标准译码器和备用译码器之内的备用译码器的多条备用译码器控制线；

择一性地选择控制上述各个子阵列中的多个备用译码器的多条备用译码器选择线；

把上述各个子阵列中的备用部件选择性地分配给属于同一存储体内的别的子阵列的分配装置。

11.权利要求10所述的半导体存储装置，其特征是：

上述分配装置具备多个存储电路，该存储电路预先存储好不合格存储单元的地址和与上述不合格存储单元的地址1对1地对应的上述备用译码器之间的关系信息，对输入地址和上述所存储的不合格地址进行比较，在一致检测时，输出使上述多条备用译码器控制线选择性激活的信号，同时，根据上述所存储的上述不合格存储单元的地址和备用译码器之间的关系信息输出使上述多条备用译码器选择线选择性地激活的信号，在不一致检测时，输出使上述多条标准译码器控制线选择性地激活的信号。

12.权利要求11所述的半导体存储装置，其特征是上述各个存储电路具备：

存储上述不合格存储单元的地址的第1存储装置；

存储与构成上述多个存储体的多组子阵列之间的对应关系信息的第2存储装置；

存储与上述多个备用译码器之间的对应关系信息的第3存储装置；

对上述第1存储装置的存储信息和输入地址进行比较的比较电路；

根据上述比较电路的比较输出和上述第2存储装置的存储信息，输出使上述多条备用译码器控制线中的任意一条激活的信号的第1输出电路；

在使上述多条备用译码器控制线中的任意一条激活时，根据上述第3存储装置的存储信息，输出选择性地使上述多条备用译码器控制线激活的信号的第2输出电路；

根据上述比较电路的比较输出和输入地址，输出使上述多条标准译码器控制线中的任意一条激活的信号的第3输出电路。

13.权利要求12所述的半导体存储装置，其特征是：

上述第1存储装置，具备与切断/非切断状态对应地存储上述不合格存储单元的地址的各个位数据的多个第1熔丝器件，

上述第2存储装置，具备与1位数据切断/非切断状态对应地存储与2组子阵列之间的对应关系信息的第2熔丝器件，

上述第3存储装置，具备与切断/非切断状态对应地存储表示与上述多个备用译码器之间的对应关系的编码数据的各个位数据的多个第3熔丝器件，

上述第1输出电路，是在利用上述比较电路进行的一致检测时，借助于上述第2熔丝器件的存储数据和使之反转后的数据互补地激活，并使2条备用译码器控制线中的不论哪一条激活的第1逻辑电路，

上述第2输出电路，是在利用上述比较电路进行一致检测时，对用上述多个第3熔丝器件存储的编码数据进行译码，并使上述多条备用译码器选择线选择性地激活的译码器，

上述第3输出电路，是在利用上述比较电路进行不一致检测时，借助于输入地址的规定的位信号和使之反转后的信号互补地激活，并使2条标准译码器控制线中的不论哪一条激活的第2逻辑电路。

14.权利要求13所述的半导体存储装置，其特征是：

上述第1逻辑电路，由取用利用上述比较电路进行的一致检测时的检测输出和上述第2熔丝器件的存储数据的逻辑与的第1与门电路，和取用利用上述比较电路进行的一致检测时的检测输出和上述第2熔丝器件的存储数据的反转数据的逻辑与的第2与门电路构成，

上述第2逻辑电路，由取用利用上述比较电路进行的一致检测时的检测输出和上述输入地址的规定的位信号的逻辑与的第3与门电路，和取用利用上述比较电路进行的不一致检测时的检测输出和上述输入地址的规定的位信号的反转信号的逻辑与的第4与门电路构成。

15.权利要求10所述的半导体存储装置，其特征是：

上述分配装置具备存储电路，该存储电路预先存储好不合格存储单元的地址，对输入地址和上述所存储的不合格存储单元的地址进行比较，在一致检测时，输出使上述多条备用译码器控制线选择性地激活的信号，在不一致检测时，输出使上述多条标准译码器控制线激活的信号。

16.权利要求15所述的半导体存储装置，其特征是：

上述存储电路具备：

仅仅具有一个对应的备用译码器；

存储上述不合格存储单元的地址的第1存储装置；

存储与构成上述多个存储体的多组子阵列之间的对应关系信息的第2存储装置；

对上述第1存储装置的存储信息和输入地址进行比较的比较电路；

根据上述比较电路的比较输出和上述第2存储装置的存储信息，输出使上述多条备用译码器控制线中的任意一条激活的信号的第1输出电路；

在使上述多条备用译码器控制线中的任意一条激活时，输出使上述对应的备用译码器激活的信号的第2输出电路；

根据上述比较电路的比较输出和输入地址的规定的位信号，输出使上述多条标准译码器控制线中的任意一条激活的信号的第3输出电路。

17.权利要求10到16中的任何一项所述的半导体存储装置，其特征是上述子阵列具备：

由字线、备用字线、位线对和与它们的各个交叉部分对应的配置的存储单元构成的子单元阵列部分；

配置在上述子单元阵列部分的两侧，含有受均衡信号控制并使上述位线对均衡于位线均衡电位的多个均衡电路和读出放大从被选择的行的存储单元读出到位线上的数据的多个读出放大器的均衡电路·读出放大器列；

输入上述存储体选择线和上述标准译码器控制线和上述备用译码器控制线的信号，在存储体激活开始时，采用把与同一存储体的所有子阵列对应的均衡电路控制为解除均衡状态后，把读出放大器暂时控制为激活准备状态，使上述多条标准译码器控制线和多条备用译码器控制线的任意一条激活的办法，对于应当激活的子阵列，把对应的均衡电路控制为保持解除均衡状态不变并使读出放大器维持激活准备状态不变，对于剩下的应当非激活的子阵列，则使对应的均衡电路返回均衡状态，使读出放大器返回非激活状态的控制电路。

18.权利要求10到16中的任何一项所述的半导体存储装置，其特征是上述子阵列具备：

由字线、备用字线、位线对和与它们的各个交叉部分对应配置的存储单元构成的子单元阵列部分；

配置在上述子单元阵列部分的两侧，含有受均衡信号控制并使上述位线对均衡于位线均衡电位的多个均衡电路；

分别连接在含有配置在相邻的子阵列之间且在相邻的子阵列之间共用的多个位线读出放大器的读出放大器列和各个位线对之间的阵列选择开关；

输入上述存储体选择线和上述标准译码器控制线和上述备用译码器控制线的信号，在存储体激活开始时，采用把与同一存储体的所有子阵列对应的上述均衡电路控制为解除均衡状态同时使上述阵列选择开关处于解除连接状态后，把读出放大器暂时控制为激活准备状态，使上述多条标准译码器控制线和多条备用译码器控制线的任意一条激活的办法，对于应当激活的子阵列，使对应的上述均衡电路维持解除均衡状态，同时，把相邻的子阵列的阵列选择开关控制为连接解除状态，使读出放大器维持激活准备状态不变，对于剩下的应当非激活的子阵列，则把对应的上述均衡电路控制为均衡状态，同时，把上述阵列选择开关控制为连接状态，使读出放大器返回非激活状态的控制电路。

19.权利要求17所述的半导体存储装置，其特征是上述控制电路具备：

输入上述存储体选择线的信号，生成与其前沿同步以缩短时间宽度的脉冲信号的第1电路；

向栅极输入上述第1电路的输出信号的第1NMOS晶体管；

连接在上述第1NMOS晶体管的漏极和电源节点之间，向栅极输入上述存储体选择线的信号的PMOS晶体管；

连接在上述第1NMOS晶体管的源极和接地节点之间，向栅输入上述标准译码器控制线的信号的第2NMOS晶体管；

连接在上述第1NMOS晶体管的源极和接地节点之间，向栅极输入上述备用译码器控制线的信号的第3NMOS晶体管；

锁存上述第1NMOS晶体管的漏极电位的锁存电路；

进行上述锁存电路的输出信号和来自上述存储体选择线的输入信号的逻辑处理，并输出上述均衡电路的均衡控制信号的逻辑门电路。

20.一种半导体存储装置，其特征是具备：

把存储单元阵列分割成多个的存储体；

分别设置在上述各个存储体内，与不合格存储单元进行置换的多个备用部件；

与上述各个存储体对应地设置，用输入地址进行上述存储体的选择的多个标准译码器；

与上述各个存储体对应地设置，对应地驱动上述多个备用部件的多个备用译码器；

选择指定上述多个存储体的多条存储体选择线；

用来选择指定上述标准译码器和备用译码器之内的备用译码器的备用译码器控制线；

择一性地选择控制上述各个存储体中的多个备用译码器的多个备用译码器选择线；

仅仅设置比上述备用部件的总数少的个数，任意地选择上述备用部件的一个或多个以置换不合格存储单元的分配装置。

21.权利要求20所述的半导体存储装置，其特征是：上述分配装置具备存储电路，该存储电路预先存储好一个或多个不合格存储单元的地址和与上述不合格存储单元的地址1对1地对应的上述备用译码器之间的关系信息，对输入地址和上述所存储的一个或多个不合格存储单元的地址进行比较，与一致检测时/不一致检测时对应地输出使上述备用译码器控制线激活/非激活的信号，在一致检测时，根据上述所存储的不合格存储单元的地址与备用译码器之间的关系信息，输出使上述多个备用译码器选择线选择性地激活的信号。

22.权利要求21所述的半导体存储装置，其特征是上述存储电路具备：

存储一个或多个上述不合格存储单元的地址的第1存储装置；

对上述第1存储装置的信息和输入地址进行比较的比较电路；

根据由上述比较电路得到的一致检测时的输出，输出使上述备用译码器控制线激活的信号的第1输出电路；

存储上述多个备用译码器与上述不合格存储单元的地址之间的1对1地对应关系信息的第2存储装置；

在使上述备用译码器控制线激活时，根据在上述第2存储装置的信息和在置换中使用的地址的至少是最低位位信号，输出使上述多条备用译码器选择线选择性地激活的信号的第2输出电路。

23.权利要求22所述的半导体存储装置，其特征是：上述第1存储装置所存储的多个不合格存储单元的地址，定为仅仅在置换中使用的地址的最低位或由上述最低位与其高位的1位构成的仅仅2位不同的2种到4种的地址，

在上述第2输出电路的输入中，含有上述不同的1位或2位的地址位。

24.权利要求23所述的半导体存储装置，其特征是：

上述第1存储装置，具备与切断/非切断状态对应起来存储在上述不合格存储单元的置换中使用的地址的最低位位信号、其反转信号和比上述最低位处于高位的各个位数据的多个第1熔丝器件，

上述第2存储装置，具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据中的上述最低位以外的各个位数据的第2熔丝器件，

上述第1输出电路具备：

对在上述置换中使用的地址的最低位位信号和其反转信号及与之对应的上述第1存储装置的存储数据进行比较的第1比较电路；

对比上述地址的最低位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；

进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用译码器控制线激活的信号的第1与门电路，

上述第2输出电路，是输入上述地址的最低位位数据和上述第2存储装置的存储数据，并对之进行译码，使上述多条备用译码器选择线选择性地激活的译码器。

25.权利要求23所述的半导体存储装置，其特征是：

上述第1存储装置，具备与切断/非切断状态对应起来存储在上述不合格存储单元的置换中使用的地址的最低位位信号、其反转信号和比上述最低位处于高位的各个位数据的多个第1熔丝器件，

上述第2存储装置，具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据的各个位数据的第2熔丝器件，

上述第1输出电路具备：

对在上述置换中使用的地址的最低位位信号和其反转信号及与之对应的上述第1存储装置的存储数据进行比较的第1比较电路；

对比上述地址的最低位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；

进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用译码器控制线激活的信号的第1与门电路，

上述第2输出电路，是输入已把在上述第2存储装置中存储的编码数据或其最低位位数据切换成在上述置换中使用的地址的最低位位数据的编码数据，并对之进行译码后使上述多条备用译码器选择线选择性地激活的译码器。

26.权利要求23所述的半导体存储装置，其特征是：

上述第1存储装置，具备与切断/非切断状态对应起来，从在上述不合格存储单元的置换中使用的地址的最低位开始存储2位的信号、它们的反转信号和比它们处于高位的各个位数据的多个第1熔丝器件，

上述第2存储装置具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据的各个位数据的第2熔丝器件，

上述第1输出电路具备：

对从在上述置换中使用的地址的最低位开始存储2位的信号和它们的反转信号及与它们对应的上述第1存储装置的存储数据进行比较的第1比较电路；

对从上述地址的最低位开始比2位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；

进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用泽码器控制线激活的信号的第1与门电路，

上述第2输出电路，是输入已把在上述第2存储装置中存储的编码数据或从其最低位开始2位的数据之内的至少一位已切换成上述地址的对应的位数据的编码数据，并对之进行译码后使上述多条备用译码器选择线选择性地激活的译码器。

27.权利要求20所述的半导体存储装置，其特征是：还具备选择指定上述标准译码器和备用译码器之内的标准译码器的标准译码器控制线，

上述存储电路还具备第3输出电路，用来根据利用上述比较电路进行的不一致检测时的输出，输出使上述标准译码器控制线激活的信号。

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