CN1505038A

CN1505038A - 实现冗长置换且可高速读出的存储装置

Info

Publication number: CN1505038A
Application number: CNA031588131A
Authority: CN
Inventors: 日高秀人
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-09-12
Filing date: 2003-09-12
Publication date: 2004-06-16
Anticipated expiration: 2023-09-12
Also published as: US7286431B2; JP2004158162A; US7126845B2; JP4679036B2; CN100416697C; US20050169067A1; US20070014172A1; US6894922B1

Abstract

进行正规位线BL3、/BL3的选择时，同时进行备用位线SBL2、/SBL2的选择，为了它们与不同的读出数据总线对连接而配置列选择门电路。为了使读出数据总线的负荷容量不产生大的差异，列选择门电路被分散配置。冗长判定结果，通过读出放大器(83)之前的控制信号φ1、φ2的活性化，由读出数据反映。另外，设置2台读出放大器，为了选择该输出之一，也可以使用控制信号φ1、φ2。由此，能够提供实现冗长置换同时可高速读出的存储装置。

Description

实现冗长置换且可高速读出的存储装置

技术领域

该发明涉及存储装置，特别是涉及磁性体随机存取存储器(MRAM)的可高速动作的冗长结构。

现有技术

作为可高速存储非易失数据的存储装置，MRAM(Magnetic RandomAccess Memory)设备正在被关注。MRAM设备是使用由半导体集成电路所形成的多个薄膜磁性体进行非易失数据存储、针对各薄膜磁性体可进行随机存取的存储装置。

特别是近几年，发表了由于把利用了磁遂道接合(MTJ：MagneticTunnel Junction)的薄膜磁性体作为存储单元使用、MRAM设备的性能飞跃进步的消息。

关于设置了有磁遂道接合的存储单元的MRAM设备，已在下述文献1～文献3等公布了。

文献1

Roy Scheuerline等其他6名、“在各单元采用了FET开关及磁遂道接合、10ns读出·写入的非易失存储阵列(A10ns Read and WriteNon-Volatile Memory Array Usinga Magnetic Tunnel JunctionandFET Switch in each Cell)”，(美国)，2000年美国电气电子学会国际固体电路会议·技术论文集TA7.2(2000 IEEE ISSCC Digest ofTechnical Papers，TA7.2)，P.128-129。

文献2

M.Durlam等其他5名、“基于磁遂道接合元件的非易失随机存取存储器(Nonvolatile RAM based on Magnetic Tunnel JunctionElements)”，(美国)，2000年美国电气电子学会国际固体电路会议·技术论文集TA7.3(2000 IEEE ISSCC Digest of Technicalpapers，TA7.3)，P.130-131。

文献3

Peter K.Naji等其他4名、“256kb、3.0伏及1晶体管1磁遂道接合型非易失磁阻性随机存取存储器(A 256kb 3.0V 1T1MTJNonvolatile Magnetoresistive RAM)”(美国)，2001年美国电气电子学会国际固体电路会议·技术论文集TA7.6(2001 IEEE ISSCCDigest of Technical Papers，TA7.6)，P.122-123。

图36是表示现有的含有磁隧道接合部的存储单元(以下也只称「MTJ存储单元」)结构的概略图。

参照图36，MTJ存储单元包括隧磁阻元件TMR，其电阻按照存储数据电平变化；存取元件ATR，其用于数据读出时形成通过遂道磁阻元件TMR的读出电流Is的线路。存取元件ATR有代表性的是由场效应型晶体管形成的，因此，以下把存取元件ATR也称为存取晶体管ATR。存取晶体管ATR结合于隧道磁阻元件TMR与固定电位(接地电位Vss)之间。

针对MTJ存储单元，配置写字线WWL，其用于指示数据写入；读字线RWL，其用于执行数据读出；位线BL，其是在数据读出及数据写入中、用于传输对应存储数据数据电平的电信号的数据线。另外，写字线WWL也称为数字线DL。

图37是说明来自MTJ存储单元的数据读出动作的概念图。

参照图37，隧道磁阻元件TMR含有强磁性体层(以下也只称「固定磁化层」)FL，其有固定的一定磁化方向；强磁性体层(以下也只称为「自由磁化层」)VL，其在按照外部附加磁场的方向被磁化。在固定磁化层FL及自由磁化层VL之间，设置由绝缘体膜所形成的隧道壁垒层(隧道膜)TB。自由磁化层VL按照所写入的存储数据，在与固定磁化层FL同一方向或与固定磁化层FL相反方向被磁化。通过固定磁化层FL、隧道壁垒层TB及自由磁化层VL，形成磁隧道接合。

在数据读出时，随着读字线RWL的活性化，存取晶体管ATR呈导通状态。由此，可以使读出电流Is向从位线BL经隧道磁阻元件TMR、存取晶体管ATR到接地节点的电流线路流动。

隧道磁阻元件TMR的电阻按照固定磁化层FL及自由磁化层VL各自磁化方向的相对关系变化。具体地说，固定磁化层FL的磁化方向与自由磁化层VL的磁化方向相同场合的隧道磁阻元件TMR的电阻值比两者磁化方向相反场合小。

从而，如果在按照存储数据的方向使自由磁化层VL磁化，由于读出电流Is，在隧道磁阻元件TMR发生的电压变化因存储数据电平而异。因而在存储单元数据读出时，如果对存储单元附加定电压、用电流检测型读出放大器检测按照保持读出电流Is的数据的变化，可以读出数据。另外，例如使位线BL预充电到一定电位后，如果使读出电流Is向隧道磁阻元件TMR流动，通过检测位线BL的电压，可以读出MTJ存储单元的存储数据。

图38是说明针对MTJ存储单元的数据写入动作的概念图。

参照图38，在数据写入时，读字线RWL被非活性化，因此，存取晶体管ATR呈非导通状态。在该状态下，使在按照写入数据的方向磁化自由磁化层VL用的数据写入电流分别向写字线WWL及位线BL流动。自由磁化层VL的磁化方向根据因流经位线BL的数据写入电流所发生的磁场H(BL)来决定。

图39是说明针对MTJ存储单元的数据写入时、数据写入电流与隧道磁阻元件磁化方向的关系的概念图。

参照图39，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL、在磁化容易轴(EA：Easy Axis)方向附加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL作用于磁化困难轴(HA：Hard Axis)方向的磁场。磁场H(EA)及H(HA)分别与因分别流经位线BL及写字线WWL的电流所产生的两个磁场的各一方对应。

在MTJ存储单元中，固定磁化层FL被固定的磁化方向沿自由磁化层VL的磁化容易轴、自由磁化层VL按照存储数据的电平(“1”及“0”)、沿磁化容易轴方向、在与固定磁化层FL同向或反向被磁化。以下，在本说明书中，用R1及R0(其中R1＞R0)分别表示分别对应自由磁化层VL两种磁化方向的隧道磁阻元件TMR的电阻。MTJ存储单元对应这种自由磁化层VL的两种磁化方向，可以存储1位的数据(“1”及“0”)。

自由磁化层VL的磁化方向只在所附加的磁场H(EA)及H(HA)之和达到图中所示的星形特性线外侧区域的场合，才可以重新改写。即所附加的数据写入磁场强度相当于星形特性线内侧区域的场合，自由磁化层VL的磁化方向不发生变化。

如星形特性线所示，通过对自由磁化层VL附加磁化困难轴方向的磁场，可以降低使磁化方向变化所需要、沿磁化容易轴的磁场的阈值。

如图39的例，设计了数据写入时的动作点的场合，在作为数据写入对象的MTJ存储单元中，磁化容易轴方向的数据写入磁场设计为其强度为HWR。即为了得到该数据写入磁场HWR，设计流经位线BL或写字线WWL的数据写入电流的值。一般，数据写入磁场HWR用磁化方向切换所需要的开关磁场HSW与余量分ΔH之和来表示。即，用HWR＝HSW+ΔH来表示。

为了改写MTJ存储单元的存储数据即隧道磁阻元件TMR的磁化方向，需要使规定电平以上的数据写入电流向写字线WWL和位线BL两方流动。由此，隧道磁阻元件TMR中的自由磁化层VL按照沿磁化容易轴(EA)的数据写入磁场的方向，在与固定磁化层FL的磁化方向相同或相反的方向被磁化。一旦写入到隧道磁阻元件TMR的磁化方向即MTJ存储单元的存储数据在执行新的数据写入之前的期间被非易失保持。

这样，隧道磁阻元件TMR其电阻按照可依据所附加的数据写入磁场改写的磁化方向变化。通过分别对应附加隧道磁阻元件TMR中自由磁化层VL的两种磁化方向和存储数据的电平(“1”及“0”)，能够执行非易失数据存储。

MRAM与闪存器等非易失存储器相比，能够高速存取。但是，问题是正因为可以高速存取，所以在备有冗长结构的场合，影响其高速性。即为判定在地址比较电路中输入地址是否是应由冗长单元置换的地址的冗长判定所需要的时间使存取时间变差。

作为其解决办法，考虑例如在数据读出时，对正规存储单元和备用存储单元同时进行并行存取。但是，在MRAM中，存储单元的电阻值高为数+KΩ，因此读出电流的值小。例如在MRAM中，在存储单元数据读出时，对存储单元附加0.5V的低电压，按照保持20μA读出电流的数据，用电流检测型读出放大器检测数μA变化。

这时，会出现以下两个问题。首先第1，当所选择的存储单元读出电流流动的电流线路上的电阻值、特别是存储单元源线的电阻大时，存取性能变差。第2，在并行存取时，多个存储单元同时进行读出动作，因此，源线电阻问题更加显著。

发明内容

该发明是为解决这些问题而进行的。其目的是提供既备有冗长结构又能够进行高速且稳定动作的存储装置。

该发明简言之是一种存储装置，其包括多个正规存储单元、多个备用存储单元、多条位线、读出放大电路、多条数据线和连接电路。

多个备用存储单元在多个正规存储单元中存在缺陷存储单元时，代替缺陷存储单元使用。多条位线用于从多个正规存储单元读出数据。读出放大电路从多个正规存储单元和多个备用存储单元读出数据。多条数据线用于将多条位线连接于读出放大电路。连接电路形成为了使多条数据线的负荷容量实质上相等而将多条数据线连接于多个正规存储单元及多个备用存储单元的线路的一部分。连接电路形成将按照第1输入地址所选择的多条位线中第1选择位线连接于多条数据线中第1数据线、同时将按照第1输入地址所选择的多个备用存储单元一部分连接于与多条数据线中第1数据线不同的第2数据线的线路的一部分，形成将按照第2输入地址所选择的多条位线中第2选择位线连接于第2数据线、同时将按照第2输入地址所选择的多个备有存储单元一部分连接于第1数据线的线路的一部分。

按照该发明的其它方面，是一种存储装置，其包括多个存储单元、读出放大电路和电流线路形成部。多个存储单元依据电阻值的变化来存储信息。读出放大电路从由多个存储单元中所同时选择的多个选择存储单元并行进行数据的读出。电流线路形成部在读出放大电路到电源电位供给源之间形成分别对应多个选择存储单元的多条读出电流线路。多条读出电流线路的物理长度实质上彼此相等。

另一方面，该发明是一种存储装置，其包括存储单元阵列和读出放大电路。存储单元阵列包含多个正规存储单元，其依据电阻值的变化来存储信息；备用存储单元，其与多个正规存储单元一起配置为矩阵状，在存储单元阵列中配置于中央部，在多个正规存储单元中存在缺陷存储单元时，代替缺陷存储单元使用；多条位线，其沿存储单元阵列的列方向配置，用于使数据读出电流向多个正规存储单元流动；备用位线，其沿列方向配置，用于使数据读出电流向备用存储单元流动；多条数据线，其传输向多条位线一部分流动的数据读出电流及向备用位线流动的数据读出电流；连接门电路，其将按照数据读出指令所选择的多条位线中的选择位线连接于多条数据线中的一条、同时将备用位线连接于多条数据线中的另外一条。读出放大电路接受由多条数据线所传输的数据读出电流，读出多个正规存储单元和备用存储单元的数据。

再一方面，该发明是一种存储装置，其包括存储单元阵列和读出放大电路。存储单元阵列包含多个存储单元，其依据电阻值的变化来存储信息；多条源线，其设置于从多个存储单元读出数据用的读出电流流动的线路上；伪单元，其与多个存储单元一起配置为矩阵状，配置在存储单元阵列的中央部，保持判识多个存储单元的数据用的参照值；伪源线，其设置于从伪单元读出参照值用的参照电流流动的线路上；多条数据线，其传输读出电流和参照电流。读出放大电路接受由多条数据线所传输的读出电流及参照电流，读出多个存储单元的数据。

再一方面，该发明是一种存储装置，其包括多个存储单元、读出放大电路和电流线路形成部。多个存储单元各自依据电阻值的变化来存储信息，配置于一个存储单元阵列内。读出放大电路从由多个存储单元中所同时选择的多个选择存储单元并行进行数据的读出。电流线路形成部在读出放大电路到电源电位供给源之间，形成分别对应多个选择存储单元的多条读出电流线路。多条读出电流线路至少在存储单元阵列内互相分离。

另外，该发明是一种存储装置，包括多个正规存储单元、多条正规位线、多个第1参照存储单元、多个备用存储单元、多个第2参照存储单元和读出电路。多个正规存储单元各自包含导电性磁性体。多条正规位线与多个正规存储单元的列对应配置。多个第1参照存储单元在多条正规位线中分别各连接1个。多个备用存储单元在多个正规存储单元中存在缺陷存储单元时，代替缺陷存储单元使用。多条备用位线与多个备用存储单元的列对应配置。多个第2参照存储单元在多条备用位线中分别各连接1个。读出电路按照地址信号连接于以下4条位线，即连接由地址信号所指定的读出对象存储单元的第1位线；从第1位线以外的多条正规位线所选择的第2位线；连接对应读出对象存储单元的备用存储单元的第3位线；从第3位线以外的多条备用位线所选择的第4位线，由分别连接于第2、第4位线的第1、第2参照存储单元合成，发生数据读出的参照值。

另外，该发明是一种存储装置，包括多个正规存储单元、多条正规位线、多个第1参照存储单元、第1参照位线、多个备用存储单元、多条备用位线和读出电路。多个正规存储单元各自包含导电性磁性体。多条正规位线与多个正规存储单元的列对应配置。多个第1参照存储单元配置在与多个正规存储单元的列平行的列。第1参照位线与多个第1参照存储单元的列对应配置。多个备用存储单元在多个正规存储单元中存在缺陷存储单元时，代替缺陷存储单元使用。多条备用位线与多个备用存储单元的列对应配置。读出电路按照地址信号至少连接于以下3条位线，即连接由地址信号所指定的读出对象存储单元的正规位线中的第1位线；连接对应读出对象存储单元的备用存储单元的第2位线及第1参照位线，从读出对象存储单元和对应的备用存储单元某一方进行数据读出。

还有，该发明是在存储单元包含导电性磁性体的存储装置，包括多条字线、多个位线对、多个存储单元、第1参照存储单元、第1数据线对和读出电路。多个位线对与多条字线交叉设置，各自包含第1、第2位线。多个存储单元在多条字线与多个位线对的多处交叉部，分别只与第1、第2位线中某一方对应设置。第1参照存储单元保持读出多个存储单元数据时的参照值。第1数据线对包含传输由多个位线对所读出的数据用的第1、第2数据线。读出电路通过字线之一的活性化，从第1、第2位线的一方通过第1、第2数据线的一方读出多个存储单元的数据时，从第1、第2数据线的另一方读出第1参照存储单元的保持值。

从而，该发明的主要优点是能够使多条读出数据总线寄生容量的不平衡变得最小、改善读出容限和存取时间。

该发明的另一个优点是在同时读出多位数据的场合，能够使读出电流线路电阻的偏差变得最小、改善读出容限和存取时间。

该发明的再一个优点是能够将正规存储单元读出电流线路与备用存储单元读出电流线路的电阻之差控制在小的范围，可以改善读出容限和存取时间。

该发明还有一个优点是能够将正规存储单元读出电流线路与伪存储单元参照电流线路的电阻之差控制在小的范围，可以改善读出容限和存取时间。

该发明的其它优点是在存储单元阵列内分离多条读出电流线路，可以减少同时读出多个数据时读出电流线路电阻的影响。

该发明的再一个其它优点是在实现高速存取的同时可以通过简便的伪存储单元发生正确的参照电平。

该发明的上述及其它目的、特征、情况及优点，通过结合附图对该发明进行详细易懂的说明，会更加明确。

附图说明

图1是表示本发明实施例1的MRAM设备1整体结构的概略框图。

图2是表示图1中存储单元阵列10的结构和关于读出/写入电路9的读出结构的电路图。

图3是表示图2中存储单元31结构的电路图。

图4是表示图3示出的存储单元构造第1例的断面图。

图5是表示图3示出的存储单元构造第2例的断面图。

图6是表示图3示出的存储单元构造第3例的断面图。

图7是表示图2中读出放大器83及连接门电路81、82结构例的电路图。

图8是说明图2示出的存储单元阵列10及读出/写入电路9的控制信号用的图。

图9是将作为图2示出的读出/写入电路9的变形例的读出/写入电路9a应用于存储单元阵列10的变形例。

图10是表示作为存储单元阵列10第1变形例的存储单元阵列10a结构的电路图。

图11是表示作为存储单元阵列第2变形例的存储单元阵列10b结构的电路图。

图12是说明作为存储单元阵列第3变形例的存储单元阵列10c结构用的电路图。

图13是表示作为存储单元阵列变形例的存储单元阵列10d和与其对应的读出/写入电路9d结构的电路图。

图14是表示图13示出的结构的控制信号译码关系的图。

图15是表示作为图13中的读出/写入电路9d变形例的读出/写入电路9e结构的电路图。

图16是表示在实施例2所用的存储单元阵列310结构的电路图。

图17是说明在图16示出的结构中进行并行读出时读出电流流动线路用的图。

图18是表示图16示出的电源线第1变形例的图。

图19是表示图16示出的电源线第2变形例的图。

图20是在图18示出的结构中使存储单元阵列再变形了的变形例。

图21是说明作为其它变形例的存储单元阵列510用的图。

图22是表示在分离读出电流线路的实施例3中所用的存储单元阵列610结构的电路图。

图23是表示分离读出电流线路的结构第1变形例的图。

图24是表示分离读出电流线路的结构第2变形例的图。

图25是表示分离读出电流线路的结构第3变形例的图。

图26是表示分离读出电流线路的结构第4变形例的图。

图27是表示分离读出电流线路的结构第5变形例的图。

图28是表示用于实施例4的存储装置的存储单元阵列结构和关于来自存储单元阵列的读出的结构的电路图。

图29是说明从读出放大器向存储单元流动电流线路用的图。

图30是说明不需要写入伪单元数据的伪单元变形例结构用的电路图。

图31是说明在实施例5所用的存储单元阵列和读出电路用的电路图。

图32是表示读出电路变形例的图。

图33是表示与图31同样沿列方向配置伪存储单元的伪列结构其它例的电路图。

图34是表示沿列方向配置伪单元的伪列结构的场合、简化伪单元结构的变形例的电路图。

图35是说明在位线与字线的多个交点中、沿字线每隔1个交点配置存储单元时伪列结构用的电路图。

图36是表示现有的含有磁隧道接合部的存储单元结构的概略图。

图37是说明来自MTJ存储单元的数据读出动作的概念图。

图38是说明针对MTJ存储单元的数据写入动作的概念图。

图39是说明针对MTJ存储单元的数据写入时数据写入电流与隧道磁阻元件磁化方向关系的概念图。

实施方式

以下，参照附图对本发明实施例进行详细说明。另外，图中同一符号表示同一或相当部分。

实施例1

图1是表示本发明实施例1的MRAM设备1整体结构的概略框图。

参照图1，MRAM设备1按照外部来的控制信号CMD及地址信号ADD，进行M位(M：自然数)数据信号DAT的收发。例如按照与外部来的时钟信号CLK同步的时间执行MRAM设备1中的数据读出动作及数据写入动作。或者，也可以不从外部接受时钟信号CLK而在内部规定动作时间。

MRAM设备1包括地址端子2，其接受地址信号ADD的输入；信号端子3a，其接受控制信号CAD及时钟信号CLK的输入；信号端子3b，其接受程序动作时活性化的程序信号PRG的输入；数据端子4，其进行M位数据信号DAT的收发。

MRAM设备1还包括控制电路5，其用于应答控制信号CMD及时钟信号CLK，控制MRAM设备1的整体动作；存储单元阵列10，其含有配置为矩阵状的多个MTJ存储单元。

关于存储单元阵列10的结构稍后再详细说明，存储单元阵列10包含多个正规MTJ存储单元(以下也称为「正规存储单元」)，其可依据地址信号ADD，排列成可分别选择的矩阵状；备用存储单元，其用于帮助产生缺陷的正规存储单元(以下，也称为「缺陷存储单元」)。

分别对应MTJ存储单元的行(以下，也只称为「存储单元行」)，配置写入时进行行选择用的多条数字线DL及读出时进行行选择用的多条读字线RWL。还在存储单元阵列10配置执行列选择用的列选择线CSL。来自存储单元阵列10的数据读出通过读出数据总线RDB执行。

MRAM设备1还包括译码电路7、选择线驱动电路8、读出/写入电路9、冗长控制电路6和程序电路11。

译码电路7执行基于由地址信号ADD所指定的行地址RA、列地址CA的行选择及列选择。选择线驱动电路8按照译码电路7中的行选择及列选择结果，控制读字线RWL、数字线DL、列选择线CSL及其它选择线的活性化。数字线DL分别在与隔着存储单元阵列10配置选择线驱动电路8的相反侧区域12与接地电位Vss结合。

程序电路11将表示缺陷存储单元用的不良地址作为程序信息进行非易失存储。不良地址在程序信号PRG被活性化的程序数据写入时，例如通过地址端子2从外部输入。来自程序电路11的不良地址的读出按照来自控制电路5的指示执行。

冗长控制电路6在通常动作时，将由地址信号ADD所指定的地址与保持于程序电路11的不良地址进行比较，检测这些一致否。然后冗长控制电路6基于该比较结果，进行表示作为数据读出或数据写入对象是否选择了缺陷存储单元的冗长判定。冗长控制电路6生成反映了冗长判定结果的冗长控制信号φ1、φ2。

译码电路7及选择线驱动电路8中、按照地址信号ADD的行选择及列选择的执行不等待冗长判定结果。即通过针对正规存储单元及备用存储单元并行开始数据读出及数据写入时的地址选择动作，以图在含有冗长结构的MRAM设备中动作的高速化。

读出/写入电路9通过按照冗长控制信号φ1、φ2选择多条读出数据总线RDB中的适当读出数据总线来帮助缺陷存储单元。

图2是表示图1中存储单元阵列10的结构和关于读出/写入电路9读出结构的电路图。

参照图2，存储单元阵列10包含读出用字线RWL；备用位线SBL1、/SBL1、SBL2、/SBL2，其与字线RWL交叉设置；位线BL1～BL4、/BL1～BL4，其与字线RWL交叉且与备用位线SBL1、SBL2平行设置。字线RWL包含字线WLj、WLj+1、……和伪字线DWL1、DWL0。字线WLj、WLj+1、……是选择数据保持用存储单元的字线。另一方面，伪字线DWL1、DWL0是选择保持在读出保持于数据保持用存储单元的数据时进行数据判识用参照值的伪存储单元的字线。

存储单元阵列10还包含备用存储单元21～24、正规存储单元31～38、备用伪存储单元41～44和伪存储单元51～58。

备用存储单元21、23及正规存储单元31、33、35、37连接于公共字线WLj，分别连接于备用位线SBL1、SBL2、位线BL1、BL2、BL3、BL4。

备用存储单元22、24及正规存储单元32、34、36、38连接于公共字线WLj+1，分别连接于备用位线/SBL1、/SBL2、位线/BL1、/BL2、/BL3、/BL4。

备用伪存储单元41、43及伪存储单元51、53、55、57连接于公共伪字线DWL1，分别连接于备用位线SBL1、SBL2、位线BL1、BL2、BL3、BL4。

备用伪存储单元42、44及伪存储单元52、54、56、58连接于公共伪字线DWL1，分别连接于备用位线/SBL1、/SBL2、位线/BL1、/BL2、/BL3、/BL4。

存储单元阵列10还包含读出数据总线RDB1、/RDB1、RDB2、/RDB2和列选择门电路61～62、71～74。

列选择门电路6 1按照选择信号SCSL1，将备用位线SBL1、/SBL1分别连接于读出数据总线RDB1、/RDB1。列选择门电路62按照选择信号SCSL0，将备用位线SBL2、/SBL2分别连接于读出数据总线RDB2、/RDB2。

列选择门电路71按照选择信号CSL01，将位线BL1、/BL1分别连接于读出数据总线RDB1、/RDB1。列选择门电路72按照选择信号CSL11，将位线BL2、/BL2分别连接于读出数据总线RDB2、/RDB2。列选择门电路73按照选择信号CSL02，将位线BL3、/BL3分别连接于读出数据总线RDB1、/RDB1。列选择门电路74按照选择信号CSL12，将位线BL4、/BL4分别连接于读出数据总线RDB2、/RDB2。

读出/写入电路9包含连接门电路81、82和读出放大器83。连接门电路81按照冗长控制信号φ1，将读出数据总线RDB1连接于读出放大器的输入节点N1，将读出数据总线/RDB1连接于输入节点N2。连接门电路82按照冗长控制信号φ2，将读出数据总线RDB2连接于读出放大器83的输入节点N1，将读出数据总线/RDB2连接于输入节点N2。

另外，为了避免附图烦杂，图2中没有示出，与字线WLj、WLj+1分别接近、平行设置了数据写入时活性化的数字线DLj、DLj+1。

图3是表示图2中存储单元31结构的电路图。

参照图3，存储单元31包含隧道磁阻元件TMR，其在位线BL1连接一端；存取晶体管ATR，其设置于隧道磁阻元件TMR另一端与源线SLj之间，在字线WLj连接门电路。图2中没有示出，与隧道磁阻元件TMR接近、与字线WLj平行设置了数据写入时为了选择存储单元31而活性化的数字线DLj。

另外，图2的备用存储单元21～24及正规存储单元32～38的结构与正规存储单元31相同，因此，这些说明不再重复。

图4是表示图3中示出的存储单元构造第1例的断面图。

参照图4，在半导体基板90的主表面上形成n型杂质区91、92，在n型杂质区91、92之间的区域上部形成字线WLj。n型杂质区91、92形成源/漏极，字线WLj形成栅极，形成存取晶体管ATR。

在n型杂质区91的上部，由第1层金属配线层形成源线SLj，该源线SLj与n型杂质区91由形成于接触孔内的插塞93连接。

在n型杂质区92的上部，由第1层金属配线层形成导电层95，该导电层95与n型杂质区92由形成于接触孔内的插塞94连接。

由第2层金属配线层形成数字线DLj和导电层97导电层97由形成于接触孔内的插塞96与导电层95连接。在数字线DLj及导电层97的上部形成导电层99，该导电层99由形成于接触孔内的插塞98连接于导电层97。在导电层99的上部、离数字线DLj最近的部分形成隧道磁阻元件TMR，在与导电层99之间，为夹插隧道磁阻元件TMR，由第3金属配线层形成位线BL1。

隧道磁阻元件TMR包含强磁性体层100，其有固定的一定磁化方向；隧道壁垒层101，其由绝缘体膜形成；强磁性体层(自由磁化层)102，其在按照来自外部的附加磁场的方向被磁化。

图5是表示图3中示出的存储单元构造第2例的断面图。

图5所示的构造的不同点是，在图4示出的构造中，n型杂质区91成为传输接地电位的源线，由第1金属配线层形成图4中由第2金属配线层所形成的数字线DLj。为此，在图4中由第3金属配线层所形成的位线BL1在图5中由第2金属配线层形成。这一结构的优点是，源线的电阻值虽然变大，但因为金属配线层为2层，与第1例的场合相比，能够缩减制造工序。

图6是表示图3示出的存储单元构造第3例的断面图。

图6示出的构造的不同点是，由第3配线层形成在图4示出的构造中由第2配线层所形成的数字线。为此，导电层99设于第1金属配线层的上部，进而在其上部，为夹插TMR，由第2配线层设置位线BL1。

参照图7，读出放大器83包含读出电流供给部175和读出放大器FAMP。

读出电流供给部175含有恒定电流供给电路171a、171b，其用于接受电源电压Vcc、分别向节点Ns1及Ns2供给恒定电流I(Read)；N沟道MOS晶体管173，其连接于节点Ns1与节点N2之间；N沟道MOS晶体管174，其连接于节点Ns2与节点N1之间；电阻176、177，其用于将节点Ns1及Ns2分别向接地电位Vss拉曳。对N沟道MOS晶体管173及174各自门电路给予基准电位Vrr。通过给予基准电位Vrr，使节点N1、N2的电位保持在规定的一定电位。

连接门电路81包含N沟道MOS晶体管105，其连接于读出数据总线RDB1与节点N2之间，在门电路接受冗长控制信号φ1；N沟道MOS晶体管106，其连接于读出数据总线/RDB1与节点N1之间，在门电路接受冗长控制信号φ1。

连接门电路82包含N沟道MOS晶体管103，其连接于读出数据总线RDB2与节点N1之间，在门电路接受冗长控制信号φ2；N沟道MOS晶体管104，其连接于读出数据总线/RDB2与节点N2之间，在门电路接受冗长控制信号φ2。

读出放大器FAMP放大节点NS1、NS2之间产生的电位差，输出信号OUT、/OUT。

参照图2、图8，位线例如如BL1、/BL1，形成对。当使连接于成为读出对象的存储单元的位线变成读出位线时，与该读出位线成对的位线变成基准位线(伪位线)。基准位线连接于对应的伪存储单元。

存储单元数据读出时，针对由接地电位预充电的位线，连接由字线WLj活性化所进行了行选择的存储单元。字线WLj活性化的同时伪字线DWL0被活性化。由此，在与连接存储单元21、23、31、33、35、37的读出位线成对的基准位线连接伪单元。另外，字线WLj+1被活性化的场合，伪字线DWL1被活性化。这种场合，分别连接存储单元22、24、32、34、36、38的位线为读出位线，与其成对的位线变成基准位线。

字线、伪字线活性化的同时，由列选择线CSL2所进行了列选择的读出位线及基准位线连接于读出数据总线对RDB1、/RDB1或RDB2、/RDB2，由读出放大器83检测、输出数据。

如图8所示，选择列的位线对连接于一方的数据线对，同时选择2对备用位线对中对应选择列的1对，连接于另一方的数据线对。

具体地说，如图8的上格所示，控制信号CSL01或CSL02被活性化了的场合，选择列所使用的数据总线为RDB1、/RDB1。这时，控制信号SCSL0被活性化，列选择门电路62导通，作为选择备用列选择备用位线对SBL2、/SBL2。选择备用列这时使用数据总线RDB2、/RDB2。在读出/写入电路9，依据在读出放大器8 3的输入部分反映了冗长判定结果的冗长控制信号φ1、φ2进行数据线选择。控制信号SCSL0被活性化的场合，依据冗长控制信号φ1进行正常选择，依据冗长控制信号φ2进行备用选择。

在图2中，表示字线WLj及伪字线DWL0被活性化、控制信号CSL02及控制信号SCSL0被活性化、选择选择列及选择备用列的状态。所选择的字线及位线由粗线表示。

另一方面，如图8下格所示，选择列由控制信号CSL11或CSL12选择的场合，选择列所使用的数据总线为读出数据总线RDB2、/RDB2。这时为了指定选择备用列，控制信号SCSL1被活性化。选择备用列所使用的数据总线为读出数据总线RDB1、/RDB1。这种场合，依据冗长控制信号φ1进行备用选择，依据冗长控制信号φ2进行正常选择。图1中的冗长控制电路60依据所输入的地址来判定冗长控制信号φ1是表示正常选择还是表示备用选择，将所输入的地址与保持于程序电路11的地址进行比较，使冗长控制信号φ1、φ2之一活性化。

按照这样的结构，并行进行备用列和正规列的选择动作，最终由读出放大器83读出某一方的数据。通过进行并行选择，可以加快存取速度。

另外，因为在各读出数据总线均匀连接了列选择门电路，因此可以使列选择门电路的寄生容量在读出数据总线间相等。从而，由位线对、读出数据总线对形成的读出电流线路的寄生容量不失衡，因此可以正确进行读出。

图9是将作为图2示出的读出/写入电路9变形例的读出/写入电路9a应用于存储单元阵列10的变形例。

参照图9，读出/写入电路9a包含读出放大器201、202和连接门电路203、204。

读出放大器201检测流向分别连接于读出数据总线RDB1、/RDB1的存储单元及伪存储单元的电流差。读出放大器202检测流向分别连接于读出数据总线RDB2、/RDB2的存储单元及伪存储单元的电流差。

读出放大器201、202的结构与图7示出的读出放大器83相同，因此说明不再重复。

连接门电路203按照冗长控制信号φ1的活性化来选择读出放大器202的输出。连接门电路204按照冗长控制信号φ2的活性化来选择读出放大器202的输出。作为读出结果读出/写入电路9a输出由冗长控制信号φ1、φ2之一所选择的读出放大器的输出。

在图9示出的结构中，正规存储单元的数据和备用存储单元的数据由两个读出放大器201、202并行读出。该读出话大器中的读出动作进行完后，依据反映了冗长判定结果的冗长控制信号φ1、φ2进行读出数据的选择，选择对应应选择的正常数据或备用数据的数据，送往下一格。

图9示出的结构的优点也是，连接于读出放大器的各读出数据总线的负荷容量不失衡。

参照图10，存储单元阵列10a包含备用位线SBL、/SBL，其在图2说明过的存储单元阵列10的结构中，代替备用位线SBL1、/SBL1、SBL2、/SBL2。另外包含备用存储单元21a、22a，其代替备用存储单元21～24；包含备用伪存储单元41a、42a，其代替备用伪存储单元41～44。还包含列选择门电路61a、62a，其代替列选择门电路61、62。

关于存储单元阵列10a的其它部分结构，与图2示出的存储单元阵列10相同，说明不再重复。

备用存储单元21a连接于字线WLj和备用位线SBL。备用存储单元22a连接于字线WLj+1和备用位线/SBL。备用伪存储单元41a连接于伪字线DWL1和备用位线SBL。备用伪存储单元42a连接于伪字线DWL0和备用位线/SBL。

列选择门电路61a按照控制信号SCSL1的活性化，将备用位线SBL、/SBL分别连接于读出数据总线RDB1、/RDB1。列选择门电路62a按照控制信号SCSL0的活性化，将备用位线SBL、/SBL分别连接于读出数据总线RDB2、/RDB2。

这样以来，即使减少备用位线数，也能够实现降低读出数据总线的寄生容量失衡的存储单元阵列。

另外，在图10中，表示通过所选择的读出数据总线，由读出放大器进行数据读出的读出/写入电路9，但也可以代之使用图9示出的读出/写入电路9a。

参照图11，存储单元阵列10b与在图2说明过的存储单元阵列10的结构中、配置读出数据总线RDB2、/RDB2的位置不同。即为了夹插存储单元及伪存储单元，读出数据总线RDB2、/RDB2配置于与读出数据总线RDB1、/RDB1对置的位置。按照读出数据总线配置的变更，列选择门电路61b、63b、65b配置于读出数据总线RDB1、/RDB1的附近，配置于对应的位线对与读出数据总线之间。另一方面，列选择门电路62b、64b、66b配置于读出数据总线RDB2、/RDB2的附近，配置于对应的位线对与读出数据总线RDB2、/RDB2之间。

对应读出数据总线RDB1、/RDB1，设置读出/写入电路9b#1。读出/写入电路9b#1包含连接门电路81b和读出放大器83b#1。连接门电路81b按照冗长控制信号φ1导通，将读出数据总线RDB1、/RDB1连接于读出放大器83b#1的输入节点。

对应读出数据总线RDB2、/RDB2，设置读出/写入电路9b#2。读出/写入电路9b#2包含连接门电路82b和读出放大器83b#2。连接门电路82b按照冗长控制信号φ2导通，将读出数据总线RDB2、/RDB2连接于读出放大器83b#2的输入节点。

读出放大器83b#1、83b#2的结构与在图7示出的读出放大器83相同，因此说明不再重复。

这样，通过将读出数据总线配置于位线对的两侧、将列选择门电路在位线对的左侧和右侧互相配置，列选择门电路部分的配置间距为2倍。其优点是由此会放宽存储单元阵列的间距限制。

参照图12，存储单元阵列10c包含备用位线SBL、/SBL，其在图11示出的存储单元阵列10b的结构中，代替备用位线SBL1、SBL2、/SBL1、/SBL2。另外包含备用存储单元21c、22c，其代替备用存储单元21～24；包含备用伪存储单元41c、42c，其代替备用伪存储单元41～44。而且在备用位线SBL、/SBL的两端设置了列选择门电路61c、62c。列选择门电路61c按照选择信号SCSL1的活性化，将位线SBL、/SBL分别连接于读出数据总线RDB1、/RDB1。列选择门电路62c按照选择信号SCSL0的活性化，将备用位线SBL、/SBL分别连接于读出数据总线RDB2、/RDB2。依据这样的结构，即使在备用位线对为1对的场合，也能够并行读出备用存储单元和正规存储单元。

对应存储单元阵列10c，设置读出/写入电路9c#1、9c#2。

读出/写入电路9c#1包含读出放大器83c#1，其检测流向连接于读出数据总线RDB1、/RDB1的存储单元、伪存储单元电流的差，进行数据读出；连接门电路81c，其按照冗长控制信号φ1导通，向全程数据总线GDB、/GDB传输读出放大器83c#1的输出。

读出/写入电路9c#2包含读出放大器83c#2，其检测流向连接于读出数据总线RDB2、/RDB2的存储单元、伪存储单元的电流的差，进行数据读出；连接门电路82c，其按照冗长控制信号φ2导通，向全程数据总线GDB、/GDB传输读出放大器83c#2的输出。

读出放大器83c#1、83c#2的结构与图7示出的读出放大器83相同，因此，说明不再重复。

参照图13，存储单元阵列10d包含列选择门电路61d、62d，其在图10说明过的存储单元阵列10a的结构中，分别代替列选择门电路61a、62a。另外，包含列选择门电路71d、72d，其代替列选择门电路71～74。进一步与读出数据总线RDB1、RDB2平行设置了读出数据总线RDB3、/RDB3、RDB4、/RDB4。其它部分的结构与存储单元阵列10a相同，因此说明不再重复。

列选择门电路61d按照选择信号SCSL2的活性化，将备用位线SBL、/SBL分别连接于读出数据总线RDB1、/RDB1。列选择门电路62d按照选择信号SCSL1的活性化，将备用位线SBL、/SBL分别连接于读出数据总线RDB3、/RDB3。

列选择门电路71d按照选择信号CSL1的活性化，将位线BL1、/BL1、BL2、/BL2分别连接于读出数据总线RDB1、/RDB1、RDB2、/RDB2。

列选择门电路72d按照选择信号CSL2的活性化，将位线BL3、/BL3、BL4、/BL4分别连接于读出数据总线RDB3、/RDB3、RDB4、/RDB4。

读出/写入电路9d包含读出放大器83d#1～83d#4和连接门电路81d#1～81d#4。读出放大器83d#1检测流向连接于读出数据总线RDB1、/RDB1的存储单元及伪存储单元的电流的差，读出数据。读出放大器83d#2检测流向连接于读出数据总线RDB2、/RDB2的存储单元及伪存储单元的电流的差，读出数据。读出放大器83d#3检测流向连接于读出数据总线RDB3、/RDB3的存储单元及伪存储单元的电流的差，读出数据。读出放大器83d#4检测流向连接于读出数据总线RDB4、/RDB4的存储单元及伪存储单元的电流的差，读出数据。

读出放大器83d#1～83d#4的各结构与图7示出的读出放大器83相同，因此说明不再重复。

连接门电路81d#1按照冗长控制信号φ1的活性化，将读出放大器83d#1的输出连接于全程数据总线GDB1、/GDB1。连接门电路81d#2按照冗长控制信号φ2的活性化，将读出放大器83d#2的输出连接于全程数据总线GDB2、/GDB2。连接门电路81d#3按照冗长控制信号φ3的活性化，将读出放大器83d#3的输出连接于全程数据总线GBD1、/GDB1。连接门电路81d#4按照冗长控制信号φ4的活性化，将读出放大器83d#4的输出连接于全程数据总线GDB2、/GDB2。

在图13示出的结构中，表示同时选择的备用存储单元与正规存储单元之比为1比多的状态的场合。这种场合，为了使连接于各读出数据总线的容量平衡，将列选择门电路尽可能均匀地配置于各读出数据总线。而且设计成了来自同时选择的正规存储单元的读出数据与来自备用存储单元的读出数据无碰撞那样的连接关系和译码关系。

图14是表示图13示出结构的控制信号的译码关系的图。

参照图14的上格，依据选择信号CSL1进行列选择的场合，正规存储单元所使用的数据总线为读出数据总线RDB1、/RDB1、RDB2、/RDB2。在该场合，控制信号SCSL1被活性化，选择备用列。备用列所使用的数据总线这种场合为读出数据总线RDB3、/RDB3。而且依据冗长控制信号φ1～φ4进行的备用/正常的选择在冗长控制信号φ1及φ2被活性化的场合，变成正规存储单元的选择，另一方面，在冗长控制信号φ3及φ2被活性化的场合，变成备用存储单元的选择。

参照图14的下格，依据选择信号CSL2进行列选择的场合，正规存储单元所使用的数据总线为读出数据总线RDB3、/RDB3、RDB4、/RDB4。这种场合，控制信号SCSL2被活性化，选择备用列。备用列所使用的数据总线这种场合为读出数据总线RDB1、/RDB1。而且依据冗长控制信号φ1～φ4进行的备用/正常的选择在冗长控制信号φ3及φ4被活性化的场合，变成正规存储单元的选择，另一方面，在冗长控制信号φ1及φ4被活性化的场合，变成备用存储单元的选择。

参照图15，读出/写入电路9e包含连接门电路81e#1～81e#4和读出放大器电路83e#1、83e#2。连接门电路81e#1按照冗长控制信号φ1的活性化，将读出数据总线RDB1、/RDB1分别连接于读出放大器83e#1的2个输入节点。连接门电路81e#2按照冗长控制信号φ2的活性化，将读出数据总线RDB2、/RDB2分别连接于读出放大器83e#2的2个输入节点。连接门电路81e#3按照冗长控制信号φ3的活性化，将读出数据总线RDB3、/RDB3分别连接于读出放大器83e#1的2个输入节点。连接门电路81e#4按照冗长控制信号φ4的活性化，将读出数据总线RDB4、/RDB4分别连接于读出放大器83e#2的2个输入节点。

如果依据以上实施例1示出的各种结构例，在MRAM中，进行正规存储单元和备用存储单元的同时读出的场合，使读出数据总线寄生容量的不平衡变为最小，能够改善读出容限和存取时间。

实施例2

如在实施例1说明过的，说明了同时并行进行正规存储单元和备用存储单元存取动作的场合。在该场合中，当因并行存取的存储单元位置、读出电流流动的电流线路长度不同时，会产生读出速度的不平衡。当读出速度产生不平衡时，存取时间由读出速度最慢的存储单元来规定，结果，影响存取时间。

图16是表示在实施例2所用的存储单元阵列310结构的电路图。另外，图16所示的结构如图9所示，设有多台分别对应读出数据总线对的读出放大器，对读出电流同时向多条读出数据总线流动的场合有效。

在图9中，对应存储单元的行，示出了字线及伪字线，而在图16中，为了说明读出电流流动的线路，代替字线及伪字线示出了源线SLj、SLj+1及伪源线DSL1、DSL0。

另外，源线SLj及伪源线DSL0用粗线表示，但这不是表示配线幅度粗，而是表示通过与其对应的读出字线的活性化、这些源线作为电流线路处于选择状态。

在存储单元阵列310中，备用存储单元21、23及正规存储单元31、33、35、37连接于源线SLj。另外备用存储单元22、24及正规存储单元32、34、36、38连接于源线SLj+1。

备用伪存储单元41、43及伪存储单元51、53、55、57连接于伪源线DSL1。备用伪存储单元42、44及伪存储单元52、54、56、58连接于伪源线DSL0。关于备用位线及位线和存储单元及列选择门电路，因为与图9示出的结构相同，所以说明不再重复。

在存储单元阵列310的外部设有一端连接于接地电位供给源的接地线GL1。该接地线GL1与备用位线SBL1平行配置于存储单元阵列310的外侧，给予接地电位的接地线与存储单元阵列内部的配线相比一般为电阻低的粗配线，但该接地线GL1为具有相当于存储单元阵列内2根位线分的单位长度的电阻的配线。

图17是说明在图16示出的结构中、进行并行读出的场合读出电流流动的线路用的图。

参照图17，箭头311是表示向正规存储单元35流动的读出电流的线路的箭头。箭头312是向伪存储单元56流动的参照电流的电流线路。箭头313是表示向备用存储单元23流动的读出电流电流线路的箭头。箭头314是表示向备用伪存储单元44流动的参照电流电流线路的箭头。

为了具有相当于2根位线分的单位长度的电阻，形成存储单元阵列周边的接地线GL1。而且为了具有相当于与源线相同单位长度的电阻，还形成读出数据总线。于是就能够使由箭头311、312、313、314所示的读出电流线路的电阻一致。

图18是表示图16示出的电源线第1变形例的图。

在图18中，加入到图16说明过的结构，为了夹插存储单元阵列310，设置了与接地线GL1对置的接地线GL2。接地线GL2的一端连接于接地电位的供给源。

图19是表示在图16示出的电源线第2变形例的图。

参照图19，与在图18说明过的结构不同，接地线GL1的两端连接于接地电位的供给源。另外，接地线GL2的两端同样也连接于接地电位的供给源。

在图18～图19示出的电源配线结构例中，2条读出电流线路及2条参照电流线路的电阻也保持相等。

图20是在图18示出的结构中使存储单元阵列再次变形了的变形例。

参照图20，存储单元阵列410在图18示出的存储单元阵列310的结构中，伪源线DSL0、DSL1配置于源线SLj～SLK+1的中央部分。从而在邻接于列选择门电路61、62、71～74的源线SLK+1及其相邻的源线SLK不连接伪存储单元。即在源线SLK连接备用存储单元421、423和正规存储单元431、433、435、437。另外在源线SLK+1连接备用存储单元422、424及正规存储单元432、434、436、438。关于备用位线及位线与列选择门电路的关系，与图18的场合相同，因此，说明不再重复。

这样，通过将伪行配置于阵列中央附近，能够降低原来电流线路中电阻的不平衡。在图18示出的结构中，位线与接地线GL1、GL2的电阻不同时，在所选择的正规存储单元的位置接近伪存储单元的场合与离开伪存储单元的场合，读出电流线路的电阻值与参照电流线路的电阻值差异很大。为此，使接地线的电阻值与位线相同。

但是，如图20所示，如果将伪行配置于阵列中央部分，即使在位线与接地线GL1、GL2的电阻不同的场合，向伪存储单元流动电流线路的电阻值与正规存储单元读出电流流动线路电阻值的差的最大值与图18的场合相比，可以降低一半。

图21是说明作为其它变形例的存储单元阵列510用的图。

参照图21，存储单元阵列510是为了使在图19示出的存储单元阵列310的结构中由选择信号SCSL1、SCSL0所选择的备用列位于存储单元阵列的中央部而变形了的。即接近接地线GL1设置了位线BL1，接近接地线GL2设置了位线/BLn。备用位线SBL1、/SBL1、SBL2、/SBL2与正规位线平行设于位线BL1与位线/BLn的正中央部分附近。通过这样的配置，相当于源线SLj、SLj+1及伪源线DSL0、DSL1的单位长度的电阻值与相当于读出数据总线RDB1、/RDB1、RDB2、/RDB2的单位长度的电阻值即使不同的场合，与图19中示出的配置相比，也可以降低电流线路电阻值的不平衡。

如以上说明，如果应用实施例2所示的电源配线的结构和存储单元阵列的结构，在同时进行读出正规存储单元的数据和备用存储单元的数据的场合或从一个存储单元阵列同时读出多位数据的场合，能够使读出电流线路电阻的偏差变为最小，可以改善读出容限和存取时间。

实施例3

在实施例1说明了同时进行正规存储单元和备用存储单元的存取的场合。这时的问题是，在并行存取的多条数据读出电流线路重叠的部分、特别是在源线，会因其电阻而影响存取时间。

即，当流向正规存储单元和备用存储单元两单元的电流向同一源线流动时，源线电位的浮动为2倍，会延迟存取时间。这种场合，通常为了使流向正规存储单元的电流和流向备用存储单元的电流的线路分开，可以配置源线或字线。

参照图22，存储单元阵列610包含备用存储单元621～624和正规存储单元631～634。

备用存储单元621、622及正规存储单元631、632配置于同一行，对应该行设置读出时进行选择用的字线RWL1和写入时进行行选择用的数字线DL1。

备用存储单元623、624及正规存储单元633、634配置于同一行，对应该行设置读出时进行选择用的字线RWL2和写入时进行行选择用的数字线DL2。

备用存储单元621～624及正规存储单元631～634的各结构与图3中示出的存储单元31的结构相同，因此，说明不再重复。

存储单元阵列610包含备用位线SBL1，其连接于备用存储单元621、623；备用位线SBL2，其连接于备用存储单元622、624；位线BL1，其连接于正规存储单元631、633；位线BL2，其连接于正规存储单元632、634。

存储单元阵列610还包含源线SL1、SL2。源线SL1和源线SL2在配置正规存储单元631～634的区域与配置备用存储单元621～624的区域的边界部分改换了配置。

即源线SL1在配置备用存储单元的区域，连接于备用存储单元621、622。而且在配置正规存储单元的区域，连接于在相邻的存储单元行的正规存储单元633、634。另外源线SL2在配置备用存储单元的区域，连接于备用存储单元623、624。而且在配置正规存储单元的区域，连接于在相邻的存储单元行的正规存储单元631、632。

在这里，对数据读出时字线RWL2被活性化、同时选择位线BL2和备用位线SBL2、进行并行读出的场合进行说明。在图中，为了表示选择，字线RWL2及备用位线SBL2和位线BL2用粗线表示。

这样进行选择的场合，电流就会向备用存储单元624及正规存储单元634流动。在这里，流向正规存储单元634的读出电流，从位线BL2通过存储单元634，流入源线SL1。另一方面，流向备用存储单元624的电流，从备用位线SBL2通过备用存储单元624，流入源线SL2。

这样，通过在配置备用存储单元的区域与配置正规存储单元的区域的边界部分进行源线的改换，能够使读出电流流动的线路在存储单元阵列内分离。从而，可以减少同时读出多个数据时源线电阻的影响。

图23是表示分离读出电流线路的结构第1变形例的图。

参照图23，存储单元阵列610a包含备用存储单元621～624和正规存储单元631～634。

存储单元阵列610a包含备用位线SBL1，其连接于备用存储单元621、623；备用位线SBL2，其连接于备用存储单元622、624；位线BL1，其连接于正规存储单元631、633；位线BL2，其连接于正规存储单元632、634。

关于以上的存储单元、字线、数字线、位线的配置，与图22的场合相同。以下说明的源线的配置，图23与图22不同。

存储单元阵列610a还包含源线SL1～SL3。源线SL1～SL3各自在配置备用存储单元621～624的区域与配置正规存储单元631～634的区域的边界部分、在邻接的源线的延长线上移动。

即源线SL1在配置正规存储单元的区域、在存在于配置源线SL2的备用存储单元阵列的区域的部分的延长上移动1行来配置。源线SL1连接于正规存储单元631、632。

源线SL2在配置备用存储单元的区域，连接于备用存储单元621、622。而且源线SL2在配置正规存储单元的区域，在存在于配置源线SL3的备用存储单元阵列的区域的部分的延长线上移动1行来配置。源线SL2连接于正规存储单元633、634。

源线SL3在配置备用存储单元的区域，连接于备用存储单元623、624。而且源线SL3在配置正规存储单元的区域，在存在于配置无图示的源线SL4的备用存储单元阵列的区域的部分的延长线上移动1行来配置。

这样，通过使源线位移，与图22示出的场合相比，还能够去掉源线的交叉部分，可以在一个配线层形成源线。

如果依据这样的配置，流向所选择的存储单元634的电流从位线BL2通过存储单元634流入源线SL2到达接地线GL1。另外，流向所选择的备用存储单元624的电流从备用位线SBL2通过备用存储单元624流经源线SL3到达接地线GL1。从而，能够分别形成所使用的源线，将从读出数据总线通过位线到达源线的读出电流线路在存储单元阵列内分离，可以减少同时读出多个数据时的源线电阻的影响。

图24是表示分离读出电流线路的结构第2变形例的图。

参照图24，存储单元阵列610b在图22示出的存储单元阵列610的结构中，源线SL1、SL2不进行改换，代之在中途改换了字线RWL1、RWL2。该改换在配置备用存储单元621～624的区域与配置正规存储单元631～634的区域的边界部分进行。

即字线RWL1在配置备用存储单元的区域连接于备用存储单元621、622。而且字线RWL1在配置正规存储单元的区域连接于正规存储单元633、634。

另外，字线RWL2在配置备用存储单元的区域连接于备用存储单元623、624。而且字线RWL2在配置正规存储单元的区域连接于正规存储单元631、632。

在这里，考虑字线RWL2被活性化、选择位线BL2及备用位线SBL2、进行读出的场合。在该场合，选择备用存储单元624及正规存储单元632。选择了这些的单元存在于不同的行。源线对应存储单元行设置，因此读出电流流动的线路源线部分被分离。

能够使从读出数据总线经位线到达源线的读出电流线路在备用存储单元和正规存储单元分离。因此可以减少同时读出多个数据时的源线电阻的影响。

图25是表示分离读出电流线路的结构第3变形例的图。

参照图25，存储单元阵列610c包含备用存储单元621～624和正规存储单元631～634。

存储单元阵列610c包含备用位线SBL1，其连接于备用存储单元621、623；备用位线SBL2，其连接于备用存储单元622、624；位线BL1，其连接于正规存储单元631、633；位线BL2，其连接于正规存储单元632、634。

关于以上的存储单元、字线、数字线、位线的配置，与图22的场合相同。以下说明的源线的配置，图25与图22不同。

存储单元阵列610c还包含接地线GL2，其设置于配置备用存储单元621～624的区域与配置正规存储单元631～634的区域的边界部分。由此，对应存储单元第1行的源线分离为源线SL1a和源线SL1b。同样，对应存储单元第2行的源线分离为源线SL2a和源线SL2b。

考虑由字线RWL2及位线SBL、BL2同时读出备用存储单元624及正规存储单元634的数据的场合。流向正规存储单元634的电流通过源线SL2a流入接地线GL2，因此，能够减少给予备用存储单元624的读出电流流动的源线SL2b的影响。

这样，通过在配置备用存储单元的区域与配置正规存储单元的区域的边界部分固定源线的电位，能够分离从读出数据总线通过位线到达源线的读出电流线路，因此可以减少同时读出多个数据时的源线电阻的影响。

图26是表示分离读出电流线路的结构第4变形例的图。

参照图26，存储单元阵列610d包含备用存储单元621～624和正规存储单元631～634。

存储单元阵列610d包含备用位线SBL1，其连接于备用存储单元621、623；备用位线SBL2，其连接于备用存储单元622、624；位线BL1，其连接于正规存储单元631、633；位线BL2，其连接于正规存储单元632、634。

关于以上的存储单元、字线、数字线、位线的配置，与图22的场合相同。以下说明的接地线及源线的配置，图26与图22不同。

在存储单元阵列610d的外部，接近备用位线SBL1，与其平行配置了接地线GL1；接近读出用的字线RWL1，与其平行配置了接地线GL3。接地线GL1、GL3连接于接地电位的供给源。

存储单元阵列610d还包含源线SL1～SL5，其沿对于存储单元行斜方向互相平行配置。源线SL2连接于存储单元623。源线SL1连接于存储单元621、624。源线SL4连接于存储单元622、633。源线SL3连接于存储单元631、634。源线SL5连接于存储单元632。

这样，跨过配置备用存储单元的区域和配置正规存储单元的区域，将源线配置于斜方向。这样，通过设置源线，即使在所选择的正规存储单元634和所选择的备用存储单元624存在于同一行的场合，这些选择单元所使用的源线也分别分成为源线SL3、SL1。从而，能够使从读出数据总线经位线到达源线的读出电流线路分离，可以减少同时读出多个数据时的源线电阻的影响。

图27是表示分离读出电流线路的结构第5变形例的图。

参照图27，存储单元阵列610e包含备用存储单元621～624和正规存储单元631～634、641～644。

备用存储单元621、622及正规存储单元631、632配置于同一行，对应该行设置源线SL1和写入时进行行选择用的数字线DL1。

备用存储单元623、624及正规存储单元633、634配置于同一行，对应该行设置源线SL2和写入时进行行选择用的数字线DL2。

正规存储单元641、642配置于同一行，对应该行设置源线SL3和写入时进行行选择用的数字线DL3。正规存储单元643、644配置于同一行，对应该行设置源线SL4和写入时进行行选择用的数字线DL4。

存储单元阵列610e包含备用位线SBL1，其连接于备用存储单元621、623；备用位线SBL2，其连接于备用存储单元622、624；位线BL1，其连接于正规存储单元631、633、641、643；位线BL2，其连接于正规存储单元632、634、642、644。

在图27中，与图26不同，代替源线，对于存储单元行斜着配置字线。即存储单元阵列610e还包含在对于存储单元的行斜方向配置的字线RWL1～RWL5。

字线RWL1连接于备用存储单元621、624和正规存储单元641、644。字线RWL2连接于备用存储单元623和正规存储单元643。字线RWL3连接于正规存储单元631、6 34。字线RWL4连接于备用存储单元622和正规存储单元633、642。字线RWL5连接于正规存储单元632。

字线RWL1被活性化、由位线BL2及备用位线SBL2进行列选择的场合，选择正规存储单元644，同时选择备用存储单元624。流向正规存储单元644的读出电流经源线SL4流入接地线GL1。另外流经备用存储单元624的读出电流经源线SL2流入接地线GL1。这样以来，可以不共用存储单元阵列内的源线、而使从读出数据总线经位线到达源线的读出电流线路分离，能够减少同时读出多个数据时的源线电阻的影响。

如以上说明，如果依据实施例3的结构，在同时并行进行来自正规存储单元的数据和来自备用存储单元的数据的读出的场合，由于并行存取的多条读出电流线路被分离，所以不会因源线的电阻而影响存取时间。

另外，在以上实施例中，主要说明了针对备用存储单元和正规存储单元同时进行存取的场合，在针对多个正规存储单元同时进行存取的场合也可以照样应用。具体说，在依据图13示出那样的1个选择信号选择多个正规位线对的场合，也可以应用实施例2～实施例3的结构。

实施例4

在使用了现有隧道磁阻元件(TMR)等的MRAM中，有一个问题是，存储单元数据读出时，用于数据读出用参照值发生的参照用存储单元(以下也称为伪单元)不能简单构成。在实施例4中，对这一问题的解决方法进行说明。

参照图28，存储单元阵列710在图2示出的存储单元阵列10的结构中，代替备用伪存储单元41～44，分别包含备用伪存储单元741～744；代替伪存储单元51～58，包含伪存储单元751～758。存储单元阵列710的其它部分结构与在图2说明过的存储单元阵列10相同，因此说明不再重复。

伪存储单元741～744、751～758各自包含磁阻元件。伪存储单元741～744为了使各自的电阻值变为Rmax，由磁阻元件进行了数据写入。另一方面，在伪存储单元751～758，为了使各自的电阻值变为Rmin，由磁阻元件写入了数据。

实施例4相关的存储装置还包含字线驱动电路711，其驱动字线WLj、WLj+1，……，伪字线DWL1、DWL0；读出电路709，其进行来自存储单元阵列710的数据读出。字线驱动电路711包含AND电路716，其接受高位行地址信号RAU规定的位和信号/RA0，驱动字线WLj；AND电路712，其接受地址信号RAU对应的位和信号RA0，驱动字线WLj+1；AND电路714，其按照地址信号RAU对应的位和信号RA0，驱动伪字线DWL1；AND电路718，其按照信号RAU规定的位和信号/RA0，驱动伪字线DWL0。在图28中，表示信号/RA0在H电平活性化、字线WLj和伪字线DWL0被活性化的场合。合于各位线对的2条位线中各1条与这些被活性化的2条字线对应。

具体地考虑作为列选择信号的信号CSL02被活性化、选择位线BL3及/BL3时。在字线WLj与位线/BL3的交点没有配置存储单元，因此，能够将位线/BL3用于来自参照存储单元756的参照值的读出。从而字线WLj活性化时，选择伪字线DWL0、DWL1中的伪字线DWL0，使之活性化。

反之，字线WLj+1被活性化的场合，位线/BL3因为被用于存储单元36的数据读出，所以不能够传输参照值。从而，参照值需要使用位线BL3来传输。为此，代替伪字线DWL0，选择伪字线DWL1。这时通过位线BL3向读出数据总线传输伪存储单元755的参照值。

读出电路709包含连接电路722，其在信号/RA0被活性化了时，将数据总线RDB1、/RDB1、RDB2、/RDB2分别连接于节点NDATA1、NREF1、NDATA2、NREF2；连接电路724，其在信号RA0活性化时，将数据总线RDB1、/RDB1、RDB2、/RDB2分别连接于节点NREF1、NDATA1、NREF2、NDATA2；读出放大器726，其在节点NDATA1、NREF1连接输入；读出放大器728，其在节点NDATA2、NREF2连接输入；开关730，其按照信号φ1，向节点NOUT传输读出放大器726的输出；开关732，其按照信号φ2，向节点NOUT传输读出放大器728的输出。

通过连接电路722、724，数据总线RDB1、/RDB1中连接于成为对应地址的读出对象的存储单元的数据总线被连接于节点NDATA1，连接于伪单元的数据总线被连接于节点NREF1。同样，数据总线RDB2、/RDB2中连接于成为读出对象的存储单元的数据总线被连接于节点NDATA2，连接于伪单元的数据总线被连接于节点NREF2。节点NREF1与节点NREF2被电连接。

图29是说明从读出放大器向存储单元流动的电流线路用的图。

参照图29，选择图28中的备用存储单元23、存储单元35、备用伪存储单元744及伪存储单元756，对在连接于读出放大器726、728的状态下流动的电流进行说明。读出放大器726包含电流源762，其使电流Is从电源节点向节点NDATA1流动；电流源764，其使电流Is从电源节点向节点NREF1流动；比较电路766，其在节点NDATA1、NREF1连接输入。

读出放大器728包含电流源772，其使电流Is从电源节点向节点NDATA2流动；电流源774，其使电流Is从电源节点向节点NREF2流动；比较电路776，其在节点NDATA2、NREF2连接输入。

在这里，连接伪单元侧，因为节点NREF1和节点NREF2被电连接，所以合成伪单元756的电阻值Rmin与伪单元744的电阻值Rmax，其结果，产生基准电平。由比较电路766对该合成产生的基准电平与基于流向正规存储单元35的电阻值Rcell的电流值的电平进行比较。同样，由比较电路776对按照流向备用存储单元23的电阻值Rscell的电流的电平与基准电平进行比较。依据这些比较动作进行数据的判定。

再参照图28，由读出放大器726、728进行数据判定后，选择读出放大器726、728之一的输出。例如该选择对应正常单元数据或备用单元数据之一的选择。

信号φ1在最终选择由数据总线RDB1、/RDB1的对所选择的数据的场合被活性化。另一方面，信号φ2在最终选择由数据总线RDB2、/RDB2所传输的数据的场合被活性化。

在图28中，在备用伪存储单元741～744写入了对应电阻值Rmax的数据，在伪存储单元751～758写入了对应电阻值Rmin的数据。对这些数据的写入进行说明。

首先晶片处理工序结束时，由使TMR元件的固定磁化层朝向一定方向用的磁化工序进行了处理。由此，自由磁化层在与固定磁化层相同方向也被磁化，因此，所有存储单元(包含伪存储单元、备用存储单元)都处于写入了对应电阻值Rmin的数据的状态。

接着设定为规定的测试方式，在备用列上的伪单元即备用伪存储单元741～744写入对应电阻值Rmax的数据。这样在进行了改写存储单元阵列一部分的伪存储单元的作业后，设定为通常的方式，进行MRAM的动作测试。

在备用伪存储单元741～744写入对应电阻值Rmax的数据的动作基本上一次即可。但是为了提高可靠性，在MRAM的电源投入时等，可以再进行一次写入动作。在图28的例中，表示了在备用伪存储单元741～744写入对应电阻值Rmax的数据、伪存储单元751～758如初始状态一样保持对应电阻值Rmin的数据的例子。当然也可以将备用伪存储单元侧设定为电阻值Rmin、使通常的伪存储单元侧对应电阻值Rmax。但是图28示出例的优点是，因为对应电阻值Rmax的伪存储单元数少，所以从初始状态开始在伪存储单元进行写入用的测试周期数少也可以解决。

在图28中，对通过从初始状态开始改写伪存储单元一部分数据、使用保持不同数据的2个伪存储单元产生参照电平的场合进行了说明。通过变更伪单元的结构，可以不需要这种伪单元数据的写入动作。

图30是说明不需要伪单元数据写入的伪单元变形例结构用的电路图。

参照图30，存储单元通常含有串行连接传输门电路TG和保持电阻值Rmin的TMR元件的结构。而且可以将有ΔR电阻值的电阻元件串行连接于传输门电路TG与TMR元件之间。电阻值ΔR设定为等于Rmax-Rmin。

具体说，可以将给予了门电路以规定电位Vref的N沟道MOS晶体管作为有ΔR电阻值的电阻元件使用。这样以来，只是备用列上的备用伪存储单元在初始状态下含有电阻值Rmax。其结果，在初始状态下，通过合成连接于电阻值Rman的伪单元和备用伪存储单元，参生对应电阻值Rmin+ΔR/2的参照电平。

这样，如果只是备用列上的伪存储单元含有不同的结构，晶片处理工序完了后，在一部分伪单元不需要写入相当于电阻值Rmax的数据。其结果，生产工序能够缩减一个，可以降低该部分的成本。

实施例5

参照图31，存储单元阵列760为同时选择、读出多个存储单元的结构。另外，存储单元阵列760也是沿列方向配置伪存储单元的伪列结构。

存储单元阵列760包含存储单元802～805、812～815及822～825；备用存储单元800、801、810、811、820、821和伪存储单元806、816、826。

存储单元800～806分别配置于字线WLj与位线SBL0、SBL1、BL1、BL2、BL3、BL4及DBL的交点。存储单元810～816分别配置于字线WLj+1与位线SBL0、SBL1、BL1、BL2、BL3、BL4及DBL的交点。存储单元820～826分别配置于字线WLn与位线SBL0、SBL1、BL1、BL2、BL3、BL4及DBL的交点。

存储单元阵列760还包含开关电路830，其按照信号SCSL1连接备用位线SBL0和数据总线RDB1；开关电路831，其按照信号SCSL0，连接备用位线SBL1和数据总线RDB2；开关电路832，其按照信号SCL1的活性化，将位线BL1、BL2分别连接于数据总线RDB1、RDB2；开关电路833，其按照信号CSL2的活性化，将位线BL3、BL4分别连接于数据总线RDB1、RDB2；开关电路834，其按照信号DCSL的活性化，将伪位线DBL连接于数据总线DDB。

读出电路809包含开关电路842，其按照信号φ1将数据总线RDB1连接于节点NDATA；开关电路844，其按照信号φ2将数据总线RDB2连接于节点NDATA；读出放大器846，其在节点NDATA和节点NREF连接输入。在节点NREF连接数据总线DDB。

在伪存储单元806、816、826使用产生参照电平用的电阻器。该电阻器的电阻值最好设定为Rmin+ΔR/2。这里，为ΔR＝Rmax-Rmin。

在图31示出的结构中，并行进行对应位线BL3、BL4的2个列的选择，在向读出放大器846输入之前，基于列地址其它位选择某一方。

依据以上说明，可以利用伪列结构实现高速存取。

图32是表示读出电路变形例的图。

参照图32，在该变形例中，代替图31中的读出电路809，设置读出电路849。读出电路849包含读出放大器852，其在数据总线RDB1连接一方的输入，在数据总线DDB连接另一方的输入；读出放大器854，其在数据总线RDB2连接一方的输入，在数据总线DDB连接另一方的输入；开关电路856，其按照信号φ1的活性化，向节点NOUT传输读出放大器852的输出；开关电路858，其用于按照信号φ2的活性化、向节点NOUT传输读出放大器854的输出。

如图32所示，也可以特定在读出放大器的输出侧最终进行读出的存储单元。

图33与图31相同是表示沿列方向配置伪存储单元的伪列结构其它例的电路图。

参照图33，存储单元阵列860包含伪存储单元807、817、827，其加入到图31示出的存储单元阵列760的结构中；包含开关电路861～874，其代替开关电路830～834。另外，伪存储单元806、816、826在图31中连接于伪位线DBL，但在图3 3中连接于伪位线DBL0。伪存储单元807、817、827连接于与伪位线DBL0邻接的伪位线DBL1。

开关电路861按照信号SCSL1的活性化，将位线SBL0连接于数据总线RDB1。开关电路862按照信号SCSL0的活性化，将位线SBL0连接于数据总线RDB3。开关电路863按照信号SCSL1的活性化，将位线SBL1连接于数据总线RDB2。开关电路864按照信号SCSL0的活性化，将位线SBL1连接于数据总线RDB4。

开关电路865按照信号CSL1的活性化，将位线BL1、BL2分别连接于数据总线RDB1、RDB2。开关电路866按照信号CSL2的活性化，将位线BL3、BL4分别连接于数据总线RDB3、RDB4。

开关电路868按照信号DCSL0活性化，将伪位线DBL0连接于数据总线RDB1。开关电路870按照信号DCSL1的活性化，将伪位线DBL0连接于数据总线RDB3。开关电路872按照信号DCSL0的活性化，将伪位线DBL1连接于数据总线RDB2。开关电路874按照信号DCSL1的活性化，将伪位线DBL1连接于数据总线RDB4。

读出电路876包含读出放大器878，其在数据总线RDB1、RDB3连接2个输入节点；读出放大器880，其在数据总线RDB2、RDB4连接2个输入节点；开关电路882，其按照信号φ1的活性化，向节点NOUT传输读出放大器878；开关电路884，其按照信号φ2的活性化，向节点NOUT传输读出放大器880。

伪存储单元806、816、826、807、817、827各自包含发生伪电平用的电阻器。该电阻器的电阻值最好为Rmin+ΔR/2。这里，ΔR＝Rmax-Rmin。在图33示出的结构中，并行选择2列正规列或并行选择2列备用列。然后，由读出放大器进行判定后，最终选择所并行选择的存储单元中的一个。

由数据总线RDB1、RDB3传输应最终读出的存储单元的数据的场合，通过使信号φ1活性化，进行最终的选择。另一方面，由数据总线RDB2、RDB4传输应最终读出的存储单元的数据的场合，通过使信号φ2活性化，进行最终的选择。

即使利用图33示出的伪列结构，也能够实现由并行选择所进行的高速存取。

图34是表示沿列方向配置伪单元的伪列结构的场合简化伪单元结构的变形例的电路图。

参照图34，存储单元阵列900包含伪存储单元901、903、905、902、904、906，其在图3 3的存储单元阵列860的结构中，代替伪存储单元806、816、826、807、817、827。

伪存储单元901、903及905含有Rmax作为电阻值。另一方面，伪存储单元902、904、906含有Rmin作为电阻值。在图34示出的结构中，向数据总线RDB1、RDB3的某一方传输选择存储单元或备用存储单元的数据，向另一方传输伪存储单元的数据。

同样向数据总线RDB2、RDB4的某一方传输来自存储单元或备用存储单元的数据，向另一方传输来自伪存储单元的数据。

读出电路909包含连接电路922，其在信号/CA0被活性化了时，将数据总线RDB1、RDB3、RDB2、RDB4分别连接于节点NDATA1、NREF1、NDATA2、NREF2；连接电路924，其在信号CA0活性化时，将数据总线RDB1、RDB3、RDB2、RDB4分别连接于节点NREF1、NDATA1、NREF2、NDATA2；读出放大器926，其在节点NDATA1、NREF1连接输入；读出放大器928，其在节点NDATA2、NREF2连接输入；开关930，其按照信号φ1向节点NOUT传输读出放大器926的输出；开关932，其按照信号φ2向节点NOUT传输读出放大器928的输出。

通过开关电路922、924，在节点NDATA1连接数据总线RDB1、RDB3中存储单元连接侧，在节点NREF1连接伪单元连接侧。

通过开关电路922、924，同样在节点NDATA2连接数据总线RDB2、RDB4中连接于存储单元的数据总线；在节点NREF2连接连接于伪单元的数据总线。连接电路922、924的控制按照列选择地址的规定位例如最低位进行。例如连接电路922可以在最低位CA0为0的场合导通，连接电路924可以在该位为1的场合导通。

节点NREF1、NREF2在读出电路909的内部被电连接。由此，关于伪单元侧，电阻值Rmax与Rmin呈并行连接状态，2个电阻值被合成，产生基准电平。将该基准电平与正常单元或备用单元数据分别进行比较，由读出放大器926、928进行数据判定。由读出放大器进行判定完后，选择进行了并行读出的存储单元中之一。例如在输入了对应位线BL3的地址的场合，信号φ1被活性化，选择来自读出放大器926的输出。另一方面，在输入了对应位线BL4的地址的场合，位线BL4通过数据总线RDB4连接于节点NDATA2，因此，信号φ2被活性化，选择读出放大器928的输出。

另外，在伪单元901、902成对写入了对应电阻值Rmax、Rmin的数据。通过合成这些，进行基准电平的产生。

按照规定的测试方式向伪存储单元进行对应电阻值Rmax的数据写入周期，这一点与图28的场合相同。另外，如图30所示，通过使伪存储单元一部分结构变形，不需要该写入周期，这一点也与图28的场合相同。

如以上说明，在图34示出的结构中，利用伪列结构，也能执行高速存取，另外容易产生基准电平。

图35是说明在位线与字线的多个交点中、沿字线每隔一个的交点配置存储单元的场合、伪列结构用的电路图。

参照图35，存储单元阵列950包含读出用字线WLj、WLj+1、……、WLn-1、WLn；备用位线SBL1、/SBL1、SBL2、/SBL2，其与字线WLj、WLj+1、……、WLn-1、WLn交叉设置；位线BL1～BL4、/BL1～BL4，其与字线WLj、WLj+1、……、WLn-1、WLn交叉且与备用位线SBL1、SBL2平行设置。

存储单元阵列950还包含伪位线DBL0、/DBL0、DBL1、/DBL1，其与字线WLj、WLj+1、……、WLn-1、WLn交叉且与位线BL1～BL4、/BL1～/BL4平行设置。

存储单元阵列950还包含备用存储单元951～954、971～974；正规存储单元955～962、975～982和伪存储单元963～966、983～986。

备用存储单元951、953；正规存储单元955、957、959、961及伪存储单元963、965连接于公共字线WLj，分别连接于备用位线SBL1、SBL2；位线BL1、BL2、BL3、BL4；伪位线DBL0、DBL1。

备用存储单元952、954；正规存储单元956、958、960、962及伪存储单元964、966连接于公共字线WLj+1，分别连接于备用位线/SBL1、/SBL2；位线/BL1、/BL2、/BL3、/BL4；伪位线/DBL0、/DBL1。

备用存储单元971、973；正规存储单元975、977、979、971及伪存储单元973、975连接于公共字线WLn-1，分别连接于备用位线SBL1、SBL2；位线BL1、BL2、BL3、BL4；伪位线DBL0、DBL1。

备用存储单元972、974；正规存储单元976、978、970、972及伪存储单元974、976连接于公共字线WLn，分别连接于备用位线/SBL1、/SBL2；位线/BL1、/BL2、/BL3、/BL4；伪位线/DBL0、/DBL1。

伪存储单元963～966、983～986各自包含磁阻元件。在伪存储单元963、964、983、984，为了使各自的电阻值变为Rmax，由磁阻元件进行了数据写入。另一方面，在伪存储单元965、966、985、986，为了使各自的电阻值变为Rmin，由磁阻元件写入了数据。

存储单元阵列950还包含读出数据总线RDB1、/RDB1、RDB2、/RDB2和列选择门电路987～992。

列选择门电路987按照选择信号SCSL1，将备用位线SBL1、/SBL1分别连接于读出数据总线RDB1、/RDB1。列选择门电路988按照选择信号SCSL0，将备用位线SBL2、/SBL2分别连接于读出数据总线RDB2、/RDB2。

列选择门电路989按照选择信号CSL01，将位线BL1、/BL1分别连接于读出数据总线RDB1、/RDB1。列选择门电路990按照选择信号CSL11，将位线BL2、/BL2分别连接于读出数据总线RDB2、/RDB2。列选择门电路991按照选择信号CSL02，将位线BL3、/BL3分别连接于读出数据总线RDB1、/RDB1。列选择门电路992按照选择信号CSL12，将位线BL4、/BL4分别连接于读出数据总线RDB2、/RDB2。

存储单元阵列950还包含列选择门电路1000、1001。列选择门电路1000按照选择信号DCSL0，将位线DBL0、/DBL0分别连接于读出数据总线/RDB1、RDB1。列选择门电路1001按照选择信号DCSL1，将位线DBL1、/DBL1分别连接于读出数据总线/RDB2、RDB2。

读出电路993包含连接电路994，其在信号/RA0被活性化了时，将数据总线RDB1、/RDB1、RDB2、/RDB2分别连接于节点NDATA1、NREF1、NDATA2、NREF2；连接电路995，其在信号RA0活性化时，将数据总线RDB1、/RDB1、RDB2、/RDB2分别连接于节点NREF1、NDATA1、NREF2、NDATA2；读出放大器996，其在节点NDATA1、NREF1连接输入；读出放大器997，其在节点NDATA2、NREF2连接输入；开关998，其按照信号φ1向输出节点传输读出放大器996的输出；开关999，其按照信号φ2向输出节点传输读出放大器997的输出。

通过连接电路994、995，数据总线RDB1、/RDB1中、连接于成为对应地址的读出对象的存储单元的数据总线连接于节点NDATA1，连接于伪单元的数据总线连接于节点NREF1。同样，数据总线RDB2、/RDB2中、连接于成为读出对象的存储单元的数据总线连接于节点NDATA2，连接于伪单元的数据总线连接于节点NREF2。节点NREF1与节点NREF2被电连接。

变为/RA0＝1的场合，字线WLj被活性化，选择备用存储单元953、959，同时选择伪存储单元963、965。数据总线RDB1传输存储单元959的数据，数据总线/RDB1传输伪存储单元963的数据。同样，数据总线RDB2传输备用存储单元953的数据，数据总线/RDB2传输伪存储单元965的数据。这种场合，连接电路994变为连接状态，决定数据总线与读出放大器输入节点的连接。

另一方面，变为RA0＝1的场合，字线WLj+1被活性化。选择了字线WLj+1的场合，传输伪单元数据的数据总线换为选择了字线WLj的场合。从而，连接电路995变为连接状态，进行数据总线与读出放大器输入节点的连接。连接电路994、995的连接按照字线最低位地址RA0为奇数还是为偶数来进行。

这时，如前在图29说明过的，进行伪存储单元的电阻值Rmax和Rmin的并行连接，产生基准电平。进行该基准电平与存储单元及备用存储单元的数据的比较，进行数据判定。由读出放大器996、997进行数据判定后，通过使信号φ1、φ2之一活性化，选择最终输出的数据。

信号φ1在传输了数据总线RDB1、/RDB1应读出的存储单元的数据的场合被活性化。信号φ2在传输了数据总线RDB2、/RDB2应读出的存储单元的数据的场合被活性化。

依据图35示出的结构也可以实现MRAM存取的高速化和简便的伪单元结构。

以上对该发明进行了详细说明，但这只是例示，不是限定，发明的精神和范围只通过附带的权利要求书来限定，这一点应该明确地被理解。

Claims

1.一种存储装置，其特征在于：

包括

多个正规存储单元；

多个备用存储单元，其在上述多个正规存储单元中存在缺陷存储单元时，代替上述缺陷存储单元使用；

多条位线，其用于从上述多个正规存储单元读出数据；

读出放大电路，其从上述多个正规存储单元和上述多个备用存储单元读出数据；

多条数据线，其用于将上述多条位线连接于上述读出放大电路；

连接电路，其形成为了使上述多条数据线的负荷容量实质上相等而将上述多条数据线连接于上述多个正规存储单元及上述多个备用存储单元的线路的一部分，

上述连接电路形成将按照第1输入地址所选择的上述多条位线中第1选择位线连接于上述多条数据线中第1数据线、同时将按照上述第1输入地址所选择的上述多个备用存储单元一部分连接于与上述多条数据线中上述第1数据线不同的第2数据线的线路的一部分，形成将按照第2输入地址所选择的上述多条位线中第2选择位线连接于上述第2数据线、同时将按照上述第2输入地址所选择的上述多个备用存储单元一部分连接于上述第1数据线的线路的一部分。

2.一种存储装置，其特征在于：

包括

多个存储单元，其依据电阻值的变化来存储信息；

读出放大电路，其从在上述多个存储单元中同时选择的多个选择存储单元并行进行数据的读出；

电流线路形成部，其在上述读出放大电路到电源电位供给源之间，形成分别对应上述多个选择存储单元的多条读出电流线路，

上述多条读出电流线路的物理长度实质上彼此相等。

3.一种存储装置，其特征在于：包括存储单元阵列，

上述存储单元阵列包含

多个正规存储单元，其依据电阻值的变化来存储信息；

备用存储单元，其与上述多个正规存储单元一起配置为矩阵状，在上述存储单元阵列中配置于中央部，上述多个正规存储单元中存在缺陷存储单元时，代替上述缺陷存储单元使用；

多条位线，其沿上述存储单元阵列的列方向配置，用于使数据读出电流向上述多个正规存储单元流动；

备用位线，其沿上述列方向配置，用于使数据读出电流向上述备用存储单元流动；

多条数据线，其传输向上述多条位线一部分流动的数据读出电流及向上述备用位线流动的数据读出电流；

连接门电路，其将按照数据读出指令所选择的上述多条位线中的选择位线连接于上述多条数据线中的一条、同时将上述备用位线连接于上述多条数据线中的另外一条，

还包括读出放大电路，其接受由上述多条数据线所传输的数据读出电流，读出上述多个正规存储单元和上述备用存储单元的数据。

4.一种存储装置，其特征在于：包括存储单元阵列，

上述存储单元阵列包含

多个存储单元，其依据电阻值的变化来存储信息；

多条源线，其设置于从上述多个存储单元读出数据用的读出电流流动的线路上；

伪单元，其与上述多个存储单元一起配置为矩阵状，配置在上述存储单元阵列的中央部，保持判识上述多个存储单元的数据用的参照值；

伪源线，其设置于从上述伪单元读出上述参照值用的参照电流流动的线路上；

多条数据线，其传输上述读出电流和上述参照电流，

还包括读出放大电路，其接受由上述多条数据线所传输的读出电流及参照电流，读出上述多个存储单元的数据。

5.一种存储装置，其特征在于：

包括

多个存储单元，其各自依据电阻值的变化来存储信息，配置于一个存储单元阵列内；

读出放大电路，其从上述多个存储单元中同时选择的多个选择存储单元并行进行数据的读出；

上述多条读出电流线路至少在上述存储单元阵列内互相分离。

6.一种存储装置，其特征在于：包括

多个正规存储单元，其各自含有导电性磁性体；

多条正规位线，其与上述多个正规存储单元的列对应配置；

多个第1参照存储单元，其在上述多条正规位线中分别各连接一个；

多条备用位线，其与上述多个备用存储单元的列对应配置；

多个第2参照存储单元，其在上述多条备用位线中分别各连接一个；

读出电路，其按照上述地址信号连接于以下4条位线，即连接读出对象存储单元的第1位线；从除了上述第1位线以外的上述多条正规位线所选择的第2位线；连接对应上述读出对象存储单元的备用存储单元的第3位线；从除了上述第3位线以外的上述多条备用位线所选择的第4位线，由分别连接于上述第2、第4位线的上述第1、第2参照存储单元合成并发生数据读出的参照值。

7.一种存储装置，其特征在于：包括

多个正规存储单元，其各自含有导电性磁性体；

多条正规位线，其与上述多个正规存储单元的列对应配置；

多个第1参照存储单元，其配置在平行于上述多个正规存储单元的列的列；

第1参照位线，其与上述多个第1参照存储单元的列对应配置；

多条备用位线，其与上述多个备用存储单元的列对应配置；

读出电路，其按照上述地址信号至少连接于以下3条位线，即连接读出对象存储单元的上述正规位线中的第1位线；连接对应上述读出对象存储单元的备用存储单元的第2位线及上述第1参照位线，从上述读出对象存储单元和上述对应的备用存储单元某一方进行数据读出。

8.一种在存储单元含有导电性磁性体的存储装置，其特征在于：包括

多条字线；

多个位线对，其与上述多条字线交叉设置，各自包含第1、第2位线；

多个存储单元，其在上述多条字线与上述多个位线对的多处交叉部分别只与上述第1、第2位线中的某一方对应设置；

第1参照存储单元，其用于保持读出上述多个存储单元数据时的参照值；

第1数据线对，其包含传输由上述多个位线对所读出的数据用的第1、第2数据线；

读出电路，其基于上述字线之一的活性化，从上述第1、第2位线的一方通过上述第1、第2数据线的一方读出上述多个存储单元的数据时，从上述第1、第2数据线的另一方读出上述第1参照存储单元的保持值。