JP4066638B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、磁気抵抗の変化を利用して情報を記憶するメモリセルを用いた高集積なメモリを含む半導体装置に関する。
【０００２】
【従来の技術】
フェロダイエレクトリック・メモリ（ＦｅＲＡＭ）やフラッシュメモリに代表されるような不揮発性メモリでありながら、読み書き回数に制限がないメモリとして、マグネトロレジスティブ・ランダム・アクセス・メモリ（ＭＲＡＭ）の開発がなされている。ＭＲＡＭは、磁化の向きで素子の抵抗が異なる磁気抵抗効果を利用して情報を記憶する。近年、マグネトロ・レジスタンス（ＭＲ）と呼ばれる磁気抵抗変化率が従来の素子よりも大きなマグネティック・トンネル・ジャンクション（ＭＴＪ）素子の開発と、そのＭＲＡＭへの応用が進められ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）並みの高速読み書き動作が可能で、ＤＲＡＭ並みの高集積度が実現できる可能性が示された。このため、ＭＲＡＭは次世代メモリの有力候補としてさらに注目を増している。
【０００３】
ＭＴＪ素子は、図３に示すように、二つの強磁性体層FRLとFXLとの間に絶縁膜TBが挟まれた三層構造である。絶縁膜TBは、トンネル効果によって電子が伝導できる程度に薄く形成されている。また、強磁性体層FXLの磁化の向きが矢印AMF2で示すように固定されているのに対して、強磁性体層FRLの磁化の向きは、外部磁界により矢印AMF1に示すように制御される。端子A、B間の抵抗は、二つの強磁性体層における磁化の向きによって変化し、同じ向きの時は低抵抗状態、互いに逆向きの時は高抵抗状態となる。このようなＭＴＪ素子を適用したＭＲＡＭは、例えば、アイ・イー・イー・イー、インターナショナル・ソリッド−ステート・サーキッツ・カンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第128頁から第129頁（2000年）（IEEE International Solid-State Circuits Conference, DIGEST OF TECHNICAL PAPERS, pp. 128-129, 2000。以下では文献１と示す。）や、同ダイジェスト・オブ・テクニカル・ペーパーズの第130頁から第131頁（以下では文献２と示す。）で述べられている。どちらにおいても、１個のＭＴＪ素子と１個のトランジスタが直列接続された構成をメモリセルの基本構成としている。選択されたメモリセルにおけるトランジスタが導通されると、ＭＴＪ素子の端子間に電圧が印加され、磁気抵抗に応じてデータ線を介して流れる電流を検出することにより記憶情報が読み出される。
【０００４】
【発明が解決しようとする課題】
図４は、時間T1においてＭＴＪ素子の端子間に電圧を印加することにより発生する電流を示している。ここでは、ＭＴＪ素子が記憶情報'0'を保持している場合に高抵抗状態、記憶情報'1'を保持している場合に低抵抗状態にあるものとしている。この時、記憶情報'1'を保持しているメモリセルを読み出して得られる電流ID(1)は、記憶情報'0'を保持しているメモリセルを読み出して得られる電流ID(0)よりも大きく、共に正の値をとる。このようなＭＴＪ素子の特性のために、ＭＲＡＭは読み出し動作において二つの問題点が生じる。第一に、一方の極性である読み出し信号から記憶情報を分別するため、参照信号が必要な点である。第二に、ＭＴＪのＭＲが数十パーセントであるために読み出し信号量が小さく、安定した読み出し動作が難しい点である。
【０００５】
これらの問題を解決するために、文献１ではメモリセルに２個のＭＴＪ素子と２個のトランジスタで構成されるツインセル方式を採用している。この方式では、メモリセルの記憶情報に応じて相補の読み出し信号が得られるので、情報の分別が容易であり、信号量も大きい。しかし、メモリセル面積が二倍になるので、大容量化には、相対的に不利になると予測される。これに対して文献２では、メモリセルと同じ１個のＭＴＪ素子と１個のトランジスタで構成されるリファレンス・セルをワード線毎に配置して参照信号を発生している。この方式では、メモリアレイの面積を抑制できる反面、各メモリセルに生じる特性ばらつきを考慮しながら、精度良く参照信号を発生するリファレンス・セルを形成することが相対的に困難であると予測される。また、リファレンス・セルやリファレンス・セルが接続されるデータ線に断線、短絡など何らかの不良が生じた場合に、参照信号が発生されないため対応する複数のメモリセルの記憶情報を読み出すことができず、歩留まり低下の原因となる可能性が有る。本発明は、以上の検討結果から生まれたものである。
【０００６】
本発明の第一の課題は、精度良く参照信号を発生するダミーセルを提供して、１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルに保持された記憶情報を正確に読み出すことである。第二に、メモリセルとダミーセルの双方を置換可能な救済方式を提供することである。第三に、高速で、集積度と信頼性の高い大容量ＭＲＡＭを実現することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明の代表的な手段の特長は、メモリセルを１個のＭＴＪ素子と１個のトランジスタで構成し、相補の記憶情報を保持した二つのメモリセルを並列接続した構成をダミーセルする。このダミーセルは、ワード線対毎に配置される。メモリセルに流れる電流をミラー比１対１のカレントミラー回路で受けて読み出し信号を発生するのに対して、ダミーセルに流れる電流をミラー比２対１のカレントミラー回路で受けて平均電流を発生することにより、参照信号を発生することにある。
【０００８】
【発明の実施の形態】
＜実施例１＞
１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを有するＭＲＡＭについて、以下の実施例に従い本発明を説明する。後に詳述するが図１３は、本発明を用いた同期式メモリの一例である。また、図１２は、図１３に示されるメモリアレイＭＡＲの一例を示したものである。
更に、図１は、図１２におけるメモリブロックBLKの一例を示すもので、ワードドライバアレイWDAの片側にメモリセルアレイMCAとダミーセルアレイDCA1が配置された構成の例である。メモリブロックBLKは、さらにマルチプレクサMUXU1、MUXL1、MUXUD、MUXLD、書き込み回路WCU1、WCL1、ダミー書き込み回路DWU1、読み出し回路RDC1を有する。本実施例によるメモリブロックの特徴は、メモリセルMCと同じ構造の二つのメモリセルMCL、MCHを並列に配置したダミーセルDCを各ワード線対に配置し、相補の情報をそれぞれ保持した二つのセルMCL、MCHを活性化することにより参照信号を発生する点にある。以下では、各回路ブロックについて説明する。
【０００９】
メモリセルアレイMCAは、8×8ビットのメモリセルMCを有する構成例が示されており、メモリセルMCは複数（ここでは８組）のワード線対と複数（ここでは８本）のデータ線Dj（j=0、…、7）との交点にそれぞれ配置される。ダミーセルアレイDCA1は、メモリセルアレイMCAの構成に応じて8×1ビットのダミーセルDCを有する。ダミーセルDCは、複数のワード線対とダミーデータ線DD0、DD1との交点に、メモリセルMCと同じ構造の二つのメモリセルMCL、MCHをそれぞれ配置した構成とする。
【００１０】
ワードドライバアレイWDAは、後述する複数（ここでは８個）のワードドライバで構成され、ロウデコードアドレスDXBとアレイ制御バスABSに応じて複数のワード線対を駆動する。複数のワード線対は読み出しワード線WRk（k=0、…、7）および書き込みワード線WWk（k=0、…、7）でそれぞれ構成され、書き込みワード線WWkは遠端で接地される。ここで、ロウデコードアドレスDXBは、複数のロウデコード信号XBk（k=0、…、7）で構成される。また、アレイ制御バスABSは役割の異なる複数個の信号で構成され、各回路ブロック毎に必要に応じた信号が接続されているものとする。アレイ制御バスABSの内容については、回路ブロックの具体的な回路構成でそれぞれ説明する。
【００１１】
マルチプレクサMUXU1、MUXL1はメモリセルアレイMCAの両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサMUXU1は、共通データ線DSと複数のデータ線Djとの間に配置された複数個（ここでは８個）のスイッチSRW（以下、簡単のためマルチプレクサ内のスイッチを単にスイッチと呼ぶが、他のスイッチと区別するためにカラムスイッチと呼んでもよい）で構成され、入力されたカラムデコードアドレスDYMに応じて、選択するデータ線Dと共通データ線DSとを接続する。他方のマルチプレクサMUXL1は、接地電位VSSと複数のデータ線Djとの間に配置された複数個（ここでは８個）のスイッチSRBと、書き込み共通ノードWCOMと複数のデータ線Djとの間に配置された複数個（ここでは８個）のスイッチSWとで構成される。前者のスイッチSRBは、入力されたカラムデコードアドレスDYMに応じて、選択するデータ線Dと接地電位VSSとの接続を遮断し、後者のスイッチSWは、選択するデータ線Dと書き込み共通ノードWCOMとを接続する。
【００１２】
マルチプレクサMUXUD、MUXLDはダミーセルアレイDCA1の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサMUXUDは、共通データ線RSとダミーデータ線DD0、DD1との間に配置された２個のスイッチSRWで構成され、入力されたカラムデコードアドレスDYMに応じて、ダミーデータ線DD0、DD1と共通データ線RSとを接続する。他方のマルチプレクサMUXLDは、接地電位VSSとダミーデータ線DD0、DD1との間に配置された２個のスイッチSRBと、接地電位VSSとダミーデータ線DD0および電源電圧VDDとダミーデータ線DD1との間に配置された２個のスイッチSWとで構成される。前者のスイッチSRBは、入力されたカラムデコードアドレスDYMに応じて、ダミーデータ線DD0、DD1と接地電位VSSとの接続を遮断する。後者のスイッチSWは、入力されたカラムデコードアドレスDYMに応じて、ダミーデータ線DD0と接地電位VSS、ダミーデータ線DD1と電源電圧VDDをそれぞれ接続する。スイッチSRW、SRB、SWは、同図では模式的に記号で示されているが、実際には例えばNMOSトランジスタで構成され、ソース-ドレイン間の電流経路の有無によって結線状態が制御される。
【００１３】
書き込み回路WCU1、WCL1は、マルチプレクサMUXU1、MUXL1のさらに外側にそれぞれ配置され、これらは互いに対をなして動作する。書き込み回路WCU1は、入力されたカラム選択信号WYS、書き込みデータ線WIB、アレイ制御バスABSに応じて共通データ線DSを駆動し、書き込み回路WCL1は、入力されたカラム選択信号WYS、書き込みデータ線WIT、アレイ制御バスABSに応じて書き込み共通ノードWCOMを駆動する。また、ダミー書き込み回路DWU1は、書き込み回路WCU1に応じてマルチプレクサMUXUDのさらに外側に配置され、アレイ制御バスABSに応じて共通データ線RSを駆動する。
【００１４】
読み出し回路RDC1は、入力されたアレイ制御バスABSとバイアス電圧VB1に応じてメモリセルおよびダミーセルへ電源を供給して、共通データ線DS、RSに生じた読み出し信号を検出および増幅し、さらにカラム選択信号RYSに応じて、読み出しデータ線ROT、ROBを読み出したデータに応じた電位に駆動する。
【００１５】
次に、メモリセルMCの回路構成について図２に従い説明する。左図は図１に示したメモリセルMCのブロック記号であり、具体的には右図に示すように、抵抗の回路記号で示した１個のＭＴＪ素子MTJと１個のNMOSトランジスタN1で構成されている。端子A、Bは、図３に示したＭＴＪ素子の断面における端子に対応し、端子Aがデータ線Dj、端子BがNMOSトランジスタN1のドレインにそれぞれ接続される。また、トランジスタN1のソースが接地され、ゲートが読み出しワード線WRkに接続される。図３では省略されているが、書き込みワード線WWkは強磁性体層FXLの下部に層間絶縁膜を介して立体的に形成される。一方、データ線Djは強磁性体層FRL上に形成されて互いに接続される。
【００１６】
このような構成におけるメモリセルの動作は、以下のように行う。まず、読み出し動作の場合、書き込みワード線WWkが接地電位VSSに保持され、読み出しワード線WRkが電源電圧VDDに駆動されると、トランジスタN1が導通することによりデータ線Djと接地電位VSS間に電流経路が形成され、データ線Dj上に電流が出力される。次に、書き込み動作の場合、読み出しワード線WRkが接地電位VSSに保持されてトランジスタN1がオフ状態を保ち、書き込みワード線WWkに矢印AWWの向きに電流が流れることにより、第一の磁界が発生される。また、データ線Djに、書き込みデータに応じて矢印ADLまたはADHの向きに電流が流れることにより、第二または第三の磁界がそれぞれ発生される。電流の向きが異なるので、アンペアの法則より第二、第三の磁界は互いに逆向きである。よって、書き込みワード線WWkとデータ線Djの交点に配置されたメモリセルにおいて、書き込みデータに応じて向きの異なる第一および第二の合成磁界がそれぞれ発生されて、図３に示した強磁性体層FRLの磁化方向AMF1が制御される。以下では、メモリセルの記憶情報は、ＭＴＪ素子が低抵抗状態で”１”、ＭＴＪ素子が高抵抗状態で”０”とする。記憶情報'1'を書き込む場合、データ線Djに矢印ADLの向きに電流が流れて、第二の磁界が発生することにより、第一の合成磁界が発生される。その結果、強磁性体層FRL、FXLの磁化方向が互いに平行となり、ＭＴＪ素子が低抵抗状態になる。これに対して記憶情報'0'を書き込む場合、データ線Djに矢印ADHの向きに電流が流れて、第三の磁界が発生することにより、第二の合成磁界が発生される。その結果、強磁性体層FRL、FXLの磁化方向が互いに逆向きとなり、ＭＴＪ素子が高抵抗状態になる。また、ダミーセルDCにおけるメモリセルMCLは低抵抗状態、MCHは高抵抗状態にあるものとする。
【００１７】
図５は、読み出し回路RDC1の回路構成を示しており、カラム選択回路YSW1、プリチャージ回路PCEQ、センスアンプSA、カレントミラー回路CMおよびCMD1、バイアス回路BC1で構成される。また、図１に示したアレイ制御バスABSの中で、プリチャージイネーブル信号EQ、センスアンプ起動信号SDP、読み出し制御信号REBがそれぞれ入力され、さらにカラム選択信号RYSが入力される。まず、各回路の構成について説明する。
【００１８】
プリチャージ回路PCEQはNMOSトランジスタN71、N72、N73で構成されている。それぞれのゲートに接続されたプリチャージイネーブル信号EQが電源電圧VDDに駆動されると、全てのトランジスタが導通して、センスデータ線DT、DBを接地電位VSSにプリチャージする。この時、トランジスタN73によって、センスデータ線DT、DBの電位を等しくする効果が得られる。
【００１９】
センスアンプSAは、PMOSトランジスタP81、P82とNMOSトランジスタN81、N82で構成されるクロスカップル型ラッチ回路と、電源遮断用のスイッチであるPMOSトランジスタP83で構成される。トランジスタP83のゲートに接続されたセンスアンプ起動信号SDPが接地電位VSSに駆動されると、トランジスタP83が導通し、電源電圧VDDがトランジスタP81、P82のソースに供給される。このようにしてセンスアンプを活性化することにより、センスデータ線DT、DBに発生した微小電位差を増幅することができる。ここで、待機時のセンスデータ線DT、DBは、プリチャージ回路PCEQによって接地電位VSSにプリチャージされるので、トランジスタN81、N82のゲート-ソース間電圧はそれぞれ0Vとなる。したがって、トランジスタN81、N82がオフ状態にあるので、接地電位VSS側には、スイッチ用トランジスタを設けず、レイアウト面積を低減している。
【００２０】
カラム選択回路YSW1はNMOSトランジスタN91、N92で構成され、ゲートにカラム選択信号RYSがそれぞれ入力される。また、トランジスタN91のソースはセンスデータ線DT、ドレインは読み出しデータ線ROTにそれぞれ接続される。さらに、トランジスタN92のソースはセンスデータ線DB、ドレインは読み出しデータ線ROBにそれぞれ接続される。このような構成により、センスデータ線DT、DBに読み出されたデータを読み出しデータ線ROT、ROBに選択的に出力することができる。
【００２１】
カレントミラー回路CMは、PMOSトランジスタP41、P42、P43、P44で構成されている。トランジスタP41、P42のゲートとトランジスタP41のドレインを内部共通データ線NDSに接続し、トランジスタP42のドレインをセンスデータ線DTに接続する。さらに、トランジスタP43、P44は、ソースに電源電圧VDD、ゲートに読み出し制御信号REBをそれぞれ入力した電源制御用スイッチであり、トランジスタP41、P42とそれぞれ直列接続する。したがって、電源電圧VDDとなっている読み出し制御信号REBが接地電位VSSに駆動されると、トランジスタP43、P44が導通してカレントミラー回路CMが活性化される。ここで、トランジスタP41、P42のゲートをそれぞれ同じ寸法に形成し、さらにトランジスタP43、P44のゲートをそれぞれ同じ寸法に形成することにより、ミラー比１対１のカレントミラー回路を形成する。したがって、トランジスタP41のソース-ドレイン間に流れる電流と同じ値の電流を、トランジスタP42に流すことができる。
【００２２】
カレントミラー回路CMD1は、PMOSトランジスタP51、P52、P53、P54、P55、P56で構成される。トランジスタP51、P53、P54、P56がカレントミラー回路CMにおけるトランジスタP41、P42、P43、P44にそれぞれ対応する。トランジスタP51、P52、P53のゲートとトランジスタP51、P52のドレインを内部共通データ線NRSに接続し、トランジスタP53のドレインをセンスデータ線DBに接続する。さらに、トランジスタP54、P55、P56は、ソースに電源電圧VDD、ゲートに読み出し制御信号REBをそれぞれ入力した電源制御用スイッチであり、トランジスタP51、P52、P53とそれぞれ直列接続する。したがって、電源電圧VDDとなっている読み出し制御信号REBが接地電位VSSに駆動されると、トランジスタP54、P55、P56が導通してカレントミラー回路CMD1が活性化される。ここで、トランジスタP51、P52、P53のゲートをトランジスタP41、P42とそれぞれ同じ寸法に形成し、さらにトランジスタP54、P55、P56のゲートをトランジスタP43、P44とそれぞれ同じ寸法に形成して、トランジスタP51、P52、P53のソース-ドレイン間に流れる電流値を等しくすることにより、ミラー比２対１のカレントミラー回路を形成する。したがって、内部共通データ線NRSに流れる電流の半分の値の電流をセンスデータ線DBに流すことができる。この電流は、図４に示すように、記憶情報'1'もしくは'0'を保持するメモリセルに流れる電流ID(1)もしくはID(0)のほぼ中間値となるような電流IREFである。
【００２３】
バイアス回路BC1はNMOSトランジスタN61、N62で構成され、トランジスタN61のドレインとソースに内部共通データ線NDSと共通データ線DSをそれぞれ接続し、トランジスタN62のドレインとソースに内部共通データ線NRSと共通データ線RSをそれぞれ接続する。また、トランジスタN61、N62のゲートにバイアス電圧VB1をそれぞれ印加する。バイアス電圧VB1は、文献１のFigure 7.2.5に示されているようなバイアス・コントロール回路によって発生され、共通データ線DSと接地電位VSSとの間の電位差が参照電圧Vrefになるように制御する。参照電圧Vrefは、ＭＴＪ素子MTJに印加される電圧が高くならないように低電圧に固定されており、共通データ線DSと接地電位VSSとの間の電位差が一定の低い値に保たれる。したがって、ＭＴＪ素子MTJが電圧依存性を持ち、印加電圧の増加に応じてＭＲが減少する場合においても、安定したＭＲ値が得られるように制御することができる。
ここで、トランジスタN62のゲート長をトランジスタN61と同じ長さとし、ゲート幅をトランジスタN61の二倍に形成することにより、トランジスタN62のオン抵抗をトランジスタN61の1/2としている。また、内部共通データ線NRSの配線長を内部共通データ線NDSと同じとし、内部共通データ線NRSの配線幅を内部共通データ線NDSの二倍になるように形成する。さらに、共通データ線RSの配線長を共通データ線DSと同じとし、共通データ線RSの配線幅を共通データ線DSの二倍に形成することにより、電源電圧VDDと共通データ線RSとの間の配線容量を、電源電圧VDDと共通データ線DSとの間の二倍、配線抵抗を1/2とする。このようなバイアス回路BC1の構成により、メモリセルMCおよびダミーセルDCにおける印加電圧を等しくすることができる。また、ダミーセルDCにおけるメモリセル一つあたりの負荷容量や抵抗を、メモリセルMCに対する負荷容量や抵抗と同じにできて、記憶情報に応じてメモリセルMCに流れる電流と同じ値の電流をダミーセルにおける相補のメモリセルMCL、MCHにそれぞれ流すことができる。
【００２４】
次に、読み出し回路RDC1による参照信号発生機構について説明する。ここで、共通データ線DS、RSに流れる電流をそれぞれIDS、IRSと表し、ＭＴＪ素子MTJが低抵抗状態にある時に流れる電流をIDS(1)と表す。また、メモリセルが記憶情報'0'を保持していて、ＭＴＪ素子MTJが高抵抗状態にある時に流れる電流をIDS(0)と表す。電流IDS(1)は、IDS(0)よりも大きな値である。さらに、共通データ線RSに流れる電流IRSは、相補の記憶情報を保持している二つのメモリセルMCH、MCLが接続されたダミーデータ線DD0およびDD1に流れる電流の合計となるので、
IRS=IDS(0)＋IDS(1)・・・・・・・・・・（式１）
と表すことができる。
【００２５】
以上の記号を用いると、図５に示した一方のカレントミラー回路CMは、共通データ線DSに流れる電流と同じ値の電流IDS(1)またはIDS(0)でセンスデータ線DTを充電する。他方のカレントミラーCMD1回路は、共通データ線RSに流れる電流の半分の値の電流IRS/2でセンスデータ線DBを充電する。この電流IRS/2は、記憶情報に応じてメモリセルMCに流れる電流の平均値であり、図４に示したような関係の参照信号IREFに相当する。ここで、センスデータ線DT、DBの負荷容量が等しいものとしてCDと表し、カレントミラー回路に流れる電流の電源電圧VDDとセンスデータ線との間における電圧依存性が無視できるほど小さいと仮定する。また、カレントミラー回路に流れる電流は、簡単のために活性化された直後から一定の値であると仮定すると、記憶情報'1'を読み出す場合のセンスデータ線DTの電圧VDT(1)は、
VDT(1)=（IDS(1)×T）/CD・・・・・・・・（式２）
と表すことができる（ここで、Tはカレントミラー回路が活性化されてからの時間を示す）。これに対して、センスデータ線DBの電圧VDBは（式１）から、
Figure 0004066638
と表すことができる。（式２）（式３）から、記憶情報'1'を読み出す場合の読み出し信号ΔV1は、
Figure 0004066638
と表すことができる。また、記憶情報'0'を読み出す場合におけるセンスデータ線DTの電圧VDT(0)は、
VDT(0)=（IDS(0)×T）/CD・・・・・・・・・（式５）
と表すことができる。よって、（式３）（式５）から、記憶情報'0'を読み出す場合の読み出し信号ΔV0は、
Figure 0004066638
と表すことができる。
【００２６】
以上から、ミラー比２対１のカレントミラー回路CMD1を用いて、正の２値の読み出し信号IDS(1)、IDS(0)の中間値に参照信号IRSを発生することにより、（式４）（式６）に示したような正負の読み出し信号を発生することができる。したがって、記憶情報'1'を読み出す場合、センスデータ線DTとDBとの電位差が大きくなるに従い、センスアンプSAにおけるトランジスタN81とP82の駆動能力が大きくなり、センスデータ線DTが電源電圧VDD、センスデータ線DBが接地電位VSSにそれぞれ駆動される。また、記憶情報'0'を読み出す場合、センスデータ線DTとDBとの電位差が大きくなるに従い、センスアンプSAにおけるトランジスタP81とN82の駆動能力が大きくなり、センスデータ線DTが接地電位VSS、センスデータ線 DBが電源電圧VDDにそれぞれ駆動される。このように、正負の読み出し信号に応じてセンスデータ線DT、DBを電源電圧VDDまたは接地電位VSSに増幅することにより、記憶情報の分別を行うことができる。
【００２７】
図６は、図１に示したマルチプレクサMUXU1、MUXL1、MUXUD、MUXLD、書き込み回路WCU1、WCL1、ダミー書き込み回路DWU1の回路構成例を示している。以下ではまず、マルチプレクサMUXU1、MUXL1、MUXUD、MUXLDについて説明する。マルチプレクサMUXU1は、図１に示したスイッチSRWに対応する８個のNMOSトランジスタN11j（j=0、1、…、7）で構成される。トランジスタN11jのゲートには対応するカラムアドレス信号YMTj（j=0、1、…、7）が入力される。マルチプレクサMUXL1は、図１に示したスイッチSRBに対応する８個のNMOSトランジスタN13j（j=0、1、…、7）と、図１に示したスイッチSWに対応する８個のNMOSトランジスタN14j（j=0、1、…、7）で構成される。トランジスタN13jのゲートには対応するカラムアドレス信号YMBj（j=0、1、…、7）、トランジスタN14jのゲートには対応するカラムアドレス信号YMWj（j=0、1、…、7）がそれぞれ入力される。ここで、カラムアドレス信号YMTj、YMBj、YMWjの各々は、図１に示したカラムデコードアドレスDYMの中の信号であり、動作に応じてデータ線Djの結線状態を、以下のように制御する。
【００２８】
まず、待機状態の場合、カラムアドレス信号YMTj、YMWjが接地電位VSS、カラムアドレス信号YMBjが電源電圧VDDにそれぞれ保持され、トランジスタN11j、N14jがオフ状態、トランジスタN13jがオン状態となることにより、各データ線Dを接地する。次に、例えばデータ線D0が選択された読み出し動作の場合、カラムアドレス信号YMT0が電源電圧VDD、カラムアドレス信号YMB0、YMW0が接地電位VSSにそれぞれ駆動され、トランジスタN110がオン状態、トランジスタN130、N140がオフ状態となることにより、データ線D0を共通データ線DSに接続する。したがって、メモリセルMCに流れる電流を共通データ線DSに出力することができる。さらに、例えばデータ線D0が選択された書き込み動作の場合、カラムアドレス信号YMT0、YMW0が電源電圧VDD、カラムアドレス信号YMB0が接地電位VSSにそれぞれ駆動され、トランジスタN110、N140がオン状態、トランジスタN130がオフ状態となることにより、データ線D0を共通データ線DSおよび書き込み共通ノードWCOMに接続する。したがって、選択したデータ線に、電流経路を形成することができる。
【００２９】
マルチプレクサMUXUDは、図１に示したスイッチSRWに対応する２個のNMOSトランジスタN120、N121で構成される。トランジスタN120、N121のゲートにはカラムアドレス信号YMDTが入力される。マルチプレクサMUXLDは、図１に示したスイッチSRBに対応する２個のNMOSトランジスタN150、N151と、図１に示したスイッチSWに対応する２個のNMOSトランジスタN190、N191で構成される。トランジスタN150、N151のゲートにはカラムアドレス信号YMDB、トランジスタN190、N191のゲートにはカラムアドレス信号YMDWがそれぞれ入力される。ここで、カラムアドレス信号YMDT、YMDB、YMDWの各々は、図１に示したカラムデコードアドレスDYMの中の信号であり、動作に応じてダミーデータ線DD0、DD1の結線状態を、以下のように制御する。
【００３０】
まず、待機状態の場合、カラムアドレス信号YMDT、YMDWが接地電位VSS、カラムアドレス信号YMDBが電源電圧VDDにそれぞれ保持され、トランジスタN120、N121、N190、N191がオフ状態、トランジスタN150、N151がオン状態となることにより、ダミーデータ線DD0、DD1を接地する。次に読み出し動作の場合、データ線Djの中の一つが選択されるのに応じて、カラムアドレス信号YMDTが電源電圧VDD、カラムアドレス信号YMDB、YMDWが接地電位VSSにそれぞれ駆動され、トランジスタN120、N121がオン状態、トランジスタN150、N151、N190、N191がオフ状態となることにより、ダミーデータ線DD0およびDD1を共通データ線RSに接続する。したがって、ダミーセルDCに流れる電流を共通データ線RSに出力することができる。さらに、書き込み動作の場合、カラムアドレス信号YMDT、YMDWが電源電圧VDD、カラムアドレス信号YMDBが接地電位VSSにそれぞれ駆動され、トランジスタN120、N121、N190、N191がオン状態、トランジスタN150、N151がオフ状態となることにより、電源電圧VDDと接地電位VSSとの間に、ダミーデータ線DD1から共通データ線RSおよびダミーデータ線DD0を介した電流経路を形成する。したがって、ダミーデータ線DD0、DD1に流れる電流の向きがそれぞれ矢印ADL、ADHの方向になるので、図２で説明したようにダミーセルDCに相補の記憶情報を同時に書き込むことができる。ここで、ＭＴＪ素子に書き込まれた磁界の向きは、印加電圧を0Vとしても一般に変わらないので、チップの電源が切れた場合でも保持される。したがって、ダミーセルの書き込み動作は、例えば出荷前のテストの際に、初期化動作として一度行えば十分である。
【００３１】
次に、図６に従い、書き込み回路WCU1、WCL1、ダミー書き込み回路DWU1の回路構成例を説明する。まず、書き込み回路WCU1は、PMOSトランジスタP161、P162、P163およびNMOSトランジスタN161、N162、N163、N164で構成され、アレイ制御バスABSの中の書き込み制御信号WET、WEB、プリチャージイネーブル信号EQが入力される。トランジスタN164は書き込みデータ線選択用スイッチであり、ソースに書き込みデータ線WIB、ドレインに内部書き込みノードWDB、ゲートにカラム選択信号WYSをそれぞれ接続する。また、トランジスタP161、P162、N161、N162をそれぞれ直列接続することにより、クロックト・インバータを形成する。トランジスタP161のゲートに書き込み制御信号WEB、N161のゲートに書き込み制御信号WETをそれぞれ接続し、クロックト・インバータのデータ入力端子であるトランジスタP162、N162のゲートに内部書き込みノードWDB、出力端子であるトランジスタP161、N161のドレインに共通データ線DSをそれぞれ接続する。さらに、トランジスタP163とN163の夫々は、クロックト・インバータのデータ入力端子である内部書き込みノードWDBと出力端子である共通データ線DSのプリチャージ用トランジスタである。トランジスタP163のゲートにカラム選択信号WYS、N163のゲートにプリチャージイネーブル信号EQをそれぞれ入力する。
【００３２】
書き込み回路WCL1は、前述した書き込み回路WCU1と同じトランジスタで構成されるが、以下の四点が異なる。第一に、トランジスタN164のソースを書き込みデータ線WITに接続する。第二に、クロックト・インバータのデータ入力端子であるトランジスタP162、N162のゲート端子を、内部書き込みノードWDTと呼ぶ。第三に、クロックト・インバータの出力端子であるトランジスタP161、N161のドレインを書き込み共通ノードWCOMに接続する。第四に、トランジスタN163のゲートに書き込み制御信号WEBを接続する。以上のような構成の書き込み回路WCU1、WCL1により、データ線DSと書き込み共通ノードWCOMを次のように駆動する。
【００３３】
まず、待機状態の場合、書き込み回路WCU1において、書き込み制御信号WETが接地電位VSS、書き込み制御信号WEBとプリチャージイネーブル信号EQが電源電圧VDDにそれぞれ駆動され、トランジスタP161、N161がオフ状態、N163がオン状態となることにより、共通データ線を接地する。また、書き込み回路WCU1において、同様にトランジスタP161、N161がオフ状態、N163がオン状態となることにより、書き込み共通ノードWCOMを接地する。
【００３４】
次に、読み出し動作の場合、書き込み制御信号WETとプリチャージイネーブル信号EQが接地電位VSS、書き込み制御信号WEBが電源電圧VDDにそれぞれ駆動され、トランジスタP161、N161、N163がオフ状態となることにより、書き込み回路WCU1の出力を高抵抗状態とする。一方、書き込み回路WCL1において、トランジスタP161、N161がオフ状態、N163がオン状態に保持されることにより、書き込み共通ノードWCOMを接地する。
【００３５】
さらに、書き込み動作の場合、カラム選択信号WYSが昇圧電位VDH（ここで、VTHNをNMOSトランジスタのしきい電圧とすると、VDH≧VDD＋VTHNである。）、書き込み制御信号WETが電源電圧VDD、書き込み制御信号WEBとプリチャージイネーブル信号EQが接地電位VSSにそれぞれ駆動されることにより、書き込み回路WCU1、WCL1におけるトランジスタN164がオン状態、クロックト・インバータが活性化状態、トランジスタP163、N163がオフ状態となる。この動作により、電源電圧VDDと接地電位VSSとの間に、書き込み回路WCU1、WCL1、共通データ線DS、書き込み共通ノードWCOM、前述のマルチプレクサMUXU1、MUXL1によって選択されたデータ線Dを介した電流経路を形成する。ここで、書き込みデータ線WIB、WITをそれぞれ接地電位VSS、電源電圧VDDに駆動する場合、書き込み回路WCU1におけるトランジスタP162と書き込み制御回路WCL1におけるトランジスタN162を導通させて、選択したデータ線Dに矢印ADLの向きの電流を発生することにより、選択したメモリセルMCに記憶情報'1'を書き込む。一方、書き込みデータ線WIB、WITをそれぞれ電源電圧VDD、接地電位VSSに駆動する場合、書き込み回路WCU1におけるトランジスタN162と書き込み制御回路WCL1におけるトランジスタP162を導通させて、選択したデータ線Dに矢印ADHの向きの電流を発生することにより、選択したメモリセルMCに記憶情報'0'を書き込む。
【００３６】
ダミー書き込み回路DWU1は、負荷用PMOSトランジスタP181、P182と、プリチャージ用NMOSトランジスタN181、N182で構成される。トランジスタP181、P182のソースとゲートに電源電圧VDDをそれぞれ入力し、ドレインを共通データ線RSに接続する。また、トランジスタN181、N182のゲートにプリチャージイネーブル信号EQ、ソースに接地電位VSSをそれぞれ入力し、ドレインを共通データ線RSにそれぞれ接続する。このような構成により、待機状態の場合、プリチャージイネーブル信号EQが電源電圧VDDに駆動され、トランジスタN181、N182がオン状態となることにより、共通データ線RSを接地する。
【００３７】
また、読み出し動作の場合、プリチャージイネーブル信号EQが接地電位VSSに駆動され、トランジスタN181、N182がオフ状態となる。したがって、書き込み回路WCU1と同じように、ダミー書き込み回路DWU1の出力を高抵抗状態とする。ここで、トランジスタP181、P182のゲート寸法をトランジスタP161と同じ寸法にそれぞれ形成する。さらに、例えばトランジスタN161およびN163のゲート寸法が同じの場合、トランジスタN181、N182のゲート長をトランジスタN161およびN163と同じ長さとし、ゲート幅をトランジスタN161とN163のゲート幅の合計となるようにそれぞれ形成することにより、共通データ線DSに生じた拡散容量の２倍の拡散容量を共通データ線RSに発生する。
【００３８】
さらに書き込み動作の場合、ダミー書き込み回路DWU1の出力は、読み出し動作の場合と同じように、プリチャージイネーブル信号EQが接地電位VSSに駆動され、トランジスタN181、N182がオフ状態となることにより、高抵抗状態となる。
以上の構成と動作をまとめる。まず、書き込み回路WCU1、WCL1において、書き込み動作の場合、選択データ線D上に記憶情報に応じた向きの電流を発生することにより、図３に示した強磁性体層FRLの磁化方向を反転させるのに必要な磁界を発生することができる。また、読み出し動作の場合、書き込み回路WCU1の出力を高抵抗状態とすることにより、メモリセルMCに流れる電流を、共通データ線DSを介して読み出し回路RDC1に出力することができる。ここで、書き込み制御信号WEB、WETがゲートに入力されるトランジスタを電源側ではなく出力端子側に設けたクロックト・インバータを用いることにより、出力を高抵抗状態とした読み出し動作時に共通データ線DSに付加される負荷容量を、トランジスタP161、N161の拡散容量に抑制することができる。さらに、待機状態の場合、共通データ線DSと書き込み共通ノードWCOMを、データ線Djと同様に接地することにより、選択されたデータ線と共通データ線DSおよび書き込み共通ノードWCOMを接続する時に、選択データ線に電流が発生しないようにしている。したがって、メモリセルMCにおける記憶情報の破壊を防ぐことができる。
【００３９】
次に、ダミー書き込み回路DWU1において、初期化動作の場合、出力を高抵抗状態とすることにより、マルチプレクサMUXUD、MUXLDの説明で述べたように、ダミーデータ線DD0とDD1に流れる電流を共通データ線RSで折り返すような電流経路を形成することができる。また、読み出し動作の場合、共通データ線DSに生じた拡散容量の２倍の拡散容量を共通データ線RSに発生するように各トランジスタを形成することにより、ダミーセルDCにおけるメモリセル一つあたりの拡散容量を、共通データ線DSに接続されるメモリセルMCと同じ値とすることができる。したがって、メモリセルMCとダミーセルDCの活性直後から、図４に示したような関係の参照信号を精度良く発生することができる。さらに、待機状態の場合、共通データ線RSを、ダミーデータ線DD0およびDD1と同様に接地することにより、これらを接続する時に、ダミーデータ線DD0およびDD1に電流が発生しないようにしている。したがって、ダミーセルDCにおける記憶情報の破壊を防ぐことができる。
【００４０】
図７は、ワードドライバアレイWDAを構成するワードドライバを示しており、読み出しワード線WRkを駆動する読み出しドライバWRDと書き込みワード線WWkを駆動する書き込みドライバWWDで構成される。読み出しドライバWRDは、PMOSトランジスタP21、P22とNMOSトランジスタN21、N22で構成されたNOR回路である。一方の入力端子であるトランジスタP21、N21のゲートに対応するロウデコード信号XBkをそれぞれ接続し、他方の入力端子であるトランジスタP22、N22のゲートに書き込み制御信号WETをそれぞれ接続する。また、出力端子を読み出しワード線WRkに接続される。ここで、書き込み制御信号WETは、図１に示したアレイ制御バスABSの中の一つである。書き込みドライバWWDは、PMOSトランジスタP31とNMOSトランジスタN31で構成される。互いに直列接続して、トランジスタP31のソースに電源電圧VDDを入力し、トランジスタN31のソースを書き込みワード線WWkに接続する。また、トランジスタP31のゲートに対応するロウデコード信号XBk、トランジスタN31のゲートに書き込み制御信号WETをそれぞれ接続する。このワードドライバの動作について、以下で説明する。
【００４１】
まず、読み出し動作の場合、書き込み制御信号WETが接地電位VSSに保持されるので、トランジスタN22はオフ状態を保持し、トランジスタP22が導通してトランジスタP21に電源電圧VDDが供給されることにより読み出しドライバWRDが活性化される。したがって、k番目のワード線が選択されて電源電圧VDDとなっているロウデコード信号XBkが接地電位VSSに駆動されて、トランジスタP21が導通することにより、接地電位VSSとなっている読み出しワード線WRkを電源電圧VDDに駆動する。この時、書き込みドライバWWDにおいて、トランジスタN31がオフ状態にあるので、書き込みワード線WWkは接地電位VSSに保持される。
【００４２】
次に、書き込み動作の場合、接地電位VSSとなっている書き込み制御信号WETが電源電圧VDDに駆動されると、書き込みドライバWWDにおけるトランジスタN31が導通する。したがって、k番目のワード線が選択されて電源電圧VDDとなっているロウデコード信号XBkが接地電位VSSに駆動され、トランジスタP31が導通することにより、書き込みワード線WWkに矢印AWWの向きの電流が発生する。この時、読み出しドライバWRDは待機状態にあり、トランジスタP22がオフ状態、トランジスタN22が導通しているので、読み出しワード線WRkが接地電位VSSに保持される。以上から、本実施例によるワードドライバは、動作に応じて読み出しワード線と書き込みワード線を別個に駆動することができる。
【００４３】
次に、本発明によるメモリブロックの読み出し動作を全体的に説明する。図８は、読み出し動作のタイミング波形を示している。以下では、選択するメモリセルMCnmがn番目のワード線とm番目のデータ線との交点に配置され、一例として記憶情報'1'を保持し、選択するメモリセルMCnmにおけるＭＴＪ素子MTJが低抵抗状態にあるものとする。また、図１では省略されているが、読み出しデータ線ROT、ROB、書き込みデータ線WIT、WIBはプリチャージ回路にそれぞれ接続されており、待機時にVDD/2に駆動されているものとする。こられの仮定に基づき、図１、図２、図５、図６、図７を用いながら説明を行う。
【００４４】
まず、読み出し動作の場合、カラム選択信号WYS、書き込み制御信号WETを接地電位VSSにそれぞれ保持して、書き込み回路WCU1、WCL1を非活性状態に保つ。はじめに、メモリセルMCnmの選択動作を行う。図８では省略されている読み出し起動信号が入力されると、電源電圧VDDとなっているプリチャージイネーブル信号EQを接地電位VSSに駆動して、図６に示した書き込み回路WCU1とダミー書き込み回路DWU1をそれぞれオフ状態とし、共通データ線DS、RSと接地電位VSSとを遮断する。また、図５に示したプリチャージ回路PCEQもオフ状態となるので、センスデータ線DT、DBはプリチャージ電位である接地電位VSSに保持される。次に、カラムアドレス信号YMWm、YMDWを接地電位VSSに保持し、接地電位VSSとなっているカラムアドレス信号YMTm、YMDTを電源電圧VDD、電源電圧VDDとなっているカラムアドレス信号YMBm、YMDBを接地電位VSSに駆動して、図６に示した、データ線Dmおよびダミーデータ線DD0、DD1を接地電位VSSから遮断し、共通データ線DSとデータ線Dn、共通データ線RSとダミーデータ線DD0、DD1とをそれぞれ接続する。さらに、電源電圧VDDとなっているロウデコード信号XBnを接地電位VSSに駆動することにより、図７に示したワードドライバにおける読み出しワード線WRnを電源電圧VDDに駆動し、書き込みワード線WWnを接地電位VSSに保持する。したがって、図１に示したメモリブロックにおけるメモリセルMCnmとダミーセルDCnが選択され、図２に示したメモリセルにおけるトランジスタN1が導通する。続いて、電源電圧VDDとなっている読み出し制御信号RDBを接地電位VSSに駆動し、図５に示した読み出し回路RDC1におけるカレントミラー回路CM、CMD1をそれぞれ活性化することにより、電源電圧VDDと接地電位VSSとの間に、カレントミラー回路CMおよびCMD1からバイアス回路BC1、マルチプレクサMUXU1、MUXUD、メモリセルMCnmおよびダミーセルDCnを介した二つの電流経路を形成する。
【００４５】
次に、記憶情報の検出と増幅を行う。読み出し回路RDC1の説明で述べたように、メモリセルMCnmが記憶情報'1'を保持していることに応じて、一方の共通データ線DSに実線で示す電流IDS(1)が流れ、これをミラー比１：１のカレントミラー回路CMで受けることにより、センスデータ線DTは電流IDS(1)で充電される。同図では、センスデータ線DTに流れる電流をIDTと表し、実線で示している。これに対して、ダミーセルDCnが相補の記憶情報を保持していることに応じて、他方の共通データ線RSに一点鎖線で示す電流IRS=IDS(0)＋IDS(1)が流れ、これをミラー比２対１のカレントミラー回路CMD1で受けることにより、センスデータ線DBは電流IRS/2で充電される。同図では、センスデータ線DBに流れる電流をIDBと表し、一点鎖線で示している。図８では、比較のために、記憶情報'0'に応じて共通データ線DSおよびセンスデータ線DTに電流IDS(0)が流れる場合の波形を点線で示している。以上から、センスデータ線DTとDBとの間に微小電位差が発生され、（式４）に示した正の読み出し信号ΔV1が十分大きくなるタイミングで、電源電圧VDDとなっているセンスアンプ起動信号SDPを接地電位VSSに駆動することにより、図５に示したセンスアンプSAを活性化して、センスデータ線DTとDBを電源電圧VDDと接地電位VSSにそれぞれ増幅する。さらに、接地電位VSSとなっているカラム選択信号RYSを昇圧電位VDHに駆動して、図５に示したカラム選択回路YSW1を活性化することにより、VDD/2にプリチャージされた読み出しデータ線ROT、ROBを電源電圧VDD、接地電位VSSにそれぞれ駆動し、記憶情報を出力する。
【００４６】
さらに、待機状態に戻る動作を行う。はじめに、昇圧電位VDHとなっているカラム選択信号RYSを接地電位VSSに駆動してカラム選択回路をオフ状態とする。次に、接地電位VSSとなっているロウデコード信号XBkを電源電圧VDDに駆動して、電源電圧VDDとなっている読み出しワード線WRkを接地電位VSSに駆動し、メモリセルにおけるトランジスタN1をオフ状態として、メモリセルMCnmとダミーセルDCnに形成されている電流経路を遮断する。また、接地電位VSSとなっている読み出し制御信号REBを電源電圧VDDに駆動してカレントミラー回路CM、CMD1を待機状態とする。さらに、電源電圧VDDとなっているカラムアドレス信号YMTm、YMDTを接地電位VSS、接地電位VSSとなっているカラムアドレス信号YMBm、YMDBを電源電圧VDDに駆動して、データ線Dmおよびダミーデータ線DD0、DD1を接地する。続いて、接地電位VSSとなっているセンスアンプ起動信号SDPを電源電圧VDDに駆動してセンスアンプSAを待機状態とし、最後に接地電位VSSとなっているプリチャージイネーブル信号EQを電源電圧VDDに駆動することにより、センスデータ線DT、DB、共通データ線DS、RSを接地電位VSSにプリチャージする。最後に、電源電圧VDDと接地電位VSSとなっている読み出しデータ線ROTとROBをVDD/2に駆動して、待機状態に戻る。
【００４７】
次に、本発明によるメモリブロックの書き込み動作を全体的に説明する。図９は、書き込み動作のタイミング波形を示している。以下では、選択するメモリセルMCnmがn番目のワード線とm番目のデータ線との交点に配置され、一例として記憶情報'1'を書き込むものとする。また、図１では省略されているが、読み出しデータ線ROT、ROB、書き込みデータ線WIT、WOBはプリチャージ回路に接続されており、待機時にVDD/2に駆動されているものとする。以上の仮定に基づき、図１、図２、図５、図６、図７を用いながら説明を行う。
【００４８】
まず、書き込み動作の場合、カラム選択信号RYSを接地電位VSS、センスアンプ起動信号SDPと読み出し制御信号RDBを電源電圧VDDにそれぞれ保持して、読み出し回路RDC1を待機状態とする。はじめに、書き込みデータの入力動作を行う。図９では省略されている書き込み起動信号および記憶情報'1'が入力されると、VDD/2にプリチャージされている書き込みデータ線WIBとWITが接地電位VSSと電源電圧VDDにそれぞれ駆動される。次に、接地電位VSSとなっているカラム選択信号WYSを昇圧電位VDHに駆動し、図６に示した書き込み回路WCU1、WCL1におけるトランジスタN164をオン状態とすることにより、一方の内部書き込みノードWDBを接地電位VSS、他方の内部書き込みノードWDTを電源電圧VDDにそれぞれ駆動する。
【００４９】
次に、メモリセルMCnmの選択と書き込みを行う。まず、電源電圧VDDとなっているプリチャージイネーブル信号EQを接地電位VSSに駆動し、図６に示した書き込み回路WCU1におけるトランジスタN163をオフ状態とすることにより、共通データ線DSと接地電位VSSを遮断する。また、接地電位VSSとなっているカラムアドレス信号YMTm、YMWmを電源電圧VDD、電源電圧VDDとなっているカラムアドレス信号YMBmを接地電位VSSにそれぞれ駆動して、図６に示したデータ線Dmを接地電位VSSから遮断し、共通データ線DSおよび書き込み共通ノードWCOMに接続する。さらに、接地電位VSSとなっている書き込み制御信号WETを電源電圧VDD、電源電圧VDDとなっている書き込み制御信号WEBを接地電位VSSにそれぞれ駆動し、書き込み回路WCU1、WCL1をそれぞれ活性化することにより、電源電圧VDDと接地電位VSSとの間に、書き込み回路WCU1から共通データ線DS、データ線Dm、書き込み共通ノードWCOMおよび書き込み回路WCL1を介した電流経路を形成して、実線で示した電流IDS(W1)を流す。この電流は、図６に示した矢印ADLの向きに対応させて正の値としている。図９では、比較のために、記憶情報'0'に応じて共通データ線DSに電流IDS(W0)が流れる場合の波形を点線で示している。この電流は、図６に示した矢印ADHの向きに対応させて負の値としている。続いて、電源電圧VDDとなっているロウデコード信号XBnを接地電位VSSに駆動して、図７に示したワードドライバにおける書き込みドライバ部WWDを活性化することにより、書き込みワード線WWnに電流IWを流す。したがって、データ線Dmと書き込みワード線WWnとの交点に合成磁界が発生されて、メモリセルMCnmに記憶情報'1'が書き込まれる。
【００５０】
さらに、待機状態に戻る動作を行う。はじめに、接地電位VSSとなっているロウデコード信号XBkを電源電圧VDDに駆動して、書き込みワード線WWkにおける電流経路を遮断する。また、電源電圧VDDとなっている書き込み制御信号WETを接地電位VSS、接地電位VSSとなっている書き込み制御信号WEBを電源電圧VDDにそれぞれ駆動して、書き込み回路WCU1、WCL1をそれぞれ非活性状態とすることにより、電源電圧VDDと接地電位VSSとの間における電流経路を遮断する。さらに、電源電圧VDDとなっているカラムアドレス信号YMTm、YMWmを接地電位VSS、接地電位VSSとなっているカラムアドレス信号YMBmを電源電圧VDDにそれぞれ駆動することにより、データ線Dmを接地する。続いて、接地電位VSSとなっているプリチャージイネーブル信号EQを電源電圧VDDに駆動して共通データ線DSを接地電位VSSにプリチャージする。さらに、昇圧電位VDHとなっているY選択信号WYSを接地電位VSSに駆動して、図６に示した書き込み回路WCU1、WCL1におけるトランジスタP163をオン状態とすることにより、内部書き込みノードWDB、WDTを電源電圧VDDにそれぞれプリチャージする。最後に、書き込みデータ線WIT、WIBをVDD/2に駆動して、待機状態に戻る。
【００５１】
以上で述べたメモリブロックの構成と動作による効果を、以下にまとめる。第一に、本実施例によるダミーセルは、図１に示したようにメモリセルMCと同じ構造の二つのメモリセルMCL、MCHをワード線対と二つのダミーデータ線との交点に並列配置した構成であり、相補の記憶情報を保持する。また、読み出し動作において、これらのメモリセルMCL、MCHを同時に活性化することにより、共通データ線RSで短絡された二本のダミーデータ線に記憶情報'1'の時の電流と記憶情報'0'の時の電流を出力する。ここで、図５に示したように、メモリセルMCに生じた電流をミラー比１対１のカレントミラー回路CMで受けてセンスアンプの一方の端子を充電するのに対して、ダミーセルDCに生じた電流をミラー比２対１のカレントミラー回路CMD1で受けることにより、記憶情報に応じてメモリセルに流れる電流の平均電流でセンスアンプの他方の端子を充電する。したがって、（式４）（式６）に示したような正負の読み出し信号が得られて、センスアンプSAにより記憶情報の判別と増幅を行うことができる。本実施例によるダミーセルは、メモリセルと同じ構造のセルで構成されているために、加工ばらつきによる特性の変化が生じた場合にも、メモリセルの平均電流を精度良く発生することができるので、読み出し信号のマージンを確保できて、正確に記憶情報を読み出すことが出来る。
【００５２】
第二に、ＭＴＪ素子に書き込まれた磁界の向きは、印加電圧を0Vとしても一般に変わらないので、チップの電源が切れた場合でも保持される。したがって、製造業者が、チップ出荷前にダミーセルの書き込み動作を行うことにより、本発明によるＭＲＡＭの起動時間を短縮できる。
【００５３】
第三に、ダミーセルの初期化動作に必要なカラムアドレス信号YMDT、YMDB、YMDWは、後述する外部アドレスを入力することにより発生されるので、チップのテスト時に初期化動作を行えば、安いコストで簡単に行うことができる。
【００５４】
これまでは、８×８ビット構成のメモリセルアレイMCAと８×１ビット構成のダミーセルアレイDCA1を例に説明してきた。しかし、アレイ構成は、これに限定されない。例えば、一組のワード線対および一本のデータ線毎に数百ビットのメモリセルをそれぞれ配置したメモリセルアレイ構成とすることも可能である。そのようにメモリセルアレイのサイズを大きくすることにより、読み出し回路RDC1と書き込み回路WCU1、WCL1を多数のメモリセルMCで共有して、チップ全体に対するメモリセルアレイの占有率を高めることができる。
【００５５】
以上に説明した効果は、図１に示したメモリブロックにおける各回路ブロックの構成を変形しても実現できる。その一例として、ここでは図５に示したカレントミラー回路CMD1の変形例を説明する。図１０は、ミラー比２対１のカレントミラー回路の別の構成例を示している。カレントミラー回路CMD1は、６つのトランジスタで構成されていたが、図１０の例は４つのPMOSトランジスタP231、P232、P233、P234で構成される。トランジスタP231およびP232のゲートと、P231のドレインを内部共通データ線NRSにそれぞれ接続する。また、トランジスタP232のドレインをセンスデータ線DBに接続する。さらに、トランジスタP233、P234は、ソースに電源電圧VDD、ゲートに読み出し制御信号REBをそれぞれ入力した電源制御用スイッチであり、トランジスタP231、P232にそれぞれ直列接続する。ここで、トランジスタP232、P234を、図５のカレントミラー回路CMにおけるトランジスタP42、P44とそれぞれ同じゲート寸法に形成する。また、トランジスタP231、P233のゲート長を、トランジスタP41、P43と同じ長さとし、ゲート幅をトランジスタP41、P43の二倍にそれぞれ形成することにより、ミラー比２対１のカレントミラー回路を形成している。このように、図５中のカレントミラー回路CMD1で並列接続している同寸法の2個のトランジスタP51とP52あるいはP53とP54を、それぞれ1個のトランジスタP231あるいはP233で置き換えることも可能である。それにより、トランジスタの分離領域が不要になり、レイアウト面積を縮小できる。
【００５６】
さらに、図１に示した回路ブロックにおける回路構成の別の例として、ダミー書き込み回路について説明する。図１１は、ダミー書き込み回路の別の構成例を示している。図６に示したダミー書き込み回路DWU1は、４つのトランジスタで構成されていたが、図１１の例は１個のPNOSトランジスタP241と１個のNMOSトランジスタN241で構成される。ここで、トランジスタP241のゲート長を、トランジスタP181、P182と同じ長さとし、ゲート幅をトランジスタP181、P182のゲート幅の合計となるように形成する。また、トランジスタN241のゲート長を、トランジスタN181、N182と同じ長さにし、ゲート幅をトランジスタN181、N182のゲート幅の合計になるように形成する。このように、図６中のダミー書き込み回路DWU1で並列接続している同寸法の2個のトランジスタを、それぞれ1個のトランジスタで置き換えることも可能である。それにより、トランジスタの分離領域が不要になり、レイアウト面積を縮小できる。
【００５７】
以下では、本実施例によるメモリブロックを適用した半導体装置の全体構成例を説明する。図１２は、図１に示した本実施例によるメモリブロックBLKがマトリクス状に配置されたメモリアレイMARの構成例（ここではt×s構成）を示している。メモリアレイMARの周辺には、上辺にカラムデコーダYSDECが配置される。また左辺には、マトリクスの行毎に、複数個（ここではt個）のカラムデコーダYMD、ロウデコーダXDEC、アレイ制御回路ACTLがそれぞれ配置される。さらに、各メモリブロックBLKにはメインデータ入力線MIおよびメインデータ出力線MOがそれぞれ接続されている。同図では省略されているが、メインデータ入力線MIは図１に示した複数個の書き込みデータ線WIT、WIBで構成され、メインデータ出力線MOは複数個の読み出しデータ線ROT、ROBで構成されている。各回路ブロックは、以下のような役割を果たす。
【００５８】
カラムデコーダYSDECは、入力されたカラムプリデコードアドレスCYSに応じて図１に示した複数のカラム選択信号RYS、WYSをそれぞれ発生し、対応する列に配置されたメモリブロックBLKにぞれぞれ入力する。カラム選択信号RYSによって、選択するメモリセルが配置されたメモリブロックBLKからメインデータ出力線MOに、読み出しデータが出力される。また、カラム選択信号WYSによって、メインデータ入力線MIから選択するメモリセルが配置されたメモリブロックBLKへ、書き込みデータが入力される。カラムデコーダYMDは、入力されたカラムプリデコードアドレスCYMおよびマット選択信号MSに応じて、カラムデコードアドレスDYMをそれぞれ発生し、対応する行に配置されたメモリブロックBLKにそれぞれ入力する。カラムデコードアドレスDYMは、図１に示した複数のカラムアドレス信号YMTj、YMBj、YMWj、YMDT、YMDB、YMDWで構成され、前述したように選択するメモリセルが配置されたメモリブロックBLKにおけるデータ線およびダミーデータ線が活性化されるように制御する。ロウデコーダXDECは、入力されたロウプリデコードアドレスCXおよびマット選択信号MSに応じてロウデコードアドレスDXBをそれぞれ発生し、対応する行に配置されたメモリブロックBLKにおけるワードドライバアレイWDAにそれぞれ入力する。アレイ制御回路ACTLは、入力されたマット選択信号MSに応じてアレイ制御バスABSに複数の制御信号をそれぞれ発生し、対応する行に配置されたメモリブロックBLKにそれぞれ入力する。複数の制御信号は、図１、図６、図７で示したセンスアンプ起動信号SDP、プリチャージイネーブル信号EQ、読み出し制御信号RDB、書き込み制御信号WET、WEBであり、選択するメモリセルを指定するように、それぞれ活性化される。
【００５９】
図１３は、同期式メモリの構成例の要部ブロック図である。クロックバッファCLKB、コマンドバッファCB、コマンドデコーダCD、アドレスバッファAB、入力バッファDIB、出力バッファDOBを有し、さらにメモリアレイMARを含んだ複数個のユニットUNT1、UNT2、…が設けられている。ユニットはバンクに対応しているが、バンクあたり複数個のユニットとしてもよい。ユニットは、さらにロウプリデコーダXPD、カラムプリデコーダYPD、ライトバッファWB、リードバッファRBを有する。各回路ブロックは、以下のような役割を果たす。
【００６０】
クロックバッファCLKBは、外部クロックCLKを内部クロックCLKIとしてコマンドデコーダCD、アドレスバッファAB、入力バッファDIB、出力バッファDOBなどにそれぞれ分配する。コマンドデコーダCDは、外部制御信号CMDからコマンドバッファCBを介して発生された内部制御信号CMDIに応じて、アドレスバッファAB、入力バッファDIB、出力バッファDOBなどをそれぞれ制御する制御信号CMを所望のタイミングで発生する。
【００６１】
アドレスバッファABは、外部クロックCLKに応じた所望のタイミングで外部からのアドレスADRを取り込み、ロウアドレスBXをロウアドレスプリデコーダXPDに出力する。ロウアドレスプリデコーダXPDは、ロウアドレスBXをプリデコードし、ロウプリデコードアドレスCXとマット選択信号MSをメモリアレイMARに出力する。アドレスバッファABは、さらにカラムアドレスBYをカラムアドレスプリデコーダYPDに出力する。カラムアドレスプリデコーダYPDは、カラムアドレスBYをプリデコードしてカラムプリデコードアドレスCYMとYプリデコードアドレスCYSをメモリアレイMARに出力する。ここで外部からのアドレスは、一例として、ロウ系アドレスとカラム系アドレスを同時に取り込まれるものとする。この場合、ロウ系動作とカラム系動作が同時に行われることにより、読み書き動作を高速化することができる。また、別の例として、ロウ系アドレスとカラム系アドレスを時分割的に取り込まれるものとしてもよい。この場合、アドレス入力に必要なピン数を低減することができて、パッケージ実装コストやボードコストを低減することができる。
【００６２】
入力バッファDIBは、外部入力データDQを所望のタイミングで取り込んで、ライトデータGIをライトバッファWBに入力する。ライトバッファWBは、ライトデータGIをメイン入力線MIに出力する。一方、リードバッファRBは、メイン出力線MOの信号を受けて、リードデータGOを出力バッファDOBに入力する。出力バッファDOBは、入出力データDQに所望のタイミングでリードデータGOを出力する。
【００６３】
このように、本実施例によるメモリブロックBLKを用いて同期式メモリを実現することができる。この場合、外部クロックCLKと同期してコマンドやアドレスを取り込み、さらにデータを入出力することにより高い周波数での動作が可能であり、高データレートを実現することができる。また、同図では省略されているが、アドレスバッファABとカラムアドレスプリデコーダYPDとの間にカラムアドレスカウンタを設け、カラムアドレスを初期値としてバースト動作を行うカラムアドレスBYを発生することによって、データを連続して入出力する動作も可能である。
＜実施例２＞
本実施例では、メモリブロックの別の構成例と動作を説明する。図１４は、メモリブロックの要部ブロック図を示しており、読み出し回路RDC2、書き込み回路WCU10、WCU11、WCL10、WCL11、ダミー書き込み回路DWU1、マルチプレクサMUXU20、MUXL20、MUXU21、MUXL21、MUXUD、MUXLD、メモリセルアレイMCA10、MCA11、ダミーセルアレイDCA1で構成されている。同図では、図１に示したようなワードドライバアレイWDA、カラムデコードアドレスDYM、ロウデコードアドレスDXB、アレイ制御バスABSが簡単のために省略されている。本実施例の特徴は、二つのメモリセルアレイMCA10、MCA11の間にダミーセルアレイDCA1を配置し、読み出し回路RDC2とデータ線Djとの間の遠近端差を低減することにある。以下では、図１と異なる点に注目しながら図１４に示した回路ブロックとその回路構成について述べ、本実施例による参照信号の発生方法と読み書き動作について説明する。
【００６４】
本実施例によるメモリセルアレイMCA10、MCA11は、図１４に示すように、図１に示したメモリセルアレイMCAの半分の規模であり、8×4ビットのメモリセルMCをそれぞれ有する構成例である。一方のメモリセルアレイMCA10において、ワード線対WRk、WWk（k=0、…、7）とデータ線Dj（j=0、…、3）との交点にそれぞれメモリセルMCが配置される。他方のメモリセルアレイMCA11において、ワード線対WRk、WWk（k=0、…、7）とデータ線Dj（j=4、…、7）との交点にそれぞれメモリセルMCが配置される。また、ダミーセルアレイDCA1は、メモリセルアレイMCAの構成に応じて8×1ビットのダミーセルDCを有する。
【００６５】
マルチプレクサMUXU20、MUXL20はメモリセルアレイMCA10の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサMUXU20は、共通データ線DS0と複数のデータ線Dj（j=0、…、3）との間に配置された複数個（ここでは４個）のスイッチSRWで構成され、同図では省略されているカラムデコードアドレスDYMに応じて、選択するデータ線Dと共通データ線DS0とを接続する。他方のマルチプレクサMUXL20は、接地電位VSSと複数のデータ線Djとの間に配置された複数個（ここでは４個）のスイッチSRBと、書き込み共通ノードWCOM0と複数のデータ線Djとの間に配置された複数個（ここでは４個）のスイッチSWとで構成される。前者のスイッチSRBは、同図では省略されているカラムデコードアドレスDYMに応じて、選択するデータ線Dと接地電位VSSとの接続を遮断し、後者のスイッチSWは、選択するデータ線Dと書き込み共通ノードWCOM0とを接続する。
【００６６】
マルチプレクサMUXU21、MUXL21はメモリセルアレイMCA11の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサMUXU21は、共通データ線DS1と複数のデータ線Dj（j=4、…、7）との間に配置された複数個（ここでは４個）のスイッチSRWで構成され、同図では省略されているカラムデコードアドレスDYMに応じて、選択するデータ線Dと共通データ線DS1とを接続する。他方のマルチプレクサMUXL21は、接地電位VSSと複数のデータ線Djとの間に配置された複数個（ここでは４個）のスイッチSRBと、書き込み共通ノードWCOM1と複数のデータ線Djとの間に配置された複数個（ここでは４個）のスイッチSWとで構成される。前者のスイッチSRBは、同図では省略されているカラムデコードアドレスDYMに応じて、選択するデータ線Dと接地電位VSSとの接続を遮断し、後者のスイッチSWは、選択するデータ線Dと書き込み共通ノードWCOM1とを接続する。スイッチSRW、SRB、SWは、同図では模式的に記号で示されているが、実際には例えばNMOSトランジスタで構成され、ソース-ドレイン間の電流経路の有無によって結線状態が制御される。
【００６７】
書き込み回路WCU10、WCL10は、図６に示した書き込み回路WCU1、WCL1と同じ回路構成であり、マルチプレクサMUXU20、MUXL20のさらに外側にそれぞれ配置され、これらは互いに対をなして動作する。書き込み回路WCU10は、入力されたカラム選択信号WYS、書き込みデータ線WIB0に応じて共通データ線DS0を駆動し、書き込み回路WCL10は、入力されたカラム選択信号WYS、書き込みデータ線WIT0に応じて書き込み共通ノードWCOM0を駆動する。
【００６８】
同様に書き込み回路WCU11、WCL11は、図６に示した書き込み回路WCU1、WCL1と同じ回路構成であり、マルチプレクサMUXU21、MUXL21のさらに外側にそれぞれ配置され、これらは互いに対をなして動作する。書き込み回路WCU11は、入力されたカラム選択信号WYS、書き込みデータ線WIB1に応じて共通データ線DS1を駆動し、書き込み回路WCL11は、入力されたカラム選択信号WYS、書き込みデータ線WIT1に応じて書き込み共通ノードWCOM1を駆動する。
【００６９】
読み出し回路RDC2は、共通データ線DS0、DS1、RSに出力された読み出し信号を判別および増幅して、読み出したデータに応じた電位に読み出しデータ線ROT0、ROB0、ROT1、ROB1のそれぞれを駆動する。
【００７０】
以上のような回路ブロック構成により、メモリセルアレイMCA10とMCA11におけるデータ線Dを同時に一本ずつ選択することにより、２ビットの記憶情報を読み出したり、書き込んだりする。以下では、読み出し回路の回路構成について述べ、本実施例による参照信号の発生方法と読み出し動作について説明する。
【００７１】
図１５は、読み出し回路RDC2の回路構成を示しており、二組のカラム選択回路YSW10、YSW11、プリチャージ回路PCEQ0、PCEQ1、センスアンプSA0、SA1、カレントミラー回路CM10、CM11と、カレントミラー回路CMD2、バイアス回路BC2で構成される。また、図１に示したアレイ制御バスABSの要素成分の中で、プリチャージイネーブル信号EQ、センスアンプ起動信号SDP、読み出し制御信号REBがそれぞれ入力され、さらにカラム選択信号RYSが入力される。カラム選択回路YSW10、YSW11、プリチャージ回路PCEQ0、PCEQ1、センスアンプSA0、SA1、カレントミラー回路CM10、CM11は、図５に示したカラム選択回路YSW1、プリチャージ回路PCEQ、センスアンプSA、カレントミラー回路CMとそれぞれ同じ回路構成である。カレントミラー回路CMD2とバイアス回路BC2の回路構成について以下に説明する。
【００７２】
カレントミラー回路CMD2は、図５に示したカレントミラー回路CMD1の回路構成にPMOSトランジスタP57、P58を追加したものである。トランジスタP53のドレインをセンスデータ線DB0、トランジスタP57のドレインをセンスデータ線DB1にそれぞれ接続する。また、トランジスタP51、P52、P53およびP57のゲートと、トランジスタP51およびP52のドレインを、内部共通データ線NRSに接続する。トランジスタP58は、ソースに電源電圧VDD、ゲートに読み出し制御信号REBがそれぞれ入力された電源制御用スイッチであり、トランジスタP57と直列接続する。ここで、トランジスタP57のゲートをトランジスタP51、P52、P53と同じ寸法に形成し、さらにトランジスタP58のゲートをトランジスタP54、P55、P56と同じ寸法に形成して、トランジスタP51、P52、P53、P57のソース-ドレイン間に流れる電流値を等しくする。したがって、トランジスタP51およびP52に流れる合計電流の半分の値の電流をP53とP57のソース-ドレイン間に流すことにより、ミラー比２対１の２出力カレントミラー回路を形成している。
【００７３】
バイアス回路BC2は、図５に示したバイアス回路BC1にNMOSトランジスタN611を追加した構成であり、トランジスタN610は、図５におけるトランジスタN61に対応している。トランジスタN610のソースとドレインに共通データ線DS0と内部共通データ線NDS0をそれぞれ接続し、トランジスタN611のソースとドレインに共通データ線DS1と内部共通データ線NDS1をそれぞれ接続する。また、トランジスタN610、N611のゲートにバイアス電圧VB1をそれぞれ印加する。ここで、トランジスタN62のゲート長をトランジスタN610およびN611と同じ長さとし、データ幅をトランジスタN610およびN611の二倍に形成することにより、トランジスタN62のオン抵抗をトランジスタN610およびN611の1/2とする。
【００７４】
以上のような読み出し回路RDC2の回路構成により、メモリセルアレイMCA10、MCA11から共通データ線DS0、DS1に出力された電流を、ミラー比１対１のカレントミラー回路CM10、CM11でそれぞれ受けて、選択した二つのメモリセルMCに流れる電流と同じ値の電流でセンスデータ線DT0、DT1をそれぞれ充電する。これに対して、ダミーセルDCから共通データ線RSに出力された電流を、ミラー比２対１の２出力カレントミラー回路CMD2で受けることにより、記憶情報に応じてメモリセルMCに流れる電流の平均値でセンスデータ線DB0、DB1を充電する。したがって、センスデータ線DT0、DB0およびDT1、DB1に実施例１の（式４）（式６）に示したような正負の読み出し信号が発生されて、センスアンプSA0、SA1を用いることにより、選択された２ビットの記憶情報を判別および増幅する。さらに、カラム選択回路YSW10、YSW11により、読み出された２ビットの読み出しデータを、読み出しデータ線ROT0、ROB0、ROT1、ROB1に出力する。
【００７５】
以上で述べたメモリブロックの構成と動作による効果を、以下にまとめる。第一に、二つのメモリセルアレイMCA10、MCA11の間にダミーセルアレイDCA1を配置して、実施例１と比べて読み出し回路RDC2とデータ線Djとの間の遠近端差を低減することにより、読み出し信号量の選択するデータ線の位置依存性を低減することができる。第二に、実施例１と同様に、メモリセルMCと同じ構造で、相補の記憶情報を保持するダミーセルを用いることにより、加工ばらつきによる特性の変化が生じた場合にも、メモリセルの平均電流を精度良く発生することができるので、正確に記憶情報を読み出すことが出来る。
【００７６】
これまでは、８×４ビット構成のメモリセルアレイMCA10、MCA11と８×１ビット構成のダミーセルアレイDCA1を例に説明してきた。しかし、アレイ構成は、これに限定されない。例えば、実施例１で述べた例と同様に、一組のワード線対および一本のデータ線毎に数百ビットのメモリセルをそれぞれ配置したメモリセルアレイ構成とすることにより、チップ全体に対するメモリセルアレイの占有率を高めることができる。その際、本実施例の構成を用いることにより、読み出し信号量のデータ線位置依存性を低減することができるため、好適である。
【００７７】
以上に説明した効果は、図１４に示したメモリブロックにおける各回路ブロックの構成を変形しても実現できる。その一例として、ここでは図１５に示したカレントミラー回路CMD2の変形例を説明する。図１６は、ミラー比２対１の２出力カレントミラー回路の別の構成例を示している。図１５に示したカレントミラー回路CMD2は、８つのトランジスタで構成されていたが、図１６の例は、図１０に示したカレントミラー回路に、PMOSトランジスタP235、P236を追加した６つのトランジスタで構成される。トランジスタP232のドレインをセンスデータ線DB0、トランジスタP235のドレインをセンスデータ線DB1にそれぞれ接続する。また、トランジスタP231、P232およびP235のゲートと、トランジスタP232のドレインを内部共通データ線NRSにそれぞれ接続する。トランジスタP236は、ソースに電源電圧VDD、ゲートに読み出し制御信号REBがそれぞれ入力された電源制御用スイッチであり、トランジスタP235に直列接続する。ここで、トランジスタP231のゲート長をトランジスタP232およびP235と同じ長さとし、トランジスタP231のゲート幅をトランジスタP232およびP235の二倍に形成する。また、トランジスタP233のゲート長をトランジスタP234およびP236と同じ長さとし、トランジスタP233のゲート幅をトランジスタP234およびP236の二倍に形成することにより、トランジスタP231に流れる電流の半分の値の電流をトランジスタP232およびP235のソース-ドレイン間に流すような、ミラー比２対１の２出力カレントミラー回路を形成することができる。このように、図１５中のカレントミラー回路CMD2で並列接続している同寸法の２個のトランジスタP51とP52あるいはP53とP54を、それぞれ1個のトランジスタP231あるいはP233で置き換えることも可能である。それにより、トランジスタの分離領域が不要になり、レイアウト面積を縮小できる。
＜実施例３＞
本実施例では、メモリブロックのさらに別の構成例と動作を説明する。図１７は、メモリブロックの要部ブロック図を示しており、読み出し回路RDC3、書き込み回路WCU10、WCL10、WCU11、WCL11、マルチプレクサMUXU20、MUXL20、MUXU21、MUXL21、MUXUD0、MUXLD0、MUXUD1、MUXLD1、メモリセルアレイMCA10、MCA11、ダミーセルアレイDCA10、DCA11で構成される。図１４と同様に図１７でも、図１に示したようなワードドライバアレイWDA、カラムデコードアドレスDYM、ロウデコードアドレスDXB、アレイ制御バスABSが簡単のため省略されている。本実施例の特徴は、二つのメモリセルアレイMCA10、MCA11の間にダミーセルアレイDCA10、DCA11を配置し、メモリセルアレイMCA10とダミーセルアレイDCA10に対応するマルチプレクサMUXU20とMUXUD0の片側の端子を共通データ線DLに接続し、メモリセルアレイMCA11とダミーセルアレイDCA11に対応するマルチプレクサMUXU21とMUXUD1の片側の端子を共通データ線DRに接続することにより、共通データ線DLおよびDRに接続されるスイッチSRWの数を揃えることにある。以下では、図１４と異なる点に注目しながら図１７に示した回路ブロックについて説明する。
【００７８】
ダミーセルアレイDCA10、DCA11は、図１４に示したDCA1と同様にメモリセルアレイMCA10、MCA11の構成に応じて8×1ビットのダミーセルDCを有する。一方のダミーセルアレイDCA10において、ワード線対WRk、WWk（k=0、…、7）とダミーデータ線D100、D101との交点にそれぞれダミーセルDCを配置する。他方のダミーセルアレイDCA11において、ワード線対WRk、WWk（k=0、…、7）とダミーデータ線D110、D111との交点にそれぞれダミーセルDCを配置する。
【００７９】
マルチプレクサMUXUD0、MUXLD0は、ダミーセルアレイDCA10の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサMUXUD0は、共通データ線DLとダミーデータ線D100、D101との間に配置された２個のスイッチSRWで構成し、同図では省略されているカラムデコードアドレスDYMに応じて、ダミーデータ線D100、D101と共通データ線DLを接続する。したがって、共通データ線DLに接続されるスイッチSRWの数は、マルチプレクサMUXU20の４個と合わせて６個となる。他方のマルチプレクサMUXLD0は、接地電位VSSとダミーデータ線D100、D101との間に配置された２個のスイッチSRBと、接地電位VSSとダミーデータ線D100および電源電圧VDDとダミーデータ線D101との間に配置された２個のスイッチSWとで構成する。前者のスイッチSRBは、同図では省略されているカラムデコードアドレスDYMに応じて、ダミーデータ線D100、D101と接地電位VSSとの接続を遮断する。後者のスイッチSWは、同図では省略されているカラムデコードアドレスDYMに応じて、ダミーデータ線D100と接地電位VSS、ダミーデータ線D101と電源電圧VDDをそれぞれ接続する。このような構成のマルチプレクサMUXUD0、MUXLD0により、図１に示したマルチプレクサMUXUD、MUXLDと同様にダミーデータ線D100とD101に互いに反対向きの電流を発生することができて、ダミーセルアレイDCA10を初期化することができる。
【００８０】
マルチプレクサMUXUD1、MUXLD1は、ダミーセルアレイDCA11の両端にそれぞれ配置され、互いに対をなして動作する。一方のマルチプレクサMUXUD1は、共通データ線DRとダミーデータ線D110、D111との間に配置された２個のスイッチSRWで構成し、同図では省略されているカラムデコードアドレスDYMに応じて、ダミーデータ線D110、D111と共通データ線DRを接続する。したがって、共通データ線DRに接続されるスイッチSRWの数は、マルチプレクサMUXU21の４個と合わせて６個となる。他方のマルチプレクサMUXLD1は、接地電位VSSとダミーデータ線D110、D111との間に配置された２個のスイッチSRBと、接地電位VSSとダミーデータ線D110および電源電圧VDDとダミーデータ線D111との間に配置された２個のスイッチSWとで構成する。前者のスイッチSRBは、同図では省略されているカラムデコードアドレスDYMに応じて、ダミーデータ線D110、D111と接地電位VSSとの接続を遮断する。後者のスイッチSWは、同図では省略されているカラムデコードアドレスDYMに応じて、ダミーデータ線D110と接地電位VSS、ダミーデータ線D111と電源電圧VDDをそれぞれ接続する。このような構成のマルチプレクサMUXUD1、MUXLD1により、図１に示したマルチプレクサMUXUD、MUXLDと同様にダミーデータ線D110とD111に互いに反対向きの電流を発生することができて、ダミーセルアレイDCA11を初期化することができる。スイッチSRW、SRB、SWは、同図では模式的に記号で示されているが、実際には例えばNMOSトランジスタで構成され、ソース-ドレイン間の電流経路の有無によって結線状態が制御される。
【００８１】
書き込み回路WCU10は、入力されたカラム選択信号WYSL、書き込みデータ線WIBに応じて共通データ線DLを駆動し、書き込み回路WCL10は、入力されたカラム選択信号WYSL、書き込みデータ線WITに応じて書き込み共通ノードWCOM0を駆動する。書き込み回路WCU11は、入力されたカラム選択信号WYSR、書き込みデータ線WIBに応じて共通データ線DRを駆動し、書き込み回路WCL11は、入力されたカラム選択信号WYSR、書き込みデータ線WITに応じて書き込み共通ノードWCOM1を駆動する。ここで、カラム選択信号WYSL、WYSRは、記憶情報を書き込むメモリセルMCの位置に応じて、どちらか一方が活性化される。
【００８２】
読み出し回路RDC3は、共通データ線DLおよび共通データ線DLに平行に配置された共通データ線DLAと、共通データ線DRおよび共通データ線DRに平行に配置された共通データ線DRAに生じた読み出し信号を判別、増幅して、読み出したデータを読み出しデータ線ROT、ROBに出力する。
【００８３】
次に、本メモリブロックの動作を説明する。まず、メモリセルアレイMCA10上のメモリセルMCを読み出す場合、マルチプレクサMUXU20およびMUXL20を活性化して、選択するデータ線Dと共通データ線DLを接続することにより、メモリセルMCに流れる電流を共通データ線DLに出力する。同時に、マルチプレクサMUXUD1およびMUXLD1を活性化し、ダミーセルアレイDCA11上のダミーセルDCを選択して、ダミーデータ線D110、D111と共通データ線DRを接続することにより、ダミーセルDCに流れる電流を共通データ線DRに出力する。次に、メモリセルアレイMCA10上のメモリセルMCにデータを書き込む場合、選択するデータ線Dと共通データ線DLおよび書き込み共通ノードWCOM0を接続し、書き込み制御信号WYSLを用いて書き込み回路WCU10、WCL10を活性化することにより、選択するデータ線Dに記憶情報に応じた向きの電流を発生する。
【００８４】
これに対して、メモリセルアレイMCA11上のメモリセルMCを読み出す場合、マルチプレクサMUXU21およびMUXL21を活性化して、選択するデータ線Dと共通データ線DRを接続することにより、メモリセルMCに流れる電流を共通データ線DRに出力する。同時に、マルチプレクサMUXUD0およびMUXLD0を活性化し、ダミーセルアレイDCA10上のダミーセルDCを選択して、ダミーデータ線D100、D101と共通データ線DLを接続することにより、ダミーセルDCに流れる電流を共通データ線DLに出力する。また、メモリセルアレイMCA11上のメモリセルMCにデータを書き込む場合、選択するデータ線Dと共通データ線DRおよび書き込み共通ノードWCOM1を接続し、書き込み制御信号WYSRを用いて書き込み回路WCU11、WCL11を活性化することにより、選択するデータ線Dに記憶情報に応じた向きの電流を発生する。
【００８５】
以上のような回路ブロック構成により、共通データ線DL、DRに接続されるスイッチSRWの数をそれぞれ同数（ここでは６個）にすることができる。また、共通データ線DL、DRの各々は、４本のデータ線と、２本のダミーデータ線に直交するように配線されるので、この部分の配線長を等しくできる。したがって、共通データ線DL、DRの負荷容量および抵抗の平衡化が実現できて、実施例２よりも安定した読み出し動作が可能になる。以下では、読み出し回路の構成と動作、参照信号の発生方法について説明する。
【００８６】
図１８は、読み出し回路RDC3の回路構成を示しており、カラム選択回路YSW2、プリチャージ回路PCEQ、センスアンプSA、カレントミラー回路CM20、CM21、バイアス回路BC3で構成される。図１に示したアレイ制御バスABSの中で、プリチャージイネーブル信号EQ、センスアンプ起動信号SDP、読み出し制御信号REBがそれぞれ入力され、さらにカラム選択信号RYSL、RYSRがそれぞれ入力される。また、ダミーイネーブル信号DEB0、DEB1は、図では省略されている制御回路によって、入力された外部アドレスに応じて発生される信号であり、カレントミラー回路CM20、CM21にそれぞれ入力される。以下では、はじめにカレントミラー回路CM20、CM21、バイアス回路BC3の構成と動作について説明し、次にカラム選択回路YSW2について説明する。
【００８７】
カレントミラー回路CM20、CM21は共に同じ構成であり、PMOSトランジスタP301、P302、P303、P304、P305、P306で構成する。また、トランジスタP301、P302、P303をそれぞれ同じゲート寸法に形成し、トランジスタP304、P305、P306もそれぞれ同じ寸法に形成する。一方のカレントミラー回路CM20において、トランジスタP301、P302、P303のゲートとトランジスタP301のドレインを内部共通データ線NDLに接続し、トランジスタP302のドレインを内部共通データ線NDLA、トランジスタP303のドレインをセンスデータ線SDLにそれぞれ接続する。トランジスタP304、P305、P306は、ソースに電源電圧VDDが入力された電源制御用トランジスタであり、トランジスタP301、P302、P303にそれぞれ直列接続する。また、トランジスタP304、P306のゲートに読み出し制御信号REB、トランジスタP305のゲートにダミーイネーブル信号DEB0をそれぞれ入力する。他方のカレントミラー回路CM21において、トランジスタP301、P302、P303のゲートとトランジスタP301のドレインを内部共通データ線NDRに接続し、トランジスタP302のドレインを内部共通データ線NDRA、トランジスタP303のドレインをセンスデータ線SDRにそれぞれ接続する。また、トランジスタP305のゲートにダミーイネーブル信号DEB1を入力する。
【００８８】
バイアス回路BC3は、NMOSトランジスタN321、N322、N323、N324で構成される。トランジスタN321のソース、ドレインを、共通データ線DL、内部共通データ線NDLにそれぞれ接続し、トランジスタN322のソース、ドレインを、共通データ線DLA、内部共通データ線NDLAにそれぞれ接続する。また、トランジスタN323のソース、ドレインを、共通データ線DR、内部共通データ線NDRにそれぞれ接続し、トランジスタN324のソース、ドレインを、共通データ線DRA、内部共通データ線NDRAにそれぞれ接続する。さらに、トランジスタP321、P322、P323、P324のゲートにバイアス電圧VB1を入力する。ここで、トランジスタN321、N322、N323、N324をそれぞれ同じゲート寸法に形成し、共通データ線DL、DLA、DR、DRAと内部共通データ線NDL、NDLA、NDR、NDRAをそれぞれ同じ配線幅と長さに形成することにより、共通データ線DLおよびDLAと、共通データ線DRおよびDRAからカレントミラー回路CM20とCM21を見た時のインピーダンスを等しくしている。
【００８９】
このような構成のカレントミラー回路CM20、CM21の動作について、以下に説明する。一例としてカレントミラーCM20において、ダミーイネーブル信号DEB0を電源電圧VDDに保持し、電源電圧VDDとなっている読み出し制御信号REBを接地電位VSSに駆動して、トランジスタP301、P303に電源電圧VDDを供給することにより、ミラー比１対１のカレントミラー回路を形成する。これに対して、電源電圧VDDとなっているダミーイネーブル信号DEB0および読み出し制御信号REBを接地電位VSSに駆動して、トランジスタP301、P302、P303に電源電圧VDDを供給することにより、ミラー比２対１のカレントミラー回路を形成する。カレントミラー回路CM21においても、ダミーイネーブル信号DEB1を制御することにより同様な動作が可能である。したがって、以上の構成と動作により、ダミーイネーブル信号DEB0、DEB1に応じて、カレントミラー回路CM20、CM21のミラー比を１対１または２対１に制御することができる。
【００９０】
次に、カラム選択回路YSW2について説明する。カラム選択回路YSW2は、NMOSトランジスタN331、N332、N333、N334で構成される。トランジスタN331、N332のゲートにカラム選択信号RYSL、トランジスタN333、N334のゲートにカラム選択信号RYSRをそれぞれ入力する。また、トランジスタN331のドレインを読み出しデータ線ROT、ソースをセンスデータ線SDLにそれぞれ接続し、トランジスタN332のドレインを読み出しデータ線ROB、ソースをセンスデータ線SDRにそれぞれ接続する。また、トランジスタN333のドレインを読み出しデータ線ROB、ソースをセンスデータ線SDLにそれぞれ接続し、トランジスタN334のドレインを読み出しデータ線ROT、ソースをセンスデータ線SDRにそれぞれ接続する。したがって、カラム選択信号RYSRを接地電位VSSに保持し、接地電位VSSとなっているカラム選択信号RYSLを昇圧電位VDHに駆動してトランジスタN331、N332を導通させることにより、センスデータ線SDL、SDRを読み出しデータ線ROT、ROBに接続することができる。また、カラム選択信号RYSLを接地電位VSSに保持し、接地電位VSSとなっているカラム選択信号RYSRを昇圧電位VDHに駆動してトランジスタN333、N334を導通させることにより、センスデータ線SDL、SDRを読み出しデータ線ROB、ROTに接続することができる。
【００９１】
ここで、本実施例では、メモリセルアレイMCA10上のメモリセルMCを読み出す場合、選択したメモリセルMCに流れる電流と同じ値の電流でセンスデータ線SDLを充電し、反対にメモリセルアレイMCA10上のメモリセルMCを読み出す場合、選択したメモリセルMCに流れる電流と同じ値の電流でセンスデータ線SDRを充電する。したがって、読み出したメモリセルMCの位置によって、読み出しデータ線ROT、ROBに対するセンスデータ線SDL、SDRの極性が異なる。しかし、前述したような構成のカラム選択回路YSW2を用いて、センスデータ線SDL、SDRをこれらの極性に応じて読み出しデータ線ROTおよびROBと接続することにより、センスデータ線SDL、SDRと読み出しデータ線ROT、ROBとの極性を一致することができて、読み出したデータを正確に出力することができる。
【００９２】
このような構成の読み出し回路RCD3における全体動作と、参照信号の発生方法について説明する。ここでは一例として、図１７に示したメモリセルアレイMCA10におけるメモリセルMCを選択する場合について説明する。まず、選択するメモリセルアレイMCA10に応じて、ダミーイネーブル信号DEB0を電源電位VDDに保持することにより、ミラー比１対１のカレントミラー回路CM20を形成する。また、電源電圧VDDとなっているダミーイネーブル信号DEB1および読み出し制御信号REBを接地電位VSSにそれぞれ駆動することにより、ミラー比２対１のカレントミラー回路CM21を形成する。したがって、一方のセンスデータ線SDLは、共通データ線DLに出力されたメモリセルMCに流れる電流と同じ値の電流で充電される。他方のセンスデータ線SDRは、共通データ線DRおよびDRAに出力されたダミーセルDCに流れる電流の半分の値の電流で充電される。以上の動作により、実施例１の（式４）（式６）で示したような正負の読み出し信号が発生されて、センスアンプSAを用いることにより記憶情報を判別、増幅することができる。さらに、接地電位VSSとなっているカラム選択信号RYSLを昇圧電位VDHに駆動して、トランジスタN331、N332を導通することにより、センスデータ線SDLを読み出しデータ線ROT、センスデータ線SDRを読み出しデータ線ROBにそれぞれ接続して、読み出したデータを出力する。
【００９３】
以下に、本実施例の効果をまとめる。共通データ線DLおよびDRに接続されるスイッチSRWの数を揃えたことにより、ワード線対に平行に形成された部分の共通データ線DL、DRの負荷容量および抵抗の平衡化が実現できて、実施例２よりも安定した読み出し動作が可能になる。 ここで、図１８に示したようなカレントミラー回路CM20、CM21を用いて、選択するメモリセルMCの位置に応じてミラー比を制御することにより、センスデータ線SDL、SDRに所望の読み出し信号と参照信号を発生することができる。また、図１８に示したようなカラム選択回路YSW2を用いて、センスデータ線SDL、SDRをこれらの極性に応じて読み出しデータ線ROTおよびROBと接続することにより、センスデータ線SDL、SDRと読み出しデータ線ROT、ROBとの極性を一致することができて、読み出したデータを正確に出力することができる。
【００９４】
これまでは、８×４ビット構成のメモリセルアレイMCA10、MCA11と８×１ビット構成のダミーセルアレイDCA10、DCA11を例に説明してきた。しかし、アレイ構成は、これに限定されない。例えば、実施例１および実施例２で述べた例と同様に実施例３でも、一組のワード線対および一本のデータ線毎に数百ビットのメモリセルをそれぞれ配置したメモリセルアレイ構成とすることにより、チップ全体に対するメモリセルアレイの占有率を高めることができる。
＜実施例４＞
本実施例では、メモリブロックのさらに別の構成例と動作を説明する。図１９は、メモリブロックの要部ブロック図を示しており、読み出し回路RDC40、RDC41、書き込み回路WCU20、WCU21、WCL10、WCL11、マルチプレクサMUXU20、MUXL20、MUXU21、MUXL21、MUXUD0、MUXLD0、MUXUD1、MUXLD1、メモリセルアレイMCA10、MCA11、ダミーセルアレイDCA10、DCA11、共通データ線制御回路DSWで構成されている。図１４及び図１７と同様に図１９でも、図１に示したようなワードドライバアレイWDA、カラムデコードアドレスDYM、ロウデコードアドレスDXB、アレイ制御バスABSが簡単のために省略されている。本実施例の特徴は、第一に、四本の共通データ線DLE、DLO、DRE、DROを形成し、マルチプレクサMUXU20、MUXU21、MUXUD0、MUXUD1におけるスイッチSRWを、それぞれの共通データ線に規則的に接続することにより、それぞれの共通データ線に接続されるスイッチSRWの数を揃えることにある。第二に、読み出し動作において、共通データ線制御回路DSWを用いて、活性化するダミーセルDCの位置に応じて共通データ線を接続することにある。以下では、図１７と異なる点について説明する。
【００９５】
はじめに、共通データ線DLE、DLO、DRE、DROの各々を、ワード線対に平行に、互いに同じ配線長および配線幅になるように形成する。まず、マルチプレクサMUXU20において偶数番目のデータ線D（ここではデータ線D0、D2）に接続されたスイッチSRWと、マルチプレクサMUXUD0においてダミーデータ線D100に接続されたスイッチSRWを、共通データ線DLEに接続する。次に、マルチプレクサMUXU20において奇数番目のデータ線D（ここではデータ線D1、D3）に接続されたスイッチSRWと、マルチプレクサMUXUD0においてダミーデータ線D101に接続されたスイッチSRWを、共通データ線DLOに接続する。また、マルチプレクサMUXU21において偶数番目のデータ線D（ここではデータ線D4、D6）に接続されたスイッチSRWと、マルチプレクサMUXUD1においてダミーデータ線D110に接続されたスイッチSRWを、共通データ線DREに接続する。さらに、マルチプレクサMUXU21において奇数番目のデータ線D（ここではデータ線D5、D7）に接続されたスイッチSRWと、マルチプレクサMUXUD1においてダミーデータ線D111に接続されたスイッチSRWを、共通データ線DROに接続する。以上の構成により、共通データ線一本あたりのスイッチSRWの数を同じ数（ここでは３個）にしている。
【００９６】
共通データ線制御回路DSWは、二つのスイッチSE、SOで構成される。一方のスイッチSEを共通データ線DLEとDREとの間に配置し、他方のスイッチSOを共通データ線DLOとDROとの間に配置する。ダミーセルアレイDCA10を活性化する場合、スイッチSEをオン状態として、共通データ線DLE、DREを接続することにより、ダミーセルDCを構成する二つのメモリセルMCLとMCHを並列接続する。また、ダミーセルアレイDCA11を活性化する場合、スイッチSOをオン状態として、共通データ線DLO、DROを接続することにより、ダミーセルDCを構成する二つのメモリセルMCLとMCHを並列接続する。
【００９７】
読み出し回路RDC40は、メモリセルアレイMCA10上のメモリセルMCを選択することにより、共通データ線DLEおよびDLOに生じる読み出し信号を検出、増幅する。さらに、読み出したデータをカラム選択信号RYSE、RYSOに応じて読み出しデータ線ROT0およびROB0に出力する。これに対して、読み出し回路RDC41は、メモリセルアレイMCA11上のメモリセルMCを選択することにより、共通データ線DREおよびDROに生じる読み出し信号を検出、増幅する。さらに、読み出したデータをカラム選択信号RYSE、RYSOに応じて読み出しデータ線ROT1およびROB1に出力する。
【００９８】
書き込み回路WCU20は、入力された読み出し制御信号REB、カラム選択信号WYS、書き込みデータ線WIB0に応じて共通データ線DLEおよびDLOを駆動し、書き込み回路WCL10は、入力されたカラム選択信号WYS、書き込みデータ線WIT0に応じて書き込み共通ノードWCOM0を駆動する。書き込み回路WCU21は、入力された読み出し制御信号REB、カラム選択信号WYS、書き込みデータ線WIB1に応じて共通データ線DREおよびDROを駆動し、書き込み回路WCL11は、入力されたカラム選択信号WYS、書き込みデータ線WIT1に応じて書き込み共通ノードWCOM1を駆動する。
【００９９】
次に、本メモリブロックの全体動作について説明する。まず、読み出し動作の第一の例として、メモリセルアレイMCA10、MCA11における偶数番目のデータ線上のメモリセルMCを読み出す場合について説明する。はじめに、共通データ線制御回路DSWにおけるスイッチSOをオン状態として、共通データ線DLOとDROを接続する。次に、メモリセルアレイMCA10、MCA11における偶数番目のデータ線上のメモリセルMCをそれぞれ選択し、共通データ線DLE、DREを介して、読み出し回路RDC40、RDC41に記憶情報に応じた電流をそれぞれ出力する。同時に、ダミーセルアレイDCA11におけるダミーセルDCを活性化し、短絡された共通データ線DLO、DROを介して、読み出し回路RDC40、RDC41にダミーセルDCに流れる電流をそれぞれ出力する。
【０１００】
次に、読み出し動作の第二の例として、メモリセルアレイMCA10、MCA11における奇数番目のデータ線上のメモリセルMCを読み出す場合について述べる。はじめに、共通データ線制御回路DSWにおけるスイッチSEをオン状態として、共通データ線DLEとDREを接続する。次に、メモリセルアレイMCA10、MCA11における奇数番目のデータ線上のメモリセルMCをそれぞれ選択し、共通データ線DLO、DROを介して、読み出し回路RDC40、RDC41に記憶情報に応じた電流をそれぞれ出力する。同時に、ダミーセルアレイDCA10におけるダミーセルDCを活性化し、短絡された共通データ線DLE、DREを介して、読み出し回路RDC40、RDC41にダミーセルDCに流れる電流をそれぞれ出力する。
【０１０１】
また、書き込み動作の第一の例として、メモリセルアレイMCA10、MCA11における偶数番目のデータ線上のメモリセルMCへ書き込む場合について説明する。この場合、メモリセルアレイMCA10における偶数番目のデータ線を、共通データ線DLEおよび書き込み共通ノードWCOM0に接続して、書き込み回路WCU20およびWCL10により、記憶情報に応じた向きの電流を発生する。同時に、メモリセルアレイMCA11における偶数番目のデータ線を、共通データ線DREおよび書き込み共通ノードWCOM1に接続して、書き込み回路WCU21およびWCL11により、記憶情報に応じた向きの電流を発生する。
【０１０２】
さらに、書き込み動作の第二の例として、メモリセルアレイMCA10、MCA11における奇数番目のデータ線上のメモリセルMCへ書き込む場合について述べる。この場合、メモリセルアレイMCA10における奇数番目のデータ線を、共通データ線DLOおよび書き込み共通ノードWCOM0に接続して、書き込み回路WCU20およびWCL10により、記憶情報に応じた向きの電流を発生する。同時に、メモリセルアレイMCA11における奇数番目のデータ線を、共通データ線DROおよび書き込み共通ノードWCOM1に接続して、書き込み回路WCU21およびWCL11により、記憶情報に応じた向きの電流を発生する。
【０１０３】
最後に、ダミーセルアレイDCA10、DCA11の初期化動作は以下のように行う。一方のダミーセルアレイDCA10を初期化する場合、共通データ線制御回路DSWにおけるスイッチSEをオン状態として共通データ線DLEとDREを短絡し、マルチプレクサMUXUD0、MUXLD0を活性化することにより、図１に示したマルチプレクサMUXUD、MUXLDと同様に、ダミーデータ線D100とD101に互いに逆向きの電流を発生する。他方のダミーセルアレイDCA11を初期化する場合、共通データ線制御回路DSWにおけるスイッチSOをオン状態として共通データ線DLOとDROを短絡し、マルチプレクサMUXUD1、MUXLD1を活性化することにより、図１に示したマルチプレクサMUXUD、MUXLDと同様に、ダミーデータ線D110とD111に互いに逆向きの電流を発生する。
【０１０４】
次に、読み出し回路RDC40、RDC41の構成と動作、参照信号の発生方法について説明する。図２０は、二つの読み出し回路RDC40、RDC41の構成例を示しており、それぞれの読み出し回路は、カラム選択回路YSW2、プリチャージ回路PCEQ、センスアンプSA、カレントミラー回路CM10、CM11、バイアス回路BC4でそれぞれ構成される。入力されるプリチャージイネーブル信号EQ、センスアンプ起動信号SDP、読み出し制御信号REBのそれぞれは、アレイ制御バスABSの中の信号である。本実施例による読み出し回路RDC40、RDC41の特徴は、第一に、カレントミラー回路CM10、CM11を、図１に示したミラー比１対１のカレントミラー回路CMと同じ構成とすることである。第二に、バイアス回路BC4を、それぞれ同じゲート寸法のNMOSトランジスタN101、N102で構成することにある。
【０１０５】
まず、読み出し回路RDC40について説明する。一方のカレントミラー回路CM10の入力端子を内部共通データ線NDLE、出力端子をセンスデータ線SDLEにそれぞれ接続する。他方のカレントミラー回路CM11の入力端子を内部共通データ線NDLO、出力端子をセンスデータ線SDLOにそれぞれ接続する。また、バイアス回路BC4において、トランジスタN101のソースとドレインを、共通データ線DLEと内部共通データ線NDLEにそれぞれ接続し、トランジスタN102のソースとドレインを、共通データ線DLOと内部共通データ線NDLOにそれぞれ接続する。さらに、共通データ線DLEおよびDLOと、内部共通データ線NDLEおよびNDLOを同じ配線幅かつ配線長になるように形成する。このような構成とすることで、共通データ線DLE、DLOからカレントミラー回路CM10、CM11を見た時のインピーダンスをそれぞれ等しくなるようにすることができる。
【０１０６】
カラム選択回路YSW2は、入力されたカラム選択信号RYSE、RYSOによって、センスデータ線SDLE、SDLOを読み出しデータ線ROT0およびROB0のどちらかに接続する。本実施例では、図１９に示したメモリセルアレイMCA10における偶数番目のデータ線上のメモリセルMCを読み出す場合に、センスデータ線SDLEが正の極性となり、奇数番目のデータ線上のメモリセルMCを読み出す場合に、センスデータ線SDLOが正の極性となる。そこで、カラム選択回路YSW2を用いて、センスデータ線SDLE、SDLOをこれらの極性に応じて読み出しデータ線ROT0、ROB0に接続する。
【０１０７】
次に、読み出し回路RDC41について説明する。一方のカレントミラー回路CM10の入力端子を内部共通データ線NDRE、出力端子をセンスデータ線SDREにそれぞれ接続する。他方のカレントミラー回路CM11の入力端子を内部共通データ線NDRO、出力端子をセンスデータ線SDROにそれぞれ接続する。また、バイアス回路BC4において、トランジスタN101のソースとドレインを、共通データ線DREと内部共通データ線NDREにそれぞれ接続し、トランジスタN102のソースとドレインを、共通データ線DROと内部共通データ線NDROにそれぞれ接続する。さらに、共通データ線DREおよびDROと、内部共通データ線NDREおよびNDROを同じ配線幅かつ配線長になるように形成する。このような構成とすることで、共通データ線DRE、DROからカレントミラー回路CM10、CM11を見た時のインピーダンスをそれぞれ等しくすることができる。
【０１０８】
カラム選択回路YSW2は、入力されたカラム選択信号RYSE、RYSOによって、センスデータ線SDRE、SDROを読み出しデータ線ROT1およびROB1のどちらかに接続する。本実施例では、図１９に示したメモリセルアレイMCA11における偶数番目のデータ線上のメモリセルMCを読み出す場合に、センスデータ線SDREが正の極性となり、奇数番目のデータ線上のメモリセルMCを読み出す場合に、センスデータ線SDROが正の極性となる。そこで、カラム選択回路YSW2を用いて、センスデータ線SDRE、SDROをこれらの極性に応じて読み出しデータ線ROT1、ROB1に接続する。
【０１０９】
図２０には、さらに共通データ線制御回路DSWの構成例が示されている。NMOSトランジスタN411は、図１９に示したスイッチSEに対応するものであり、ソース、ドレインを共通データ線DLE、DREにそれぞれ接続し、ゲートに接続制御信号CNEを入力する。また、NMOSトランジスタN412は、図１９に示したスイッチSOに対応するものであり、ソース、ドレインを共通データ線DLO、DROにそれぞれ接続し、ゲートに接続制御信号CNOを入力する。ここで、接続制御信号CNE、CNOは、図では省略されている制御回路によって、入力された外部アドレスに応じて発生される信号である。
【０１１０】
以上の構成による、読み出し回路RDC40、RDC41と共通データ線制御回路DSWの全体動作と、参照信号の発生方法について説明する。ここでは一例として、図１９に示したメモリセルアレイMCA10、MCA11において偶数番目のデータ線上のメモリセルMCをそれぞれ選択する場合について説明する。この場合、ダミーセルアレイDCA11上のダミーセルDCが選択される。まず、データ線制御回路において、接地電位VSSとなっている接続制御信号CNOを電源電圧VDDに駆動して、トランジスタN412を導通させることにより、共通データ線DLOとDROを接続し、共通データ線DLO、DROとダミーデータ線D110、D111を短絡する。次に、電源電圧VDDとなっている読み出し制御信号REBを接地電位VSSに駆動して、読み出し回路RDC40におけるミラー比１対１のカレントミラー回路CM10を活性化することにより、メモリセルアレイMCA10上の選択メモリセルMCにおける記憶情報に応じた電流で、センスデータ線SDLEを充電する。同様に、読み出し回路RDC41におけるミラー比１対１のカレントミラー回路CM10を活性化することにより、メモリセルアレイMCA11上の選択メモリセルMCにおける記憶情報に応じた電流で、センスデータ線SDREを充電する。さらにこの時、読み出し回路RDC40、RDC41において、ミラー比１対１のカレントミラー回路CM11がそれぞれ活性化されている。ここで、共通データ線DLO、DROから、対応するカレントミラー回路CM11を見た時のインピーダンスが等しく、共通データ線DLO、DROとダミーデータ線D110、D111が短絡されて同電位となっているので、ダミーセルDCに流れる電流の半分の値の電流が、それぞれのカレントミラー回路CM11に流れる。したがって、センスデータ線SDLO、SDROは、ダミーセルDCに流れる電流の平均電流で充電される。したがって、実施例１の（式４）（式６）で示したような正負の読み出し信号がセンスデータ線SDLEおよびSDLOとSDREおよびSDROに発生されて、センスアンプSAにより、それぞれの記憶情報を判別、増幅する。さらに、接地電位VSSとなっているカラム選択信号RYSEを昇圧電位VDHに駆動して、読み出し回路RDC40、RDC41のカラム選択回路YSW2におけるトランジスタN331、N332をそれぞれ導通させることにより、センスデータ線SDLEを読み出しデータ線ROT0、センスデータ線SDLOを読み出しデータ線ROB0、センスデータ線SDREを読み出しデータ線ROT1、センスデータ線SDROを読み出しデータ線ROB1にそれぞれ接続して、読み出したデータを出力する。
【０１１１】
次に、書き込み回路WCU20、WCU21について説明する。図２１は、書き込み回路WCU20、WCU21と共通データ線制御回路DSWを示しており、共通データ線制御回路DSWは、図２０に示した構成と同じである。書き込み回路WCU20、WCU21のそれぞれを、図１に示した書き込み回路WCU1と、NMOSトランジスタN401、N402を用いて構成する。一方の書き込み回路WCU20において、トランジスタN401、N402のソースを書き込み回路WCU1の出力端子、ドレインを共通データ線DLE、DLOにそれぞれ接続する。また、ゲートに読み出し制御信号REBをそれぞれ入力する。他方の書き込み回路WCU21において、トランジスタN401、N402のドレインを共通データ線DRE、DROにそれぞれ接続する。
【０１１２】
このような構成において、読み出し動作の場合、電源電圧VDDとなっている読み出し制御信号REBを接地電位VSSに駆動して、トランジスタN401、N402をオフ状態とすることにより、共通データ線DLE、DLO、DRE、DROを対応する書き込み回路WCU1の出力端子からそれぞれ切り離す。また、待機時や書き込み動作の場合、読み出し制御信号REBを電源電圧VDDに保持し、トランジスタN401、N402を導通させることにより、共通データ線DLE、DLO、DRE、DROをそれぞれ駆動する。
【０１１３】
以上のような構成と動作により、読み出し動作において、共通データ線DLE、DLO、DRE、DROから対応する書き込み回路WCU1をそれぞれ切り離し、共通データ線制御回路DSWを用いて、共通データ線DLE、DLO、DRE、DROの接続を制御することができる。
【０１１４】
以下に、本実施例についてまとめる。第一に、同じ配線長かつ配線幅に形成された四本の共通データ線DLE、DLO、DRE、DROをワード線対に平行に配置した。また、メモリセルアレイMCA10、MCA11におけるデータ線とダミーセルアレイDCA10、DCA11におけるデータ線を偶数番目と奇数番目のグループに分けて、対応するマルチプレクサMUXU20、MUXU21、MUXUD0、MUXUD1におけるスイッチSRWを、それぞれの共通データ線に規則的に接続した。このような構成により、それぞれの共通データ線に接続されるスイッチSRWの数を同じ数（ここでは３個）にすることができる。さらに、共通データ線DLE、DLO、DRE、DROに接続されるスイッチSRWの数を実施例３よりも低減することができる。第二に、読み出し動作の場合、各共通データ線に一本のデータ線またはダミーデータ線が接続されるので、活性化されたメモリセルMCおよびダミーセルDCを構成する二つのメモリセルMCL、MCHから対応する共通データ線を見た時のインピーダンスを等しくすることができる。第三に、読み出し回路RDC40、RDC41におけるカレントミラー回路CM10、CM11のミラー比をそれぞれ１対１とし、さらにバイアス回路BC4における二つの電流経路を対象に構成することにより、共通データ線DLE、DLO、DRE、DROから対応するカレントミラー回路を見た時のインピーダンスをそれぞれ等しくすることができる。以上により、読み出し動作における各電流経路の負荷を、実施例３よりもバランスのとれたものとすることができて、安定した読み出し動作を実現することができる。
【０１１５】
これまでは、８×４ビット構成のメモリセルアレイMCA10、MCA11と８×１ビット構成のダミーセルアレイDCA10、DCA11を例に説明してきた。しかし、アレイ構成は、これに限定されない。例えば、実施例１、実施例２および実施例３で述べた例と同様に実施例４でも、一組のワード線対および一本のデータ線毎に数百ビットのメモリセルをそれぞれ配置したメモリセルアレイ構成とすることにより、チップ全体に対するメモリセルアレイの占有率を高めることができる。
＜実施例５＞
これまでの実施例では、複数個のワード線対毎にダミーセルDCを配置して、参照信号を発生する構成と動作を述べてきた。このような構成のダミーセルDCに欠陥が生じた場合、欠陥ダミーセルDCが接続されたワード線対上のメモリセルMCを読み出すことが出来ないので、歩留まりが低下する恐れがある。本実施例では、この問題を解決するために、実施例３の図１７に示したメモリブロックに救済回路を導入している。
【０１１６】
図２２と図２３は、本実施例におけるメモリブロックの要部ブロック図を示している。一方の図２２において、メモリセルアレイMCA10とダミーセルアレイDCA10との間に、冗長セルアレイRCA10、RDCA10を配置する。また、冗長セルアレイRCA10の両端にマルチプレクサMUXU30、MUXL30、冗長セルアレイRDCA10の両端にマルチプレクサMUXU40、MUXL40をそれぞれ配置する。他方の図２３において、メモリセルアレイMCA11とダミーセルアレイDCA11との間に、冗長セルアレイRCA11、RDCA11を配置する。また、冗長セルアレイRCA11の両端にマルチプレクサMUXU31、MUXL31、冗長セルアレイRDCA11の両端にマルチプレクサMUXU41、MUXL41をそれぞれ配置する。このような構成による本実施例の特徴は、第一に、メモリセルアレイMCA10、MCA11上に生じた欠陥メモリセルを、冗長セルアレイRCA10、RCA11上の冗長メモリセルにそれぞれ置換することにある。第二に、ダミーセルアレイDCA10、DCA11上に生じた欠陥メモリセルを、冗長セルアレイRDCA10、RDCA11上の冗長メモリセルにそれぞれ置換することにある。以下では、簡単のために、メモリセルアレイMCA10とダミーセルアレイDCA10に対する救済回路について説明する。
【０１１７】
図２４は、図２２に示したメモリセルアレイMCA10とダミーセルアレイDCA10、冗長セルアレイRCA10、RDCA10、マルチプレクサMUXU20、MUXL20、MUXU30、MUXL30、MUXU40、MUXL40、MUXUD0、MUXLD0の回路構成例を示している。また、図３９は、それぞれのマルチプレクサMUXに入力するカラムアドレス信号YMXを示している。以下では、図２４と図３９に従い各回路構成について説明する。メモリセルアレイMCA10は、図１７と同様に８×４ビット構成であり、８組のワード線対とデータ線Dj（j=0、…、3）との交点に、メモリセルMCをそれぞれ配置する。また、ダミーセルアレイDCA10は８×１ビット構成であり、８組のワード線対とダミーデータ線D100およびD101との交点にダミーセルDCをそれぞれ配置する。
【０１１８】
これらに対して、冗長セルアレイRCA10を８×２ビットのメモリセルMCで構成し、８組のワード線対と冗長データ線RD00、RD01との交点にこれらのメモリセルMCをそれぞれ配置する。また、冗長セルアレイRDCA10を８×２ビットのメモリセルMCで構成し、８組のワード線対と冗長ダミーデータ線RD100、RD101との交点にこれらのメモリセルMCをそれぞれ配置する。
【０１１９】
マルチプレクサMUXU20は、４個のNMOSトランジスタN11j（j=0、…、3）で構成される。トランジスタN11jのソースにデータ線Dj（j=0、…、3）、ドレインに共通データ線DL、ゲートに図３９に示すようなカラムアドレス信号YMTj（j=0、…、3）をそれぞれ接続する。マルチプレクサMUXL20は、４個のNMOSトランジスタN13j（j=0、…、3）および４個のNMOSトランジスタN14j（j=0、…、3）で構成される。トランジスタN13jのソースに接地電位VSS、ドレインにデータ線Dj（j=0、…、3）、ゲートに図３９に示すようなカラムアドレス信号YMBj（j=0、…、3）をそれぞれ接続する。また、トランジスタN14jのソースに書き込み共通ノードWCOM0、ドレインにデータ線Dj（j=0、…、3）、ゲートに図３９に示すようなカラムアドレス信号YMWj（j=0、…、3）をそれぞれ接続する。
【０１２０】
マルチプレクサMUXUD0は、２個のNMOSトランジスタN120、N121で構成される。トランジスタN120、N121のソースをダミーデータ線D100、D101、ドレインを共通データ線DL、ゲートに図３９に示すようなカラムアドレス信号YMDT00、YMDT01をそれぞれ接続する。マルチプレクサMUXLD0は、４個のNMOSトランジスタN150、N151、N190、N191で構成される。NMOSトランジスタN150、N151のソースに接地電位VSS、ドレインにダミーデータ線D100、D101、ゲートに図３９に示すようなカラムアドレス信号YMDB00、YMDB01をそれぞれ接続する。また、トランジスタN190のソースに接地電位VSS、ドレインにダミーデータ線D100、ゲートに図３９に示すようなカラムアドレス信号YMDW00を接続する。さらに、トランジスタN191のソースに電源電圧VDD、ドレインにダミーデータ線D101、ゲートに図３９に示すようなカラムアドレス信号YMDW01を接続する。
【０１２１】
マルチプレクサMUXU30は、２個のNMOSトランジスタN340、N341で構成される。トランジスタN340、N341のソースに冗長データ線RD00、RD01、ドレインに共通データ線DL、ゲートに図３９に示すような冗長カラムアドレス信号RYMT00、RYMT01をそれぞれ接続する。マルチプレクサMUXL30は、４個のNMOSトランジスタN350、N351、N360、N361で構成される。トランジスタN350、N351のソースに接地電位VSS、ドレインに冗長データ線RD00、RD01、ゲートに図３９に示すような冗長カラムアドレス信号RYMB00、RYMB01をそれぞれ接続する。また、トランジスタN360、N361のソースに書き込み共通ノードWCOM0、ドレインに冗長データ線RD00、RD01、ゲートに図３９に示すような冗長カラムアドレス信号RYMW00、RYMW01をそれぞれ接続する。ここで、冗長カラムアドレス信号RYMT00およびRYMT01、RYMB00およびRYMB01、RYMW00およびRYMW01の各々は、カラムアドレス信号YMTj、YMBj、YMWjに対応する信号であり、後で示すような正規アドレス記憶回路に記憶された冗長情報に応じて駆動される。
【０１２２】
マルチプレクサMUXU40は、２個のNMOSトランジスタN420、N421で構成される。トランジスタN420、N421のソースに冗長ダミーデータ線RD100、RD101、ドレインに共通データ線DL、ゲートに図３９に示すような冗長カラムアドレス信号RYMDT00、RYMDT01をそれぞれ接続する。マルチプレクサMUXL40は、４個のNMOSトランジスタN430、N431、N440、N441で構成される。トランジスタN430、N431のソースに接地電位VSS、ドレインに冗長ダミーデータ線RD100、RD101、ゲートに図３９に示すような冗長カラムアドレス信号RYMDB00、RYMDB01をそれぞれ接続する。また、トランジスタN440のソースに接地電位VSS、ドレインに冗長ダミーデータ線RD100、ゲートに図３９に示すような冗長カラムアドレス信号RYMDW00をそれぞれ接続する。さらに、トランジスタN441のソースに電源電圧VDD、ドレインに冗長ダミーデータ線RD101、ゲートに図３９に示すような冗長カラムアドレス信号RYMDW01をそれぞれ接続する。ここで、冗長カラムアドレス信号RYMDT00、RYMDT01、RYMDB00、RYMDB01、RYMDW00、RYMDW01の各々は、カラムアドレス信号YMDT00、YMDT01、YMDB00、YMDB01、YMDW00、YMDW01に対応する信号であり、後で示すようなダミーアドレス記憶回路に記憶された冗長情報に応じて駆動される。また、図３９に示すように、マルチプレクサMUXUD0、MUXLD0に入力するカラムアドレス信号を、ダミーデータ線D100、D101に対応させて分離し、さらに、マルチプレクサMUXU40、MUXL40に入力する冗長カラムアドレス信号を、冗長ダミーデータ線D100、D101に対応させて分離することにより、ダミーデータ線を一本ずつ置換するようにしている。
【０１２３】
図２５は、一例として、メモリセルアレイMCA10におけるデータ線D2、D3と、ダミーセルアレイDCA10におけるダミーデータ線D100、D101上のバツ印で示したメモリセルに欠陥が生じた場合に、データ線D2、D3を冗長セルアレイRCA10における冗長データ線RD00、RD01、ダミーデータ線D100、D101を冗長セルアレイRDCA10における冗長ダミーデータ線RD100、RD101にそれぞれ置換する概念図を示している。一方の冗長データ線RD00、RD01上のメモリセルMCにデータを書き込む場合、図２４に示したマルチプレクサMUXU30、MUXL30をそれぞれ制御して、冗長データ線を一本ずつ選択することによりデータを書き込む。他方の冗長ダミーデータ線RD100、RD101上のメモリセルMCを初期化する場合、図２４に示したマルチプレクサMUXU40、MUXL40をそれぞれ制御して、電源電圧VDDと接地電位VSSとの間に冗長ダミーデータ線RD101から共通データ線DLおよび冗長ダミーデータ線RD100を介した電流経路を形成することにより、ダミーセルDCと同様に相補の記憶情報を書き込んで、ダミーセルを形成する。
【０１２４】
図２６は、別の例として、メモリセルアレイMCA10におけるデータ線D2と、ダミーセルアレイDCA10におけるダミーデータ線D101上のバツ印で示したメモリセルに欠陥が発生した場合に、データ線D2を冗長セルアレイRCA10における冗長データ線RD00、ダミーデータ線D101を冗長セルアレイRDCA10における冗長ダミーデータ線RD101に置換する概念図を示している。冗長ダミーデータ線RD101上のメモリセルMCを初期化する場合、図２４に示したマルチプレクサMUXUD0、MUXLD0およびMUXU40、MUXL40をそれぞれ制御して、電源電圧VDDと接地電位VSSとの間に、冗長ダミーデータ線RD101から共通データ線DLおよびダミーデータ線D100を介した電流経路を形成することにより、ダミーデータ線D100と冗長ダミーデータ線RD101上のメモリセルに相補の記憶情報を書き込む。したがって、ダミーデータ線D100上のメモリセルMCLと冗長ダミーデータ線RD101上のメモリセルMCを対にしたダミーセルが形成される。
【０１２５】
最後に、本実施例についてまとめる。第一に、ダミーセルDCにおけるメモリセルMCLまたはMCHに欠陥が生じた場合、欠陥メモリセルMCLが接続されたダミーデータ線D100、または欠陥メモリセルMCHが接続されたダミーデータ線D101を、冗長ダミーデータ線RD100またはRD101に置換するようなカラム救済方式を提供した。これにより、欠陥ダミーセルDCと同一ワード線対上にあるメモリセルMCに対して参照信号を発生することができる。第二に、メモリセルMCに欠陥が生じた場合、欠陥メモリセルMCが接続されたデータ線Dを冗長データ線RD00またはRD01に置換するようなカラム救済方式を提供した。以上、二つのカラム救済方式により、実施例３よりも歩留まりの高いメモリブロックを実現することができる。
【０１２６】
これまでは、８×４ビット構成のメモリセルアレイMCA10、MCA11と８×１ビット構成のダミーセルアレイDCA10、DCA11に８×２ビット構成の冗長セルアレイRCA10、RCA11、RDCA10、RDCA11を導入する例を説明してきた。しかし、アレイ構成は、これに限定されない。例えば、実施例３で述べた例と同様に、一組のワード線対および一本のデータ線毎に数百ビットのメモリセルをそれぞれ配置したメモリセルアレイ構成とすることも可能である。これにより、多数のメモリセルMCが、読み出し回路RDC2および書き込み回路WCU10、WCL10、WCU11、WCL11を共有することができる。したがって、冗長セルアレイによるチップ面積追加を実効的に抑制して、チップ全体に対するメモリセルアレイの占有率を高めることができる。
【０１２７】
また、アレイ構成を拡張したメモリセルブロックに本実施例によるカラム救済方式を導入する場合、冗長データ線数をメモリセルアレイにおける欠陥発生数に応じた数とすることが望ましい。例えば、現在広く用いられているＤＲＡＭでは、データ線に対する冗長データ線の割合が1ないし2％程度であり、ＭＲＡＭにおいても、同程度の割合にすることが望ましい。そのためには、メモリセルアレイのサイズを大きくしなければならないが、前述のように本発明の参照信号発生方法を用いることにより、高Ｓ／Ｎ比の読み出し動作が実現でき好適である。
【０１２８】
また、これまで説明してきたカラム救済方式を、図１９に示したメモリブロックに応用することもできる。例えば、メモリセルアレイMCA10とダミーセルアレイDCA10との間に冗長セルアレイRCA10、RDCA10を配置し、冗長データ線RD00と冗長ダミーデータ線RD100を共通データ線DLE、冗長データ線RD01を共通データ線DLO、冗長ダミーデータ線RD101を共通データ線DREにそれぞれ接続するように、マルチプレクサにおける対応するスイッチSRWを形成する。このような構成により、メモリセルアレイMCA10、ダミーセルアレイDCA10上の欠陥を冗長セルアレイRCA10、RDCA10にそれぞれ置換するカラム救済方式が実現され、歩留まりと集積度の高い、大容量ＭＲＡＭを実現することができる。
＜実施例６＞
実施例５では、メモリセルアレイMCA10とダミーセルアレイDCA10のそれぞれに対応した冗長セルアレイRCA10、RDCA10を形成するカラム救済方式を説明した。この方式では、救済能力が高い反面、メモリセルアレイMCA10およびダミーセルアレイDCA10に対する冗長セルアレイRCA10およびRDCA10の割合が大きいために、チップ面積が増加する。この問題を解決ために、本実施例では、メモリセルアレイ上に生じた欠陥メモリセルMCと、ダミーセルアレイにおけるダミーセルDC上に生じた欠陥メモリセルMCLおよびMCHの両方を、同一の冗長セルアレイに置換する救済回路について説明する。
【０１２９】
図２７は、本実施例におけるメモリブロックの要部ブロック図を示している。一方のメモリセルアレイMCA10とダミーセルアレイDCA10との間に、冗長セルアレイRCA10を配置し、冗長セルアレイRCA10の両端にマルチプレクサMUXU30、MUXL30をそれぞれ配置する。他方のメモリセルアレイMCA11とダミーセルアレイDCA11との間に、冗長セルアレイRCA11を配置し、冗長セルアレイRCA11の両端にマルチプレクサMUXU31、MUXL31をそれぞれ配置する。したがって、実施例５の図２２および図２３と比べて、冗長セルアレイRDCA10、RDCA11とマルチプレクサMUXU40、MUXL40、MUXU41、MUXL41を取り除いた構成としている。以下では、簡単のために、メモリセルアレイMCA10とダミーセルアレイDCA10に対する救済回路について説明する。
【０１３０】
図２８は、図２７に示したメモリセルアレイMCA10とダミーセルアレイDCA10、冗長セルアレイRCA10、マルチプレクサMUXU20、MUXL20、MUXU30、MUXL30、MUXUD0、MUXLD0の回路構成例を示している。各回路ブロックは、図２４に示した回路構成と同じであり、それぞれのマルチプレクサに入力するカラムアドレス信号名も、図３９に示した信号名とそれぞれ同じである。次に、このような構成による欠陥救済の動作概念を説明する。
【０１３１】
図２９は、一例として、ダミーデータ線D100、D101上のバツ印で示したメモリセルに欠陥が生じた場合に、ダミーデータ線D100、D101を冗長データ線RD00、RD01にそれぞれ置換する概念図を示している。この場合、次のようにして冗長メモリセルアレイRCA10の初期化を行う。まず、図２７に示したマルチプレクサMUXU30、MUXL30をそれぞれ制御して、冗長データ線RD00を選択する。次に、記憶情報'1'に応じたデータをチップ外部から入力し、図２７に示した書き込み回路WCU10、WCL10を駆動して、冗長データ線RD00に矢印ADLの向きの電流を発生することにより、メモリセルMCに記憶情報'1'を書き込む。さらに、冗長データ線RD01を選択し、記憶情報'0'に応じたデータをチップ外部から入力して、冗長データ線RD01に矢印ADHの向きの電流を発生することにより、メモリセルMCに記憶情報'0'を書き込む。以上により、冗長データ線RD00、RD01上のメモリセルMCを対にしたダミーセルが形成される。
【０１３２】
図３０は、別の例として、データ線D2とダミーデータ線D101のバツ印で示したメモリセルに欠陥が生じた場合に、データ線D2とダミーデータ線D101を冗長データ線RD00とRD01にそれぞれ置換する概念図を示している。この場合、ダミーセルアレイDCA10を初期化した後に、図２９で説明したように冗長データ線RD01上のメモリセルMCに記憶情報'0'を書き込むことにより、ダミーデータ線D100上のメモリセルMCLと冗長データ線RD01上のメモリセルMCを対にしたダミーセルが形成される。次に、本実施例によるカラム救済方式を制御するカラムアドレス信号の発生機構について説明する。
【０１３３】
図３１は、本実施例によるカラムアドレスデコーダの要部ブロック図を示している。ただし、ここでは簡単のために、図２７に示したメモリセルアレイMCA10およびダミーセルアレイDCA10を制御する部分に相当する正規カラムアドレスデコーダNYMDと、メモリセルアレイMCA10およびダミーセルアレイDCA10を冗長セルアレイRCA10に置換する部分に相当する冗長カラムアドレスデコーダRYMDが示されている。このような構成によるカラムアドレスデコーダの特徴は、第一に、データ線とダミーデータ線に対する冗長情報をそれぞれ記憶することにある。第二に、冗長カラムアドレス信号を、データ線とダミーデータ線の両方の冗長情報に応じて活性化することにある。第三に、冗長情報に応じて置換元のデータ線またはダミーデータ線に対応するカラムアドレス信号を非活性化することにある。これらの特徴に注目しながら、カラムアドレスデコーダについて以下に説明する。
【０１３４】
正規カラムアドレスデコーダNYMDは、カラムアドレスデコーダYMDEC、正規カラムアドレス信号ドライバアレイNADAで構成される。カラムアドレスデコーダYMDECは、入力されるカラムプリデコードアドレスCYMに応じて複数個（ここでは５つ）のカラムアドレスイネーブル信号を発生して、正規カラムアドレス信号ドライバアレイNADAに出力する。正規カラムアドレス信号ドライバアレイNADAは、ダミーカラムアドレス信号ドライバDDRVm（m=0、1）と正規カラムアドレス信号ドライバNDRVk（k=0、…、3）で構成される。ダミーカラムアドレス信号ドライバDDRVmは、対応するカラムアドレスイネーブル信号YMDとダミーデータ線書き込み信号TDWEBに応じて、ダミーデータ線の接続状態を制御するカラムアドレス信号YMDT0m、YMDB0m、YMDW0m（m=0、1）をそれぞれ出力する。ここで、ダミーデータ線書き込み信号TDWEBは、後述するテストモード制御回路により発生される信号であり、ダミーセルアレイDCA10の初期化を行う際に接地電位VSSに駆動されることにより、所望のカラムアドレス信号YMDW0mを電源電圧VDDに駆動することを可能にする。また、正規カラムアドレス信号ドライバNDRVkは、対応するカラムアドレスイネーブル信号YMk（k=0、…、3）と書き込み制御信号WEBに応じて、データ線の接続状態を制御するカラムアドレス信号YMTk、YMBk、YMWk（k=0、…、3）をそれぞれ出力する。ここで、書き込み制御信号WEBは、書き込み動作の際に接地電位VSSに駆動されることにより、所望のカラムアドレス信号YMWkを電源電圧VDDに駆動することを可能にする。
【０１３５】
冗長カラムアドレスデコーダRYMDは、冗長カラムアドレス検出回路RDTCと冗長カラムアドレス信号ドライバアレイRADAで構成される。冗長カラムアドレス検出回路RDTCは、さらに複数個（ここでは、冗長データ線の本数に応じて２個）の冗長カラムアドレス記憶回路RMRYm（m=0、1）、NOR回路NR10、NR11、NR12、インバータ回路IV10、IV11で構成される。また、冗長カラムアドレス信号ドライバアレイRADAは、冗長カラムアドレス信号ドライバRDRVm（m=0、1）で構成される。
【０１３６】
冗長カラムアドレス記憶回路RMRYmは、プリチャージ信号PREBと、対応する正規冗長テスト信号TNRBm（m=0、1）およびダミー冗長テスト信号TDRBm（m=0、1）、カラムプリデコードアドレスCYMをそれぞれ受けて、正規冗長イネーブル信号NREm（m=0、1）とダミー冗長イネーブル信号DREm（m=0、1）を発生する。
【０１３７】
NOR回路NR10、NR11は、対応する正規冗長イネーブル信号NREmとダミー冗長イネーブル信号DREmに応じて冗長カラムアドレスイネーブル信号RYMBm（m=0、1）を発生し、対応する冗長カラムアドレス信号ドライバRDRVmにそれぞれ出力する。ここで、電源電圧VDDの正規冗長イネーブル信号NREmまたはダミー冗長イネーブル信号DREmが、対応するNOR回路NR1m（m=0、1）に入力され、冗長カラムアドレスイネーブル信号RYMBmが接地電位VSSに駆動されて、冗長カラムアドレス信号ドライバRDRVmが活性化されることにより、対応する冗長データ線が選択される。
【０１３８】
NOR回路NR12は、入力される正規冗長イネーブル信号NREmに応じてさらに正規冗長イネーブル信号NREBを発生し、各正規カラムアドレス信号ドライバNDRVkに出力する。ここでデータ線を冗長データ線に置換する場合、正規冗長イネーブル信号NREBは、電源電圧VDDの正規冗長イネーブル信号NRE0またはNRE1が入力されることにより接地電位VSSに駆動され、正規カラムアドレス信号ドライバNDRVkを不活性化する。
【０１３９】
インバータ回路IV1m（m=0、1）は、対応するダミー冗長イネーブル信号DREmを反転して、ダミー冗長イネーブル信号DREBm（m=0、1）をそれぞれ発生し、対応するダミーカラムアドレス信号ドライバDDRVmにそれぞれ出力する。ここでダミーデータ線を冗長データ線に置換する場合、ダミー冗長イネーブル信号DREBmは、電源電圧VDDのダミー冗長イネーブル信号DREmが入力されることにより接地電位VSSに駆動され、対応するダミーカラムアドレス信号ドライバDDRVmを不活性化する。次に、図３１に示した各回路ブロックの回路構成例について説明する。
【０１４０】
図３２は、冗長カラムアドレス記憶回路RMRYmの構成例を示している。冗長カラムアドレス記憶回路RMRYmは、正規アドレス記憶回路NMRYとダミーアドレス記憶回路DMRYでそれぞれ構成される。一方の正規アドレス記憶回路NMRYは、PMOSトランジスタP451、NMOSトランジスタN471、複数個（ここでは６個）の冗長情報記憶回路Fで構成される。トランジスタP451は、正規冗長イネーブル信号NREmを電源電圧VDDにプリチャージするためのトランジスタである。トランジスタP451のゲートにプリチャージ信号PREBを入力し、トランジスタP451とトランジスタN471を直列接続する。また、トランジスタN471のゲートに正規冗長テスト信号TNRBmを入力し、トランジスタN471のソース端子であるノードAmと接地電位VSSとの間に、複数個の冗長情報記憶回路Fを並列に接続する。さらに、カラムプリデコードアドレスCYMを構成する信号CYMTn（n=0、1、2）と、これらの信号をインバータ回路IV2n（n=0、1、2）で反転した信号CYMBn（n=0、1、2）を６個の冗長情報記憶回路Fにそれぞれ入力する。ここで、プリチャージ信号PREBは、アレイ制御バスABSの中の一つである。また、正規冗長テスト信号TNRBmは、後述するテストモード制御回路により発生される信号である。
【０１４１】
このような構成において、接地電位VSSとなっているプリチャージイネーブル信号PREBを電源電圧VDDに駆動してから、カラムプリデコードアドレスCYMを入力する。ここで、正規冗長イネーブル信号NREmがプリチャージレベルの電源電圧VDDに保持される場合、カラムプリデコードアドレスCYMに対応するデータ線を冗長データ線に置換する。
【０１４２】
他方のダミーアドレス記憶回路DMRYは、PMOSトランジスタP461、NMOSトランジスタN461と複数個（ここでは２個）の冗長情報記憶回路Fで構成される。トランジスタP461は、ダミー冗長イネーブル信号DREmを電源電圧VDDにプリチャージするためのトランジスタである。トランジスタP461のゲートにプリチャージ信号PREBを入力し、トランジスタP461とトランジスタN461を直列接続する。また、トランジスタN461のゲートにダミー冗長テスト信号TDRBmを入力し、トランジスタN461のソース端子であるノードBmと接地電位VSSとの間に、２個の冗長情報記憶回路Fを並列に接続する。さらに、例えばカラムプリデコードアドレスCYMを構成する最上位ビットの相補信号（ここでは、CYMT2、CYMB2）を２個の冗長情報記憶回路Fにそれぞれ入力する。ここで、ダミー冗長テスト信号TDRBmは、後述するテストモード制御回路により発生される信号である。
【０１４３】
このような構成において、接地電位VSSとなっているプリチャージイネーブル信号PREBを電源電圧VDDに駆動してから、カラムプリデコードアドレスCYMを入力する。ここで、ダミー冗長イネーブル信号DREmがプリチャージレベルの電源電圧VDDに保持される場合、カラムプリデコードアドレスCYMに対応するダミーデータ線を冗長データ線に置換する。
【０１４４】
図３３は、一例として正規アドレス記憶回路NMRYにおける冗長情報記憶回路Fの構成を示している。冗長情報記憶回路Fは、NMOSトランジスタN460とフューズFYを直列接続した公知の回路である。トランジスタN460のゲートにアドレス信号ADD（ここでは、カラムプリデコードアドレスCYMを構成する信号CYMTn、CYMBn（n=0、1、2））を入力し、フューズFYをポリシリコンなどの配線層で形成する。
【０１４５】
図３４は、テストモード制御回路TCTLを示している。この回路は、図１３に示した制御信号CM、ロウアドレスBX、カラムアドレスBYが入力され、それらに応じてテストモードバスTBSを発生して各回路ブロックに出力する。前述した正規冗長テスト信号TNRBm、ダミー冗長テスト信号TDRBm、ダミーデータ線書き込み信号TDWEBは、このテストモードバスTBSを構成する複数の制御信号の中の一つであり、欠陥検出や初期化動作に応じて接地電位VSSに駆動される。
【０１４６】
次に、冗長カラムアドレス記憶回路RMRYmの制御と動作について説明する。ここでは一例として、図３０に示したメモリセルアレイMCA10上のデータ線を冗長データ線RD00に置換する場合を仮定し、図３２に従い、冗長カラムアドレス記憶回路RMRY0の動作について説明する。まず、欠陥を検出するために、電源電圧VDDとなっている正規冗長テスト信号TNRB0を接地電位VSSに駆動し、正規アドレス記憶回路NMRYにおけるトランジスタN471をオフ状態として、対応する正規冗長イネーブル信号NRE0をプリチャージレベルの電源電圧VDDに保持することにより、誤動作するメモリセルMCが接続されたデータ線を一時的に冗長データ線RD00に置換する。次に、冗長データ線RD00上のメモリセルMCが正しく動作することを確認してから、対応するカラムプリデコードアドレスCYMに応じたフューズFYをレーザー切断装置を用いて切断することにより、正規アドレス記憶回路NMRYに冗長情報を書き込む。これに対して、通常の読み書き動作の場合、正規冗長テスト信号TNRB0を電源電圧VDDに保持することにより、正規アドレス記憶回路NMRYにおけるトランジスタN471を導通させる。ここで、誤動作するメモリセルMCが接続されたデータ線が選択されて、対応するカラムプリデコードアドレスCYMが入力されると、正規アドレス記憶回路NMRYにおける電流経路が前述のフューズFYにより遮断される。したがって、正規冗長イネーブル信号NRE0がプリチャージレベルの電源電圧VDDに保持されることにより、選択したデータ線が冗長データ線RD00に置換される。
【０１４７】
ダミーデータ線を置換する場合についても同様に、ダミー冗長テスト信号TDRBmを用いてダミーデータ線に接続されたメモリセルMCLおよびMCHの欠陥を検出してから、図３２に示したダミーアドレス記憶回路DMRYに冗長情報を書き込む。
【０１４８】
以下では、各カラムアドレス信号ドライバの回路構成について説明する。図３５は、正規カラムアドレス信号ドライバNDRVkの構成例を示している。正規カラムアドレス信号ドライバNDRVkは、NAND回路ND10、NOR回路NR20、インバータ回路IV30で構成される。ND10において、一方の端子にカラムアドレスイネーブル信号YMk、他方の端子に正規冗長イネーブル信号NREBをそれぞれ入力し、出力端子をカラムアドレス信号YMBkに接続する。また、NR20において、一方の端子にカラムアドレス信号YMBk、他方の端子に書き込み制御信号WEBをそれぞれ入力し、出力端子をカラムアドレス信号YMWkに接続する。さらに、カラムアドレス信号YMBkをIV30で反転してカラムアドレス信号YMTkとする。
【０１４９】
図３６は、ダミーカラムアドレス信号ドライバDDRVmの構成例を示しており、図３５に示した正規カラムアドレス信号ドライバNDRVkと同じようにNAND回路ND10、NOR回路NR20、インバータ回路IV30で構成される。ND10において、一方の端子にカラムアドレスイネーブル信号YMD、他方の端子にダミー冗長イネーブル信号DREBmをそれぞれ入力し、出力端子をカラムアドレス信号YMDB0mに接続する。また、NR20において、一方の端子にカラムアドレス信号YMDB0m、他方の端子にダミーデータ線書き込み信号TDWEBをそれぞれ入力し、出力端子をカラムアドレス信号YMDW0mに接続する。さらに、カラムアドレス信号YMDB0mをIV30で反転してカラムアドレス信号YMDT0mとする。
【０１５０】
図３７は、冗長カラムアドレス信号ドライバRDRVmの構成例を示しており、NOR回路NR20、インバータ回路IV30、IV40、VI41で構成される。同図は、図３５や図３６に示したカラムアドレス信号ドライバと比べて、NAND回路ND10がIV40、IV41に置き換えられている点が異なる。冗長カラムアドレス信号RYMB0mは、冗長カラムアドレスイネーブル信号RYMBmを直列接続されたIV40、IV41でバッファリングした信号であり、冗長カラムアドレス信号RYMB0mをさらにIV30で反転した信号が冗長カラムアドレス信号RYMT0mである。NR20において、一方の端子に冗長カラムアドレス信号RYMB0m、他方の端子に書き込み制御信号WEBをそれぞれ入力し、出力端子を冗長カラムアドレス信号RYMW0mに接続する。
【０１５１】
以上で述べた各カラムアドレス信号ドライバの動作について、以下に説明する。まず、冗長データ線を使う場合、冗長カラムアドレスイネーブル信号RYMBmを接地電位VSSに保持することにより、冗長カラムアドレス信号ドライバRDRVmを活性化する。一方、冗長データ線の置換元に応じて、正規冗長イネーブル信号NREBまたはダミー冗長イネーブル信号DREBmを接地電位VSSに保持して、図３５または図３６に示したNAND回路ND10を非活性化することにより、正規カラムアドレス信号ドライバNDRVkまたはダミーカラムアドレス信号ドライバDDRVmを非活性化する。
【０１５２】
次に、冗長データ線を使わない場合、接地電位VSSとなっている冗長カラムアドレスイネーブル信号RYMBmを電源電圧VDDに駆動することにより、冗長カラムアドレス信号ドライバRDRVmを非活性化する。一方、データ線およびダミーデータ線が選択されるのに応じて、接地電位VSSとなっている正規冗長イネーブル信号NREBおよびダミー冗長イネーブル信号DREBmを電源電圧VDDに駆動して、図３５および図３６に示したNAND回路ND10を活性化することにより、正規カラムアドレス信号ドライバNDRVkおよびダミーカラムアドレス信号ドライバDDRVmを活性化する。
【０１５３】
ここで、図３５、図３７に示したNOR回路NR20は、書き込み動作において、電源電圧VDDとなっている書き込み制御信号WEBが接地電位VSSに駆動されることにより活性化されて、選択されたデータ線に応じてカラムアドレス信号YMWkまたは冗長カラムアドレス信号RYMW0mを駆動する。また、図３６に示したNOR回路NR20は、初期化動作において、電源電圧VDDとなっているダミーデータ線書き込み信号TDWEBが接地電位VSSに駆動されることにより活性化されて、カラムアドレスイネーブル信号YMDに応じてカラムアドレス信号YMDW0mを駆動する。
図３７では、冗長カラムアドレスイネーブル信号RYMmを直列接続されたIV40、IV41でバッファリングする例を示したが、図３１に示した冗長カラムアドレス検出回路RDTCにおけるNOR回路NR10およびNR11の駆動能力が十分大きい場合は、IV40、IV41を取り除いて、冗長カラムアドレスイネーブル信号RYMmをそのまま冗長カラムアドレス信号RYMB0mとしても良い。この場合、冗長カラムアドレス信号ドライバRDRVmのレイアウト面積を低減できる。
【０１５４】
以上から、図２７に示したメモリブロックと図３１に示したカラムアドレスデコーダによるカラム救済方式の効果をまとめる。第一に、一例として図２８に示したように、メモリセルアレイMCA10におけるメモリセルMCと、ダミーセルアレイDCA10上のダミーセルDCにおけるメモリセルMCLおよびMCHが同じ構成のため、メモリセルアレイMCA10とダミーセルアレイDCA10の各々は、欠陥メモリセルの置換先として、メモリセルMCで構成した冗長セルアレイRCA10を共有することが可能である。また、図３２に示した冗長カラムアドレス記憶回路RMRYmにおいて、正規アドレス記憶回路NMRYとダミーアドレス記憶回路DMRYを用いて、データ線とダミーデータ線に対する冗長情報をそれぞれ記憶する。さらに、図３１に示した冗長カラムアドレス検出回路RDTCにおいて、正規アドレス記憶回路NMRYおよびダミーアドレス記憶回路DMRYの出力信号である正規冗長イネーブル信号NREmとダミー冗長イネーブル信号DREmを、対応するNOR回路NR10、NR11にそれぞれ入力して冗長カラムイネーブル信号RYMBmを発生することにより、データ線とダミーデータ線の双方を同一の冗長データ線に置換することが可能である。以上から、実施例５の図２２および図２３に示したメモリブロックよりも、冗長セルアレイの占める割合を低減したカラム救済方式が実現できて、より集積度の高い、高信頼、大容量ＭＲＡＭを実現することができる。
【０１５５】
第二に、図３２で示したように、正規冗長テスト信号TNRBmとダミー冗長テスト信号TDRBmを用いて、データ線またはダミーデータ線を一時的に冗長データ線に置換することにより、その効果をあらかじめ確認することができる。すなわち、メモリセルMCおよびダミーセルDCにおける欠陥を検出できる。ここで、正規冗長テスト信号TNRBmとダミー冗長テスト信号TDRBmは、図３４に示したテストモード制御回路に外部からコマンドやアドレス信号を入力することにより発生できるので、制御が簡単である。したがって、チップのテストの時に欠陥検出と冗長情報記憶動作を行えば、安いコストで短時間に行うことができる。
【０１５６】
これまでは、８×４ビット構成のメモリセルアレイMCA10、MCA11と８×１ビット構成のダミーセルアレイDCA10、DCA11に８×２ビット構成の冗長セルアレイRCA10、RCA11を導入する例を説明してきた。しかし、アレイ構成は、これに限定されない。例えば、実施例５で述べた例と同様に、一組のワード線対および一本のデータ線毎に数百ビットのメモリセルをそれぞれ配置したメモリセルアレイ構成とすることにより、チップ全体に対するメモリセルアレイの占有率を高めることができる。
【０１５７】
また、カラム救済を適用する場合、実施例５の場合と同様にデータ線数に対して数％の冗長データ線を形成することにより、チップ全体に対するメモリセルアレイの占有率を保持しながら、歩留まりを向上することができる。さらに、欠陥発生数が少ない場合は、一本の冗長データ線数により、データ線またはダミーデータ線を置換することが可能なので、実施例５の場合よりも小さな冗長セルアレイで効率よく欠陥を救済することができる。
【０１５８】
また、これまで説明してきたカラム救済方式を、図１９に示したメモリブロックに応用することもできる。例えば、メモリセルアレイMCA10とダミーセルアレイDCA10との間に冗長セルアレイRCA10を配置し、冗長データ線RD00を共通データ線DLE、冗長データ線RD01を共通データ線DLOにそれぞれ接続するように、マルチプレクサにおける対応するスイッチSRWを形成する。また、これと対称にメモリセルアレイMCA10とダミーセルアレイDCA10との間に冗長セルアレイを配置し、一方の冗長データ線を共通データ線DRE、他方の冗長データ線を共通データ線DROにそれぞれ接続するように、マルチプレクサにおける対応するスイッチSRWを形成する。このような構成により、メモリセルアレイMCA10、ダミーセルアレイDCA10上の欠陥を冗長セルアレイRCA10またはもう一方の冗長セルアレイにそれぞれ置換するカラム救済方式が実現され、歩留まりと集積度の高い、大容量ＭＲＡＭを実現することができる。
【０１５９】
以上、種々の実施例に従い、１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを有するＭＲＡＭについて説明してきた。しかし、メモリセルの構成は、これに限定されない。例えば、米国特許第５７９３６９７号（US patent No. 5,793,697）に開示されている、整流作用を有する素子としてダイオードを用いたメモリセルに適用することが可能である。この場合、ワード線を一本削減することが可能になり、メモリセルを形成する際の工程数を削減できる。また、メモリセルの端子を３つから二つに削減した分、メモリセル面積を低減することが可能になり、さらに集積度の高い、大容量ＭＲＡＭを実現することができる。ただし、読み出し動作において、ダイオードにより選択と非選択を制御するために、印加電圧に制約がある上、ダイオードの非線型特性の影響を受けるため、１個のＭＴＪ素子と１個のダイオードで構成されたメモリセルを用いるためには、１個のＭＴＪ素子と１個のトランジスタで構成されたメモリセルを用いる場合よりもさらに参照信号発生方法が重要であり、本発明の方式が有効と考えられる。
【０１６０】
最後に、本発明によるＭＲＡＭの応用例を述べる。図３８は、一例として本発明によるＭＲＡＭを内蔵したコードレス電話器システムの要部ブロック図を示しており、アンテナATN、アナログフロントエンドブロックAFE、アナログ−デジタル変調回路ADC1、ADC2、デジタル−アナログ変調回路DAC1、DAC2、ベースバンドブロックBBD、スピーカSPK、液晶ディスプレイLCD、マイクMIK、入力キーKEYで構成される。同図では省略されているが、アナログフロントエンドブロックAFEは、アンテナスイッチ、帯域通過フィルタ、各種増幅器、パワーアンプ、フェイズ・ロックド・ループ（PLL）、電圧制御オシレータ（VCO）、直交復調器、直交変調器などで構成された電波の送受信を行う公知の回路ブロックである。また、ベースバンドブロックBBDは、信号処理回路SGC、中央処理装置CPU、本発明によるＭＲＡＭで構成される。
【０１６１】
次に、図３８による携帯電話の動作を説明する。音声および文字情報などを含む画像を受信する場合、アンテナから入力された電波は、アナログフロントエンドブロックAFEを介してアナログ−デジタル変調回路ADC1に入力され、波形等化およびアナログ−デジタル変換される。ADC1の出力信号は、ベースバンドブロックBBDにおける信号処理回路SGCに入力されて音声および画像処理が施され、音声信号はデジタル-アナログ変換回路DAC2からスピーカに、画像信号は液晶ディスプレイにそれぞれ伝送される。また、音声信号を発信する場合、マイクから入力された信号は、アナログ-デジタル変換回路ADC2を介して信号処理回路SGCに入力されて、音声処理が行われる。SGC出力は、デジタル-アナログ変換回路DAC1からアナログフロントエンドブロックAFDを介して、アンテナへ伝送される。さらに、文字情報を発信する場合、入力キーKEYから入力された信号は、ベースバンドブロックBBD、デジタル-アナログ変換回路DAC1からアナログフロントエンドブロックAFDを介して、アンテナへ伝送される。
【０１６２】
ベースバンドブロックBBDにおいて、本発明によるＭＲＡＭ、中央処理装置CPU、信号処理回路SGCは、それぞれ双方向的に接続される。ここで、中央処理装置CPUは、入力キーKEYから入力された信号やADC1出力、SGC出力に応じて、ベースバンドブロックBBD内の制御や周辺ブロックの制御（同図では省略）を行う。例えば、入力キーKEYから入力された信号に応じて、本発明によるＭＲＡＭにダイヤル番号や短縮番号などの情報を書き込んだり、逆に読み出したりする。別の例として、入力されるADC1出力信号およびSGC出力信号に応じて信号処理回路SGCを制御し、さらに信号処理に必要なプログラムを、本発明によるＭＲＡＭから読み込んだり、逆に書き込んだりする。また、本発明によるＭＲＡＭは、SGCから入力された画像信号を一時的に記憶して液晶ディスプレイに出力するバッファとしても使用される。
【０１６３】
以上のように、これまでEPROMやフラッシュメモリを用いてきたプログラマブルROMや、SRAMを用いてきた主記憶メモリ、キャッシュメモリ、画像メモリに本発明によるＭＲＡＭを適用することにより、携帯電話システムの部品数を低減して、携帯電話の小型化および軽量化を実現することができる。また、本発明によるＭＲＡＭは、相補の記憶情報を保持するダミーセルを用いたことにより安定した読み出し動作が可能なため、耐環境性に優れた携帯電話を実現することができる。さらに、本発明によるＭＲＡＭは救済回路を有した高集積、高信頼のメモリであるので、大容量化が容易であり、情報処理能力の高い携帯電話を実現することができる。
【０１６４】
本発明によるＭＲＡＭの別の応用例は、図３８に示した回路ブロックにおける複数の要素回路と本発明によるＭＲＡＭを一つのチップ上に形成するシステムLSIである。例えば、ベースバンドブロックBBDを一つのチップ上に形成したシステムLSIを携帯電話に搭載することにより、この部分の小型化と軽量化を向上することができる。また、システムLSIによりデータ処理速度を向上できるので、処理能力の高い携帯電話を実現することができる。
【０１６５】
さらに別の応用例は、本発明によるＭＲＡＭを搭載したメモリカードである。ＭＲＡＭは、前述したように不揮発メモリであり、読み書き回数に制限がない。また、文献１では、ＭＲＡＭの書き込み時間が10nsと報告されており、この値はフラッシュメモリの書き込み時間よりも速い。したがって、本発明のＭＲＡＭにより、高速、高集積で、信頼性と耐環境性に優れた大容量メモリカードを実現することができる。
＜実施例７＞
なお、本発明の適用範囲はＭＲＡＭに限らず、記憶情報に応じてメモリセルの抵抗値が異なり、データ線を介して流れる電流を検出することにより記憶情報を読み出すようなＭＲＡＭ以外のメモリにも、本発明を適用できる。そこで、一例として、相変化メモリ（Phase-Change Memory）について次に説明する。
【０１６６】
相変化メモリは、例えば、プロシーディングス、2000、アイ・イー・イー・イー、エアロスペース・カンファレンス、ビック・スカイ・モンタナ、第385頁から第390頁（2000年3月18日から25日）（Proceedings 2000 IEEE Aerospace Conference, Big Sky MT, pp. 385-390, Mar. 18-25, 2000。）で述べられている。相変化メモリにおけるメモリセルPMCは、図４０に示すように選択トランジスタTR、配線抵抗RLおよび記憶素子CAで構成される。これらの素子は、それぞれ直列接続され、選択トランジスタTRのゲートにワード線WLk、ドレインにデータ線Djを接続し、記憶素子CAの一端を接地する。図４１は、メモリセルの断面構造の一例を示している。選択トランジスタTRは、P型シリコン基板PSUB上に形成されたNMOSトランジスタであり、ゲート部は、ポリシリコンゲートPS、ゲート酸化膜GOX、絶縁膜SDWで形成される。また、ソースおよびドレイン電極のそれぞれはN型拡散層NDで形成され、N型拡散層NDと基板との境界における不純物濃度を低くすることにより、基板とソースおよびドレイン間の電界を緩和する構成としている。SGIは、シリコンを酸化することによって形成した素子分離用絶縁体である。選択トランジスタTRのソース電極と記憶素子（カルコゲナイド合金）CAを金属配線間コンタクトPG1で接続し、記憶素子CAと金属配線層MT1を金属配線間コンタクトPG2で接続する。さらに、選択トランジスタTRのドレイン電極と金属配線層MT2を金属配線層間コンタクトPG3で接続する。金属配線層MT１、MT2および金属配線間コンタクトPG１、PG２、PG３のそれぞれを、例えばタングステンで形成する。このような構成において、選択トランジスタTRのゲート電極、すなわちポリシリコンゲートPSがワード線、金属配線層MT1、MT2がそれぞれ接地電極とデータ線に該当する。また、金属配線層間コンタクトPG1およびPG2による合成抵抗を、図４０では配線抵抗RLと示している。記憶素子CAの組成は、例えばアイ・イー・イー・イー、トランザクションズ・オン・ニュークリア・サイエンス、第47巻、第6号、第2528頁から第2533頁（2000年12月）（IEEE TRANSACTIONS ON NUCLEAR SCIENCE, VOL. 47, NO. 6, pp. 2528-2533, Dec. 2000。）で述べられており、ゲルマニウム、アンチモンおよびテルルで形成されるカルコゲナイド合金である。メモリセルに流れる電流が発生する熱によって、カルコゲナイド合金の一部分が低抵抗の単結晶状態もしくは高抵抗のアモルファス状態に変化する。この性質を利用して、素子に印加する電流を制御することにより、記憶情報をメモリセルに書き込み、抵抗に応じてデータ線を介して流れる電流を検出することにより、記憶情報を読み出す。ここで、読み出し動作で検出する電流は、共に一方の極性の２値である。また、アモルファス状態の記憶素子は、その抵抗値に電圧依存性を有し、高電圧を印加すると高抵抗状態から低抵抗状態に変化する。そこで、記憶情報を破壊しないようにするために、低い電圧を記憶素子に印加しながら読み出し動作を行う。
【０１６７】
以上の動作原理から、相変化メモリの読み出し動作は、ＭＲＡＭと同じような動作となる。したがって、実施例１から実施例４で述べたように、メモリセルと同じ構造の２つのセルに相補の情報をそれぞれ記憶したダミーセルを各ワード線に配置し、カレントミラー回路を用いて参照信号を発生する読み出し方式を相変化メモリに適用することが可能である。この場合、各メモリセルに生じる特性ばらつきの影響を抑制しながら、精度良く参照信号を発生することができるので、相変化メモリの安定した読み出し動作を実現することができる。また、ダミーセルが、メモリセルと同じ構造の２つのセルで構成されるので、実施例５と実施例６で述べたような冗長セルアレイによるカラム救済方式を相変化メモリに適用する事も可能である。このカラム救済方式によって、歩留まりと集積度の高い、大容量の相変化メモリを実現することができる。
【０１６８】
【発明の効果】
磁気抵抗の変化を利用して情報を記憶するメモリセルを用いた高集積な大容量ＭＲＡＭを実現することができる。
【図面の簡単な説明】
【図１】実施例１による１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを用いたメモリブロックの構成例を示す図。
【図２】１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルの例を示す図。
【図３】ＭＴＪ素子の断面の例を示す図。
【図４】ＭＴＪ素子に流れる電流と本発明による参照信号の関係を示す図。
【図５】実施例1による読み出し回路の構成例を示す図。
【図６】実施例１によるマルチプレクサと書き込み回路の構成例を示す図。
【図７】実施例１によるワードドライバの構成例を示す図。
【図８】実施例１のメモリブロックの読み出し動作タイミングの例を示す図。
【図９】実施例１のメモリブロックの書き込み動作タイミングの例を示す図。
【図１０】実施例１によるカレントミラー回路の別の構成例を示す図。
【図１１】実施例１によるダミー書き込み回路の別の構成例を示す図。
【図１２】実施例１のメモリブロックを用いたメモリアレイの構成例を示す図。
【図１３】実施例１のメモリアレイを用いた同期式メモリの構成例を示すブロック図。
【図１４】実施例２による１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを用いたメモリブロックの構成例を示す図。
【図１５】実施例２による読み出し回路の構成例を示す図。
【図１６】実施例２によるカレントミラー回路の別の構成例を示す図。
【図１７】実施例３による１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを用いたメモリブロックの構成例を示す図。
【図１８】実施例３による読み出し回路の構成例を示す図。
【図１９】実施例４による１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを用いたメモリブロックの構成例を示す図。
【図２０】実施例４による読み出し回路の構成例を示す図。
【図２１】実施例４による書き込み回路の構成例を示す図。
【図２２】実施例５による１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを用いたメモリブロックの構成例を示す図（その１）。
【図２３】実施例５による１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを用いたメモリブロックの構成例を示す図（その２）。
【図２４】実施例５による冗長セルアレイとマルチプレクサの構成例を示す図。
【図２５】実施例５によるカラム救済方式の置換例を示す概念図（その１）。
【図２６】実施例５によるカラム救済方式の置換例を示す概念図（その２）。
【図２７】実施例６による１個のＭＴＪ素子と１個のトランジスタで構成されるメモリセルを用いたメモリブロックの要部構成例を示す図。
【図２８】実施例６による冗長セルアレイとマルチプレクサの構成例を示す図。
【図２９】実施例６によるカラム救済方式の置換例を示す概念図（その１）。
【図３０】実施例６によるカラム救済方式の置換例を示す概念図（その２）。
【図３１】実施例６によるカラムアドレスデコーダの構成例を示すブロック図。
【図３２】実施例６による冗長カラムアドレス記憶回路の構成例を示す図。
【図３３】実施例６による冗長情報記憶回路の構成例を示す図。
【図３４】実施例６によるテストモード制御回路の構成例を示すブロック図。
【図３５】実施例６による正規カラムアドレス信号ドライバの回路構成例を示す図。
【図３６】実施例６によるダミーカラムアドレス信号ドライバの回路構成例を示す図。
【図３７】実施例６による冗長カラムアドレス信号ドライバの回路構成例を示す図。
【図３８】本発明のＭＲＡＭを搭載した携帯電話器の要部ブロックを示す図。
【図３９】実施例５によるマルチプレクサに入力するカラムアドレスを示す表。
【図４０】実施例７による相変化メモリにおけるメモリセルの回路構成例を示す図。
【図４１】実施例７による相変化メモリにおけるメモリセルの断面の例を示す図。
【符号の説明】
MTJ…ＭＴＪ素子、FXL, FRL…強磁性体層、TB…絶縁膜、AWW, ADL, ADH…電流の向き、ID(1), ID(0), IDS(1), IDS(0), IREF, IW, IDS(W1), IDS(W0)…電流、BLK…メモリブロック、WDA…ワードドライバアレイ、WRD…読み出しドライバ、WWD…書き込みドライバ、MCA, MCA10, MCA11…メモリセルアレイ、DCA1, DCA10, DCA11…ダミーセルアレイ、RCA10, RCA11, RDCA10, RDCA11…冗長セルアレイ、MUXU1, MUXL1, MUXU20, MUXL20, MUXU21, MUXL21, MUXU30, MUXL30, MUXU31, MUXL31, MUXU40, MUXL40, MUXU41, MUXL41, MUXUD, MUXLD, MUXUD0, MUXLD0, MUXUD1, MUXLD1…マルチプレクサ、WCU1, WCL1, WCU10, WCL10, WCU11, WCL11, WCU20, WCU21…書き込み回路、RDC1, RDC2, RDC3, RDC4, RDC40, RDC41…読み出し回路、MC, MCL, MCH…メモリセル、DC…ダミーセル、DXB…ロウデコードアドレス、XBk…ロウデコード信号、ABS…アレイ制御バス、WRk…読み出しワード線、WWk…書き込みワード線、D, Dj(j=0、…、7)…データ線、DD0, DD1, D100, D101, D110, D111…ダミーデータ線、DS, DS0, DS1, RS、DL, DLA, DR, DRA, DLE, DLO, DRE, DRO…共通データ線、DYM…カラムデコードアドレス、YMTj(j=0、…、7), YMBj(j=0、…、7), YMWj(j=0、…、7), YMDT, YMDB, YMDW, YMDT00, YMDT01, YMDB00, YMDB01, YMDW00, YMDW01…カラムアドレス信号、RYMT00, RYMT01, RYMB00, RYMB01, RYMW00, RYMW01, RYMDT00, RYMDT01, RYMDB00, RYMDB01, RYMDW00, RYMDW01…冗長カラムアドレス信号、WCOM, WCOM0, WCOM1…書き込み共通ノード、DWU1...ダミー書き込み回路、RYS, RYSL, RYSR, WYS, WYSL, WYSR…カラム選択信号、WIT, WIB, WIT0, WIB0, WIT1, WIB1…書き込みデータ線、VB1…バイアス電圧、N1, N21, N22, N31, N61, N610, N611, N62, N71, N72, N73, N81, N82, N91, N92, N101, N102, N11j(j=0、1、…、7), N120, N121, N13j（j=0、1、…、7）, N14j（j=0、1、…、7）, N150, N151, N161, N162, N163, N164, N181, N182, N190, N191, N241, N270, N271, N280, N281, N290, N291, N331, N332, N333, N334, N401, N402, N411, N412, N340, N341, N350, N351, N360, N361, N420, N421, N430, N431, N440, N441, N460, N461, N471…NMOSトランジスタ、P21, P22, P31, P41, P42, P43, P44, P51, P52, P53, P54, P55, P56, P57, P58, P81, P82, P83, P161, P162, P163, P181, P182, P231, P232, P233, P234, P235, P236, P241, P301, P302, P303, P304, P305, P306, P321, P322, P323, P324, P451, P461…PMOSトランジスタ、VSS…接地電位、VDD…電源電圧、VDH…昇圧電圧、VTH…NMOSトランジスタのしきい電圧、WET, WEB…書き込み制御信号、EQ…プリチャージイネーブル信号、WDT, WDB…内部書き込みノード、YSW1, YSW10, YSW11, YSW2…カラム選択回路、PCEQ…プリチャージ回路、SA…センスアンプ、CM, CMD1, CM10, CM11, CMD2, CM20, CM21…カレントミラー回路、BC1, BC2, BC3, BC4…バイアス回路、SDP…センスアンプ起動信号、REB…読み出し制御信号、ROT, ROB, ROT0, ROB0, ROT1, ROB1…読み出しデータ線、DT, DB, DT0, DB0, DT1, DB1, SDLE, SDLO, SDRE, SDRO…センスデータ線、NDS, NRS, NDS0, NDS1, NDL, NDLA, NDR, NDRA, NDLE, NDLO, NDRE, NDRO…内部共通データ線、MAR…メモリアレイ、YSDEC, YMD…カラムデコーダ、XDEC…ロウデコーダ、ACTL…アレイ制御回路、MI…メインデータ入力線、MO…メインデータ出力線、CX…ロウプリデコードアドレス、CYM…カラムプリデコードアドレス、MS…マット選択信号、DXB…ロウデコードアドレス、DYM…カラムデコードアドレス、CLKB…クロックバッファ、CB…コマンドバッファ、CD…コマンドデコーダ、AB…アドレスバッファ、DIB…入力バッファ、DOB…出力バッファ、UNT1, UNT2…ユニット、XPD…ロウプリデコーダ、YPD…カラムプリデコーダ、WB…ライトバッファ、RB…リードバッファ、CLK…クロック、CMD…コマンド、ADR…外部アドレス、DQ…外部入出力データ、GI…ライトデータ、GO…リードデータ、DSW…共通データ線制御回路、CNE, CNO…接続制御信号、RD00, RD01, RD10, RD11…冗長データ線、RD100, RD101, RD110, RD111…冗長ダミーデータ線、NYMD…正規カラムアドレスデコーダ、RYMD…冗長カラムアドレスデコーダ、YMDEC…カラムアドレスデコーダ、YMD, YMk（k=0、…、3）…カラムアドレスイネーブル信号、NADA…正規カラムアドレス信号ドライバアレイ、DDRV0, DDRV1…ダミーカラムアドレス信号ドライバ、NDRVk（k=0、…、3）…正規カラムアドレス信号ドライバ、TDWEB…ダミーデータ線書き込み信号、RYMD…冗長カラムアドレスデコーダ、RDTC…冗長カラムアドレス検出回路、RADA…冗長カラムアドレス信号ドライバアレイ、RMRY0, RMRY1…冗長カラムアドレス記憶回路、ND10…NAND回路、NR10, NR11, NR12, NR20…NOR回路、IV10, IV11, IV2n（n=0、1、2）, IV30, IV40, IV41…インバータ回路、RDRV0, RDRV1…冗長カラムアドレス信号ドライバ、PREB…プリチャージ信号、TNRB0, TNRB1…正規冗長テスト信号、TDRB0, TDRB1…ダミー冗長テスト信号、NRE0, NRE1, NREB…正規冗長イネーブル信号、DRE0, DRE1, DREB0, DREB1…ダミー冗長イネーブル信号、RYMB0, RYMB1…冗長カラムアドレスイネーブル信号、NMRY…正規アドレス記憶回路、DMRY…ダミーアドレス記憶回路、F…冗長情報記憶回路、FY…フューズ、TCTL…テストモード制御回路、TBS…テストモードバス、ANT…アンテナ、AFE…アナログフロントエンドブロック、ADC1, ADC2…アナログ−デジタル変調回路、DAC1, DAC2…デジタル−アナログ変調回路、BBD…ベースバンドブロック、SPK…スピーカ、LCD…液晶ディスプレイ、MIK…マイク、KEY…入力キー、SGC…信号処理回路、CPU…中央処理装置、TR…選択トランジスタ、RL…配線抵抗、CA…記憶素子、PMC…メモリセル、PSUB…P型シリコン基板、SGI…素子分離用絶縁体、PS…ポリシリコンゲート、GOX…ゲート酸化膜、SDW…絶縁膜、ND…N型拡散層、PG1, PG2, PG3…金属配線層間コンタクト、MT1, MT2…金属配線層。

Claims (26)

  1. 複数のワード線と複数の第１データ線の交点に設けられ、第１情報又は第２情報の何れかを記憶するための複数の第１メモリセルと、
    前記複数のワード線と第１ダミーデータ線の交点に設けられ、前記第１情報を記憶するための複数の第１ダミーセルと、
    前記複数のワード線と第２ダミーデータ線の交点に設けられ、前記第２情報を記憶するための複数の第２ダミーセルと、
    前記複数のワード線と複数の第２データ線の交点に設けられ、前記第１又は第２情報の何れかを記憶するための複数の第２メモリセルと、
    前記複数のワード線と第３ダミーデータ線の交点に設けられ、前記第１情報を記憶するための複数の第３ダミーセルと、
    前記複数のワード線と第４ダミーデータ線の交点に設けられ、前記第２情報を記憶するための複数の第４ダミーセルと、
    前記複数の第１データ線と複数の第１スイッチを介して接続され、前記第１ダミーデータ線と第３スイッチを介して接続され、前記第２ダミーデータ線と第４スイッチを介して接続され、複数のワード線と同じ方向に延在する第１共通データ線と、
    前記複数の第２データ線と複数の第２スイッチを介して接続され、前記第３ダミーデータ線と第５スイッチを介して接続され、前記第４ダミーデータ線と第６スイッチを介して接続され、前記複数のワード線と同じ方向に延在する第２共通データ線と、
    前記第１共通データ線及び前記第２共通データ線が接続される読み出し回路とを有し、
    前記第１共通データ線に接続されている前記複数の第１スイッチと、前記第２共通データ線に接続されている前記複数の第２スイッチとは同数であり、
    前記複数の第１データ線のうち一つから読み出された信号は、前記第３及び第４ダミーデータ線から読み出された信号を参照信号とし、前記読出し回路にて増幅され、
    前記複数の第２データ線のうち一つから読み出された信号は、前記第１及び第２ダミーデータ線から読み出された信号を参照信号とし、前記読出し回路にて増幅され、
    前記複数の第１データ線の本数は、前記第３及び第４ダミーデータ線より多く、
    前記複数の第２データ線の本数は、前記第１及び第２データ線より多いことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１共通データ線に接続される第１書き込み回路と、
    前記第２共通データ線に接続される第２書き込み回路と、
    前記複数の第１データ線と複数の第７スイッチを介して接続される第３書き込み回路と、
    前記複数の第２データ線と複数の第８スイッチを介して接続される第４書き込み回路とをさらに有することを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記複数の第１メモリセルのいずれかに前記第１情報を書き込む場合は、前記第１書き込み回路により前記複数の第１データ線のいずれかに第１電位が与えられ、前記第３書き込み回路により前記複数の第１データ線のいずれかに前記第１電位よりも低い第２電位が与えられ、
    前記複数の第１メモリセルのいずれかに前記第２情報を書き込む場合は、前記第１書き込み回路により前記複数の第１データ線のいずれかに前記第２電位が与えられ、前記第３書き込み回路により前記複数の第１データ線のいずれかに前記第１電位が与えられ、
    前記複数の第２メモリセルのいずれかに前記第１情報を書き込む場合は、前記第２書き込み回路により前記複数の第２データ線のいずれかに前記第１電位が与えられ、前記第４書き込み回路により前記複数の第２データ線のいずれかに前記第２電位が与えられ、
    前記複数の第２メモリセルのいずれかに前記第２情報を書き込む場合は、前記第２書き込み回路により前記複数の第２データ線のうちいずれかに前記第２電位が与えられ、前記第４書き込み回路により前記複数の第２データ線のうちいずれかに前記第１電位が与えられることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１ダミーデータ線及び前記第２ダミーデータ線に接続され、前記第１ダミーデータ線に第１電位を与え前記第２ダミーデータ線に前記第１電位よりも高い第２電位を与える複数の第９スイッチと、
    前記第３ダミーデータ線及び前記第４ダミーデータ線に接続され、前記第３ダミーデータ線に前記第１電位を与え、前記第４ダミーデータ線に前記第２電位を与える複数の第１０スイッチとをさらに有することを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１ダミーセルに前記第１情報を書き込み、前記第２ダミーセルに前記第２情報を書き込む場合は、前記複数の第９スイッチがオン状態となり、前記第１ダミーデータ線と前記第２データ線に互いに逆向きの電流が流れ、
    前記第３ダミーセルに前記第１情報を書き込み、前記第４ダミーセルに前記第２情報を書き込む場合は、前記複数の第１０スイッチがオン状態となり、前記第３ダミーデータ線と前記第４ダミーデータ線に互いに逆向きの電流が流れることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記読み出し回路は、前記第１共通データ線に接続される第１カレントミラー回路と、前記第２共通データ線に接続される第２カレントミラー回路と、前記第１カレントミラー回路に接続される第１センスデータ線と、前記第２カレントミラー回路に接続される第２センスデータ線と、前記第１センスデータ線の信号と前記第２センスデータ線の信号とを比較するセンスアンプとを有することを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記複数の第１メモリセルから記憶情報を読み出す場合には、前記第１カレントミラー回路は、前記複数の第１メモリセルに流れる電流に対応した大きさの電流を前記第１センスデータ線に流すように設定され、前記第２カレントミラー回路は、前記第３ダミーセルに流れる電流と前記第４ダミーセルに流れる電流の間の大きさの電流を前記第２センスデータ線に流すように設定され、
    前記複数の第２メモリセルから記憶情報を読み出す場合には、前記第１カレントミラー回路は、前記第１ダミーセルに流れる電流と前記第２ダミーセルに流れる電流の間の大きさの電流を前記第１センスデータ線に流すように設定され、前記第２カレントミラー回路は、前記複数の第２メモリセルから前記第２共通データ線に流れる電流に対応した大きさの電流を前記第２センスデータ線に流すように設定されることを特徴とする半導体装置。
  8. 請求項１から７のいずれか一つに記載の半導体装置において、
    前記複数の第１及び第２メモリセル並びに前記複数の第１、第２、第３及び第４ダミーセルのそれぞれは、磁気抵抗効果を用いて前記第１又は第２情報を記憶していることを特徴とする半導体装置。
  9. 複数のワード線と複数の第１データ線の交点に設けられ、第１情報又は第２情報の何れかを記憶するための複数の第１メモリセルと、
    前記複数のワード線と複数の第２データ線の交点に設けられ、前記第１又は第２情報の何れかを記憶するための複数の第２メモリセルと、
    前記複数のワード線と複数の第３データ線の交点に設けられ、前記第１又は第２情報の何れかを記憶するための複数の第３メモリセルと、
    前記複数のワード線と複数の第４データ線の交点に設けられ、前記第１又は第２情報の何れかを記憶するための複数の第４メモリセルと、
    前記複数のワード線と第１ダミーデータ線の交点に設けられた複数の第１ダミーセルと、
    前記複数のワード線と第２ダミーデータ線の交点に設けられた複数の第２ダミーセルと、
    前記複数のワード線と第３ダミーデータ線の交点に設けられた複数の第３ダミーセルと、
    前記複数のワード線と第４ダミーデータ線の交点に設けられた複数の第４ダミーセルと、
    前記複数の第１データ線と複数の第１スイッチを介して接続され、前記第１ダミーセルと第５スイッチを介して接続される第１共通データ線と、
    前記複数の第２データ線と複数の第２スイッチを介して接続され、前記第３ダミーセルと第７スイッチを介して接続される第２共通データ線と、
    前記複数の第３データ線と複数の第３スイッチを介して接続され、前記第２ダミーセルと第６スイッチを介して接続される第３共通データ線と、
    前記複数の第４データ線と複数の第４スイッチを介して接続され、前記第４ダミーセルと第８スイッチを介して接続される第４共通データ線と、
    前記第１共通データ線と前記第３共通データ線とを接続する第９スイッチと、
    前記第２共通データ線と前記第４共通データ線とを接続する第１０スイッチと、
    前記第１共通データ線及び前記第２共通データ線と接続される第１読み出し回路と、
    前記第３共通データ線及び前記第４共通データ線と接続される第２読み出し回路とを有し、
    前記複数の第１ダミーセルと前記複数の第２ダミーセルには、互いに相補の前記第１又は第２情報が記憶され、
    前記複数の第３ダミーセルと前記複数の第４ダミーセルには、互いに相補の前記第１又は第２情報が記憶され、
    前記第１共通データ線に接続される前記複数の第１スイッチと、前記第２共通データ線に接続される前記複数の第２スイッチと、前記第３共通データ線に接続される前記複数の第３スイッチと、前記第４共通データ線に接続される前記複数の第４スイッチの数はそれぞれ等しいことを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１及び第２共通データ線に接続される第１書き込み回路と、
    前記第３及び第４共通データ線に接続される第２書き込み回路と、
    前記複数の第１データ線と複数の第１１スイッチを介して接続され、前記複数の第２データ線と複数の第１２スイッチを介して接続される第３書き込み回路と、
    前記複数の第３データ線と複数の第１３スイッチを介して接続され、前記複数の第４データ線と複数の第１４スイッチを介して接続される第４書き込み回路とをさらに有することを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記複数の第１メモリセルのいずれかに前記第１情報を書き込む場合は、前記第１書き込み回路により前記複数の第１データ線のいずれか一つに第１電位が与えられ、前記第３書き込み回路により前記複数の第１データ線のいずれかに一つ前記第１電位よりも低い第２電位が与えられ、
    前記複数の第１メモリセルのいずれかに前記第２情報を書き込む場合は、前記第１書き込み回路により前記複数の第１データ線のいずれか一つに前記第２電位が与えられ、前記第３書き込み回路により前記複数の第１データ線のいずれか一つに前記第１電位が与えられ、
    前記複数の第２メモリセルのいずれかに前記第１情報を書き込む場合は、前記第２書き込み回路により前記複数の第２データ線のいずれかに前記第１電位が与えられ、前記第４書き込み回路により前記複数の第２データ線のいずれかに前記第２位が与えられ、
    前記複数の第２メモリセルのいずれかに前記第２情報を書き込む場合は、前記第２書き込み回路により前記複数の第２データ線のうちいずれかに前記第２電位が与えられ、前記第４書き込み回路により前記複数の第２データ線のうちいずれかに前記第１電位が与えられ、
    前記複数の第３メモリセルのいずれかに前記第１情報を書き込む場合は、前記第１書き込み回路により前記複数の第２データ線のいずれかに前記第１電位が与えられ、前記第３書き込み回路により前記複数の第３データ線のいずれかに前記第２位が与えられ、
    前記複数の第３メモリセルのいずれかに前記第２情報を書き込む場合は、前記第１書き込み回路により前記複数の第２データ線のうちいずれかに前記第２電位が与えられ、前記第３書き込み回路により前記複数の第３データ線のうちいずれかに前記第１電位が与えられ、
    前記複数の第４メモリセルのいずれかに前記第１情報を書き込む場合は、前記第２書き込み回路により前記複数の第２データ線のいずれかに前記第１電位が与えられ、前記第４書き込み回路により前記複数の第４データ線のいずれかに前記第２位が与えられ、
    前記複数の第４メモリセルのいずれかに前記第２情報を書き込む場合は、前記第２書き込み回路により前記複数の第２データ線のうちいずれかに前記第２電位が与えられ、前記第４書き込み回路により前記複数の第４データ線のうちいずれかに前記第１電位が与えられることを特徴とする半導体装置。
  12. 請求項９記載の半導体装置において、
    前記第１ダミーデータ線及び前記第２ダミーデータ線に接続され、前記第１ダミーデータ線に第１電位を与え前記第２ダミーデータ線に前記第１電位よりも高い第２電位を与える複数の第１５スイッチと、
    前記第３ダミーデータ線及び前記第４ダミーデータ線に接続され、前記第３ダミーデータ線に前記第１電位を与え、前記第４ダミーデータ線に前記第２電位を与える複数の第１６スイッチとをさらに有することを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記複数の第１及び第２ダミーセルに、互いに相補の前記第１又は第２情報を書き込む場合には、前記第５、第６及び第９スイッチ並びに前記複数の第１５スイッチがオン状態となり、前記第１ダミーデータ線と前記第２ダミーデータ線に互いに逆向きの電流が流れ、
    前記複数の第３及び第４ダミーセルに、互いに相補の前記第１又は第２情報を書き込む場合には、前記第７、第８及び第１０スイッチ並びに前記複数の第１６スイッチがオン状態となり、互いに逆向きの電流が流れることを特徴とする半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記複数の第１又は第３メモリセルから記憶情報を読み出す場合は、前記第１０スイッチがオン状態となり、前記第９スイッチがオフ状態となり、
    前記複数の第２又は第４メモリセルから記憶情報を読み出す場合は、前記第９スイッチがオン状態となり、前記第１０スイッチがオフ状態となることを特徴とする半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１読み出し回路は、前記第１共通データ線に接続される第１カレントミラー回路と、前記第２共通データ線に接続される第２カレントミラー回路と、前記第１カレントミラー回路に接続される第１センスデータ線と、前記第２カレントミラーに接続される第２センスデータ線と、前記第１センスデータ線の信号と前記第２センスデータ線の信号とを比較する第１センスアンプとを有し、
    前記第２読み出し回路は、前記第３共通データ線に接続される第３カレントミラー回路と、前記第４共通データ線に接続される第４カレントミラー回路と、第３カレントミラー回路に接続される第３センスデータ線と、前記第４カレントミラー回路に接続される第４センスデータ線と、前記第３センスデータ線の信号と前記第４センスデータ線の信号とを比較する第２センスアンプとを有することを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置において、
    前記第１カレントミラー回路は、前記第１共通データ線に流れる電流に対応した大きさの電流を前記第１センスデータ線に流し、
    前記第２カレントミラー回路は、前記第２共通データ線に流れる電流に対応した大きさの電流を前記第２センスデータ線に流し、
    前記第３カレントミラー回路は、前記第３共通データ線に流れる電流に対応した大きさの電流を前記第３センスデータ線に流し、
    前記第４カレントミラー回路は、前記第４共通データ線に流れる電流に対応した大きさの電流を前記第４センスデータ線に流すことを特徴とする半導体装置。
  17. 請求項９から１６のいずれか一つに記載の半導体装置において、
    前記複数の第１、第２、第３及び第４メモリセル並びに前記複数の第１、第２、第３及び第４ダミーセルのそれぞれは、磁気抵抗効果を用いて、前記第１又は第２情報を記憶していることを特徴とする半導体装置。
  18. 読み出し回路と、
    ワード線に接続され、第１情報又は第２情報の何れかを記憶するための複数の第１メモリセルと、
    前記ワード線に接続され、前記第１情報又は前記第２情報の何れかを記憶するための複数の第２メモリセルと、
    前記読み出し回路に接続され、前記ワード線と同じ方向に延在する第１共通データ線及び第２共通データ線と、
    前記複数の第１メモリセルのうち一つから読み出された信号を前記第１共通データ線に供給するために一つが選択される複数の第１スイッチと、
    前記複数の第２メモリセルのうち一つから読み出された信号を前記第２共通データ線に供給するために一つが選択される複数の第２スイッチと、
    前記ワード線に接続され前記第１情報を記憶したダミーセルから読み出された信号を前記第１共通データ線に供給するための第３スイッチと、
    前記ワード線に接続され前記第２情報を記憶したダミーセルから読み出された信号を前記第１共通データ線に供給するための第４スイッチと、
    前記ワード線に接続され前記第１情報を記憶したダミーセルから読み出された信号を前記第２共通データ線に供給するための第５スイッチと、
    前記ワード線に接続され前記第２情報を記憶したダミーセルから読み出された信号を前記第２共通データ線に供給するための第６スイッチとを有し、
    前記読み出し回路は、前記第１メモリセルから読み出された信号又は前記第２メモリセルから読み出された信号と、前記第１情報を記憶したダミーセルから読み出された信号及び前記第２情報を記憶したダミーセルから読み出された信号に基づいて生成した参照信号とを比較して増幅し、
    前記第１共通データ線に接続された前記複数の第１スイッチと、前記第２共通データ線に接続された前記複数の第２スイッチとは同数であり、
    前記複数の第１スイッチを介して読み出された信号は、前記第５及び第６スイッチを介して読み出された信号を参照信号として前記読出し回路により増幅され、
    前記複数の第２スイッチを介して読み出された信号は、前記第３及び第４スイッチを介して読み出された信号を参照信号として前記読出し回路により増幅され、
    前記複数の第１スイッチの数は、前記第５及び第６スイッチの数より多く、
    前記複数の第２スイッチの数は、前記第３及び第４スイッチの数より多いことを特徴とする半導体装置。
  19. 請求項１８記載の半導体装置において、
    前記読み出し回路は、前記第１共通データ線と接続される第１カレントミラー回路と、
    前記第２共通データ線と接続される第２カレントミラー回路と、前記第１カレントミラー回路に接続される第１センスデータ線と、前記第２カレントミラー回路に接続される第２センスデータ線と、前記第１センスデータ線の信号と前記第２センスデータ線の信号を比較するセンスアンプとを有することを特徴とする半導体装置。
  20. 請求項１９記載の半導体装置において、
    前記複数の第１メモリセルから記憶情報を読み出す場合には、前記第１カレントミラー回路は前記複数の第１メモリセルに流れる電流に対応した大きさの電流を前記第１センスデータ線に流すように設定され、前記第２カレントミラー回路は前記第５スイッチに接続され前記第１情報を記憶したセルに流れる電流と前記第６スイッチに接続され前記第２情報を記憶したセルに流れる電流の間の大きさの電流を前記第２センスデータ線に流すように設定され、
    前記複数の第２メモリセルから記憶情報を読み出す場合には、前記第１カレントミラー回路は前記第３スイッチに接続され前記第１情報を記憶したセルに流れる電流と前記第４スイッチに接続され前記第２情報を記憶したセルに流れる電流と間の大きさの電流を前記第１センスデータ線に流すように設定され、前記第２カレントミラー回路は前記第２共通データ線に流れる電流に対応した大きさの電流を前記第２センスデータ線に流すように設定されることを特徴とする半導体装置。
  21. 請求項１８、１９又は２０のいずれか一つに記載の半導体装置において、
    前記複数の第１又は第２メモリセル並びに前記第３、第４、第５又は第６スイッチにより接続されているセルのそれぞれは、磁気抵抗効果を用いて前記第１又は第２情報を記憶していることを特徴とする半導体装置。
  22. 第１読み出し回路及び第２読み出し回路と、
    前記第１読み出し回路に接続される第１共通データ線及び第２共通データ線と、
    前記第２読み出し回路に接続される第３共通データ線及び第４共通データ線と、
    ワード線に接続され、第１情報又は第２情報の何れかを記憶するための複数の第１メモリセルと、
    前記ワード線に接続され、前記第１情報又は前記第２情報の何れかを記憶するための複数の第２メモリセルと、
    前記ワード線に接続され、前記第１情報又は前記第２情報の何れかを記憶するための複数の第３メモリセルと、
    前記ワード線に接続され、前記第１情報又は前記第２情報の何れかを記憶するための複数の第４メモリセルと、
    前記複数の第１メモリセルのうち一つから読み出された信号を前記第１共通データ線に供給するために一つが選択される複数の第１スイッチと、
    前記複数の第２メモリセルのうち一つから読み出された信号を前記第２共通データ線に供給するために一つが選択される複数の第２スイッチと、
    前記複数の第３メモリセルのうち一つから読み出された信号を前記第３共通データ線に供給するために一つが選択される複数の第３スイッチと、
    前記複数の第４メモリセルのうち一つから読み出された信号を前記第４共通データ線に供給するために一つが選択される複数の第４スイッチと、
    前記ワード線に接続され前記第１情報を記憶したダミーセルから読みだされた信号を前記第１共通データ線に供給するための第５スイッチと、
    前記ワード線に接続され前記第２情報を記憶したダミーセルから読み出された信号を前記第３共通データ線に供給するための第６スイッチと、
    前記ワード線に接続され前記第１情報を記憶したダミーセルから読み出された信号を前記第２共通データ線に供給するための第７スイッチと、
    前記ワード線に接続され前記第２情報を記憶したダミーセルから読み出された信号を前記第４共通データ線に供給するための第８スイッチと、
    前記第１共通データ線と前記第３共通データ線とを接続する第９スイッチと、
    前記第２共通データ線と前記第４共通データ線とを接続する第１０スイッチとを有し、
    前記第１共通データ線に接続された前記複数の第１スイッチと、前記第２共通データ線に接続された前記複数の第２スイッチと、前記第３共通データ線に接続された前記複数の第３スイッチと、前記第４共通データ線に接続された前記複数の第４スイッチの数はいずれも同数であることを特徴とする半導体装置。
  23. 請求項２２記載の半導体装置において、
    前記複数の第１又は第３メモリセルから記憶情報を読み出す際には、前記第１０スイッチがオン状態となり、前記第９スイッチがオフ状態となり、
    前記複数の第２又は第４メモリセルから記憶情報を読み出す場合には、前記第９スイッチがオン状態となり、前記第１０スイッチがオン状態となり、
    前記第１読み出し回路は、前記複数の第１メモリセルから記憶情報を読み出す場合には、前記複数の第１メモリセルを流れる電流に基づいて生成された信号と、前記第７スイッチにより前記第２共通データ線に接続されたダミーセルを流れる電流及び前記第８スイッチにより前記第４共通データ線に接続されたダミーセルを流れる電流に基づいて生成された信号とを比較して増幅し、前記複数の第２メモリセルから記憶情報を読み出す場合には、前記複数の第２メモリセルを流れる電流に基づいて生成された信号と前記第５スイッチにより前記第１共通データ線に接続されたダミーセルを流れる電流及び前記第６スイッチにより前記第３共通データ線に接続されたダミーセルを流れる電流に基づいて生成された信号とを比較して増幅し、
    前記第２読み出し回路は、前記複数の第３メモリセルから記憶情報を読み出す場合には、前記複数の第３メモリセルを流れる電流に基づいて生成された信号と、前記第７スイッチにより前記第２共通データ線に接続されたダミーセルを流れる電流及び前記第８スイッチにより前記第４共通データ線に接続されたダミーセルを流れる電流に基づいて生成された信号とを比較して増幅し、前記複数の第４メモリセルから記憶情報を読み出す場合には、前記複数の第４メモリセルを流れる電流に基づいて生成された信号と前記第５スイッチにより前記第１共通データ線に接続されたダミーセルを流れる電流及び前記第６スイッチにより前記第３共通データ線に接続されたダミーセルを流れる電流に基づいた信号とを比較して増幅することを特徴とする半導体装置。
  24. 請求項２３記載の半導体装置において、
    前記第１読み出し回路は、前記第１共通データ線に接続される第１カレントミラー回路と、前記第２共通データ線に接続される第２カレントミラー回路と、前記第１カレントミラー回路に接続される第１センスデータ線と、前記第２カレントミラーに接続される第２センスデータ線と、前記第１センスデータ線の信号と前記第２センスデータ線の信号とを比較する第１センスアンプとを有し、
    前記第２読み出し回路は、前記第３共通データ線に接続される第３カレントミラー回路と、前記第４共通データ線に接続される第４カレントミラー回路と、第３カレントミラー回路に接続される第３センスデータ線と、前記第４カレントミラー回路に接続される第４センスデータ線と、前記第３センスデータ線の信号と前記第４センスデータ線の信号とを比較する第２センスアンプとを有することを特徴とする半導体装置。
  25. 請求項２４記載の半導体装置において、
    前記第１カレントミラー回路は、前記第１共通データ線に流れる電流に対応した大きさの電流を前記第１センスデータ線に流し、
    前記第２カレントミラー回路は、前記第２共通データ線に流れる電流に対応した大きさの電流を前記第２センスデータ線に流し、
    前記第３カレントミラー回路は、前記第３共通データ線に流れる電流に対応した大きさの電流を前記第３センスデータ線に流し、
    前記第４カレントミラー回路は、前記第４共通データ線に流れる電流に対応した大きさの電流を前記第４センスデータ線に流すことを特徴とする半導体装置。
  26. 請求項２２、２３、２４又は２５のいずれか一つに記載の半導体装置において、
    前記複数の第１、第２、第３及び第４メモリセル並びに前記第５、第６、第７又は第８スイッチにより接続されているセルのそれぞれは、磁気抵抗効果を用いて前記第１又は第２情報を記憶していることを特徴とする半導体装置。
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