JP4159095B2

JP4159095B2 - 磁気記憶装置

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Publication number: JP4159095B2
Application number: JP2003403983A
Authority: JP
Inventors: 久忠宮武; 登志男砂永
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2003-12-03
Filing date: 2003-12-03
Publication date: 2008-10-01
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Description

本発明は磁気記憶装置に関し、さらに詳しくは、磁性トンネル接合(ＭＴＪ; Magnetic Tunnel Junction)素子を用いたＭＲＡＭ(Magnetic Random Accesses Memory)に関する。

下記の非特許文献１で提案されているＭＲＡＭのセンスアンプを図４に示す。本例では、ＭＴＪ素子１及びアクセストランジスタ（ＮチャネルＭＯＳＦＥＴ（電界効果トランジスタ））ＴＮ１を含む磁気メモリセルＭＣが用いられる。ＭＴＪ素子１は、ビット線ＢＬＴに接続され、かつワード線ＷＬに応答してオンになるアクセストランジスタＴＮ１と直列に接続される。

一方、相補ビット線ＢＬＣにはリファレンス用の磁気メモリセルＲｅｆＭＣが接続される。磁気メモリセルＲｅｆＭＣは、ＭＴＪ素子２及びアクセストランジスタＴＮ２を含む。ＭＴＪ素子２は、相補ビット線ＢＬＣに接続され、かつリファレンス用のワード線ＲｅｆＷＬに応答してオンになるアクセストランジスタＴＮ２と直列に接続される。ＭＴＪ素子１がデータを記憶するための素子で、ＭＴＪ素子２がリファレンス用の素子である。

ビット線対ＢＬＴ，ＢＬＣはビットスイッチ（カラムスイッチ、カラム選択ゲートともいう）４経由でセンスアンプ５に接続される。ビットスイッチ４は、列デコーダ（図示せず）から出力される列選択信号ＣＳに応答してオンになるＮチャネルＭＯＳトランジスタＴＮ３及びＴＮ４を含む。センスアンプ５は、ビット線ＢＬＴ及びＢＬＣの間に現れる電位差を検知・増幅する。

ビットスイッチ４とセンスアンプ５との間には、ＭＴＪ素子１及び２に耐圧以上の電圧がかかるのを防ぎ、かつトンネル磁気抵抗(ＴＭＲ; Tunneling Magneto-Resistance)のバイアス電圧依存性（ＴＭＲやその変化率がバイアス電圧によって減少する現象）を最小限に抑えるため、クランプ回路６が接続される。クランプ回路６は、一定のバイアス電圧Ｖｂｉａｓを受けるＮチャネルＭＯＳトランジスタＴＮ５及びＴＮ６を含み、ＭＴＪ素子１及び２にかかる電圧を一定電圧（＝バイアス電圧Ｖｂｉａｓ−トランジスタＴＮ５及びＴＮ６のしきい値電圧Ｖｔｈ）でクランプする。

センスアンプ５においては、定電流源７ａ及び７ｂから抵抗素子８ａ及び８ｂにそれぞれ常に一定の電流が流れる。よって、ビットスイッチ４がオフのとき出力ノードＮＯ１及びＮＯ２の間に電位差は現れない。

磁気メモリセルＭＣからデータを読み出すため、ワード線ＷＬ及びＲｅｆＷＬに応答してアクセストランジスタＴＮ１及びＴＮ２がオンになり、かつ列選択信号ＣＳに応答してビットスイッチ４がオンになると、ＭＴＪ素子１及び２にそれぞれセンス電流が流れる。抵抗素子８ａ及び８ｂは同じ抵抗値Ｚ_Ｌを有するが、ＭＴＪ素子１及び２の抵抗値Ｒ１及びＲ２は互いに異なるため、出力ノードＮＯ１及びＮＯ２の間にセンスされた電位差｜ＯＵＴ−ＯＵＴＮ｜が現れる。この電位差はカレントミラー型増幅器９により増幅される。

このようなセンスアンプ５では、定電流源７ａ，７ｂ及び抵抗素子８ａ，８ｂが直流電流を消費し、増幅器９も直流電流を消費する。また、バイアス電圧Ｖｂｉａｓを発生するためのバイアス電圧発生回路（図示せず）も直流電流を消費する。これらの直流電流は、ＭＲＡＭに電源が供給されている限り流れるので、動作待ちの状態であるスタンバイ状態にあっても流れ続け、ＭＲＡＭの重要な応用分野と考えられている携帯機器の分野では看過できない問題である。

また、カレントミラー型増幅器９は中間電位を出力するので、その後段にさらに別の増幅器を設ける必要があり、しかもその後段の増幅器には貫通電流が流れる。

特開２００２−１９７８５３号公報特開２００３−１５７６７１号公報特表２００２−５１１６３１号公報 R. Scheuerlein, et al., "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", Dig. of Tech. Papers of 2000 IEEE ISSCC, pp.128-129.

本発明の目的は、消費電流の少ない磁気記憶装置を提供することである。

本発明のもう１つの目的は、センス増幅時にセンス電流がほとんど流れない磁気記憶装置を提供することである。

本発明のさらにもう１つの目的は、磁気メモリセルに電圧がほとんどかからない磁気記憶装置を提供することである。

本発明のさらにもう１つの目的は、ビット線対に現れた電位差を高速に増幅可能な増幅回路を備えた磁気記憶装置を提供することである。

課題を解決するための手段及び発明の効果

本発明による磁気記憶装置は、ワード線と、リファレンス用のワード線と、行デコーダと、第１のビット線と、第２のビット線と、列デコーダと、磁気メモリセルと、リファレンス用の磁気メモリセルと、第１の出力線と、第２の出力線と、センスアンプと、ビットスイッチとを備える。行デコーダは、行アドレス信号に応答してワード線及びリファレンス用のワード線を選択する。第２のビット線は、第１のビット線と対をなす。磁気メモリセルは、ワード線及び第１のビット線に接続される。リファレンス用の磁気メモリセルは、リファレンス用のワード線及び第２のビット線に接続される。第２の出力線は、第１の出力線と対をなす。センスアンプは、第１及び第２の出力線に接続され、第１及び第２のビット線の間に現れる電位差を検知・増幅する。ビットスイッチは、第１及び第２のビット線と第１及び第２の出力線との間に接続され、列デコーダから出力される列選択信号に応答してオンになる。磁気メモリセルは、第１の磁気抵抗素子と、第１のアクセストランジスタとを含む。第１の磁気抵抗素子は、第１のビット線及び接地の間に接続される。第１のアクセストランジスタは、ワード線に接続される制御端子を有し、第１の磁気抵抗素子と直列に接続される。リファレンス用の磁気メモリセルは、第２の磁気抵抗素子と、第２のアクセストランジスタとを含む。第２の磁気抵抗素子は、第２のビット線及び接地の間に接続される。第２のアクセストランジスタは、リファレンス用のワード線に接続される制御端子を有し、第２の磁気抵抗素子と直列に接続される。センスアンプは、第１及び第２のインバータを含む。第１のインバータは、第１の出力ノードに接続される出力端子と、第２の出力ノードに接続される入力端子と、電源に接続される電源端子と、第１の出力線に接続される接地端子とを有する。第２のインバータは、第２の出力ノードに接続される出力端子と、第１の出力ノードに接続される入力端子と、電源に接続される電源端子と、第２の出力線に接続される接地端子とを有する。この磁気記憶装置は、ワード線及びリファレンス用のワード線を活性化して第１及び第２のアクセストランジスタをオンにし、かつ、列選択信号を活性化してビットスイッチをオンにすることにより、第１及び第２のビット線と第１及び第２の出力線とを接地電圧にプレチャージし、所定のプレチャージ期間の経過後、センスアンプを活性化するように構成されている。

この磁気記憶装置によれば、第１のビット線の電圧が第２のビット線の電圧よりも高いと、第１の出力ノードの電圧が第２の出力ノードの電圧よりも高くなるので、第２のインバータは第２の出力ノードの電圧を接地電圧にし、第１のインバータは第１の出力ノードの電圧を電源電圧にする。逆に、第１のビット線の電圧が第２のビット線の電圧よりも低いと、第１の出力ノードの電圧が第２の出力ノードの電圧よりも低くなるので、第２のインバータは第２の出力ノードの電圧を電源電圧にし、第１のインバータは第１の出力ノードの電圧を接地電圧にする。すなわち、センスアンプにより第１及び第２のビット線の間に現れた電位差は増幅され、磁気メモリセルから読み出されたデータがラッチされる。そのため、磁気メモリセルにセンス電流はほとんど流れず、電圧もほとんどかからない。

好ましくは、第１のインバータは、Ｐ型トランジスタと、Ｎ型トランジスタとを含む。Ｐ型トランジスタは、電源端子に接続されるソースと、出力端子に接続されるドレインと、入力端子に接続されるゲートとを有する。Ｎ型トランジスタは、接地端子に接続されるソースと、出力端子に接続されるドレインと、入力端子に接続されるゲートとを有する。第２のインバータもまた、Ｐ型トランジスタと、Ｎ型トランジスタとを含む。第２のインバータにおけるＰ型トランジスタは、電源端子に接続されるソースと、出力端子に接続されるドレインと、入力端子に接続されるゲートとを有する。第２のインバータにおけるＮ型トランジスタは、接地端子に接続されるソースと、出力端子に接続されるドレインと、入力端子に接続されるゲートとを有する。

この場合、ビット線対の間に現れた電位差はより高速に増幅される。増幅終了後は第１のインバータのＰ又はＮ型トランジスタがオフになりかつ第２のインバータのＮ又はＰ型トランジスタがオフになるので、磁気メモリセルにセンス電流は全く流れず、電圧も全くかからない。

好ましくは、センスアンプはさらに、スタンバイ時にセンスアンプへの電源の供給を遮断する電源遮断手段を備える。

この場合、スタンバイ時にセンスアンプに電流は流れないので、磁気メモリセルにもセンス電流は流れない。よって、スタンバイ時に磁気メモリセルに電圧はかからない。

好ましくは、センスアンプはさらに、スタンバイ時に第１及び第２の出力ノードを所定の電圧にプリチャージする初期化手段を備える。

この場合、スタンバイ時に第１及び第２の出力ノードは所定の電圧に固定されるので、増幅回路は誤動作しない。

好ましくは、初期化手段は、第１のＮ型トランジスタと、第２のＮ型トランジスタとを含む。第１のＮ型トランジスタは、接地に接続されるソースと、第１のインバータの出力端子に接続されるドレインと、スタンバイ時に電源電圧になりかつアクティブ時に接地電圧になる制御信号を受けるゲートとを有する。第２のＮ型トランジスタは、接地に接続されるソースと、第２のインバータの出力端子に接続されるドレインと、制御信号を受けるゲートとを有する。
好ましくは、第１のＮ型トランジスタはスタンバイ時に第２のインバータのＮ型トランジスタをオフにする。第２のＮ型トランジスタはスタンバイ時に第１のインバータのＮ型トランジスタをオフにする。

この場合、スタンバイ時に第１及び第２のインバータのＮ型トランジスタに電流は流れないので、磁気メモリセルにもセンス電流は流れない。よって、スタンバイ時に磁気メモリセルに電圧はかからない。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。

図１を参照して、本発明の実施の形態によるＭＲＡＭ１０は、メモリセルアレイ１２と、行デコーダ１４と、列デコーダ１６と、ビットスイッチ群１７と、センスアンプ１８とを備える。

メモリセルアレイ１２は、行及び列に配置された複数の磁気メモリセルＭＣと、行に配置された複数のワード線ＷＬと、列に配置された複数のビット線対ＢＬＴ，ＢＬＣとを含む。磁気メモリセルＭＣは、ワード線ＷＬ及びビット線対ＢＬＴ，ＢＬＣの交点に配置される。磁気メモリセルＭＣの各々は、対応するワード線ＷＬ及びビット線対ＢＬＴ，ＢＬＣに接続される。

メモリセルアレイ１２はさらに、リファレンス用の磁気メモリセルＲｅｆＭＣと、リファレンス用のワード線ＲｅｆＷＬとを含む。リファレンス用の磁気メモリセルＲｅｆＭＣは、リファレンス用のワード線ＲｅｆＷＬ及びビット線対ＢＬＴ，ＢＬＣの交点に配置される。リファレンス用の磁気メモリセルＲｅｆＭＣの各々は、対応するリファレンス用のワード線ＲｅｆＷＬ及びビット線対ＢＬＴ，ＢＬＣに接続される。

行デコーダ１４は、行アドレス信号に応答してワード線ＷＬを選択する。行デコーダ１４はまた、ビット線ＢＬＴに接続された磁気メモリセルＭＣに接続されたワード線ＷＬを選択するとき、他方のビット線ＢＬＣに接続されたリファレンス用の磁気メモリセルＲｅｆＭＣに接続されたリファレンス用のワード線ＲｅｆＷＬを一緒に選択し、ビット線ＢＬＣに接続された磁気メモリセルＭＣに接続されたワード線ＷＬを選択するとき、他方のビット線ＢＬＴに接続されたリファレンス用の磁気メモリセルＲｅｆＭＣに接続されたリファレンス用のワード線ＲｅｆＷＬを一緒に選択する。

列デコーダ１６は、列アドレス信号に応答して列選択信号ＣＳを発生する。ビットスイッチ群１７は複数のビットスイッチ（図２中の符号４）からなり、列選択信号ＣＳに応答してビット線対ＢＬＴ，ＢＬＣを選択し、出力線ＬＥＧＴ，ＬＥＧＣに接続する。

図２を参照して、磁気メモリセルＭＣは、電極間の電気抵抗の違いによって情報を記憶する素子であって、ここでは典型的なフリー層及びピン層からなるＭＴＪ素子を含む。磁気メモリセルＭＣは、ＭＴＪ素子１と、アクセストランジスタＴＮ１とを含む。ＭＴＪ素子１はビット線ＢＬＴと接地線ＶＳＳとの間に接続される。アクセストランジスタＴＮ１は、ワード線ＷＬに接続されるゲートを有し、ＭＴＪ素子１と直列に接続される。

リファレンス用の磁気メモリセルＲｅｆＭＣは、ＭＴＪ素子２と、アクセストランジスタＴＮ２とを含む。ＭＴＪ素子２はビット線ＢＬＣと接地線ＶＳＳとの間に接続される。アクセストランジスタＴＮ２は、リファレンス用のワード線ＲｅｆＷＬに接続されるゲートを有し、ＭＴＪ素子２と直列に接続される。

ここではビット線ＢＬＴ，ＢＬＣ側からＭＴＪ素子１，２、アクセストランジスタＴＮ１，ＴＮ２の順に接続されているが、逆に、ビット線ＢＬＴ，ＢＬＣ側からアクセストランジスタＴＮ１，ＴＮ２、ＭＴＪ素子１，２の順に接続されていてもよい。

ビット線ＢＬＴ及びＢＬＣはビットスイッチ４経由で出力線ＬＥＧＴ及びＬＥＧＣに接続され、さらに出力線ＬＥＧＴ及びＬＥＧＣはセンスアンプ１８に接続される。ビットスイッチ４はＮチャネルＭＯＳトランジスタＴＮ３及びＴＮ４を含む。トランジスタＴＮ３及びＴＮ４は、列デコーダ１６から出力される列選択信号ＣＳに応答してオンになる。

センスアンプ１８は、ＣＭＯＳインバータ２０及び２２と、ＰチャネルＭＯＳトランジスタＴＰ１と、ＮチャネルＭＯＳトランジスタＴＮ５及びＴＮ６とを含む。インバータ２０は、出力ノードＮＯ１に接続される出力端子２０１と、出力ノードＮＯ２に接続される入力端子２０２と、トランジスタＴＰ１経由で電源線ＶＤＤに接続される電源端子２０３と、出力線ＬＥＧＴ及びトランジスタＴＮ３経由でビット線ＢＬＴに接続される接地端子２０４とを有する。インバータ２２は、出力ノードＮＯ２に接続される出力端子２２１と、出力ノードＮＯ１に接続される入力端子２２２と、トランジスタＴＰ１経由で電源線ＶＤＤに接続される電源端子２２３と、出力線ＬＥＧＣ及びトランジスタＴＮ４経由でビット線ＢＬＣに接続される接地端子２２４とを有する。よって、インバータ２０及び２２は巡回接続され、ラッチ回路を形成する。

インバータ２０は、ＰチャネルＭＯＳトランジスタＴＰ２及びＮチャネルＭＯＳトランジスタＴＮ７を含む。トランジスタＴＰ２は、電源端子２０３に接続されるソースと、出力端子２０１に接続されるドレインと、入力端子２０２に接続されるゲートとを有する。トランジスタＴＮ７は、接地端子２０４に接続されるソースと、出力端子２０１に接続されるドレインと、入力端子２０２に接続されるゲートとを有する。

インバータ２２は、ＰチャネルＭＯＳトランジスタＴＰ３及びＮチャネルＭＯＳトランジスタＴＮ８を含む。トランジスタＴＰ３は、電源端子２２３に接続されるソースと、出力端子２２１に接続されるドレインと、入力端子２２２に接続されるゲートとを有する。トランジスタＴＮ８は、接地端子２２４に接続されるソースと、出力端子２２１に接続されるドレインと、入力端子２２２に接続されるゲートとを有する。

トランジスタＴＰ１は、電源線ＶＤＤとインバータ２０，２２の電源端子２０３，２２３との間に接続され、アクティブ時にセンスアンプ１８に電源を供給し、スタンバイ時に電源の供給を遮断する機能を有する。トランジスタＴＮ５は出力ノードＮＯ１と接地線ＶＳＳとの間に接続され、スタンバイ時に出力ノードＮＯ１を接地電圧にプリチャージする機能と、トランジスタＴＮ８をオフにする機能とを有する。トランジスタＴＮ６は出力ノードＮＯ２と接地線ＶＳＳとの間に接続され、スタンバイ時に出力ノードＮＯ２を接地電圧にプリチャージする機能と、トランジスタＴＮ７をオフにする機能とを有する。

トランジスタＴＰ２及びＴＰ３、トランジスタＴＮ７及びＴＮ８、トランジスタＴＮ５及びＴＮ６、出力線ＬＥＧＴ及びＬＥＧＣ、トランジスタＴＮ３及びＴＮ４、ビット線ＢＬＴ及びＢＬＣなどは対称性よく形成される。

次に、図３のタイミング図を参照し、センスアンプ１８による読出動作を説明する。

スタンバイ時にはリードコマンド信号ＲＥＡＤＮはＨ（論理ハイ）レベルになっているので、トランジスタＴＰ１はオフに、トランジスタＴＮ５及びＴＮ６はオンになっている。したがって、センスアンプ１８への電源の供給は遮断され、出力電圧ＯＵＴ及びＯＵＴＮは接地電圧に初期化され、トランジスタＴＮ７及びＴＮ８はオフになっている。また、列選択信号ＣＳはＬ（論理ロー）レベルになっているので、ビットスイッチ４のトランジスタＴＮ３及びＴＮ４もオフになっている。このとき、電流が流れる経路は全くない。

この状態で、ワード線ＷＬ，ＲｅｆＷＬが活性化されると、アクセストランジスタＴＮ１及びＴＮ２がオンになる。ワード線ＷＬ，ＲｅｆＷＬの活性化と同時又はそれより少し前もしくは後に列選択信号ＣＳがＨレベルに活性化されると、ビットスイッチ４のトランジスタＴＮ３及びＴＮ４がオンになる。これにより、ビット線ＢＬＴ及びＢＬＣ並びに出力線ＬＥＧＴ及びＬＥＧＣは接地電圧にプレチャージ（プレコンディショニングともいう）される。しかし、このとき、トランジスタＴＰ１、ＴＮ７及びＴＮ８は未だオフになっているので、ＭＴＪ素子１及び２に電圧は全く印加されず、センス電流は流れない。

プレチャージ（プレコンディショニング）期間ＰＣの経過後、リードコマンド信号ＲＥＡＤＮがＬレベルになると、トランジスタＴＰ１がオンになり、トランジスタＴＮ５及びＴＮ６がオフになり、センスアンプ１８が活性化される。

センスアンプ１８の活性化直後、トランジスタＴＰ２及びＴＰ３のゲート電圧はゼロボルトで、トランジスタＴＰ２及びＴＰ３はオンになっているので、電源線ＶＤＤからトランジスタＴＰ２及びＴＰ３経由で出力ノードＮＯ１及びＮＯ２に電流が流れ込む。トランジスタＴＰ２及びＴＰ３は同一サイズであるから、これらの電流値は等しい。

出力ノードＮＯ１及びＮＯ２に電流が流れ込むことによって、出力ノードＮＯ２の電圧が少し上昇し、トランジスタＴＮ７が弱くオンになるとともに、出力ノードＮＯ１の電圧が少し上昇し、トランジスタＴＮ８が弱くオンになる。

トランジスタＴＮ１〜ＴＮ４は既にオンになっているので、ＭＴＪ素子１及び２にセンス電流が流れ始める。ここで対をなすトランジスタＴＮ１及びＴＮ２、ＴＮ３及びＴＮ４、並びにＴＮ７及びＴＮ８は同一サイズであるから、ＭＴＪ素子１及び２に流れるセンス電流値は等しい。ＭＴＪ素子１の抵抗値Ｒ１はリファレンス用のＭＴＪ素子２の抵抗値Ｒ２と異なるため、ビット線ＢＬＴ及びＢＬＣの間に電位差が現れる。

ＭＴＪ素子１の抵抗値Ｒ１がＭＴＪ素子２の抵抗値Ｒ２よりも高い場合、ビット線ＢＬＴの電圧がビット線ＢＬＣの電圧よりも少し高くなり、これに応じて出力ノードＮＯ１の電圧ＯＵＴも出力ノードＮＯ２の電圧ＯＵＴＮよりも少し高くなる。そのため、トランジスタＴＰ２はトランジスタＴＰ３よりもオン気味になり、トランジスタＴＮ８はトランジスタＴＮ７よりもオン気味になり、出力ノードＮＯ１の電圧ＯＵＴは出力ノードＮＯ２の電圧ＯＵＴＮよりもますます高くなる。この正帰還の結果、極めて短時間の間に、出力ノードＮＯ１は電源電圧に達し、出力ノードＮＯ２の電圧は接地電圧に達する。このときトランジスタＴＮ７及びＴＰ３はオフになるので、ＭＴＪ素子１及び２は電源線ＶＤＤから完全に切り離される。

一方、ＭＴＪ素子１の抵抗値Ｒ１がＭＴＪ素子２の抵抗値Ｒ２よりも低い場合、出力ノードＮＯ２は電源電圧に達し、出力ノードＮＯ１の電圧は接地電圧に達する。このときはトランジスタＴＰ２及びＴＮ８がオフになるので、同様にＭＴＪ素子１及び２は電源線ＶＤＤから完全に切り離される。

このようにセンスアンプ１８はビット線ＢＬＴ及びＢＬＣの間の電位差を瞬時に増幅し終えるので、センス電流は少ししか流れず、ＭＴＪ素子１及び２にはほとんど電圧はかからない。

また、増幅終了後は、ＭＴＪ素子１及び２が電源線ＶＤＤから完全に切り離されるので、センス電流は全く流れず、ＭＴＪ素子１及び２には全く電圧はかからない。

したがって、図４に示したクランプ回路６を設けたり、そのためのバイアス電圧発生回路を設けたりする必要はない。バイアス電圧発生回路が不要であるから、そこに流れる直流電流も完全になくなる。

また、増幅終了後は、オンになったトランジスタＴＰ２又はＴＰ３が後段回路（図示せず）に電流を供給し得るので、センスアンプ１８は入力インピーダンスの低い後段回路であっても十分に駆動することができる。また、センスアンプ１８の出力は電源電位と接地電位とにフルスイングし、ＣＭＯＳレベル(rail-to-rail)の信号となる。したがって、図４に示したカレントミラー型増幅器９のように後段にさらに他の増幅器を設ける必要がない。増幅器９及びその後段の増幅器が不要であるから、それらに流れる直流電流も完全になくなる。

また、増幅終了後は、ワード線ＷＬ，ＲｅｆＷＬ、列選択信号ＣＳ、リードコマンド信号ＲＥＡＤＮが活性化されている限り、センスアンプ１８はスタティックラッチとして機能し、センス・増幅したデータを確実に保持する。ワード線ＷＬ，ＲｅｆＷＬ及び列選択信号ＣＳのどちらかが非活性になっても、一方の出力ノードＮＯ１又はＮＯ２はスタティックにＨレベルに維持される。他方の出力ノードＮＯ２又はＮＯ１は浮遊状態にあるが、ダイナミックにＬレベルに維持される。したがって、センスアンプ１８をダイナミックに動作させる場合には、次のアクセスに備え、ワード線ＷＬ，ＲｅｆＷＬ及び列選択信号ＣＳを非活性化することができる。よって、このＭＲＡＭ１０は次のリードサイクルに入ることができるので、リードサイクルの時間を短くすることができる。

以上のように、センスアンプ１８は従来よりも少ない素子数で構成され、ＭＴＪ素子１，２に流れるセンス電流及びＭＴＪ素子１，２にかかる電圧を低減し、さらにビット線対ＢＬＴ，ＢＬＣの間に現れた電位差を高速に増幅することができる。また、従来のバイアス電圧発生回路や増幅器９及びその後段の増幅器は不要であり、直流電流は全く流れないため、消費電流を大幅に削減することができる。

上記実施の形態は磁気メモリセルＭＣとしていわゆるシングルセルを用いているが、いわゆるツインセルを用いてもよい。ツインセルは、データ記憶用のＭＴＪ素子と、それと直列に接続されたアクセストランジスタと、リファレンス用のＭＴＪ素子と、それと接続されたもう１つのアクセストランジスタとからなる。よって、リファレンス用のメモリセルＲｅｆＭＣ及びワード線ＲｅｆＷＬは存在しない。ワード線は２つのアクセストランジスタのゲートに共通に接続される。

また、リファレンス用のメモリセルＲｅｆＭＣの代わりに、適当なリファレンス信号発生回路を用いてもよい。

上記実施の形態はＭＯＳトランジスタＴＮ３及びＴＮ４からなるビットスイッチ４を用いているので、トランジスタＴＮ３及びＴＮ４のゲート電圧を変更することでビットスイッチ４がオンになったときその両側に現れる電位差を変更することができる。したがって、ＭＴＪ素子１及び２にかかる電圧を制御することも可能であるが、上述のようにＭＴＪ素子１及び２にかかる電圧は自動的に制御されるので、特にＭＯＳトランジスタを用いる必要はない。

上記実施の形態はトランジスタＴＰ１を用いているが、これをなくし、インバータ２０，２２の電源端子２０３，２２３を電源線ＶＤＤに直接接続してもよい。この場合、電源線ＶＤＤ自体をセンス・増幅時のみ電源に接続し、それ以外は電源から遮断するのが好ましい。

上記実施の形態はスタンバイ時にトランジスタＴＮ７及びＴＮ８がオフになっているから、トランジスタＴＰ１をなくし、インバータ２０，２２の電源端子２０３，２２３を電源線ＶＤＤに直接接続しても、ＭＴＪ素子１，２に電圧はかからない。しかし、そうすると、トランジスタＴＰ２，ＴＰ３及びＴＮ５，ＴＮ６経由で貫通電流が流れるので、トランジスタＴＰ１はあった方がよい。

上記実施の形態は２つの出力ノードＮＯ１及びＮＯ２から出力電圧ＯＵＴ及びＯＵＴＮを取り出しているが、どちらか一方の出力ノードＮＯ１又はＮＯ２から出力電圧ＯＵＴ又はＯＵＴＮを取り出してもよい。

上記実施の形態はトランジスタＴＮ５及びＴＮ６をリードコマンド信号ＲＥＡＤＮに応答してオフにしているが、全く別の信号に応答してオフにし、センスアンプ１８が活性化される前に出力ノードＮＯ１及びＮＯ２を接地線ＶＳＳから切り離すようにしてもよい。また、ＮチャネルＭＯＳトランジスタＴＮ５，ＴＮ６を出力ノードＮＯ１，ＮＯ２と接地線ＶＳＳとの間に接続しているが、ＰチャネルＭＯＳトランジスタを出力ノードＮＯ１，ＮＯ２と電源線ＶＤＤとの間に接続してもよい。この場合、ＰチャネルＭＯＳトランジスタのゲートにはリードコマンド信号ＲＥＡＤＮの反転信号が与えられるので、スタンバイ時にはトランジスタＴＰ２及びＴＰ３がオフになり、トランジスタＴＮ７及びＴＮ８がオンになる。しかし、トランジスタＴＮ３及びＴＮ４がオフになっているので、ＭＴＪ素子１，２に電圧はかからない。

以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。

本発明による磁気記憶装置は広く一般のメモリに利用可能であるが、特に携帯機器に搭載されるメモリに利用した場合に有利である。

本発明の実施の形態によるＭＲＡＭのメモリセルアレイ及びその周辺の構成を示す機能ブロック図である。図１に示したＭＲＡＭにおけるセンスアンプを示す回路図である。図２に示したセンスアンプの動作を示すタイミング図である。ＭＲＡＭにおける従来のセンスアンプを示す回路図である。

符号の説明

１，２ＭＴＪ素子
４ビットスイッチ
１８センスアンプ
２０，２２インバータ
２０１，２２１出力端子
２０２，２２２入力端子
２０３，２２３電源端子
２０４，２２４接地端子
ＢＬＴ，ＢＬＣビット線
ＣＳ列選択信号
ＭＣ磁気メモリセル
ＮＯ１，ＮＯ２出力ノード
ＲｅｆＷＬリファレンス用のワード線
ＲｅｆＭＣリファレンス用の磁気メモリセル
ＴＮ１，ＴＮ２アクセストランジスタ
ＴＮ１〜ＴＮ８ＮチャネルＭＯＳトランジスタ
ＴＰ１〜ＴＰ３ＰチャネルＭＯＳトランジスタ
ＶＤＤ電源線
ＶＳＳ接地線
ＷＬワード線

Claims

ワード線と、
リファレンス用のワード線と、
行アドレス信号に応答して前記ワード線及び前記リファレンス用のワード線を選択する行デコーダと、
第１のビット線と、
前記第１のビット線と対をなす第２のビット線と、
列アドレス信号に応答して列選択信号を発生する列デコーダと、
前記ワード線及び前記第１のビット線に接続される磁気メモリセルと、
前記リファレンス用のワード線及び前記第２のビット線に接続されるリファレンス用の磁気メモリセルと、
第１の出力線と、
前記第１の出力線と対をなす第２の出力線と、
前記第１及び第２の出力線に接続され、前記第１及び第２のビット線の間に現れる電位差を検知・増幅するセンスアンプと、
前記第１及び第２のビット線と前記第１及び第２の出力線との間に接続され、前記列デコーダから出力される列選択信号に応答してオンになるビットスイッチとを備え、
前記磁気メモリセルは、
前記第１のビット線及び接地の間に接続される第１の磁気抵抗素子と、
前記ワード線に接続される制御端子を有し、前記第１の磁気抵抗素子と直列に接続される第１のアクセストランジスタとを含み、
前記リファレンス用の磁気メモリセルは、
前記第２のビット線及び接地の間に接続される第２の磁気抵抗素子と、
前記リファレンス用のワード線に接続される制御端子を有し、前記第２の磁気抵抗素子と直列に接続される第２のアクセストランジスタとを含み、
前記センスアンプは、
第１の出力ノードに接続される出力端子と、第２の出力ノードに接続される入力端子と、電源に接続される電源端子と、前記第１の出力線に接続される接地端子とを有する第１のインバータと、
前記第２の出力ノードに接続される出力端子と、前記第１の出力ノードに接続される入力端子と、電源に接続される電源端子と、前記第２の出力線に接続される接地端子とを有する第２のインバータとを含み、
前記ワード線及び前記リファレンス用のワード線を活性化して前記第１及び第２のアクセストランジスタをオンにし、かつ、前記列選択信号を活性化して前記ビットスイッチをオンにすることにより、前記第１及び第２のビット線と前記第１及び第２の出力線とを接地電圧にプレチャージし、所定のプレチャージ期間の経過後、前記センスアンプを活性化するように構成されている、ことを特徴とする磁気記憶装置。
請求項１に記載の磁気記憶装置であって、
前記第１のインバータは、
前記電源端子に接続されるソースと、前記出力端子に接続されるドレインと、前記入力端子に接続されるゲートとを有するＰ型トランジスタと、
前記接地端子に接続されるソースと、前記出力端子に接続されるドレインと、前記入力端子に接続されるゲートとを有するＮ型トランジスタとを含み、
前記第２のインバータは、
前記電源端子に接続されるソースと、前記出力端子に接続されるドレインと、前記入力端子に接続されるゲートとを有するＰ型トランジスタと、
前記接地端子に接続されるソースと、前記出力端子に接続されるドレインと、前記入力端子に接続されるゲートとを有するＮ型トランジスタとを含むことを特徴とする磁気記憶装置。
請求項１又は請求項２に記載の磁気記憶装置であって、
前記センスアンプはさらに、
スタンバイ時に前記センスアンプへの電源の供給を遮断する電源遮断手段を備えることを特徴とする磁気記憶装置。
請求項３に記載の磁気記憶装置であって、
前記電源遮断手段は、電源と前記第１及び第２のインバータの電源端子との間に接続されるスイッチング素子を含むことを特徴とする磁気記憶装置。
請求項４に記載の磁気記憶装置であって、
前記スイッチング素子は、
電源に接続されるソースと、前記第１及び第２のインバータの電源端子に接続されるドレインと、スタンバイ時に電源電圧になりかつアクティブ時に接地電圧になる制御信号を受けるゲートとを有するＰ型トランジスタを含むことを特徴とする磁気記憶装置。
請求項１〜請求項５のいずれか１項に記載の磁気記憶装置であって、
前記センスアンプはさらに、
スタンバイ時に前記第１及び第２の出力ノードを所定の電圧にプリチャージする初期化手段を備えることを特徴とする磁気記憶装置。
請求項６に記載の磁気記憶装置であって、
前記初期化手段は、
接地に接続されるソースと、前記第１のインバータの出力端子に接続されるドレインと、スタンバイ時に電源電圧になりかつアクティブ時に接地電圧になる制御信号を受けるゲートとを有する第１のＮ型トランジスタと、
接地に接続されるソースと、前記第２のインバータの出力端子に接続されるドレインと、前記制御信号を受けるゲートとを有する第２のＮ型トランジスタとを含むことを特徴とする磁気記憶装置。
請求項７に記載の磁気記憶装置であって、
前記第１のＮ型トランジスタはスタンバイ時に前記第２のインバータのＮ型トランジスタをオフにし、前記第２のＮ型トランジスタはスタンバイ時に前記第１のインバータのＮ型トランジスタをオフにする、ことを特徴とする磁気記憶装置。