JPH06119784A - センスアンプとそれを用いたｓｒａｍとマイクロプロセッサ - Google Patents
センスアンプとそれを用いたｓｒａｍとマイクロプロセッサInfo
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- JPH06119784A JPH06119784A JP4268263A JP26826392A JPH06119784A JP H06119784 A JPH06119784 A JP H06119784A JP 4268263 A JP4268263 A JP 4268263A JP 26826392 A JP26826392 A JP 26826392A JP H06119784 A JPH06119784 A JP H06119784A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＳＲＡＭのセンスアンプにおいて、消費電力
が小さく、かつ高速動作が可能なセンスアンプを実現す
ることである。 【構成】 ソ−スにビット線ＢＬが接続された第１のｐ
ＭＯＳと、ソ−スにビット／ＢＬが接続された第２のｐ
ＭＯＳと、ドレインが第１のｐＭＯＳのドレインにに接
続され、ゲ−トが第２のｐＭＯＳのドレインおよび第１
のｐＭＯＳのゲ−トに接続された第１のｎＭＯＳと、ド
レインが第２のｐＭＯＳのドレインに接続され、ゲ−ト
が第１のｐＭＯＳのドレインおよび第２のｐＭＯＳのゲ
−トに接続され、ソ−スが第１のｎＭＯＳのソ−スに接
続された第２のｎＭＯＳと、ＯＵＴとＶＣＣとの導通／
非導通を制御する第３のｐＭＯＳと、／ＯＵＴとＶＣＣ
との導通／非導通を制御する第４のｐＭＯＳと、ノ−ド
Ｎ１とＧＮＤとの導通／非導通を制御する第３のｎＭＯ
Ｓとを具備する。
が小さく、かつ高速動作が可能なセンスアンプを実現す
ることである。 【構成】 ソ−スにビット線ＢＬが接続された第１のｐ
ＭＯＳと、ソ−スにビット／ＢＬが接続された第２のｐ
ＭＯＳと、ドレインが第１のｐＭＯＳのドレインにに接
続され、ゲ−トが第２のｐＭＯＳのドレインおよび第１
のｐＭＯＳのゲ−トに接続された第１のｎＭＯＳと、ド
レインが第２のｐＭＯＳのドレインに接続され、ゲ−ト
が第１のｐＭＯＳのドレインおよび第２のｐＭＯＳのゲ
−トに接続され、ソ−スが第１のｎＭＯＳのソ−スに接
続された第２のｎＭＯＳと、ＯＵＴとＶＣＣとの導通／
非導通を制御する第３のｐＭＯＳと、／ＯＵＴとＶＣＣ
との導通／非導通を制御する第４のｐＭＯＳと、ノ−ド
Ｎ１とＧＮＤとの導通／非導通を制御する第３のｎＭＯ
Ｓとを具備する。
Description
【０００１】
【産業上の利用分野】本発明は、消費電力が小さく、か
つ高速なセンス動作が可能なセンスアンプと、そのセン
スアンプを用いたＳＲＡＭ（Ｓtatic Ｒandom Ａcces
s Ｍemory)と、それらを内蔵したマイクロプロセッサ
に関するものである。
つ高速なセンス動作が可能なセンスアンプと、そのセン
スアンプを用いたＳＲＡＭ（Ｓtatic Ｒandom Ａcces
s Ｍemory)と、それらを内蔵したマイクロプロセッサ
に関するものである。
【０００２】
【従来の技術】ＳＲＡＭでは、複数本のビット線（Ｂ
Ｌ，／ＢＬ）に複数個のメモリセルが接続されており、
各メモリセルは上記ビット線と直角に配列された複数本
のワ−ド線（ＷＬ）にそれぞれ接続されている。デコ−
ダ回路により選択された１本のワ−ド線のみをハイレベ
ルとし、他のワ−ド線を全てロウレベルに保つことによ
り、メモリセルが選択されて、そのメモリセルが保持し
ている２値情報に応じて、ビット線ＢＬ，／ＢＬのうち
の一方に電源電圧、他方に電源電圧よりも僅かに低い電
圧が現われる。このように、デコ−ダ回路により選択さ
れたメモリセルのデ−タ（１または０）が、そのメモリ
セルが接続されている１対のビット線間に微小な電圧差
として現われる。この電圧差は、通常は数１０ｍＶから
１００ｍＶ程度であり、メモリセルのデ−タが１であれ
ばＢＬが／ＢＬよりも高電位、０であればＢＬが／ＢＬ
よりも低電位となる。この信号を差動増幅して取り出す
回路が、センスアンプである。図２、図３および図４
は、それぞれ従来例のＳＲＡＭで用いられているセンス
アンプの回路図である。図２のセンスアンプはラッチ型
と呼ばれるもので、例えば、‘IEEE JOURNALOF SOLID
-STATE CIRCUITS,VOL.24,’NO.5, OCTOBER 1989 p
p.1219〜1224に記載されている。図２の回路において、
ビット線ＢＬと／ＢＬの間に生じた僅かな電位差は、ｎ
ＭＯＳトランジスタＭＮ４，ＭＮ５を介して出力ノ−ド
対ＯＵＴ、／ＯＵＴに伝達される。いま、ＢＬがハイレ
ベル、／ＢＬがロウレベルであるとすると、終局的には
ＭＮ４がオン、ＭＮ５がオフとなり、ＭＮ５のＶＣＣ側
ノ−ドにはハイレベル電圧、ＭＮ４のＶＣＣ側ノ−ドに
はロウレベル電圧が得られるため、この電位差が、ラッ
チを構成する２つのｐＭＯＳトランジスタＭＰ５，ＭＰ
６で互いに正帰還を掛け合うことにより増幅されて、相
補信号がＯＵＴおよび／ＯＵＴに出力される。センスア
ンプが相補信号を出力している間は、トランジスタＭＮ
６のゲ−ト入力ＳＡＣには、電源電圧ＶＣＣと等しい電
圧が与えられており、ＭＮ６がオン状態にされる。
Ｌ，／ＢＬ）に複数個のメモリセルが接続されており、
各メモリセルは上記ビット線と直角に配列された複数本
のワ−ド線（ＷＬ）にそれぞれ接続されている。デコ−
ダ回路により選択された１本のワ−ド線のみをハイレベ
ルとし、他のワ−ド線を全てロウレベルに保つことによ
り、メモリセルが選択されて、そのメモリセルが保持し
ている２値情報に応じて、ビット線ＢＬ，／ＢＬのうち
の一方に電源電圧、他方に電源電圧よりも僅かに低い電
圧が現われる。このように、デコ−ダ回路により選択さ
れたメモリセルのデ−タ（１または０）が、そのメモリ
セルが接続されている１対のビット線間に微小な電圧差
として現われる。この電圧差は、通常は数１０ｍＶから
１００ｍＶ程度であり、メモリセルのデ−タが１であれ
ばＢＬが／ＢＬよりも高電位、０であればＢＬが／ＢＬ
よりも低電位となる。この信号を差動増幅して取り出す
回路が、センスアンプである。図２、図３および図４
は、それぞれ従来例のＳＲＡＭで用いられているセンス
アンプの回路図である。図２のセンスアンプはラッチ型
と呼ばれるもので、例えば、‘IEEE JOURNALOF SOLID
-STATE CIRCUITS,VOL.24,’NO.5, OCTOBER 1989 p
p.1219〜1224に記載されている。図２の回路において、
ビット線ＢＬと／ＢＬの間に生じた僅かな電位差は、ｎ
ＭＯＳトランジスタＭＮ４，ＭＮ５を介して出力ノ−ド
対ＯＵＴ、／ＯＵＴに伝達される。いま、ＢＬがハイレ
ベル、／ＢＬがロウレベルであるとすると、終局的には
ＭＮ４がオン、ＭＮ５がオフとなり、ＭＮ５のＶＣＣ側
ノ−ドにはハイレベル電圧、ＭＮ４のＶＣＣ側ノ−ドに
はロウレベル電圧が得られるため、この電位差が、ラッ
チを構成する２つのｐＭＯＳトランジスタＭＰ５，ＭＰ
６で互いに正帰還を掛け合うことにより増幅されて、相
補信号がＯＵＴおよび／ＯＵＴに出力される。センスア
ンプが相補信号を出力している間は、トランジスタＭＮ
６のゲ−ト入力ＳＡＣには、電源電圧ＶＣＣと等しい電
圧が与えられており、ＭＮ６がオン状態にされる。
【０００３】図３のセンスアンプはカレントミラ−型と
呼ばれるもので、例えば、‘ISSCCDIGEST OF TECHNIC
AL PAPERS’FEBRUARY 1985 pp.58〜59に記載されてい
る。図３の回路において、ビット線ＢＬと／ＢＬの間に
生じた僅かな電位差は、図２のセンスアンプと類似した
動作により増幅され、相補信号が出力ノ−ド対ＯＵＴ，
／ＯＵＴに出力される。すなわち、いま、ＢＬがハイレ
ベル、／ＢＬがロウレベルであるとすると、終局的には
ＭＮ７がオン、ＭＮ１０がオフとなり、ＭＮ１０のＶＣ
Ｃ側ノ−ドにはハイレベル電圧、ＭＮ７のＶＣＣ側ノ−
ドにはロウレベル電圧が得られ、ミラ−効果によりＭＮ
８，ＭＰ８，ＭＰ７がオフ、ＭＮ９，ＭＰ９，ＭＰ１０
がオンとなり、増幅された相補信号がＯＵＴ，／ＯＵＴ
に取り出される。ここでは、ＭＮ１１が図２におけるＭ
Ｎ６と同じ役割を果している。図４のセンスアンプは、
例えば、‘IEEE JOURNAL OF SOLID-STATE CIRCUIT
S,VOL.27' NO.5 MAY 1992 pp.776〜782に記載されて
いる。図４（ａ）はその回路構成図であり、図４（ｂ）
は信号の時間変化の概略を示す図である。センスアンプ
の活性化信号ΦＳＡおよび／ΦＳＡがハイレベルおよび
ロウレベルにそれぞれ変化すると（図４（ｂ）の電圧波
形参照）、ＭＮ１４，ＭＰ１３がいずれもオンとなり、
ＭＰ１１，ＭＰ１２，ＭＮ１２，ＭＮ１３からなるラッ
チ回路が活性化され、ビット線ＢＬと／ＢＬの電位差自
体が増幅されて、ビット線ＢＬ，／ＢＬに出力される。
すなわち、いま、図４（ｂ）の最初の部分のＢＬ，／Ｂ
Ｌのように、僅かにＢＬがハイレベル、／ＢＬがロウレ
ベルであるとすると、終局的には図４（ｂ）の最終の部
分に示すように、ＭＮ１３，ＭＰ１１がオン、ＭＰ１
２，ＭＮ１２がオフとなり、ＭＮ１３の／ＢＬ側ノ−ド
はＧＮＤレベル電圧、ＭＮ１２のＢＬ側ノ−ドはＶＣＣ
レベル電圧になり、ＢＬ，／ＢＬを介してこの差電位が
出力される。図９（ａ）（ｂ）（ｃ）は、それぞれＳＲ
ＡＭ全体の概略構成図、ロ−カルセンスアンプのＶｂｉ
ａｓによる低振幅化の説明図、およびロ−カルセンスア
ンプのＭＯＳの閾値による低振幅化の説明図である。通
常、ＳＲＡＭのセンスアンプは、動作を高速化する目的
で複数段接続して用いられる。その場合、図９（ａ）に
示すように、ロ−カルセンスアンプおよびメインセンス
アンプからなる二階層構成が一般的に用いられる。図９
（ａ）に示すように、デコ−ダ回路によりメモリセルが
選択されると、対応するブロックのロ−カルセンスアン
プで増幅された信号が、デコ−ダ回路により制御される
ブロックセレクタを介してデ−タバス（ＤＢ，／ＤＢ）
に伝達される。さらに、これをメインセンスアンプで差
動増幅を行う。このような二階層構成に関しては、例え
ば、‘IEEE JOURNAL OF SOLID-STATE CIRCUITS,VO
L.25’ NO.5, OCTOBER1990 pp.1082〜1092に記載さ
れている。
呼ばれるもので、例えば、‘ISSCCDIGEST OF TECHNIC
AL PAPERS’FEBRUARY 1985 pp.58〜59に記載されてい
る。図３の回路において、ビット線ＢＬと／ＢＬの間に
生じた僅かな電位差は、図２のセンスアンプと類似した
動作により増幅され、相補信号が出力ノ−ド対ＯＵＴ，
／ＯＵＴに出力される。すなわち、いま、ＢＬがハイレ
ベル、／ＢＬがロウレベルであるとすると、終局的には
ＭＮ７がオン、ＭＮ１０がオフとなり、ＭＮ１０のＶＣ
Ｃ側ノ−ドにはハイレベル電圧、ＭＮ７のＶＣＣ側ノ−
ドにはロウレベル電圧が得られ、ミラ−効果によりＭＮ
８，ＭＰ８，ＭＰ７がオフ、ＭＮ９，ＭＰ９，ＭＰ１０
がオンとなり、増幅された相補信号がＯＵＴ，／ＯＵＴ
に取り出される。ここでは、ＭＮ１１が図２におけるＭ
Ｎ６と同じ役割を果している。図４のセンスアンプは、
例えば、‘IEEE JOURNAL OF SOLID-STATE CIRCUIT
S,VOL.27' NO.5 MAY 1992 pp.776〜782に記載されて
いる。図４（ａ）はその回路構成図であり、図４（ｂ）
は信号の時間変化の概略を示す図である。センスアンプ
の活性化信号ΦＳＡおよび／ΦＳＡがハイレベルおよび
ロウレベルにそれぞれ変化すると（図４（ｂ）の電圧波
形参照）、ＭＮ１４，ＭＰ１３がいずれもオンとなり、
ＭＰ１１，ＭＰ１２，ＭＮ１２，ＭＮ１３からなるラッ
チ回路が活性化され、ビット線ＢＬと／ＢＬの電位差自
体が増幅されて、ビット線ＢＬ，／ＢＬに出力される。
すなわち、いま、図４（ｂ）の最初の部分のＢＬ，／Ｂ
Ｌのように、僅かにＢＬがハイレベル、／ＢＬがロウレ
ベルであるとすると、終局的には図４（ｂ）の最終の部
分に示すように、ＭＮ１３，ＭＰ１１がオン、ＭＰ１
２，ＭＮ１２がオフとなり、ＭＮ１３の／ＢＬ側ノ−ド
はＧＮＤレベル電圧、ＭＮ１２のＢＬ側ノ−ドはＶＣＣ
レベル電圧になり、ＢＬ，／ＢＬを介してこの差電位が
出力される。図９（ａ）（ｂ）（ｃ）は、それぞれＳＲ
ＡＭ全体の概略構成図、ロ−カルセンスアンプのＶｂｉ
ａｓによる低振幅化の説明図、およびロ−カルセンスア
ンプのＭＯＳの閾値による低振幅化の説明図である。通
常、ＳＲＡＭのセンスアンプは、動作を高速化する目的
で複数段接続して用いられる。その場合、図９（ａ）に
示すように、ロ−カルセンスアンプおよびメインセンス
アンプからなる二階層構成が一般的に用いられる。図９
（ａ）に示すように、デコ−ダ回路によりメモリセルが
選択されると、対応するブロックのロ−カルセンスアン
プで増幅された信号が、デコ−ダ回路により制御される
ブロックセレクタを介してデ−タバス（ＤＢ，／ＤＢ）
に伝達される。さらに、これをメインセンスアンプで差
動増幅を行う。このような二階層構成に関しては、例え
ば、‘IEEE JOURNAL OF SOLID-STATE CIRCUITS,VO
L.25’ NO.5, OCTOBER1990 pp.1082〜1092に記載さ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
各種のセンスアンプでは、低消費電力性と高速性を両立
させることが困難であった。すなわち、前述の図２のラ
ッチ型センスアンプと図３のカレントミラ−型センスア
ンプは高速であるが、消費電力が大きく、図４のセンス
アンプは低消費電力であるが、低速動作であるという問
題があった。すなわち、図２および図３のセンスアンプ
では、相補信号（ＯＵＴ，／ＯＵＴ）を出力している期
間中、直流電流が流れ続けるため、消費電力が大きくな
る。例えば、図２のセンスアンプのビット線ＢＬ，／Ｂ
Ｌは最初はほぼ同電位であるから、ＭＮ４とＭＮ５はと
もにオン状態にあり、また出力ノ−ド対ＯＵＴ，／ＯＵ
Ｔのいずれか一方はロウレベルが出力されるため、ＭＰ
５とＭＰ６のいずれかはオン状態にあり、さらにセンス
アンプ動作時にはＭＮ６は常時オン状態にある。従っ
て、経径Ａまたは経路Ｂのいずれかには定常電流が流れ
ることになる。図３のセンスアンプにおいても、ＢＬ，
／ＢＬがほぼ同電位であるため、ＭＮ７とＭＮ１０はい
ずれもオン状態にあり、またＯＵＴまたは／ＯＵＴにハ
イレベルが出力されるときにＭＰ１０またはＭＰ７がオ
ン状態となる。さらに、センスアンプ動作時には、ＭＮ
１１は常時オン状態である。従って、経路Ｄまたは経路
Ｃには、定常電流が流れることになる。次に、図４のセ
ンスアンプは、出力が確定すると電流は流れなくなるの
で、消費電力は比較的小さい。例えば、ビット線ＢＬが
ハイレベル（ＶＣＣ）で、／ＢＬがロウレベル（ＧＮ
Ｄ）になった場合、ＭＰ１２とＭＮ１２はオフとなるた
め、定常電流が流れる経路は存在しなくなる。しかしな
がら、このセンスアンプが動作時にビット線ＢＬ，／Ｂ
Ｌを駆動しなくてはならないため、センス動作が低速と
なってしまう。一般に、ビット線ＢＬ，／ＢＬには、極
めて多数のメモリセルが接続されており（図５参照）、
センスアンプが非常に大きな負荷容量（メモリセルの寄
生容量を図４のＣ１，Ｃ２で示している）を駆動するこ
とになるからである。このように、図２，図３のセンス
アンプでは消費電力が大きく、図４のセンスアンプでは
動作が低速であるため、従来のセンスアンプでは低消費
電力性と高速性とを両立させることは困難である。
各種のセンスアンプでは、低消費電力性と高速性を両立
させることが困難であった。すなわち、前述の図２のラ
ッチ型センスアンプと図３のカレントミラ−型センスア
ンプは高速であるが、消費電力が大きく、図４のセンス
アンプは低消費電力であるが、低速動作であるという問
題があった。すなわち、図２および図３のセンスアンプ
では、相補信号（ＯＵＴ，／ＯＵＴ）を出力している期
間中、直流電流が流れ続けるため、消費電力が大きくな
る。例えば、図２のセンスアンプのビット線ＢＬ，／Ｂ
Ｌは最初はほぼ同電位であるから、ＭＮ４とＭＮ５はと
もにオン状態にあり、また出力ノ−ド対ＯＵＴ，／ＯＵ
Ｔのいずれか一方はロウレベルが出力されるため、ＭＰ
５とＭＰ６のいずれかはオン状態にあり、さらにセンス
アンプ動作時にはＭＮ６は常時オン状態にある。従っ
て、経径Ａまたは経路Ｂのいずれかには定常電流が流れ
ることになる。図３のセンスアンプにおいても、ＢＬ，
／ＢＬがほぼ同電位であるため、ＭＮ７とＭＮ１０はい
ずれもオン状態にあり、またＯＵＴまたは／ＯＵＴにハ
イレベルが出力されるときにＭＰ１０またはＭＰ７がオ
ン状態となる。さらに、センスアンプ動作時には、ＭＮ
１１は常時オン状態である。従って、経路Ｄまたは経路
Ｃには、定常電流が流れることになる。次に、図４のセ
ンスアンプは、出力が確定すると電流は流れなくなるの
で、消費電力は比較的小さい。例えば、ビット線ＢＬが
ハイレベル（ＶＣＣ）で、／ＢＬがロウレベル（ＧＮ
Ｄ）になった場合、ＭＰ１２とＭＮ１２はオフとなるた
め、定常電流が流れる経路は存在しなくなる。しかしな
がら、このセンスアンプが動作時にビット線ＢＬ，／Ｂ
Ｌを駆動しなくてはならないため、センス動作が低速と
なってしまう。一般に、ビット線ＢＬ，／ＢＬには、極
めて多数のメモリセルが接続されており（図５参照）、
センスアンプが非常に大きな負荷容量（メモリセルの寄
生容量を図４のＣ１，Ｃ２で示している）を駆動するこ
とになるからである。このように、図２，図３のセンス
アンプでは消費電力が大きく、図４のセンスアンプでは
動作が低速であるため、従来のセンスアンプでは低消費
電力性と高速性とを両立させることは困難である。
【０００５】図９（ａ）に示したように、センスアンプ
をロ−カルとメインの二階層構成にする場合には、デ−
タバスＤＢ，／ＤＢはブロック１〜Ｎが配列される方向
に非常に長い距離に渡った配線となるため、大きな配線
容量を伴う。従って、デ−タバスの充放電に際しては、
大電流Ｉ１が流れることになるため、消費電力が増大す
る原因となる。充放電電流Ｉ１を低減する対策として、
ブロックセレクタにデ−タバスの電圧振幅を制限するた
めの回路を付加して、デ−タバスの電圧振幅を低振幅化
することが考えられる。その回路としては、図４（ｂ）
に示すＶbiasによる低振幅化と、図４(ｃ)に示すＭＯＳ
の閾値による低振幅化がある。しかし、この場合に、メ
インセンスアンプとして図２または図３のセンスアンプ
を使用するならば、メインセンスアンプに定常電流Ｉ２
が流れるようになる。すなわち、前述のように、これら
のセンスアンプでは互いに電位差の小さい相補信号が入
力されると、定常電流が流れるからである。結局、ロ−
カルセンスアンプにおいて、デ−タバスの低振幅化を図
って充放電電流Ｉ１を低減しても、メインセンスアンプ
の定常電流Ｉ２が増大するので、二段階のセンスアンプ
全体としての効果的な消費電力低減は不可能である。ま
た、図４のセンスアンプをメインセンスアンプとして使
用した場合には、出力確定時にはデ−タバスＤＢ，／Ｄ
Ｂがフルスィングした状態となるため、デ−タバスの低
振幅化を行うことが原理的に不可能である。このよう
に、従来のセンスアンプをメインセンスアンプ（図２お
よび図３のセンスアンプ）として使用した場合、ロ−カ
ルセンスアンプでデ−タバスの低振幅化を行っても、効
果的に消費電力を低減することは不可能である。また、
図４のセンスアンプをメインセンスアンプとして使用し
た場合には、デ−タバスの低振幅化自体が図れないとい
う問題がある。本発明の目的は、これら従来の課題を解
決し、消費電力が小さく、かつ高速なセンス動作が可能
なセンスアンプを提供することにある。また、本発明の
目的は、ロ−カルセンスアンプとメインセンスアンプを
接続したデ−タバスの電圧振幅を低振幅化したとき、メ
インセンスアンプで定常電流が流れないので、センス系
全体としての効果的な消費電力低減が可能なＳＲＡＭを
提供することにある。また、本発明の目的は、消費電力
が小さく、かつ高速なセンス動作が可能なセンスアンプ
を具備したＳＲＡＭを持つマイクロプロセッサを提供す
ることにある。
をロ−カルとメインの二階層構成にする場合には、デ−
タバスＤＢ，／ＤＢはブロック１〜Ｎが配列される方向
に非常に長い距離に渡った配線となるため、大きな配線
容量を伴う。従って、デ−タバスの充放電に際しては、
大電流Ｉ１が流れることになるため、消費電力が増大す
る原因となる。充放電電流Ｉ１を低減する対策として、
ブロックセレクタにデ−タバスの電圧振幅を制限するた
めの回路を付加して、デ−タバスの電圧振幅を低振幅化
することが考えられる。その回路としては、図４（ｂ）
に示すＶbiasによる低振幅化と、図４(ｃ)に示すＭＯＳ
の閾値による低振幅化がある。しかし、この場合に、メ
インセンスアンプとして図２または図３のセンスアンプ
を使用するならば、メインセンスアンプに定常電流Ｉ２
が流れるようになる。すなわち、前述のように、これら
のセンスアンプでは互いに電位差の小さい相補信号が入
力されると、定常電流が流れるからである。結局、ロ−
カルセンスアンプにおいて、デ−タバスの低振幅化を図
って充放電電流Ｉ１を低減しても、メインセンスアンプ
の定常電流Ｉ２が増大するので、二段階のセンスアンプ
全体としての効果的な消費電力低減は不可能である。ま
た、図４のセンスアンプをメインセンスアンプとして使
用した場合には、出力確定時にはデ−タバスＤＢ，／Ｄ
Ｂがフルスィングした状態となるため、デ−タバスの低
振幅化を行うことが原理的に不可能である。このよう
に、従来のセンスアンプをメインセンスアンプ（図２お
よび図３のセンスアンプ）として使用した場合、ロ−カ
ルセンスアンプでデ−タバスの低振幅化を行っても、効
果的に消費電力を低減することは不可能である。また、
図４のセンスアンプをメインセンスアンプとして使用し
た場合には、デ−タバスの低振幅化自体が図れないとい
う問題がある。本発明の目的は、これら従来の課題を解
決し、消費電力が小さく、かつ高速なセンス動作が可能
なセンスアンプを提供することにある。また、本発明の
目的は、ロ−カルセンスアンプとメインセンスアンプを
接続したデ−タバスの電圧振幅を低振幅化したとき、メ
インセンスアンプで定常電流が流れないので、センス系
全体としての効果的な消費電力低減が可能なＳＲＡＭを
提供することにある。また、本発明の目的は、消費電力
が小さく、かつ高速なセンス動作が可能なセンスアンプ
を具備したＳＲＡＭを持つマイクロプロセッサを提供す
ることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明のセンスアンプは、（イ）ソ−ス端子に第１
の入力信号線が接続された第１のｐチャネルＭＯＳＦＥ
Ｔと、ソ−ス端子に第２の入力信号線が接続された第２
のｐチャネルＭＯＳＦＥＴと、ドレイン端子が第１のｐ
チャネルＭＯＳＦＥＴのドレイン端子に接続され、ゲ−
ト端子が第２のｐチャネルＭＯＳＦＥＴのドレイン端子
および第１のｐチャネルＭＯＳＦＥＴのゲ−ト端子に接
続された第１のｎチャネルＭＯＳＦＥＴと、ドレイン端
子が第２のｐチャネルＭＯＳＦＥＴのドレイン端子に接
続され、ゲ−ト端子が第１のｐチャネルＭＯＳＦＥＴの
ドレイン端子および第２のｐチャネルＭＯＳＦＥＴのゲ
−ト端子に接続され、ソ−ス端子が第１のｎチャネルＭ
ＯＳＦＥＴのソ−ス端子に接続された第２のｎチャネル
ＭＯＳＦＥＴと、第１の電源と第１のｎチャネルＭＯＳ
ＦＥＴのソ−ス端子との間の導通／非導通を制御する第
１のスイッチング回路と、第２の電源と上記第１のｐチ
ャネルＭＯＳＦＥＴのドレイン端子との間の導通／非導
通を制御する第２のスイッチング回路と、第２の電源と
第２のｐチャネルＭＯＳＦＥＴのドレイン端子との間の
導通／非導通を制御する第３のスイッチング回路とを具
備することを特徴としている。また、（ロ）第１のスイ
ッチング回路は、ドレイン端子が第１のｎチャネルＭＯ
ＳＦＥＴのソ−ス端子に接続され、ソ−ス端子が第１の
電源に接続された第３のｎチャネルＭＯＳＦＥＴからな
り、第２のスイッチング回路は、ドレイン端子が第１の
ｐチャネルＭＯＳＦＥＴのドレイン端子に接続され、ソ
−ス端子が第２の電源に接続された第３のｐチャネルＭ
ＯＳＦＥＴからなり、第３のスイッチング回路は、ドレ
イン端子が第２のｐチャネルＭＯＳＦＥＴのドレイン端
子に接続され、ソ−ス端子が第２の電源に接続された第
４のｐチャネルＭＯＳＦＥＴからなり、第３のｎチャネ
ルＭＯＳＦＥＴのゲ−ト端子、第３のｐチャネルＭＯＳ
ＦＥＴのゲ−ト端子、および第４のｐチャネルＭＯＳＦ
ＥＴのゲ−ト端子は、センスアンプを活性化させる第１
の制御信号に応答して動作することも特徴としている。
また、（ハ）ソ−ス端子に第１の入力信号線が接続され
た第１のｎチャネルＭＯＳＦＥＴと、ソ−ス端子に第２
の入力信号線が接続された第２のｎチャネルＭＯＳＦＥ
Ｔと、ドレイン端子が第１のｎチャネルＭＯＳＦＥＴの
ドレイン端子に接続され、ゲ−ト端子が第２のｎチャネ
ルＭＯＳＦＥＴのドレイン端子および第１のｎチャネル
ＭＯＳＦＥＴのゲ−ト端子に接続された第１のｐチャネ
ルＭＯＳＦＥＴと、ドレイン端子が第２のｎチャネルＭ
ＯＳＦＥＴのドレイン端子に接続され、ゲ−ト端子が第
１のｎチャネルＭＯＳＦＥＴのドレイン端子および第２
のｎチャネルＭＯＳＦＥＴのゲ−ト端子に接続され、ソ
−ス端子が第１のｐチャネルＭＯＳＦＥＴのソ−ス端子
に接続された第２のｐチャネルＭＯＳＦＥＴと、第２の
電源と第１のｐチャネルＭＯＳＦＥＴのソ−ス端子との
間の導通／非導通を制御する第１のスイッチング回路
と、第１の電源と第１のｎチャネルＭＯＳＦＥＴのドレ
イン端子との間の導通／非導通を制御する第２のスイッ
チング回路と、第１の電源と第２のｎチャネルＭＯＳＦ
ＥＴのドレイン端子との間の導通／非導通を制御する第
３のスイッチング回路とを具備することも特徴としてい
る。さらに、（ニ）第１のスイッチング回路は、ドレイ
ン端子が第１のｐチャネルＭＯＳＦＥＴのソ−ス端子に
接続され、ソ−ス端子が第２の電源に接続された第３の
ｐチャネルＭＯＳＦＥＴからなり、第２のスイッチング
回路は、ドレイン端子が第１のｎチャネルＭＯＳＦＥＴ
のドレイン端子に接続され、ソ−ス端子が第１の電源に
接続された第３のｎチャネルＭＯＳＦＥＴからなり、第
３のスイッチング回路は、ドレイン端子が第２のｎチャ
ネルＭＯＳＦＥＴのドレイン端子に接続され、ソ−ス端
子が第１の電源に接続された第４のｎチャネルＭＯＳＦ
ＥＴからなり、第３のｐチャネルＭＯＳＦＥＴのゲ−ト
端子、第３のｎチャネルＭＯＳＦＥＴのゲ−ト端子、お
よび第４のｎチャネルＭＯＳＦＥＴのゲ−ト端子は、セ
ンスアンプを活性化させる第１の制御信号に応答して動
作することも特徴としている。また、本発明のＳＲＡＭ
は、（ホ）センスアンプの第１の入力信号線は、複数個
のメモリセルを接続し、かつ第５のｐチャネルＭＯＳＦ
ＥＴ（またはｎチャネルＭＯＳＦＥＴ）のドレイン・ソ
−ス経路を介して第２の電源に接続され、同じく第２の
入力信号線は、複数個のメモリセルを接続し、かつ第６
のｐチャネルＭＯＳＦＥＴ（またはｎチャネルＭＯＳＦ
ＥＴ）のドレイン・ソ−ス経路を介して第２の電源に接
続されていることを特徴としている。また（ヘ）ロ−カ
ルセンスアンプとメインセンスアンプからなる二階層構
成のセンス系を持ち、デコ−ダ回路によりメモリセルが
選択されると、対応するブロックのロ−カルセンスアン
プで増幅された信号が、デコ−ダ回路により制御される
ブロックセレクタを介してデ−タバスに伝達されるよう
なＳＲＡＭにおいて、ブロックセレクタによりデ−タバ
スの電圧振幅を低振幅化するロ−カルセンスアンプと、
デ−タバスを介して本発明のセンスアンプを接続し、ロ
−カルセンスアンプが出力する相補信号対に入力端子対
が応答するようなメインセンスアンプ回路とを具備した
ことも特徴としている。また、本発明のマイクロプロセ
ッサは（ト）センスアンプを具備したＳＲＡＭを、同一
チップ内に内蔵することを特徴としている。
め、本発明のセンスアンプは、（イ）ソ−ス端子に第１
の入力信号線が接続された第１のｐチャネルＭＯＳＦＥ
Ｔと、ソ−ス端子に第２の入力信号線が接続された第２
のｐチャネルＭＯＳＦＥＴと、ドレイン端子が第１のｐ
チャネルＭＯＳＦＥＴのドレイン端子に接続され、ゲ−
ト端子が第２のｐチャネルＭＯＳＦＥＴのドレイン端子
および第１のｐチャネルＭＯＳＦＥＴのゲ−ト端子に接
続された第１のｎチャネルＭＯＳＦＥＴと、ドレイン端
子が第２のｐチャネルＭＯＳＦＥＴのドレイン端子に接
続され、ゲ−ト端子が第１のｐチャネルＭＯＳＦＥＴの
ドレイン端子および第２のｐチャネルＭＯＳＦＥＴのゲ
−ト端子に接続され、ソ−ス端子が第１のｎチャネルＭ
ＯＳＦＥＴのソ−ス端子に接続された第２のｎチャネル
ＭＯＳＦＥＴと、第１の電源と第１のｎチャネルＭＯＳ
ＦＥＴのソ−ス端子との間の導通／非導通を制御する第
１のスイッチング回路と、第２の電源と上記第１のｐチ
ャネルＭＯＳＦＥＴのドレイン端子との間の導通／非導
通を制御する第２のスイッチング回路と、第２の電源と
第２のｐチャネルＭＯＳＦＥＴのドレイン端子との間の
導通／非導通を制御する第３のスイッチング回路とを具
備することを特徴としている。また、（ロ）第１のスイ
ッチング回路は、ドレイン端子が第１のｎチャネルＭＯ
ＳＦＥＴのソ−ス端子に接続され、ソ−ス端子が第１の
電源に接続された第３のｎチャネルＭＯＳＦＥＴからな
り、第２のスイッチング回路は、ドレイン端子が第１の
ｐチャネルＭＯＳＦＥＴのドレイン端子に接続され、ソ
−ス端子が第２の電源に接続された第３のｐチャネルＭ
ＯＳＦＥＴからなり、第３のスイッチング回路は、ドレ
イン端子が第２のｐチャネルＭＯＳＦＥＴのドレイン端
子に接続され、ソ−ス端子が第２の電源に接続された第
４のｐチャネルＭＯＳＦＥＴからなり、第３のｎチャネ
ルＭＯＳＦＥＴのゲ−ト端子、第３のｐチャネルＭＯＳ
ＦＥＴのゲ−ト端子、および第４のｐチャネルＭＯＳＦ
ＥＴのゲ−ト端子は、センスアンプを活性化させる第１
の制御信号に応答して動作することも特徴としている。
また、（ハ）ソ−ス端子に第１の入力信号線が接続され
た第１のｎチャネルＭＯＳＦＥＴと、ソ−ス端子に第２
の入力信号線が接続された第２のｎチャネルＭＯＳＦＥ
Ｔと、ドレイン端子が第１のｎチャネルＭＯＳＦＥＴの
ドレイン端子に接続され、ゲ−ト端子が第２のｎチャネ
ルＭＯＳＦＥＴのドレイン端子および第１のｎチャネル
ＭＯＳＦＥＴのゲ−ト端子に接続された第１のｐチャネ
ルＭＯＳＦＥＴと、ドレイン端子が第２のｎチャネルＭ
ＯＳＦＥＴのドレイン端子に接続され、ゲ−ト端子が第
１のｎチャネルＭＯＳＦＥＴのドレイン端子および第２
のｎチャネルＭＯＳＦＥＴのゲ−ト端子に接続され、ソ
−ス端子が第１のｐチャネルＭＯＳＦＥＴのソ−ス端子
に接続された第２のｐチャネルＭＯＳＦＥＴと、第２の
電源と第１のｐチャネルＭＯＳＦＥＴのソ−ス端子との
間の導通／非導通を制御する第１のスイッチング回路
と、第１の電源と第１のｎチャネルＭＯＳＦＥＴのドレ
イン端子との間の導通／非導通を制御する第２のスイッ
チング回路と、第１の電源と第２のｎチャネルＭＯＳＦ
ＥＴのドレイン端子との間の導通／非導通を制御する第
３のスイッチング回路とを具備することも特徴としてい
る。さらに、（ニ）第１のスイッチング回路は、ドレイ
ン端子が第１のｐチャネルＭＯＳＦＥＴのソ−ス端子に
接続され、ソ−ス端子が第２の電源に接続された第３の
ｐチャネルＭＯＳＦＥＴからなり、第２のスイッチング
回路は、ドレイン端子が第１のｎチャネルＭＯＳＦＥＴ
のドレイン端子に接続され、ソ−ス端子が第１の電源に
接続された第３のｎチャネルＭＯＳＦＥＴからなり、第
３のスイッチング回路は、ドレイン端子が第２のｎチャ
ネルＭＯＳＦＥＴのドレイン端子に接続され、ソ−ス端
子が第１の電源に接続された第４のｎチャネルＭＯＳＦ
ＥＴからなり、第３のｐチャネルＭＯＳＦＥＴのゲ−ト
端子、第３のｎチャネルＭＯＳＦＥＴのゲ−ト端子、お
よび第４のｎチャネルＭＯＳＦＥＴのゲ−ト端子は、セ
ンスアンプを活性化させる第１の制御信号に応答して動
作することも特徴としている。また、本発明のＳＲＡＭ
は、（ホ）センスアンプの第１の入力信号線は、複数個
のメモリセルを接続し、かつ第５のｐチャネルＭＯＳＦ
ＥＴ（またはｎチャネルＭＯＳＦＥＴ）のドレイン・ソ
−ス経路を介して第２の電源に接続され、同じく第２の
入力信号線は、複数個のメモリセルを接続し、かつ第６
のｐチャネルＭＯＳＦＥＴ（またはｎチャネルＭＯＳＦ
ＥＴ）のドレイン・ソ−ス経路を介して第２の電源に接
続されていることを特徴としている。また（ヘ）ロ−カ
ルセンスアンプとメインセンスアンプからなる二階層構
成のセンス系を持ち、デコ−ダ回路によりメモリセルが
選択されると、対応するブロックのロ−カルセンスアン
プで増幅された信号が、デコ−ダ回路により制御される
ブロックセレクタを介してデ−タバスに伝達されるよう
なＳＲＡＭにおいて、ブロックセレクタによりデ−タバ
スの電圧振幅を低振幅化するロ−カルセンスアンプと、
デ−タバスを介して本発明のセンスアンプを接続し、ロ
−カルセンスアンプが出力する相補信号対に入力端子対
が応答するようなメインセンスアンプ回路とを具備した
ことも特徴としている。また、本発明のマイクロプロセ
ッサは（ト）センスアンプを具備したＳＲＡＭを、同一
チップ内に内蔵することを特徴としている。
【０００７】
【作用】本発明のセンスアンプでは、出力が確定する
と、ｐチヤネルＭＯＳＦＥＴ（ＭＰ１）とｎチャネルＭ
ＯＳＦＥＴ（ＭＮ２）、あるいはｐチャネルＭＯＳＦＥ
Ｔ（ＭＰ２）とｎチャネルＭＯＳＦＥＴ（ＭＮ１）がオ
フとなり、定常電流が流れる経路がなくなるため、出力
電圧が確定したときに定常電流が流れない。その結果、
センスアンプで消費される電力は比較的小さい。さら
に、本発明のセンスアンプでは、センスアンプがビット
線対ＢＬ，／ＢＬを駆動しないため、多数のメモリセル
がビット線に接続されていても高速なセンス動作が可能
となる。センスアンプがビット線対を駆動しない理由
は、以下の通りである。すなわち、図１に示すように、
相補出力信号端子ＯＵＴ，／ＯＵＴのうちロウレベルＧ
ＮＤが出力される方は、ｐチャネルＭＯＳＦＥＴ（ＭＰ
１またはＭＰ２）のドレイン・ソ−ス経路を介したビッ
ト線ＢＬまたは／ＢＬとの接続が遮断される。例えば、
／ＯＵＴにロウレベルが出力されたとき、ＭＰ２はゲ−
トにハイレベル信号が印加されるためオフとなるので、
ビット線には出力信号遷移による電位変動が起きない。
また、相補出力信号端子ＯＵＴ，／ＯＵＴのうちハイレ
ベルＶＣＣが出力される方は、ｐチャネルＭＯＳＦＥＴ
（ＭＰ１またはＭＰ２）のドレイン・ソ−ス経路を介し
てビット線ＢＬ，／ＢＬと接続されるが、ビット線には
元来、電源電圧のレベルＶＣＣが現われている。例え
ば、ＯＵＴにハイレベルが出力されているとき、ＭＰ１
がオンとなりＢＬと導通するが、もともとＢＬはハイレ
ベルのＶＣＣ電位となっているので、やはりビット線に
は出力信号遷移による電位変動が生じない。これによ
り、消費電力が小さく、しかも高速なセンス動作が可能
なセンスアンプが実現される。また、ロ−カルセンスア
ンプとメインセンスアンプからなる二階層のセンスアン
プでは、メインセンスアンプに図１のセンスアンプを適
用する。この場合、デ−タバスＤＢ，／ＤＢの信号をブ
ロックセレクタで低振幅化しても、メインセンスアンプ
で定常電流が流れないので、デ−タバスの低振幅化によ
りメインセンスアンプで消費される電流Ｉ２を増加せず
に、デ−タバスの充放電電流Ｉ１を低減することがで
き、センス系全体での効果的な低消費電力化を図ること
が可能になる。
と、ｐチヤネルＭＯＳＦＥＴ（ＭＰ１）とｎチャネルＭ
ＯＳＦＥＴ（ＭＮ２）、あるいはｐチャネルＭＯＳＦＥ
Ｔ（ＭＰ２）とｎチャネルＭＯＳＦＥＴ（ＭＮ１）がオ
フとなり、定常電流が流れる経路がなくなるため、出力
電圧が確定したときに定常電流が流れない。その結果、
センスアンプで消費される電力は比較的小さい。さら
に、本発明のセンスアンプでは、センスアンプがビット
線対ＢＬ，／ＢＬを駆動しないため、多数のメモリセル
がビット線に接続されていても高速なセンス動作が可能
となる。センスアンプがビット線対を駆動しない理由
は、以下の通りである。すなわち、図１に示すように、
相補出力信号端子ＯＵＴ，／ＯＵＴのうちロウレベルＧ
ＮＤが出力される方は、ｐチャネルＭＯＳＦＥＴ（ＭＰ
１またはＭＰ２）のドレイン・ソ−ス経路を介したビッ
ト線ＢＬまたは／ＢＬとの接続が遮断される。例えば、
／ＯＵＴにロウレベルが出力されたとき、ＭＰ２はゲ−
トにハイレベル信号が印加されるためオフとなるので、
ビット線には出力信号遷移による電位変動が起きない。
また、相補出力信号端子ＯＵＴ，／ＯＵＴのうちハイレ
ベルＶＣＣが出力される方は、ｐチャネルＭＯＳＦＥＴ
（ＭＰ１またはＭＰ２）のドレイン・ソ−ス経路を介し
てビット線ＢＬ，／ＢＬと接続されるが、ビット線には
元来、電源電圧のレベルＶＣＣが現われている。例え
ば、ＯＵＴにハイレベルが出力されているとき、ＭＰ１
がオンとなりＢＬと導通するが、もともとＢＬはハイレ
ベルのＶＣＣ電位となっているので、やはりビット線に
は出力信号遷移による電位変動が生じない。これによ
り、消費電力が小さく、しかも高速なセンス動作が可能
なセンスアンプが実現される。また、ロ−カルセンスア
ンプとメインセンスアンプからなる二階層のセンスアン
プでは、メインセンスアンプに図１のセンスアンプを適
用する。この場合、デ−タバスＤＢ，／ＤＢの信号をブ
ロックセレクタで低振幅化しても、メインセンスアンプ
で定常電流が流れないので、デ−タバスの低振幅化によ
りメインセンスアンプで消費される電流Ｉ２を増加せず
に、デ−タバスの充放電電流Ｉ１を低減することがで
き、センス系全体での効果的な低消費電力化を図ること
が可能になる。
【０００８】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１（ａ）は、本発明の一実施例を示すセン
スアンプの構成図であり、図１（ｂ）はその電圧波形図
である。図１（ａ）において、ＢＬ，／ＢＬはセンスア
ンプの入力となるビット線対、ＯＵＴ，／ＯＵＴは相補
出力信号、ΦＳＡはセンスアンプの活性／非活性を制御
する制御信号である。制御信号ΦＳＡがロウレベルＧＮ
Ｄのとき、ｐチャネルＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）
がオンとなり、相補出力信号ＯＵＴ，／ＯＵＴはハイレ
ベルＶＣＣに保持される（図１（ｂ）のＯＵＴ，／ＯＵ
Ｔ参照）。従って、ｐチャネルＭＯＳＦＥＴ（ＭＰ１，
ＭＰ２）はオフである。このとき、ｎチャネルＭＰＳＦ
ＥＴ（ＭＮ３）はオフであるため、ノ−ドＮ１は電源電
圧ＶＣＣよりもｎチャネルＭＰＳＦＥＴ（ＭＮ１，ＭＮ
２）の閾値分だけ低い電位まで引き上げられた状態で、
ｎチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）もオフにな
っている。図５は、本発明が適用されるＳＲＡＭのビッ
ト線構成図と、ビット線に接続されたメモリセルの構成
図である。図５（ａ）に示すように、ビット線ＢＬ，／
ＢＬには、多数個（ｎ）のメモリＭＣ１〜ｎが接続され
ている。ｎ本のワ−ド線ＷＬ１〜ｎのうち１本ＷＬｉの
みをハイレベルＶＣＣとし、他のワ−ド線をロウレベル
ＧＮＤに保持することにより、メモリセルＭＣｉが選択
されて、そのメモリＭＣｉが持っている２値情報に応じ
てＢＬ，／ＢＬのうちの一方に電源電圧ＶＣＣ、他方に
電源電圧より僅かに低い電位が現われる（図１（ｂ）の
ＢＬ，／ＢＬ参照）。
説明する。図１（ａ）は、本発明の一実施例を示すセン
スアンプの構成図であり、図１（ｂ）はその電圧波形図
である。図１（ａ）において、ＢＬ，／ＢＬはセンスア
ンプの入力となるビット線対、ＯＵＴ，／ＯＵＴは相補
出力信号、ΦＳＡはセンスアンプの活性／非活性を制御
する制御信号である。制御信号ΦＳＡがロウレベルＧＮ
Ｄのとき、ｐチャネルＭＯＳＦＥＴ（ＭＰ３，ＭＰ４）
がオンとなり、相補出力信号ＯＵＴ，／ＯＵＴはハイレ
ベルＶＣＣに保持される（図１（ｂ）のＯＵＴ，／ＯＵ
Ｔ参照）。従って、ｐチャネルＭＯＳＦＥＴ（ＭＰ１，
ＭＰ２）はオフである。このとき、ｎチャネルＭＰＳＦ
ＥＴ（ＭＮ３）はオフであるため、ノ−ドＮ１は電源電
圧ＶＣＣよりもｎチャネルＭＰＳＦＥＴ（ＭＮ１，ＭＮ
２）の閾値分だけ低い電位まで引き上げられた状態で、
ｎチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）もオフにな
っている。図５は、本発明が適用されるＳＲＡＭのビッ
ト線構成図と、ビット線に接続されたメモリセルの構成
図である。図５（ａ）に示すように、ビット線ＢＬ，／
ＢＬには、多数個（ｎ）のメモリＭＣ１〜ｎが接続され
ている。ｎ本のワ−ド線ＷＬ１〜ｎのうち１本ＷＬｉの
みをハイレベルＶＣＣとし、他のワ−ド線をロウレベル
ＧＮＤに保持することにより、メモリセルＭＣｉが選択
されて、そのメモリＭＣｉが持っている２値情報に応じ
てＢＬ，／ＢＬのうちの一方に電源電圧ＶＣＣ、他方に
電源電圧より僅かに低い電位が現われる（図１（ｂ）の
ＢＬ，／ＢＬ参照）。
【０００９】ここで、制御信号ΦＳＡをハイレベルＶＣ
Ｃに変化させると（図１（ｂ）のΦＳＡ参照）、ｎチャ
ネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）はオンになり、出
力端子対ＯＵＴ，／ＯＵＴの電位は低下し始める。これ
により、ｐチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）も
オンになり始める。しかしながら、ここでビット線対Ｂ
Ｌ，／ＢＬのうちの一方は他方よりも電位が高いので、
ＭＰ１，ＭＰ２のオン状態の強さにはアンバランスが生
じ、これがＭＮ１，ＭＮ２のオン状態の強さにもアンバ
ランスを引き起す。例えば、図１（ｂ）に示すように、
ＢＬが／ＢＬよりも僅かに高電位であるとすると、ｐチ
ャネルＭＯＳＦＥＴ（ＭＰ１）は相対的にオン、ｐチャ
ネルＭＯＳＦＥＴ（ＭＰ２）は相対的にオフとなる。こ
れは、ｎチャネルＭＯＳＦＥＴ（ＭＮ２）を相対的にオ
ン、ｎチヤネルＭＯＳＦＥＴ（ＭＮ１）を相対的にオフ
に、それぞれ遷移させる。これによりｐチャネルＭＯＳ
ＦＥＴ（ＭＰ１）はさらに強いオン状態に、ｐチャネル
ＭＯＳＦＥＴ（ＭＰ２）はさらに強いオフ状態に遷移す
る。このようにして、ｐチャネルＭＯＳＦＥＴ（ＭＰ
１，ＭＰ２）とｎチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ
２）の間で正帰還がかかり、最終的にはｐチャネルＭＯ
ＳＦＥＴ（ＭＰ１）とｎチャネルＭＯＳＦＥＴ（ＭＮ
２）が完全にオン、ｐチャネルＭＯＳＦＥＴ（ＭＰ２）
とｎチャネルＭＯＳＦＥＴ（ＭＮ１）が完全にオフとな
り、相補信号の一方ＯＵＴにはハイレベルＶＣＣが、他
方の／ＯＵＴにはロウレベルＧＮＤが出力される（図１
（ｂ）のＯＵＴ，／ＯＵＴを参照）。なお、／ＢＬがＢ
Ｌより高電位のときには、上述の状態と逆になるのは勿
論のことである。このように、図１（ａ）のセンスアン
プでは、出力電圧が確定すると定常電流は流れない。そ
の理由は、上述のように、出力が確定すると、ｐチャネ
ルＭＯＳＦＥＴ（ＭＰ１）とｎチャネルＭＯＳＦＥＴ
（ＭＮ２）、あるいはｐチャネルＭＯＳＦＥＴ（ＭＰ
２）とｎチャネルＭＯＳＦＥＴ（ＭＮ１）がオフとなっ
て、定常電流が流れる経路がなくなるからである。その
結果、本発明のセンスアンプでは、電流はスイッチング
時に瞬間的に流れるだけであるため、消費電力は比較的
小さい。
Ｃに変化させると（図１（ｂ）のΦＳＡ参照）、ｎチャ
ネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ２）はオンになり、出
力端子対ＯＵＴ，／ＯＵＴの電位は低下し始める。これ
により、ｐチャネルＭＯＳＦＥＴ（ＭＰ１，ＭＰ２）も
オンになり始める。しかしながら、ここでビット線対Ｂ
Ｌ，／ＢＬのうちの一方は他方よりも電位が高いので、
ＭＰ１，ＭＰ２のオン状態の強さにはアンバランスが生
じ、これがＭＮ１，ＭＮ２のオン状態の強さにもアンバ
ランスを引き起す。例えば、図１（ｂ）に示すように、
ＢＬが／ＢＬよりも僅かに高電位であるとすると、ｐチ
ャネルＭＯＳＦＥＴ（ＭＰ１）は相対的にオン、ｐチャ
ネルＭＯＳＦＥＴ（ＭＰ２）は相対的にオフとなる。こ
れは、ｎチャネルＭＯＳＦＥＴ（ＭＮ２）を相対的にオ
ン、ｎチヤネルＭＯＳＦＥＴ（ＭＮ１）を相対的にオフ
に、それぞれ遷移させる。これによりｐチャネルＭＯＳ
ＦＥＴ（ＭＰ１）はさらに強いオン状態に、ｐチャネル
ＭＯＳＦＥＴ（ＭＰ２）はさらに強いオフ状態に遷移す
る。このようにして、ｐチャネルＭＯＳＦＥＴ（ＭＰ
１，ＭＰ２）とｎチャネルＭＯＳＦＥＴ（ＭＮ１，ＭＮ
２）の間で正帰還がかかり、最終的にはｐチャネルＭＯ
ＳＦＥＴ（ＭＰ１）とｎチャネルＭＯＳＦＥＴ（ＭＮ
２）が完全にオン、ｐチャネルＭＯＳＦＥＴ（ＭＰ２）
とｎチャネルＭＯＳＦＥＴ（ＭＮ１）が完全にオフとな
り、相補信号の一方ＯＵＴにはハイレベルＶＣＣが、他
方の／ＯＵＴにはロウレベルＧＮＤが出力される（図１
（ｂ）のＯＵＴ，／ＯＵＴを参照）。なお、／ＢＬがＢ
Ｌより高電位のときには、上述の状態と逆になるのは勿
論のことである。このように、図１（ａ）のセンスアン
プでは、出力電圧が確定すると定常電流は流れない。そ
の理由は、上述のように、出力が確定すると、ｐチャネ
ルＭＯＳＦＥＴ（ＭＰ１）とｎチャネルＭＯＳＦＥＴ
（ＭＮ２）、あるいはｐチャネルＭＯＳＦＥＴ（ＭＰ
２）とｎチャネルＭＯＳＦＥＴ（ＭＮ１）がオフとなっ
て、定常電流が流れる経路がなくなるからである。その
結果、本発明のセンスアンプでは、電流はスイッチング
時に瞬間的に流れるだけであるため、消費電力は比較的
小さい。
【００１０】さらに、図１（ａ）のセンスアンプでは、
センスアンプがビット線対ＢＬ，／ＢＬを駆動しないの
で、多数のメモリセルがビット線に接続されていても、
高速なセンス動作を行うことが可能である。その理由
は、先ず相補出力信号端子ＯＵＴ，／ＯＵＴのうちのロ
ウレベルＧＮＤが出力される方は、ｐチャネルＭＯＳＦ
ＥＴ（ＭＰ１またはＭＰ２）のドレイン・ソ−ス経路を
介してビット線ＢＬ，／ＢＬとの接続が遮断されるの
で、ビット線には出力信号遷移による電位変動が起きな
い。また、相補出力信号端子ＯＵＴ，／ＯＵＴのうちの
ハイレベルＶＣＣが出力される方は、ｐチャネルＭＯＳ
ＦＥＴ（ＭＰ１またはＭＰ２）のドレイン・ソ−ス経路
を介してビット線ＢＬ，／ＢＬと接続されるが、ビット
線にはもともと電源電圧のレベルＶＣＣが現われている
ので、やはりビット線には出力信号遷移による電位変動
が生じない。その結果、図１のセンスアンプでは、消費
電力が小さく、かつ高速なセンス動作が可能なセンスア
ンプが実現できる。図８は、従来および本発明における
センスアンプの比較特性図である。 本発明のセンスア
ンプと、従来における図２、図３および図４のセンスア
ンプについて、センス遅延時間（センス動作に要する時
間）と１サイクル当りセンスアンプで消費される電流を
実験により求めると、図８に示すようになる。図２、図
３のセンスアンプでは遅延時間は小さいが、消費電流が
大きい。また、図４のセンスアンプでは消費電流は小さ
いが、遅延時間が大きい。これに対して、本発明のセン
スアンプでは、消費電流も遅延時間も両方とも小さいこ
とが明らかである。
センスアンプがビット線対ＢＬ，／ＢＬを駆動しないの
で、多数のメモリセルがビット線に接続されていても、
高速なセンス動作を行うことが可能である。その理由
は、先ず相補出力信号端子ＯＵＴ，／ＯＵＴのうちのロ
ウレベルＧＮＤが出力される方は、ｐチャネルＭＯＳＦ
ＥＴ（ＭＰ１またはＭＰ２）のドレイン・ソ−ス経路を
介してビット線ＢＬ，／ＢＬとの接続が遮断されるの
で、ビット線には出力信号遷移による電位変動が起きな
い。また、相補出力信号端子ＯＵＴ，／ＯＵＴのうちの
ハイレベルＶＣＣが出力される方は、ｐチャネルＭＯＳ
ＦＥＴ（ＭＰ１またはＭＰ２）のドレイン・ソ−ス経路
を介してビット線ＢＬ，／ＢＬと接続されるが、ビット
線にはもともと電源電圧のレベルＶＣＣが現われている
ので、やはりビット線には出力信号遷移による電位変動
が生じない。その結果、図１のセンスアンプでは、消費
電力が小さく、かつ高速なセンス動作が可能なセンスア
ンプが実現できる。図８は、従来および本発明における
センスアンプの比較特性図である。 本発明のセンスア
ンプと、従来における図２、図３および図４のセンスア
ンプについて、センス遅延時間（センス動作に要する時
間）と１サイクル当りセンスアンプで消費される電流を
実験により求めると、図８に示すようになる。図２、図
３のセンスアンプでは遅延時間は小さいが、消費電流が
大きい。また、図４のセンスアンプでは消費電流は小さ
いが、遅延時間が大きい。これに対して、本発明のセン
スアンプでは、消費電流も遅延時間も両方とも小さいこ
とが明らかである。
【００１１】図６は、本発明の他の実施例を示すセンス
アンプの構成図、およびその電圧波形図である。図６
（ａ）のセンスアンプは、図１（ａ）のセンスアンプに
対してＭＯＳＦＥＴおよび電源の極性を全て逆に配置し
たものである。従って、図６（ｂ）に示すように、各信
号の極性は全て図１（ｂ）の場合と逆方向となる。図６
（ａ）（ｂ）のセンスアンプの構成および動作は、図１
（ａ）（ｂ）の説明から容易に類推できるので、説明を
省略する。図７は、本発明のさらに他の実施例を示すセ
ンスアンプの構成図である。この実施例では、図１
（ａ）に示すセンスアンプの相補出力ＯＵＴ，／ＯＵＴ
に、それぞれ２段のＣＭＯＳインバ−タＩ１，Ｉ２およ
びＩ３，Ｉ４を接続したものである。センスアンプの出
力には、図５に示すように、多数のメモリセルが接続さ
れており、大きな負荷容量が接続されているが、このよ
うな場合にはＣＭＯＳインバ−タを接続することによ
り、強力に負荷を駆動することが可能である。なお、接
続されるＣＭＯＳインバ−タの段数は、２段に限定され
ず、１段でも３段以上でも差し支えない。
アンプの構成図、およびその電圧波形図である。図６
（ａ）のセンスアンプは、図１（ａ）のセンスアンプに
対してＭＯＳＦＥＴおよび電源の極性を全て逆に配置し
たものである。従って、図６（ｂ）に示すように、各信
号の極性は全て図１（ｂ）の場合と逆方向となる。図６
（ａ）（ｂ）のセンスアンプの構成および動作は、図１
（ａ）（ｂ）の説明から容易に類推できるので、説明を
省略する。図７は、本発明のさらに他の実施例を示すセ
ンスアンプの構成図である。この実施例では、図１
（ａ）に示すセンスアンプの相補出力ＯＵＴ，／ＯＵＴ
に、それぞれ２段のＣＭＯＳインバ−タＩ１，Ｉ２およ
びＩ３，Ｉ４を接続したものである。センスアンプの出
力には、図５に示すように、多数のメモリセルが接続さ
れており、大きな負荷容量が接続されているが、このよ
うな場合にはＣＭＯＳインバ−タを接続することによ
り、強力に負荷を駆動することが可能である。なお、接
続されるＣＭＯＳインバ−タの段数は、２段に限定され
ず、１段でも３段以上でも差し支えない。
【００１２】前述のように、図９に示す二階層構成のセ
ンスアンプからなるセンス系では、メインセンスアンプ
に本発明を適用することにより、デ−タバスＤＢ，／Ｄ
Ｂの低振幅化による効果的な低消費電力化を図ることが
可能である。すなわち、図９のブロックセレクタにデ−
タバスの電圧振幅を低振幅化するための回路、例えば図
１０（ａ）（ｂ）に示すような回路を付加することによ
り、デ−タバスの充電あるいは放電時に流れる電流Ｉ１
を電圧振幅（ＶＳ）に比例して低減することができる。
そして、本発明のセンスアンプを適用したメインセンス
アンプでは、定常電流が流れることがないので、メイン
センスアンプで消費される電流Ｉ２は電圧振幅に依らず
に小さい値に保持される。従って、デ−タバスＤＢ，／
ＤＢを低振幅化することにより、センス系全体の効果的
な消費電力の低減化が可能となる。図１１は、本発明に
おけるデ−タバスが低振幅化された二階層構成のセンス
系の特性図である。図１１の上側の特性図では、デ−タ
バスの電圧振幅ＶＳを０〜ＶＣＣの間で駆動すると、そ
の電圧値に比例してデ−タバスの充電または放電に要す
る電流値Ｉ１も大きくなることを示している。この特性
は、本発明も従来も同じである。図１１の下側の特性図
では、デ−タバスの電圧振幅ＶＳを０〜ＶＣＣの間で駆
動すると、従来の図２のセンスアンプを用いたメインセ
ンスアンプでは消費電流Ｉ２は電圧値を上げるに従って
低下していくのに対して、本発明の図１のセンスアンプ
を用いたメインセンスアンプではデ−タバスの電圧振幅
に関係なく、一定の低消費電流を保持することがわか
る。
ンスアンプからなるセンス系では、メインセンスアンプ
に本発明を適用することにより、デ−タバスＤＢ，／Ｄ
Ｂの低振幅化による効果的な低消費電力化を図ることが
可能である。すなわち、図９のブロックセレクタにデ−
タバスの電圧振幅を低振幅化するための回路、例えば図
１０（ａ）（ｂ）に示すような回路を付加することによ
り、デ−タバスの充電あるいは放電時に流れる電流Ｉ１
を電圧振幅（ＶＳ）に比例して低減することができる。
そして、本発明のセンスアンプを適用したメインセンス
アンプでは、定常電流が流れることがないので、メイン
センスアンプで消費される電流Ｉ２は電圧振幅に依らず
に小さい値に保持される。従って、デ−タバスＤＢ，／
ＤＢを低振幅化することにより、センス系全体の効果的
な消費電力の低減化が可能となる。図１１は、本発明に
おけるデ−タバスが低振幅化された二階層構成のセンス
系の特性図である。図１１の上側の特性図では、デ−タ
バスの電圧振幅ＶＳを０〜ＶＣＣの間で駆動すると、そ
の電圧値に比例してデ−タバスの充電または放電に要す
る電流値Ｉ１も大きくなることを示している。この特性
は、本発明も従来も同じである。図１１の下側の特性図
では、デ−タバスの電圧振幅ＶＳを０〜ＶＣＣの間で駆
動すると、従来の図２のセンスアンプを用いたメインセ
ンスアンプでは消費電流Ｉ２は電圧値を上げるに従って
低下していくのに対して、本発明の図１のセンスアンプ
を用いたメインセンスアンプではデ−タバスの電圧振幅
に関係なく、一定の低消費電流を保持することがわか
る。
【００１３】図１０（ａ）および（ｂ）の回路について
説明する。図１０（ａ）では、チップ内部あるいは外部
で発生した電源Ｖｂｉａｓ（０Ｖ＜Ｖｂｉａｓ＜ＶＣ
Ｃ）を利用している。ロ−カルセンスアンプｉ（ｉ＝１
〜ｎ）より出力され、ノ−ドＮ２およびＮ３より入力さ
れた相補信号（振幅＝ＶＣＣ）は、ｐチャネルＭＯＳＦ
ＥＴ（ＭＰ２５）とｎチャネルＭＯＳＦＥＴ（ＭＮ２
６）およびｐチャネルＭＯＳＦＥＴ（ＭＰ２６）とｎチ
ャネルＭＯＳＦＥＴ（ＭＮ２７）の２つのＣＭＯＳイン
バ−タにより低振幅化される。すなわち、０〜ＶＣＣの
電圧振幅がＶｂｉａｓ〜ＶＣＣの電圧振幅に変換され
て、振幅＝ＶＣＣ−Ｖｂｉａｓ、ロウレベル＝Ｖｂｉａ
ｓ、ハイレベル＝ＶＣＣとなる。ブロックｉの選択信号
がハイレベル（ＶＣＣ）になると、これらのＣＭＯＳイ
ンバ−タの出力信号はｎチャネルＭＯＳＦＥＴ（ＭＮ２
８，ＭＮ２９）およびｐチャネルＭＯＳＦＥＴ（ＭＰ２
７，ＭＰ２８）のドレイン・ソ−ス経路を介してノ−ド
Ｎ４およびノ−ドＮ５からデ−タバスに出力される。図
１０（ｂ）では、ｐチャネルＭＯＳＦＥＴ（ＭＰ２９，
ＭＰ３０）の閾値を利用して、より簡単に振幅化を行っ
ている。すなわち、ノ−ドＮ６およびＮ７から入力され
た相補信号（振幅＝ＶＣＣ）は、ブロックｉの選択信号
がハイレベル（ＶＣＣ）になると、ｐチャネルＭＯＳＦ
ＥＴ（ＭＰ２９，ＭＰ３０）のソ−ス・ドレイン経路を
介してノ−ドＮ８およびＮ９よりデ−タバスに出力され
る。このとき、ノ−ドＮ６またはＮ７の電位が０Ｖ（Ｇ
ＮＤ）に低下しても、ノ−ドＮ８またはＮ９の電位はｐ
チャネルＭＯＳＦＥＴ（ＭＰ２９，ＭＰ３０）の閾値電
圧Ｖｔｈまでしか低下しない。すなわち、ＭＰ２９，Ｍ
Ｐ３０の閾値＝−Ｖｔｈ，Ｖｔｈ＞０であるため、振幅
＝ＶＣＣ−Ｖｔｈ、ロウレベル＝Ｖｔｈ、ハイレベル＝
ＶＣＣとなって、デ−タバスへの出力信号が低振幅化さ
れる。
説明する。図１０（ａ）では、チップ内部あるいは外部
で発生した電源Ｖｂｉａｓ（０Ｖ＜Ｖｂｉａｓ＜ＶＣ
Ｃ）を利用している。ロ−カルセンスアンプｉ（ｉ＝１
〜ｎ）より出力され、ノ−ドＮ２およびＮ３より入力さ
れた相補信号（振幅＝ＶＣＣ）は、ｐチャネルＭＯＳＦ
ＥＴ（ＭＰ２５）とｎチャネルＭＯＳＦＥＴ（ＭＮ２
６）およびｐチャネルＭＯＳＦＥＴ（ＭＰ２６）とｎチ
ャネルＭＯＳＦＥＴ（ＭＮ２７）の２つのＣＭＯＳイン
バ−タにより低振幅化される。すなわち、０〜ＶＣＣの
電圧振幅がＶｂｉａｓ〜ＶＣＣの電圧振幅に変換され
て、振幅＝ＶＣＣ−Ｖｂｉａｓ、ロウレベル＝Ｖｂｉａ
ｓ、ハイレベル＝ＶＣＣとなる。ブロックｉの選択信号
がハイレベル（ＶＣＣ）になると、これらのＣＭＯＳイ
ンバ−タの出力信号はｎチャネルＭＯＳＦＥＴ（ＭＮ２
８，ＭＮ２９）およびｐチャネルＭＯＳＦＥＴ（ＭＰ２
７，ＭＰ２８）のドレイン・ソ−ス経路を介してノ−ド
Ｎ４およびノ−ドＮ５からデ−タバスに出力される。図
１０（ｂ）では、ｐチャネルＭＯＳＦＥＴ（ＭＰ２９，
ＭＰ３０）の閾値を利用して、より簡単に振幅化を行っ
ている。すなわち、ノ−ドＮ６およびＮ７から入力され
た相補信号（振幅＝ＶＣＣ）は、ブロックｉの選択信号
がハイレベル（ＶＣＣ）になると、ｐチャネルＭＯＳＦ
ＥＴ（ＭＰ２９，ＭＰ３０）のソ−ス・ドレイン経路を
介してノ−ドＮ８およびＮ９よりデ−タバスに出力され
る。このとき、ノ−ドＮ６またはＮ７の電位が０Ｖ（Ｇ
ＮＤ）に低下しても、ノ−ドＮ８またはＮ９の電位はｐ
チャネルＭＯＳＦＥＴ（ＭＰ２９，ＭＰ３０）の閾値電
圧Ｖｔｈまでしか低下しない。すなわち、ＭＰ２９，Ｍ
Ｐ３０の閾値＝−Ｖｔｈ，Ｖｔｈ＞０であるため、振幅
＝ＶＣＣ−Ｖｔｈ、ロウレベル＝Ｖｔｈ、ハイレベル＝
ＶＣＣとなって、デ−タバスへの出力信号が低振幅化さ
れる。
【００１４】図１２は、本発明のセンスアンプで使用さ
れる制御信号ΦＳＡを、ＳＲＡＭ内部で生成する方法を
示す図である。図１２（ａ）は、信号の時間変化を示す
図、図１２（ｂ）は、前提となるΦＡｉを生成するΦＡ
ｉ生成回路の構成図、図１２（ｃ）は、制御信号ΦＳＡ
を生成するためのΦＳＡ生成回路の構成図である。図１
２（ａ）のＡｉ（ｉ＝１〜ｋ）はアドレス信号であり、
ΦＡｉはそれぞれのアドレス信号Ａｉが変化した直後か
ら一定時間内（ｔｄ１）のみロウレベル（ＧＮＤ）とな
る信号である。このΦＡｉ信号を利用して、一定時間
（ｔｄ２）のみハイレベルとなる制御信号ΦＳＡが生成
される。すなわち、アドレス信号Ａｉが確定した時点か
ら一定時間（ｔｄ１よりも若干長い時間）経過した後か
らセンスアンプを活性化し、さらに一定時間（ｔｄ２）
経過した後に不活性化する制御信号ΦＳＡを、全てのΦ
Ａｉ信号をもとにして生成する。先ず、図１２（ｂ）の
ΦＡｉ生成回路は、ＥＸＮＯＲ回路の一方の入力にアド
レス信号Ａｉを、他方の入力に２ｍ＋１段のインバ−タ
を接続した遅延回路を通したアドレス信号Ａｉを、それ
ぞれ入力する。遅延回路による遅延時間は、ｔｄ１とな
るようにｍが決定される。次に、図１２（ｃ）のΦＳＡ
生成回路は、ＮＯＲ回路の一方の入力にインバ−タを介
してΦＡ１，ΦＡ２，・・・ΦＡｉ，・・・ΦＡｋの論
理積信号を、他方の入力に２ｎ＋１段のインバ−タを接
続した遅延回路を通して上記と同じ論理積信号を、それ
ぞれ入力する。遅延回路による遅延時間は、ｔｄ２とな
るようにｎが決定される。図１３（ａ）〜（ｅ）は、図
１２（ｂ）（ｃ）の回路動作の説明図である。図１２
（ｂ）におけるＥＸＮＯＲ回路の入力と出力の論理関係
値は、図１３（ａ）に示すような値となる。すなわち、
図１２（ｂ）のＥＸＮＯＲ回路の一方の入力になるアド
レス信号Ａｉは図１３（ｂ）に示す波形で示され、他方
の入力になる遅延回路の信号Ａｉ′は、図１３（ｃ）に
示す波形で示されるように、Ａｉの立上りからｔｄ１だ
け遅れて立下る。ＥＸＮＯＲ回路の出力ＯＵＴ、つまり
ΦＡｉ信号は両入力Ａｉ，Ａｉ′が０，０または１，１
のときのみ１となる（図１３（ｄ）参照）。次に、図１
２（ｃ）のＮＯＲ回路の一方の入力になる論理積信号は
図１３（ｄ）の波形からインバ−タにより僅かに遅れた
信号であり、他方の入力になる遅延回路の信号は、さら
にそれからｔｄ２だけ遅れた信号である。従って、出力
信号ΦＳＡは図１３（ｅ）に示すような波形となる。
れる制御信号ΦＳＡを、ＳＲＡＭ内部で生成する方法を
示す図である。図１２（ａ）は、信号の時間変化を示す
図、図１２（ｂ）は、前提となるΦＡｉを生成するΦＡ
ｉ生成回路の構成図、図１２（ｃ）は、制御信号ΦＳＡ
を生成するためのΦＳＡ生成回路の構成図である。図１
２（ａ）のＡｉ（ｉ＝１〜ｋ）はアドレス信号であり、
ΦＡｉはそれぞれのアドレス信号Ａｉが変化した直後か
ら一定時間内（ｔｄ１）のみロウレベル（ＧＮＤ）とな
る信号である。このΦＡｉ信号を利用して、一定時間
（ｔｄ２）のみハイレベルとなる制御信号ΦＳＡが生成
される。すなわち、アドレス信号Ａｉが確定した時点か
ら一定時間（ｔｄ１よりも若干長い時間）経過した後か
らセンスアンプを活性化し、さらに一定時間（ｔｄ２）
経過した後に不活性化する制御信号ΦＳＡを、全てのΦ
Ａｉ信号をもとにして生成する。先ず、図１２（ｂ）の
ΦＡｉ生成回路は、ＥＸＮＯＲ回路の一方の入力にアド
レス信号Ａｉを、他方の入力に２ｍ＋１段のインバ−タ
を接続した遅延回路を通したアドレス信号Ａｉを、それ
ぞれ入力する。遅延回路による遅延時間は、ｔｄ１とな
るようにｍが決定される。次に、図１２（ｃ）のΦＳＡ
生成回路は、ＮＯＲ回路の一方の入力にインバ−タを介
してΦＡ１，ΦＡ２，・・・ΦＡｉ，・・・ΦＡｋの論
理積信号を、他方の入力に２ｎ＋１段のインバ−タを接
続した遅延回路を通して上記と同じ論理積信号を、それ
ぞれ入力する。遅延回路による遅延時間は、ｔｄ２とな
るようにｎが決定される。図１３（ａ）〜（ｅ）は、図
１２（ｂ）（ｃ）の回路動作の説明図である。図１２
（ｂ）におけるＥＸＮＯＲ回路の入力と出力の論理関係
値は、図１３（ａ）に示すような値となる。すなわち、
図１２（ｂ）のＥＸＮＯＲ回路の一方の入力になるアド
レス信号Ａｉは図１３（ｂ）に示す波形で示され、他方
の入力になる遅延回路の信号Ａｉ′は、図１３（ｃ）に
示す波形で示されるように、Ａｉの立上りからｔｄ１だ
け遅れて立下る。ＥＸＮＯＲ回路の出力ＯＵＴ、つまり
ΦＡｉ信号は両入力Ａｉ，Ａｉ′が０，０または１，１
のときのみ１となる（図１３（ｄ）参照）。次に、図１
２（ｃ）のＮＯＲ回路の一方の入力になる論理積信号は
図１３（ｄ）の波形からインバ−タにより僅かに遅れた
信号であり、他方の入力になる遅延回路の信号は、さら
にそれからｔｄ２だけ遅れた信号である。従って、出力
信号ΦＳＡは図１３（ｅ）に示すような波形となる。
【００１５】図１４は、本発明の一実施例を示すマイク
ロプロセッサの構成図である。このマイクロプロセッサ
１１は、本発明のセンスアンプを搭載したＳＲＡＭ１２
を内蔵している。マイクロプロセッサ１１は、一般に演
算・制御部１３、メモリ１２、バスインタフェ−ス１４
を具備しており、それらの機能ブロック相互間は内部バ
ス１５を介して接続されている。例えば、‘ISSCC DIG
EST OF TECHNICAL PAPERS’ＦＥＢＲＵＡＲＹ １９
９２， ｐｐ．１０６〜１０７に記載されていよう
に、近年、マイクロプロセッサの高性能化が進むに伴っ
て、３２ビットないし６４ビット等の広い内部バスを有
するマイクロプロセッサが現われている。通常、メモリ
１２から内部バス１５へのデ−タの読み出しは、全ビッ
ト並列に行われるため、メモリ１２には内部バス１５の
ビット数と同一個数のセンスアンプが必要となる。従っ
て、マイクロプロセッサ１１の内部バス１５が拡張され
るに伴って、多数のセンスアンプを具備したＳＲＡＭ１
２が必要となる。本発明のセンスアンプは、前述のよう
に、低消費電力でかつ高速動作が可能であるため、この
ような用途に対してもそれほど消費電力は増大せず、し
かも高速なメモリの読み出しが可能である。その結果、
マイクロプロセッサ１１の低消費電力化および高速化に
極めて有効である。
ロプロセッサの構成図である。このマイクロプロセッサ
１１は、本発明のセンスアンプを搭載したＳＲＡＭ１２
を内蔵している。マイクロプロセッサ１１は、一般に演
算・制御部１３、メモリ１２、バスインタフェ−ス１４
を具備しており、それらの機能ブロック相互間は内部バ
ス１５を介して接続されている。例えば、‘ISSCC DIG
EST OF TECHNICAL PAPERS’ＦＥＢＲＵＡＲＹ １９
９２， ｐｐ．１０６〜１０７に記載されていよう
に、近年、マイクロプロセッサの高性能化が進むに伴っ
て、３２ビットないし６４ビット等の広い内部バスを有
するマイクロプロセッサが現われている。通常、メモリ
１２から内部バス１５へのデ−タの読み出しは、全ビッ
ト並列に行われるため、メモリ１２には内部バス１５の
ビット数と同一個数のセンスアンプが必要となる。従っ
て、マイクロプロセッサ１１の内部バス１５が拡張され
るに伴って、多数のセンスアンプを具備したＳＲＡＭ１
２が必要となる。本発明のセンスアンプは、前述のよう
に、低消費電力でかつ高速動作が可能であるため、この
ような用途に対してもそれほど消費電力は増大せず、し
かも高速なメモリの読み出しが可能である。その結果、
マイクロプロセッサ１１の低消費電力化および高速化に
極めて有効である。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
消費電力が小さく、かつ高速動作が可能なセンスアン
プ、ならびにそれを用いたＳＲＡＭが実現できる。ま
た、このセンスアンプを搭載したＳＲＡＭをマイクロプ
ロセッサに内蔵させることにより、低消費電力化と高速
化が可能なマイクロプロセッサを実現することができ
る。また、ロ−カルセンスアンプとメインセンスアンプ
での二階層で構成されるセンス系においては、これらを
接続するデ−タバスの電圧振幅を低振幅化した場合、メ
インセンスアンプで定常電流が流れないため、センス系
全体として消費電力の低減が可能となり、効率的なセン
ス系が実現できる。
消費電力が小さく、かつ高速動作が可能なセンスアン
プ、ならびにそれを用いたＳＲＡＭが実現できる。ま
た、このセンスアンプを搭載したＳＲＡＭをマイクロプ
ロセッサに内蔵させることにより、低消費電力化と高速
化が可能なマイクロプロセッサを実現することができ
る。また、ロ−カルセンスアンプとメインセンスアンプ
での二階層で構成されるセンス系においては、これらを
接続するデ−タバスの電圧振幅を低振幅化した場合、メ
インセンスアンプで定常電流が流れないため、センス系
全体として消費電力の低減が可能となり、効率的なセン
ス系が実現できる。
【００１７】
【図１】本発明の一実施例を示すセンスアンプの構成図
および電圧波形図である。
および電圧波形図である。
【図２】従来のラッチ型センスアンプの構成図である。
【図３】従来のカレントミラ−型センスアンプの構成図
である。
である。
【図４】従来のビット線出力型センスアンプの構成図お
よび電圧波形図である。
よび電圧波形図である。
【図５】従来および本発明におけるビット線とそれに付
随する回路図およびメモリセルの構成図である。
随する回路図およびメモリセルの構成図である。
【図６】本発明の他の実施例を示すセンスアンプの構成
図および電圧波形図である。
図および電圧波形図である。
【図７】本発明のさらに他の実施例を示すセンスアンプ
の構成図である。
の構成図である。
【図８】従来および本発明のセンスアンプの特性図であ
る。
る。
【図９】本発明におけるデ−タバスが低振幅化された二
階層構成のセンス系の構成図である。
階層構成のセンス系の構成図である。
【図１０】本発明におけるブロックセレクタに内蔵され
た低振幅化回路の構成図である。
た低振幅化回路の構成図である。
【図１１】図９における二階層構成センス系の特性図で
ある。
ある。
【図１２】本発明のセンスアンプで使用される制御信号
の生成回路の波形図および構成図である。
の生成回路の波形図および構成図である。
【図１３】図１１における制御信号生成回路の動作説明
図である。
図である。
【図１４】本発明のセンスアンプを搭載したＳＲＡＭを
内蔵するマイクロプロセッサの構成図である。
内蔵するマイクロプロセッサの構成図である。
ＭＰ１〜３０ ｐチャネルＭＯＳＦＥＴ ＭＮ１〜２９ ｎチャネルＭＯＳＦＥＴ Ｉ１〜６ ＣＭＯＳインバ−タ Ｑ１０ ＰＮＰトランジスタ ＶＣＣ 電源電位 ＧＮＤ 接地電位 ＢＬ，／ＢＬ ビット線 ＯＵＴ，／ＯＵＴ 出力端子 ΦＳＡ，／ΦＳＡ，ＳＡＣ 制御信号端子 ＭＣ１，ＭＣ２，・・・ＭＣｎ メモリセル ＷＬ１，ＷＬ２，・・・・・ＷＬｎ ワ−ド線 ＤＢ，／ＤＢ デ−タバス Ｎ２，Ｎ３，Ｎ６，Ｎ７ 入力端子 Ｎ４，Ｎ５，Ｎ８，Ｎ９ 出力端子 Ｖｂｉａｓ 電源 Ａｉ アドレス信号 Ｃ１，Ｃ２ 寄生容量 １１ マイクロプロセッサ １２ ＳＲＡＭ １３ 演算、制御部 １４ バスインタ−フェイス １５ 内部バス １６ 外部バス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図３のセンスアンプはカレントミラー型と
呼ばれるもので、例えば、‘ISSCCDIGEST OF TECHNIC
AL PAPERS'FEBRUARY 1985 pp.58〜59に記載されてい
る。図３の回路において、ビット線ＢＬと／ＢＬの間に
生じた僅かな電位差は、図２のセンスアンプと類似した
動作により増幅され、相補信号が出力ノード対ＯＵＴ，
／ＯＵＴに出力される。すなわち、いま、ＢＬがハイレ
ベル、／ＢＬがロウレベルであるとすると、終局的には
ＭＮ７がオン、ＭＮ１０がオフとなり、ＭＮ１０のＶＣ
Ｃ側ノードにはハイレベル電圧、ＭＮ７のＶＣＣ側ノー
ドにはロウレベル電圧が得られ、ミラー効果によりＭＮ
８，ＭＰ８，ＭＰ７がオフ、ＭＮ９，ＭＰ９，ＭＰ１０
がオンとなり、増幅された相補信号がＯＵＴ，／ＯＵＴ
に取り出される。ここでは、ＭＮ１１が図２におけるＭ
Ｎ６と同じ役割を果している。図４のセンスアンプは、
例えば、‘IEEE JOURNAL OF SOLID-STATE CIRCUIT
S,VOL.27’NO.5 MAY 1992 pp.776〜782に記載されて
いる。図４（ａ）はその回路構成図であり、図４（ｂ）
は信号の時間変化の概略を示す図である。センスアンプ
の活性化信号ΦＳＡおよび／ΦＳＡがハイレベルおよび
ロウレベルにそれぞれ変化すると（図４（ｂ）の電圧波
形参照）、ＭＮ１４，ＭＰ１３がいずれもオンとなり、
ＭＰ１１，ＭＰ１２，ＭＮ１２，ＭＮ１３からなるラッ
チ回路が活性化され、ビット線ＢＬと／ＢＬの電位差自
体が増幅されて、ビット線ＢＬ，／ＢＬに出力される。
すなわち、いま、図４（ｂ）の最初の部分のＢＬ，／Ｂ
Ｌのように、僅かにＢＬがハイレベル、／ＢＬがロウレ
ベルであるとすると、終局的には図４（ｂ）の最終の部
分に示すように、ＭＮ１３，ＭＰ１１がオン、ＭＰ１
２，ＭＮ１２がオフとなり、ＭＮ１３の／ＢＬ側ノード
はＧＮＤレベル電圧、ＭＮ１２のＢＬ側ノードはＶＣＣ
レベル電圧になり、ＢＬ，／ＢＬを介してこの差電位が
出力される。通常、ＳＲＡＭのセンスアンプは、動作を
高速化する目的で複数段接続して用いられる。その場
合、図９に示すように、ローカルセンスアンプおよびメ
インセンスアンプからなる二階層構成が一般的に用いら
れる。図９に示すように、デコーダ回路によりメモリセ
ルが選択されると、対応するブロックのローカルセンス
アンプで増幅された信号が、デコーダ回路により制御さ
れるブロックセレクタを介してデータバス（ＤＢ，／Ｄ
Ｂ）に伝達される。さらに、これをメインセンスアンプ
で差動増幅を行う。このような二階層構成に関しては、
例えば、‘IEEEJOURNAL OF SOLID-STATE CIRCUITS,V
OL.25’NO.5,OCTOBER 1990 pp.1082〜1092に記載され
ている。
呼ばれるもので、例えば、‘ISSCCDIGEST OF TECHNIC
AL PAPERS'FEBRUARY 1985 pp.58〜59に記載されてい
る。図３の回路において、ビット線ＢＬと／ＢＬの間に
生じた僅かな電位差は、図２のセンスアンプと類似した
動作により増幅され、相補信号が出力ノード対ＯＵＴ，
／ＯＵＴに出力される。すなわち、いま、ＢＬがハイレ
ベル、／ＢＬがロウレベルであるとすると、終局的には
ＭＮ７がオン、ＭＮ１０がオフとなり、ＭＮ１０のＶＣ
Ｃ側ノードにはハイレベル電圧、ＭＮ７のＶＣＣ側ノー
ドにはロウレベル電圧が得られ、ミラー効果によりＭＮ
８，ＭＰ８，ＭＰ７がオフ、ＭＮ９，ＭＰ９，ＭＰ１０
がオンとなり、増幅された相補信号がＯＵＴ，／ＯＵＴ
に取り出される。ここでは、ＭＮ１１が図２におけるＭ
Ｎ６と同じ役割を果している。図４のセンスアンプは、
例えば、‘IEEE JOURNAL OF SOLID-STATE CIRCUIT
S,VOL.27’NO.5 MAY 1992 pp.776〜782に記載されて
いる。図４（ａ）はその回路構成図であり、図４（ｂ）
は信号の時間変化の概略を示す図である。センスアンプ
の活性化信号ΦＳＡおよび／ΦＳＡがハイレベルおよび
ロウレベルにそれぞれ変化すると（図４（ｂ）の電圧波
形参照）、ＭＮ１４，ＭＰ１３がいずれもオンとなり、
ＭＰ１１，ＭＰ１２，ＭＮ１２，ＭＮ１３からなるラッ
チ回路が活性化され、ビット線ＢＬと／ＢＬの電位差自
体が増幅されて、ビット線ＢＬ，／ＢＬに出力される。
すなわち、いま、図４（ｂ）の最初の部分のＢＬ，／Ｂ
Ｌのように、僅かにＢＬがハイレベル、／ＢＬがロウレ
ベルであるとすると、終局的には図４（ｂ）の最終の部
分に示すように、ＭＮ１３，ＭＰ１１がオン、ＭＰ１
２，ＭＮ１２がオフとなり、ＭＮ１３の／ＢＬ側ノード
はＧＮＤレベル電圧、ＭＮ１２のＢＬ側ノードはＶＣＣ
レベル電圧になり、ＢＬ，／ＢＬを介してこの差電位が
出力される。通常、ＳＲＡＭのセンスアンプは、動作を
高速化する目的で複数段接続して用いられる。その場
合、図９に示すように、ローカルセンスアンプおよびメ
インセンスアンプからなる二階層構成が一般的に用いら
れる。図９に示すように、デコーダ回路によりメモリセ
ルが選択されると、対応するブロックのローカルセンス
アンプで増幅された信号が、デコーダ回路により制御さ
れるブロックセレクタを介してデータバス（ＤＢ，／Ｄ
Ｂ）に伝達される。さらに、これをメインセンスアンプ
で差動増幅を行う。このような二階層構成に関しては、
例えば、‘IEEEJOURNAL OF SOLID-STATE CIRCUITS,V
OL.25’NO.5,OCTOBER 1990 pp.1082〜1092に記載され
ている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
各種のセンスアンプでは、低消費電力性と高速性を両立
させることが困難であった。すなわち、前述の図２のラ
ッチ型センスアンプと図３のカレントミラー型センスア
ンプは高速であるが、消費電力が大きく、図４のセンス
アンプは低消費電力であるが、低速動作であるという問
題があった。すなわち、図２および図３のセンスアンプ
では、相補信号（ＯＵＴ，／ＯＵＴ）を出力している期
間中、直流電流が流れ続けるため、消費電力が大きくな
る。例えば、図２のセンスアンプのビット線ＢＬ，／Ｂ
Ｌは最初はほぼ同電位であるから、ＭＮ４とＭＮ５はと
もにオン状態にあり、また出力ノード対ＯＵＴ，／ＯＵ
Ｔのいずれか一方はロウレベルが出力されるため、ＭＰ
５とＭＰ６のいずれかはオン状態にあり、さらにセンス
アンプ動作時にはＭＮ６は常時オン状態にある。従っ
て、経路Ａまたは経路Ｂのいずれかには定常電流が流れ
ることになる。図３のセンスアンプにおいても、ＢＬ，
／ＢＬがほぼ同電位であるため、ＭＮ７とＭＮ１０はい
ずれもオン状態にあり、またＯＵＴまたは／ＯＵＴにハ
イレベルが出力されるときにＭＰ１０またはＭＰ７がオ
ン状態となる。さらに、センスアンプ動作時には、ＭＮ
１１は常時オン状態である。従って、経路Ｄまたは経路
Ｃには、定常電流が流れることになる。次に、図４のセ
ンスアンプは、出力が確定すると電流は流れなくなるの
で、消費電力が比較的小さい。例えば、ビット線ＢＬが
ハイレベル（ＶＣＣ）で、／ＢＬがロウレベル（ＧＮ
Ｄ）になった場合、ＭＰ１２とＭＮ１２はオフとなるた
め、定常電流が流れる経路は存在しなくなる。しかしな
がら、このセンスアンプが動作時にビット線ＢＬ，／Ｂ
Ｌを駆動しなくてはならないため、センス動作が低速と
なってしまう。一般に、ビット線ＢＬ，／ＢＬには、極
めて多数のメモリセルが接続されており（図５参照）、
センスアンプが非常に大きな負荷容量（メモリセルの寄
生容量を図４のＣ１，Ｃ２で示している）を駆動するこ
とになるからである。このように、図２、図３のセンス
アンプでは消費電力が大きく、図４のセンスアンプでは
動作が低速であるため、従来のセンスアンプでは低消費
電力性と高速性とを両立させることは困難である。
各種のセンスアンプでは、低消費電力性と高速性を両立
させることが困難であった。すなわち、前述の図２のラ
ッチ型センスアンプと図３のカレントミラー型センスア
ンプは高速であるが、消費電力が大きく、図４のセンス
アンプは低消費電力であるが、低速動作であるという問
題があった。すなわち、図２および図３のセンスアンプ
では、相補信号（ＯＵＴ，／ＯＵＴ）を出力している期
間中、直流電流が流れ続けるため、消費電力が大きくな
る。例えば、図２のセンスアンプのビット線ＢＬ，／Ｂ
Ｌは最初はほぼ同電位であるから、ＭＮ４とＭＮ５はと
もにオン状態にあり、また出力ノード対ＯＵＴ，／ＯＵ
Ｔのいずれか一方はロウレベルが出力されるため、ＭＰ
５とＭＰ６のいずれかはオン状態にあり、さらにセンス
アンプ動作時にはＭＮ６は常時オン状態にある。従っ
て、経路Ａまたは経路Ｂのいずれかには定常電流が流れ
ることになる。図３のセンスアンプにおいても、ＢＬ，
／ＢＬがほぼ同電位であるため、ＭＮ７とＭＮ１０はい
ずれもオン状態にあり、またＯＵＴまたは／ＯＵＴにハ
イレベルが出力されるときにＭＰ１０またはＭＰ７がオ
ン状態となる。さらに、センスアンプ動作時には、ＭＮ
１１は常時オン状態である。従って、経路Ｄまたは経路
Ｃには、定常電流が流れることになる。次に、図４のセ
ンスアンプは、出力が確定すると電流は流れなくなるの
で、消費電力が比較的小さい。例えば、ビット線ＢＬが
ハイレベル（ＶＣＣ）で、／ＢＬがロウレベル（ＧＮ
Ｄ）になった場合、ＭＰ１２とＭＮ１２はオフとなるた
め、定常電流が流れる経路は存在しなくなる。しかしな
がら、このセンスアンプが動作時にビット線ＢＬ，／Ｂ
Ｌを駆動しなくてはならないため、センス動作が低速と
なってしまう。一般に、ビット線ＢＬ，／ＢＬには、極
めて多数のメモリセルが接続されており（図５参照）、
センスアンプが非常に大きな負荷容量（メモリセルの寄
生容量を図４のＣ１，Ｃ２で示している）を駆動するこ
とになるからである。このように、図２、図３のセンス
アンプでは消費電力が大きく、図４のセンスアンプでは
動作が低速であるため、従来のセンスアンプでは低消費
電力性と高速性とを両立させることは困難である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】図９に示したように、センスアンプをロー
カルとメインの二階層構成にする場合には、データバス
ＤＢ，／ＤＢはブロック１〜Ｎが配列される方向に非常
に長い距離に渡った配線となるため、大きな配線容量を
伴う。従って、データバスの充放電に際しては、大電流
Ｉ１が流れることになるため、消費電力が増大する原因
となる。充放電電流Ｉ１を低減する対策として、ブロッ
クセレクタにデータバスの電圧振幅を制限するための回
路を対加して、データバスの電圧振幅を低振幅化するこ
とが考えられる。その回路としては、図１０（ａ）に示
すVbiasによる低振幅化と、図１０（ｂ）に示すＭＯＳ
の閾値による低振幅化がある。しかし、この場合に、メ
インセンスアンプとして図２または図３のセンスアンプ
を使用するならば、メインセンスアンプに定常電流Ｉ２
が流れるようになる。すなわち、前述のように、これら
のセンスアンプでは互いに電位差の小さい相補信号が入
力されると、定常電流が流れるからである。結局、ロー
カルセンスアンプにおいて、データバスの低振幅化を図
って充放電電流Ｉ１を低減しても、メインセンスアンプ
の定常電流Ｉ２が増大するので、二段階のセンスアンプ
全体としての効果的な消費電力低減は不可能である。ま
た、図４のセンスアンプをメインセンスアンプとして使
用した場合には、出力確定時にはデータバスＤＢ，／Ｄ
Ｂがフルスィングした状態となるため、データバスの低
振幅化を行うことが原理的に不可能である。このよう
に、従来のセンスアンプをメインセンスアンプ（図２お
よび図３のセンスアンプ）として使用した場合、ローカ
ルセンスアンプでデータバスの低振幅化を行っても、効
果的に消費電力を低減することは不可能である。また、
図４のセンスアンプをメインセンスアンプとして使用し
た場合には、データバスの低振幅化自体が図れないとい
う問題がある。本発明の目的は、これら従来の課題を解
決し、消費電力が小さく、かつ高速なセンス動作が可能
なセンスアンプを提供することにある。また、本発明の
目的は、ローカルセンスアンプとメインセンスアンプを
接続したデータバスの電圧振幅を低振幅化したとき、メ
インセンスアンプで定常電流が流れないので、センス系
全体としての効果的な消費電力低減が可能なＳＲＡＭを
提供することにある。また、本発明の目的は、消費電力
が小さく、かつ高速なセンス動作が可能なセンスアンプ
を具備したＳＲＡＭを持つマイクロプロセッサを提供す
ることにある。
カルとメインの二階層構成にする場合には、データバス
ＤＢ，／ＤＢはブロック１〜Ｎが配列される方向に非常
に長い距離に渡った配線となるため、大きな配線容量を
伴う。従って、データバスの充放電に際しては、大電流
Ｉ１が流れることになるため、消費電力が増大する原因
となる。充放電電流Ｉ１を低減する対策として、ブロッ
クセレクタにデータバスの電圧振幅を制限するための回
路を対加して、データバスの電圧振幅を低振幅化するこ
とが考えられる。その回路としては、図１０（ａ）に示
すVbiasによる低振幅化と、図１０（ｂ）に示すＭＯＳ
の閾値による低振幅化がある。しかし、この場合に、メ
インセンスアンプとして図２または図３のセンスアンプ
を使用するならば、メインセンスアンプに定常電流Ｉ２
が流れるようになる。すなわち、前述のように、これら
のセンスアンプでは互いに電位差の小さい相補信号が入
力されると、定常電流が流れるからである。結局、ロー
カルセンスアンプにおいて、データバスの低振幅化を図
って充放電電流Ｉ１を低減しても、メインセンスアンプ
の定常電流Ｉ２が増大するので、二段階のセンスアンプ
全体としての効果的な消費電力低減は不可能である。ま
た、図４のセンスアンプをメインセンスアンプとして使
用した場合には、出力確定時にはデータバスＤＢ，／Ｄ
Ｂがフルスィングした状態となるため、データバスの低
振幅化を行うことが原理的に不可能である。このよう
に、従来のセンスアンプをメインセンスアンプ（図２お
よび図３のセンスアンプ）として使用した場合、ローカ
ルセンスアンプでデータバスの低振幅化を行っても、効
果的に消費電力を低減することは不可能である。また、
図４のセンスアンプをメインセンスアンプとして使用し
た場合には、データバスの低振幅化自体が図れないとい
う問題がある。本発明の目的は、これら従来の課題を解
決し、消費電力が小さく、かつ高速なセンス動作が可能
なセンスアンプを提供することにある。また、本発明の
目的は、ローカルセンスアンプとメインセンスアンプを
接続したデータバスの電圧振幅を低振幅化したとき、メ
インセンスアンプで定常電流が流れないので、センス系
全体としての効果的な消費電力低減が可能なＳＲＡＭを
提供することにある。また、本発明の目的は、消費電力
が小さく、かつ高速なセンス動作が可能なセンスアンプ
を具備したＳＲＡＭを持つマイクロプロセッサを提供す
ることにある。
フロントページの続き (72)発明者 松浦 達治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (7)
- 【請求項１】 ＳＲＡＭのセンスアンプにおいて、ソ−
ス端子に第１の入力信号線が接続された第１のｐチャネ
ルＭＯＳＦＥＴと、ソ−ス端子に第２の入力信号線が接
続された第２のｐチャネルＭＯＳＦＥＴと、ドレイン端
子が上記第１のｐチャネルＭＯＳＦＥＴのドレイン端子
に接続され、ゲ−ト端子が上記第２のｐチャネルＭＯＳ
ＦＥＴのドレイン端子および上記第１のｐチャネルＭＯ
ＳＦＥＴのゲ−ト端子に接続された第１のｎチャネルＭ
ＯＳＦＥＴと、ドレイン端子が上記第２のｐチャネルＭ
ＯＳＦＥＴのドレイン端子に接続され、ゲ−ト端子が上
記第１のｐチャネルＭＯＳＦＥＴのドレイン端子および
上記第２のｐチャネルＭＯＳＦＥＴのゲ−ト端子に接続
され、ソ−ス端子が上記第１のｎチャネルＭＯＳＦＥＴ
のソ−ス端子に接続された第２のｎチャネルＭＯＳＦＥ
Ｔと、第１の電源と上記第１のｎチャネルＭＯＳＦＥＴ
のソ−ス端子との間の導通／非導通を制御する第１のス
イッチング回路と、第２の電源と上記第１のｐチャネル
ＭＯＳＦＥＴのドレイン端子との間の導通／非導通を制
御する第２のスイッチング回路と、上記第２の電源と上
記第２のｐチャネルＭＯＳＦＥＴのドレイン端子との間
の導通／非導通を制御する第３のスイッチング回路とを
具備することを特徴とするセンスアンプ。 - 【請求項２】 請求項１に記載のセンスアンプにおい
て、上記第１のスイッチング回路は、ドレイン端子が上
記第１のｎチャネルＭＯＳＦＥＴのソ−ス端子に接続さ
れ、ソ−ス端子が上記第１の電源に接続された第３のｎ
チャネルＭＯＳＦＥＴからなり、上記第２のスイッチン
グ回路は、ドレイン端子が上記第１のｐチャネルＭＯＳ
ＦＥＴのドレイン端子に接続され、ソ−ス端子が上記第
２の電源に接続された第３のｐチャネルＭＯＳＦＥＴか
らなり、上記第３のスイッチング回路は、ドレイン端子
が上記第２のｐチャネルＭＯＳＦＥＴのドレイン端子に
接続され、ソ−ス端子が上記第２の電源に接続された第
４のｐチャネルＭＯＳＦＥＴからなり、上記第３のｎチ
ャネルＭＯＳＦＥＴのゲ−ト端子、上記第３のｐチャネ
ルＭＯＳＦＥＴのゲ−ト端子、および上記第４のｐチャ
ネルＭＯＳＦＥＴのゲ−ト端子は、センスアンプを活性
化させる第１の制御信号に応答して動作することを特徴
とするセンスアンプ。 - 【請求項３】 ＳＲＡＭのセンスアンプにおいて、ソ−
ス端子に第１の入力信号線が接続された第１のｎチャネ
ルＭＯＳＦＥＴと、ソ−ス端子に第２の入力信号線が接
続された第２のｎチャネルＭＯＳＦＥＴと、ドレイン端
子が上記第１のｎチャネルＭＯＳＦＥＴのドレイン端子
に接続され、ゲ−ト端子が上記第２のｎチャネルＭＯＳ
ＦＥＴのドレイン端子および上記第１のｎチャネルＭＯ
ＳＦＥＴのゲ−ト端子に接続された第１のｐチャネルＭ
ＯＳＦＥＴと、ドレイン端子が上記第２のｎチャネルＭ
ＯＳＦＥＴのドレイン端子に接続され、ゲ−ト端子が上
記第１のｎチャネルＭＯＳＦＥＴのドレイン端子および
上記第２のｎチャネルＭＯＳＦＥＴのゲ−ト端子に接続
され、ソ−ス端子が上記第１のｐチャネルＭＯＳＦＥＴ
のソ−ス端子に接続された第２のｐチャネルＭＯＳＦＥ
Ｔと、第２の電源と上記第１のｐチャネルＭＯＳＦＥＴ
のソ−ス端子との間の導通／非導通を制御する第１のス
イッチング回路と、第１の電源と上記第１のｎチャネル
ＭＯＳＦＥＴのドレイン端子との間の導通／非導通を制
御する第２のスイッチング回路と、上記第１の電源と上
記第２のｎチャネルＭＯＳＦＥＴのドレイン端子との間
の導通／非導通を制御する第３のスイッチング回路とを
具備することを特徴とするセンスアンプ。 - 【請求項４】 請求項３に記載のセンスアンプにおい
て、上記第１のスイッチング回路は、ドレイン端子が上
記第１のｐチャネルＭＯＳＦＥＴのソ−ス端子に接続さ
れ、ソ−ス端子が上記第２の電源に接続された第３のｐ
チャネルＭＯＳＦＥＴからなり、上記第２のスイッチン
グ回路は、ドレイン端子が上記第１のｎチャネルＭＯＳ
ＦＥＴのドレイン端子に接続され、ソ−ス端子が上記第
１の電源に接続された第３のｎチャネルＭＯＳＦＥＴか
らなり、上記第３のスイッチング回路は、ドレイン端子
が上記第２のｎチャネルＭＯＳＦＥＴのドレイン端子に
接続され、ソ−ス端子が上記第１の電源に接続された第
４のｎチャネルＭＯＳＦＥＴからなり、上記第３のｐチ
ャネルＭＯＳＦＥＴのゲ−ト端子、上記第３のｎチャネ
ルＭＯＳＦＥＴのゲ−ト端子、および第４のｎチャネル
ＭＯＳＦＥＴのゲ−ト端子は、センスアンプを活性化さ
せる第１の制御信号に応答して動作することを特徴とす
るセンスアンプ。 - 【請求項５】 請求項１に記載のセンスアンプの上記第
１の入力信号線は、複数個のメモリセルを接続し、かつ
第５のｐチャネルＭＯＳＦＥＴ（またはｎチャネルＭＯ
ＳＦＥＴ）のドレイン・ソ−ス経路を介して上記第２の
電源に接続され、同じく上記第２の入力信号線は、上記
複数個のメモリセルを接続し、かつ第６のｐチャネルＭ
ＯＳＦＥＴ（またはｎチャネルＭＯＳＦＥＴ）のドレイ
ン・ソ−ス経路を介して上記第２の電源に接続されてい
ることを特徴とするＳＲＡＭ。 - 【請求項６】 ロ−カルセンスアンプとメインセンスア
ンプからなる二階層構成のセンス系を持ち、デコ−ダ回
路によりメモリセルが選択されると、対応するブロック
のロ−カルセンスアンプで増幅された信号が、デコ−ダ
回路により制御されるブロックセレクタを介してデ−タ
バスに伝達されるようなＳＲＡＭにおいて、上記ブロッ
クセレクタによりデ−タバスの電圧振幅を低振幅化する
ロ−カルセンスアンプと、上記デ−タバスを介して請求
項１または３に記載のセンスアンプを接続し、該ロ−カ
ルセンスアンプが出力する相補信号対に入力端子対が応
答するようなメインセンスアンプ回路とを具備したこと
を特徴とするＳＲＡＭ。 - 【請求項７】 請求項１または３に記載のセンスアンプ
を具備したＳＲＡＭを、同一チップ内に内蔵しているこ
とを特徴とするマイクロプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268263A JPH06119784A (ja) | 1992-10-07 | 1992-10-07 | センスアンプとそれを用いたｓｒａｍとマイクロプロセッサ |
| KR1019930020672A KR100272918B1 (ko) | 1992-10-07 | 1993-10-06 | 센스앰프와 그것을 이용한 스택이틱 랜덤 억세스 메모리와 마이크로프로세서 |
| US08/133,218 US5534800A (en) | 1992-10-07 | 1993-10-07 | Sense amplifier, SRAM, and microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4268263A JPH06119784A (ja) | 1992-10-07 | 1992-10-07 | センスアンプとそれを用いたｓｒａｍとマイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119784A true JPH06119784A (ja) | 1994-04-28 |
Family
ID=17456148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4268263A Pending JPH06119784A (ja) | 1992-10-07 | 1992-10-07 | センスアンプとそれを用いたｓｒａｍとマイクロプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5534800A (ja) |
| JP (1) | JPH06119784A (ja) |
| KR (1) | KR100272918B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0877780A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | 差動型センスアンプとそれを用いたスタティックｒａｍ及びデータ伝送回路 |
| JP2007133927A (ja) * | 2005-11-08 | 2007-05-31 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
| US7414908B2 (en) | 2003-12-03 | 2008-08-19 | International Business Machines Corporation | Magnetic memory device |
| US8164962B2 (en) | 2008-10-10 | 2012-04-24 | Renesas Electronics Corporation | Semiconductor memory apparatus |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668765A (en) * | 1996-06-06 | 1997-09-16 | Philips Electronics North America Corporation | Charge transfer sense amplifier |
| US5834953A (en) * | 1996-11-25 | 1998-11-10 | Rockwell International Corporation | High speed current sense amplifier |
| US5751648A (en) * | 1997-01-31 | 1998-05-12 | International Business Machines Corporation | Two stage sensing for large static memory arrays |
| US5982673A (en) * | 1997-09-30 | 1999-11-09 | Siemens Aktiengesellschaft | Secondary sense amplifier with window discriminator for self-timed operation |
| US6184722B1 (en) | 1998-09-02 | 2001-02-06 | Kabushiki Kaisha Toshiba | Latch-type sense amplifier for amplifying low level differential input signals |
| US6791370B1 (en) * | 1999-07-16 | 2004-09-14 | Micron Technology, Inc. | Apparatus and method for adjusting clock skew |
| JP3813400B2 (ja) * | 1999-11-29 | 2006-08-23 | 富士通株式会社 | 半導体記憶装置 |
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