JPH09200007A - 差動増幅器 - Google Patents
差動増幅器Info
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Abstract
(57)【要約】
【課題】 電流消耗を低減させた差動増幅器を提供する
こと。 【解決手段】 本発明の差動増幅器は、ゲートを介して
第１入力信号を受信する第１トランジスタ手段と、ゲー
トを介して第２入力信号を受信する第２トランジスタ手
段と、第１トランジスタ手段と第１電源電位の間に位置
する第３トランジスタ手段と、第２トランジスタ手段と
第１電源電位の間に位置し、第１共通ノードを介して第
３トランジスタのゲートに連結されるゲートを有する第
４トランジスタ手段と、第１トランジスタ及び第２トラ
ンジスタの第２共通ノードと第２電源電位の間に位置す
る電流ソース手段を含み、電流ソース手段はゲートを介
して所定電位のイネーブル信号を受信する第５トランジ
スタと、ゲートを介して第１入力信号、又は第２入力信
号を受信し第５トランジスタと直列に連結される第６ト
ランジスタ手段でなる。
こと。 【解決手段】 本発明の差動増幅器は、ゲートを介して
第１入力信号を受信する第１トランジスタ手段と、ゲー
トを介して第２入力信号を受信する第２トランジスタ手
段と、第１トランジスタ手段と第１電源電位の間に位置
する第３トランジスタ手段と、第２トランジスタ手段と
第１電源電位の間に位置し、第１共通ノードを介して第
３トランジスタのゲートに連結されるゲートを有する第
４トランジスタ手段と、第１トランジスタ及び第２トラ
ンジスタの第２共通ノードと第２電源電位の間に位置す
る電流ソース手段を含み、電流ソース手段はゲートを介
して所定電位のイネーブル信号を受信する第５トランジ
スタと、ゲートを介して第１入力信号、又は第２入力信
号を受信し第５トランジスタと直列に連結される第６ト
ランジスタ手段でなる。
Description
【０００１】
【発明の属する技術分野】本発明は差動増幅器に関し、
特に電流消耗を低減させた差動増幅器に関する。
特に電流消耗を低減させた差動増幅器に関する。
【０００２】
【従来の技術】一般に、差動増幅器は二つの入力信号を
受信しこれら信号の差信号を増幅する。
受信しこれら信号の差信号を増幅する。
【０００３】図１は、従来のＮＭＯＳ及びＰＭＯＳタイ
プ（type）の差動増幅器を示す回路図である。
プ（type）の差動増幅器を示す回路図である。
【０００４】図１（Ａ）は、ＮＭＯＳタイプの差動増幅
器であり、電源電圧（Ｖｃｃ）及びノード（Ｎ１、Ｎ
２）の間にそれぞれ接続されゲートがノード（Ｎ１）に
共通に連結されたカレント ミラー（current mirror）
構造を成すＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）
と、ノード（Ｎ１）及びノード（Ｎ３）の間に接続され
ゲートに基準電位（Ｖｒｅｆ）が印加されるＮＭＯＳト
ランジスタ（ＭＮ１）と、ノード（Ｎ２）及びノード
（Ｎ３）の間に接続されゲートに入力信号（ｉｎ１）が
印加されるＮＭＯＳトランジスタ（ＭＮ２）と、ノード
（Ｎ３）及び接地電圧（Ｖｓｓ）の間に接続されゲート
にイネーブル信号（ｅｎ）が印加されるＮＭＯＳトラン
ジスタ（ＭＮ３）で構成されている。
器であり、電源電圧（Ｖｃｃ）及びノード（Ｎ１、Ｎ
２）の間にそれぞれ接続されゲートがノード（Ｎ１）に
共通に連結されたカレント ミラー（current mirror）
構造を成すＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）
と、ノード（Ｎ１）及びノード（Ｎ３）の間に接続され
ゲートに基準電位（Ｖｒｅｆ）が印加されるＮＭＯＳト
ランジスタ（ＭＮ１）と、ノード（Ｎ２）及びノード
（Ｎ３）の間に接続されゲートに入力信号（ｉｎ１）が
印加されるＮＭＯＳトランジスタ（ＭＮ２）と、ノード
（Ｎ３）及び接地電圧（Ｖｓｓ）の間に接続されゲート
にイネーブル信号（ｅｎ）が印加されるＮＭＯＳトラン
ジスタ（ＭＮ３）で構成されている。
【０００５】この構成による差動増幅器の動作を考察し
てみれば、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）及
びＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のチャンネ
ルの長さ（channel length）及び幅（width)が同様であ
りイネーブル（ｅｎ）信号が“ハイ”の時、ｉｎ１の電
位が基準電圧（Ｖｒｃｆ）より高ければＮＭＯＳトラン
ジスタ（ＭＮ２）に流れる電流がＮＭＯＳトランジスタ
（ＭＮ１）に流れる電流より大きく出力端子（ｏｕｔ
１）の電位は“ロー”となり、ｉｎ１の電位が基準電圧
（Ｖｒｅｆ）より低ければＮＭＯＳトランジスタ（Ｎ
１）に流れる電流がＮＭＯＳトランジスタ（Ｎ２）に流
れる電流より大きく出力端子（ｏｕｔ１）は“ハイ”と
なる。
てみれば、ＰＭＯＳトランジスタ（ＭＰ１、ＭＰ２）及
びＮＭＯＳトランジスタ（ＭＮ１、ＭＮ２）のチャンネ
ルの長さ（channel length）及び幅（width)が同様であ
りイネーブル（ｅｎ）信号が“ハイ”の時、ｉｎ１の電
位が基準電圧（Ｖｒｃｆ）より高ければＮＭＯＳトラン
ジスタ（ＭＮ２）に流れる電流がＮＭＯＳトランジスタ
（ＭＮ１）に流れる電流より大きく出力端子（ｏｕｔ
１）の電位は“ロー”となり、ｉｎ１の電位が基準電圧
（Ｖｒｅｆ）より低ければＮＭＯＳトランジスタ（Ｎ
１）に流れる電流がＮＭＯＳトランジスタ（Ｎ２）に流
れる電流より大きく出力端子（ｏｕｔ１）は“ハイ”と
なる。
【０００６】図１（Ｂ）は、ＰＭＯＳタイプの差動増幅
器であり、電源電圧（Ｖｃｃ）及びノード（Ｎ４）の間
に接続されゲートにイネーブル信号（ｅｎｂ）が印加さ
れるＰＭＯＳトランジスタ（ＭＰ３）と、ノード（Ｎ
４）及びノード（Ｎ５）の間に接続されゲートに基準電
位（Ｖｒｅｆ）が印加されるＰＭＯＳトランジスタ（Ｍ
Ｐ４）と、ノード（Ｎ４）及び出力端子（Ｎ６）の間に
接続されゲートに入力信号（ｉｎ２）が印加されるＰＭ
ＯＳトランジスタ（ＭＰ５）と、ノード（Ｎ５、Ｎ６）
及び接地電圧（Ｖｓｓ）の間にそれぞれ接続されゲート
がノード（Ｎ５）へ共通に連結されたカレント ミラー
構造のＮＭＯＳトランジスタ（ＭＮ４、ＭＮ５）で構成
されている。
器であり、電源電圧（Ｖｃｃ）及びノード（Ｎ４）の間
に接続されゲートにイネーブル信号（ｅｎｂ）が印加さ
れるＰＭＯＳトランジスタ（ＭＰ３）と、ノード（Ｎ
４）及びノード（Ｎ５）の間に接続されゲートに基準電
位（Ｖｒｅｆ）が印加されるＰＭＯＳトランジスタ（Ｍ
Ｐ４）と、ノード（Ｎ４）及び出力端子（Ｎ６）の間に
接続されゲートに入力信号（ｉｎ２）が印加されるＰＭ
ＯＳトランジスタ（ＭＰ５）と、ノード（Ｎ５、Ｎ６）
及び接地電圧（Ｖｓｓ）の間にそれぞれ接続されゲート
がノード（Ｎ５）へ共通に連結されたカレント ミラー
構造のＮＭＯＳトランジスタ（ＭＮ４、ＭＮ５）で構成
されている。
【０００７】同様に、ＰＭＯＳトランジスタ（ＭＰ４、
ＭＰ５）及びＮＭＯＳトランジスタ（ＭＮ４、ＭＮ５）
のチャンネル長さ及び幅が同一であり、イネーブル（ｅ
ｎｂ）信号が“ロー”の時、ｉｎ２の電位が基準電圧
（Ｖｒｅｆ）より低ければＰＭＯＳトランジスタ（ＭＰ
５）に流れる電流がＰＭＯＳトランジスタ（ＭＰ４）に
流れる電流より大きく出力端子（ｏｕｔ２）の電位は
“ハイ”となり、ｉｎ２の電位が基準電圧（Ｖｒｅｆ）
より高ければＰＭＯＳトランジスタ（ＭＰ４）に流れる
電流がＰＭＯＳトランジスタ（ＭＰ５）に流れる電流よ
り大きくて出力端子（ｏｕｔ２）は“ロー”になる。
ＭＰ５）及びＮＭＯＳトランジスタ（ＭＮ４、ＭＮ５）
のチャンネル長さ及び幅が同一であり、イネーブル（ｅ
ｎｂ）信号が“ロー”の時、ｉｎ２の電位が基準電圧
（Ｖｒｅｆ）より低ければＰＭＯＳトランジスタ（ＭＰ
５）に流れる電流がＰＭＯＳトランジスタ（ＭＰ４）に
流れる電流より大きく出力端子（ｏｕｔ２）の電位は
“ハイ”となり、ｉｎ２の電位が基準電圧（Ｖｒｅｆ）
より高ければＰＭＯＳトランジスタ（ＭＰ４）に流れる
電流がＰＭＯＳトランジスタ（ＭＰ５）に流れる電流よ
り大きくて出力端子（ｏｕｔ２）は“ロー”になる。
【０００８】一般に、最近の半導体メモリではＳＤＲＡ
Ｍのように速い速度を要求するディラムが多く開発され
ており、差動増幅器を入力バッファに用いる傾向が現れ
ている。ところが、このような形態の差動増幅器では、
図１に示すように、ｅｎとｅｎｂをそれぞれ“ハイ”、
“ロー”にイネーブルさせれば、基準電圧レベルが普通
１．４Ｖのためｉｎ１／ｉｎ２の電位とは係わりなくＮ
ＭＯＳトランジスタ（ＭＮ１）及びＰＭＯＳトランジス
タ（ＭＰ４）を介して一定の電流が流れることになる。
従って、待機状態で不要な電力消耗が発生することにな
る。
Ｍのように速い速度を要求するディラムが多く開発され
ており、差動増幅器を入力バッファに用いる傾向が現れ
ている。ところが、このような形態の差動増幅器では、
図１に示すように、ｅｎとｅｎｂをそれぞれ“ハイ”、
“ロー”にイネーブルさせれば、基準電圧レベルが普通
１．４Ｖのためｉｎ１／ｉｎ２の電位とは係わりなくＮ
ＭＯＳトランジスタ（ＭＮ１）及びＰＭＯＳトランジス
タ（ＭＰ４）を介して一定の電流が流れることになる。
従って、待機状態で不要な電力消耗が発生することにな
る。
【０００９】即ち、ｉｎ１／ｉｎ２の波形が図１（Ｃ）
のような場合、ｉｎ１／ｉｎ２の電位がＴ１（ハイ電
位）状態であれＴ２（ロー電位）状態であれ、これらの
状態に係りなく常に電流を消耗する。
のような場合、ｉｎ１／ｉｎ２の電位がＴ１（ハイ電
位）状態であれＴ２（ロー電位）状態であれ、これらの
状態に係りなく常に電流を消耗する。
【００１０】一般に、ＳＤＲＡＭで差動増幅器を入力バ
ッファに用いる場合に、差動増幅器の入力信号（ｉｎ
１、ｉｎ２）に係りなく基準電位（Ｖｒｅｆ）が入力さ
れる素子が常にターンオンされ多くの電流を消耗する欠
点がある。
ッファに用いる場合に、差動増幅器の入力信号（ｉｎ
１、ｉｎ２）に係りなく基準電位（Ｖｒｅｆ）が入力さ
れる素子が常にターンオンされ多くの電流を消耗する欠
点がある。
【００１１】
【発明が解決しようとする課題】従って、本発明では入
力信号により動作が制御されるスイッチ素子を差動増幅
器のプルアップ、又はプルダウン、ドライバ端に現わし
入力信号が入力されない場合には差動増幅器の動作を制
御することにより、待機時の電流消耗を低減した差動増
幅器を提供することにその目的がある。
力信号により動作が制御されるスイッチ素子を差動増幅
器のプルアップ、又はプルダウン、ドライバ端に現わし
入力信号が入力されない場合には差動増幅器の動作を制
御することにより、待機時の電流消耗を低減した差動増
幅器を提供することにその目的がある。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、本発明の差動増幅器は、ゲートを介して第１入力信
号を受信する第１トランジスタ手段と、ゲートを介して
第２入力信号を受信する第２トランジスタ手段と、第１
トランジスタ手段と第１電源電位の間に位置する第３ト
ランジスタ手段と、第２トランジスタ手段と第１電源電
位の間に位置し、第１共通ノードを介して第３トランジ
スタのゲートに連結されるゲートを有する第４トランジ
スタ手段と、第１トランジスタ及び第２トランジスタの
第２共通ノードと第２電源電位の間に位置する電流ソー
ス手段を備え、電流ソース手段は、ゲートを介して所定
電位のイネーブル信号を受信する第５トランジスタと、
ゲートを介して第１入力信号、又は第２入力信号を受信
し第５トランジスタと直列に連結される第６トランジス
タ手段を含む。
に、本発明の差動増幅器は、ゲートを介して第１入力信
号を受信する第１トランジスタ手段と、ゲートを介して
第２入力信号を受信する第２トランジスタ手段と、第１
トランジスタ手段と第１電源電位の間に位置する第３ト
ランジスタ手段と、第２トランジスタ手段と第１電源電
位の間に位置し、第１共通ノードを介して第３トランジ
スタのゲートに連結されるゲートを有する第４トランジ
スタ手段と、第１トランジスタ及び第２トランジスタの
第２共通ノードと第２電源電位の間に位置する電流ソー
ス手段を備え、電流ソース手段は、ゲートを介して所定
電位のイネーブル信号を受信する第５トランジスタと、
ゲートを介して第１入力信号、又は第２入力信号を受信
し第５トランジスタと直列に連結される第６トランジス
タ手段を含む。
【００１３】また、前記目的を達成するために、本発明
の他の差動増幅器は、ゲートを介して第１入力信号を受
信する第１トランジスタ手段と、ゲートを介して第２入
力信号を受信する第２トランジスタ手段と、第１トラン
ジスタ手段と第１電源電位の間に位置する第３トランジ
スタ手段と、第２トランジスタ手段と第１電源電位の間
に位置し、第１共通ノードを介して第３トランジスタの
ゲートに連結されるゲートを有する第４トランジスタ手
段と、第１トランジスタ及び第２トランジスタの第２共
通ノードと第２電源電位の間に位置する電流ソース手段
を備え、電流ソース手段は、ゲートを介して所定電位の
イネーブル信号を受信する第５トランジスタ手段と、ゲ
ートを介して第１入力信号を受信する第６トランジスタ
手段と、ゲートを介して第２入力信号を受信する第７ト
ランジスタ手段を含み、第５トランジスタ手段と第６ト
ランジスタ手段と第７トランジスタ手段は直列に連結さ
れるものである。
の他の差動増幅器は、ゲートを介して第１入力信号を受
信する第１トランジスタ手段と、ゲートを介して第２入
力信号を受信する第２トランジスタ手段と、第１トラン
ジスタ手段と第１電源電位の間に位置する第３トランジ
スタ手段と、第２トランジスタ手段と第１電源電位の間
に位置し、第１共通ノードを介して第３トランジスタの
ゲートに連結されるゲートを有する第４トランジスタ手
段と、第１トランジスタ及び第２トランジスタの第２共
通ノードと第２電源電位の間に位置する電流ソース手段
を備え、電流ソース手段は、ゲートを介して所定電位の
イネーブル信号を受信する第５トランジスタ手段と、ゲ
ートを介して第１入力信号を受信する第６トランジスタ
手段と、ゲートを介して第２入力信号を受信する第７ト
ランジスタ手段を含み、第５トランジスタ手段と第６ト
ランジスタ手段と第７トランジスタ手段は直列に連結さ
れるものである。
【００１４】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態をさらに詳細に説明することにする。
の実施形態をさらに詳細に説明することにする。
【００１５】図２は、本発明の第１実施形態に係る差動
増幅器の回路図であり、図２（Ａ）は、ＮＭＯＳタイプ
の差動増幅器を、図２（Ｂ）は、ＰＭＯＳタイプの差動
増幅器を示すものである。
増幅器の回路図であり、図２（Ａ）は、ＮＭＯＳタイプ
の差動増幅器を、図２（Ｂ）は、ＰＭＯＳタイプの差動
増幅器を示すものである。
【００１６】先ず、図２（Ａ）に示すＮＭＯＳタイプの
差動増幅器は電源電圧（Ｖｃｃ）及びノード（Ｎ１、Ｎ
２）の間にそれぞれ接続され、ゲートがノード（Ｎ１）
に共通に連結されたカレント ミラー（current mirro
r）構造を成すＰＭＯＳトランジスタ（ＭＰ１、ＭＰ
２）と、ノード（Ｎ１）及びノード（Ｎ３）の間に接続
されゲートに基準電位（Ｖｒｅｆ）が印加されるＮＭＯ
Ｓトランジスタ（ＭＮ１）と、ノード（Ｎ２）及びノー
ド（Ｎ３）の間に接続されゲートに入力信号（ｉｎ１）
が印加されるＮＭＯＳトランジスタ（ＭＮ２）と、ノー
ド（Ｎ３）及びノード（Ｎ７）の間に接続されゲートに
入力信号（ｉｎ１）が印加されるＮＭＯＳトランジスタ
（ＭＮ６）と、ノード（Ｎ７）及び接地電圧（Ｖｓｓ）
の間に接続されゲートにイネーブル信号（ｅｎ）が印加
されるＮＭＯＳトランジスタ（ＭＮ３）を備える。
差動増幅器は電源電圧（Ｖｃｃ）及びノード（Ｎ１、Ｎ
２）の間にそれぞれ接続され、ゲートがノード（Ｎ１）
に共通に連結されたカレント ミラー（current mirro
r）構造を成すＰＭＯＳトランジスタ（ＭＰ１、ＭＰ
２）と、ノード（Ｎ１）及びノード（Ｎ３）の間に接続
されゲートに基準電位（Ｖｒｅｆ）が印加されるＮＭＯ
Ｓトランジスタ（ＭＮ１）と、ノード（Ｎ２）及びノー
ド（Ｎ３）の間に接続されゲートに入力信号（ｉｎ１）
が印加されるＮＭＯＳトランジスタ（ＭＮ２）と、ノー
ド（Ｎ３）及びノード（Ｎ７）の間に接続されゲートに
入力信号（ｉｎ１）が印加されるＮＭＯＳトランジスタ
（ＭＮ６）と、ノード（Ｎ７）及び接地電圧（Ｖｓｓ）
の間に接続されゲートにイネーブル信号（ｅｎ）が印加
されるＮＭＯＳトランジスタ（ＭＮ３）を備える。
【００１７】入力信号ｉｎ１の波形が図２（Ｃ）と同じ
場合、Ｔ１区間の間の電位が“Ｈ＝３Ｖ”であり、Ｔ２
区間の間の電位が“Ｌ＝０Ｖ”と仮定する時、大部分の
ＳＤＲＡＭの場合においてはｉｎ１をクロック信号と考
えればクロックのライジングエッジ（rising edge)区間
で全ての動作が生じることになる。即ち、ｉｎ１の電位
がハイにイネーブルされると（Ｔ１区間）ＮＭＯＳトラ
ンジスタ（ＭＮ６）がターンオンされチップ（chip) を
動作させるが、ｉｎ１の電位がローにイネーブルされる
と（Ｔ２区間）ＮＭＯＳトランジスタ（ＭＮ６）がター
ンオフされ電力消耗を低減することができる。
場合、Ｔ１区間の間の電位が“Ｈ＝３Ｖ”であり、Ｔ２
区間の間の電位が“Ｌ＝０Ｖ”と仮定する時、大部分の
ＳＤＲＡＭの場合においてはｉｎ１をクロック信号と考
えればクロックのライジングエッジ（rising edge)区間
で全ての動作が生じることになる。即ち、ｉｎ１の電位
がハイにイネーブルされると（Ｔ１区間）ＮＭＯＳトラ
ンジスタ（ＭＮ６）がターンオンされチップ（chip) を
動作させるが、ｉｎ１の電位がローにイネーブルされる
と（Ｔ２区間）ＮＭＯＳトランジスタ（ＭＮ６）がター
ンオフされ電力消耗を低減することができる。
【００１８】図２（Ｂ）に示すＰＭＯＳタイプの差動増
幅器は、電源電圧（Ｖｃｃ）及びノード（Ｎ８）の間に
接続されゲートにイネーブル信号（ｅｎｂ）が印加され
るＰＭＯＳトランジスタ（ＭＰ３）と、ノード（Ｎ８）
及びノード（Ｎ４）の間に接続されゲートに入力信号
（ｉｎ２）が印加されるＰＭＯＳトランジスタ（ＭＰ
６）と、ノード（Ｎ４）及びノード（Ｎ５）の間に接続
されゲートに基準電位（Ｖｒｅｆ）が印加されるＰＭＯ
Ｓトランジスタ（ＭＰ４）と、ノード（Ｎ４）及び出力
端子ノード（Ｎ６）の間に接続されゲートに入力信号
（ｉｎ２）が印加されるＰＭＯＳトランジスタ（ＭＰ
５）と、ノード（Ｎ５、Ｎ６）及び接地電圧（Ｖｓｓ）
の間にそれぞれ接続されゲートがノード（Ｎ５）に共通
に連結されたカレント ミラー構造のＮＭＯＳトランジ
スタ（ＭＮ４、ＭＮ５）を備える。
幅器は、電源電圧（Ｖｃｃ）及びノード（Ｎ８）の間に
接続されゲートにイネーブル信号（ｅｎｂ）が印加され
るＰＭＯＳトランジスタ（ＭＰ３）と、ノード（Ｎ８）
及びノード（Ｎ４）の間に接続されゲートに入力信号
（ｉｎ２）が印加されるＰＭＯＳトランジスタ（ＭＰ
６）と、ノード（Ｎ４）及びノード（Ｎ５）の間に接続
されゲートに基準電位（Ｖｒｅｆ）が印加されるＰＭＯ
Ｓトランジスタ（ＭＰ４）と、ノード（Ｎ４）及び出力
端子ノード（Ｎ６）の間に接続されゲートに入力信号
（ｉｎ２）が印加されるＰＭＯＳトランジスタ（ＭＰ
５）と、ノード（Ｎ５、Ｎ６）及び接地電圧（Ｖｓｓ）
の間にそれぞれ接続されゲートがノード（Ｎ５）に共通
に連結されたカレント ミラー構造のＮＭＯＳトランジ
スタ（ＭＮ４、ＭＮ５）を備える。
【００１９】ここで、入力信号（ｉｎ２）がＳＤＲＡＭ
のラスバー（ＲＡＳｂ）信号とすれば、ＲＡＳｂ信号は
ポーリング エッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）区間
で常に動作するようになっているため、図２（Ｃ）のＴ
２区間ではＰＭＯＳトランジスタ（ＭＰ６）がターンオ
ンされて正常動作するが、Ｔ１区間ではＰＭＯＳトラン
ジスタ（ＭＰ６）がターンオフされ電流消耗を低減させ
た。
のラスバー（ＲＡＳｂ）信号とすれば、ＲＡＳｂ信号は
ポーリング エッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）区間
で常に動作するようになっているため、図２（Ｃ）のＴ
２区間ではＰＭＯＳトランジスタ（ＭＰ６）がターンオ
ンされて正常動作するが、Ｔ１区間ではＰＭＯＳトラン
ジスタ（ＭＰ６）がターンオフされ電流消耗を低減させ
た。
【００２０】図３は、本発明の第２実施形態に係る差動
増幅器の回路図である。
増幅器の回路図である。
【００２１】図２と異なる点は、図２では二つの入力信
号中、一つが基準電位（Ｖｒｅｆ）（約１．４Ｖ）に一
定値を有するものであり、図３では二つの入力信号を用
いたものである。
号中、一つが基準電位（Ｖｒｅｆ）（約１．４Ｖ）に一
定値を有するものであり、図３では二つの入力信号を用
いたものである。
【００２２】図３（Ａ）は、ＮＭＯＳタイプの差動増幅
器の回路図であり、電源電圧（Ｖｃｃ）及びノード（Ｎ
１、Ｎ２）の間にそれぞれ接続されゲートがノード（Ｎ
１）へ共通に連結されたカレント ミラー（current mi
rror）構造を成すＰＭＯＳトランジスタ（ＭＰ１、ＭＰ
２）と、ノード（Ｎ１）及びノード（Ｎ３）の間に接続
されゲートに入力信号（ｉｎ１ｂ）が印加されるＮＭＯ
Ｓトランジスタ（ＭＮ１）と、ノード（Ｎ２）及びノー
ド（Ｎ３）の間に接続されゲートに入力信号（ｉｎ１）
が印加されるＮＭＯＳトランジスタ（ＭＮ２）と、ノー
ド（Ｎ３）及びノード（Ｎ７）の間に接続されゲートに
入力信号（ｉｎ１）が印加されるＮＭＯＳトランジスタ
（ＭＮ６）と、ノード（Ｎ７）及びノード（Ｎ９）の間
に接続されゲートに入力信号（ｉｎ１ｂ）が印加される
ＮＭＯＳトランジスタ（ＭＮ７）と、ノード（Ｎ９）及
び接地電圧（Ｖｓｓ）の間に接続されゲートにイネーブ
ル信号（ｅｎ）が印加されるＮＭＯＳトランジスタ（Ｍ
Ｎ３）を備える。
器の回路図であり、電源電圧（Ｖｃｃ）及びノード（Ｎ
１、Ｎ２）の間にそれぞれ接続されゲートがノード（Ｎ
１）へ共通に連結されたカレント ミラー（current mi
rror）構造を成すＰＭＯＳトランジスタ（ＭＰ１、ＭＰ
２）と、ノード（Ｎ１）及びノード（Ｎ３）の間に接続
されゲートに入力信号（ｉｎ１ｂ）が印加されるＮＭＯ
Ｓトランジスタ（ＭＮ１）と、ノード（Ｎ２）及びノー
ド（Ｎ３）の間に接続されゲートに入力信号（ｉｎ１）
が印加されるＮＭＯＳトランジスタ（ＭＮ２）と、ノー
ド（Ｎ３）及びノード（Ｎ７）の間に接続されゲートに
入力信号（ｉｎ１）が印加されるＮＭＯＳトランジスタ
（ＭＮ６）と、ノード（Ｎ７）及びノード（Ｎ９）の間
に接続されゲートに入力信号（ｉｎ１ｂ）が印加される
ＮＭＯＳトランジスタ（ＭＮ７）と、ノード（Ｎ９）及
び接地電圧（Ｖｓｓ）の間に接続されゲートにイネーブ
ル信号（ｅｎ）が印加されるＮＭＯＳトランジスタ（Ｍ
Ｎ３）を備える。
【００２３】若し、入力信号（ｉｎ１）の電位がハイか
らローに変化し入力信号（ｉｎ１ｂ）の電位が“ハイ”
状態であれば、入力信号（ｉｎ１）がハイからローにポ
ーリングされる瞬間の状態は差動増幅器により感知増幅
され、入力信号（ｉｎ１）がローに完全に行けばＮＭＯ
Ｓトランジスタ（ＭＮ６）をターンオフさせて電流消耗
を低減することができる。
らローに変化し入力信号（ｉｎ１ｂ）の電位が“ハイ”
状態であれば、入力信号（ｉｎ１）がハイからローにポ
ーリングされる瞬間の状態は差動増幅器により感知増幅
され、入力信号（ｉｎ１）がローに完全に行けばＮＭＯ
Ｓトランジスタ（ＭＮ６）をターンオフさせて電流消耗
を低減することができる。
【００２４】図３（Ｂ）は、ＰＭＯＳタイプの差動増幅
器の回路図であり、電源電圧及びノード（Ｎ１０）の間
に接続されゲートにイネーブル信号（ｅｎｂ）が印加さ
れるＰＭＯＳトランジスタ（ＭＰ３）と、ノード（Ｎ１
０）及びノード（Ｎ８）の間に接続されゲートに入力信
号（ｉｎ２ｂ）が印加されるＰＭＯＳトランジスタ（Ｍ
Ｐ６）と、ノード（Ｎ８）及びノード（Ｎ４）の間に接
続されゲートに入力信号（ｉｎ２）が印加されるＰＭＯ
Ｓトランジスタ（ＭＰ７）と、ノード（Ｎ４）及びノー
ド（Ｎ５）の間に接続されゲートに入力信号（ｉｎ２
ｂ）が印加されるＰＭＯＳトランジスタ（ＭＰ４）と、
ノード（Ｎ４）及び出力端子（Ｎ６）の間に接続されゲ
ートに入力信号（ｉｎ２）が印加されるＰＭＯＳトラン
ジスタ（ＭＰ５）と、ノード（Ｎ５、Ｎ６）及び接地電
圧（Ｖｓｓ）の間にそれぞれ接続されゲートがノード
（Ｎ５）に共通に連結されたカレント ミラー構造のＮ
ＭＯＳトランジスタ（ＭＮ４、ＭＮ５）を備える。
器の回路図であり、電源電圧及びノード（Ｎ１０）の間
に接続されゲートにイネーブル信号（ｅｎｂ）が印加さ
れるＰＭＯＳトランジスタ（ＭＰ３）と、ノード（Ｎ１
０）及びノード（Ｎ８）の間に接続されゲートに入力信
号（ｉｎ２ｂ）が印加されるＰＭＯＳトランジスタ（Ｍ
Ｐ６）と、ノード（Ｎ８）及びノード（Ｎ４）の間に接
続されゲートに入力信号（ｉｎ２）が印加されるＰＭＯ
Ｓトランジスタ（ＭＰ７）と、ノード（Ｎ４）及びノー
ド（Ｎ５）の間に接続されゲートに入力信号（ｉｎ２
ｂ）が印加されるＰＭＯＳトランジスタ（ＭＰ４）と、
ノード（Ｎ４）及び出力端子（Ｎ６）の間に接続されゲ
ートに入力信号（ｉｎ２）が印加されるＰＭＯＳトラン
ジスタ（ＭＰ５）と、ノード（Ｎ５、Ｎ６）及び接地電
圧（Ｖｓｓ）の間にそれぞれ接続されゲートがノード
（Ｎ５）に共通に連結されたカレント ミラー構造のＮ
ＭＯＳトランジスタ（ＭＮ４、ＭＮ５）を備える。
【００２５】同様に、入力信号（ｉｎ２ｂ）の初期状態
が、“ロー”状態の場合、入力信号（ｉｎ２）がローか
らハイに変化すれば、この変化する転移時間の間その差
を感知増幅してその結果を出力し、入力信号（ｉｎ２）
が完全に“ハイ”となればＰＭＯＳトランジスタ（ＭＰ
７）をターンオフさせ電流消耗を低減することができ
る。
が、“ロー”状態の場合、入力信号（ｉｎ２）がローか
らハイに変化すれば、この変化する転移時間の間その差
を感知増幅してその結果を出力し、入力信号（ｉｎ２）
が完全に“ハイ”となればＰＭＯＳトランジスタ（ＭＰ
７）をターンオフさせ電流消耗を低減することができ
る。
【００２６】一般に、差動増幅器内で入力信号等の差を
感知増幅するためには増幅器内である程度の時間が所要
されることになる。これを考慮して例えば、図３（Ａ）
でＮＭＯＳトランジスタ（ＭＮ６）のゲートに入力され
る入力信号（ｉｎ１）とＮＭＯＳトランジスタ（ＭＮ
７）のゲートに入力される入力信号（ｉｎ１ｂ）それぞ
れに対し、遅延回路を用いて入力信号を遅延させ用いる
ことができる。同様に、図３（Ｂ）でもＰＭＯＳトラン
ジスタ（ＭＰ６）のゲートに入力される入力信号（ｉｎ
２ｂ）と、ＰＭＯＳトランジスタ（ＭＰ７）のゲートに
入力される入力信号（ｉｎ２）それぞれに対し遅延回路
を用いて入力信号を遅延させることができる。この際、
遅延回路は抵抗とキャパシタで作られることができ、さ
らにトランジスタで作ることができる。従って、円滑な
動作が可能になる。
感知増幅するためには増幅器内である程度の時間が所要
されることになる。これを考慮して例えば、図３（Ａ）
でＮＭＯＳトランジスタ（ＭＮ６）のゲートに入力され
る入力信号（ｉｎ１）とＮＭＯＳトランジスタ（ＭＮ
７）のゲートに入力される入力信号（ｉｎ１ｂ）それぞ
れに対し、遅延回路を用いて入力信号を遅延させ用いる
ことができる。同様に、図３（Ｂ）でもＰＭＯＳトラン
ジスタ（ＭＰ６）のゲートに入力される入力信号（ｉｎ
２ｂ）と、ＰＭＯＳトランジスタ（ＭＰ７）のゲートに
入力される入力信号（ｉｎ２）それぞれに対し遅延回路
を用いて入力信号を遅延させることができる。この際、
遅延回路は抵抗とキャパシタで作られることができ、さ
らにトランジスタで作ることができる。従って、円滑な
動作が可能になる。
【００２７】
【発明の効果】以上で説明したように、入力信号により
動作が制御されるスイッチ素子が差動増幅器のプルアッ
プ、又はプルダウン ドライバ端に具現された本発明の
差動増幅器を半導体メモリ装置の内部に具現することに
なれば、入力信号が入力されない待機動作で差動増幅器
の動作を制御することにより、待機の際の電流消耗を低
減することができる効果がある。
動作が制御されるスイッチ素子が差動増幅器のプルアッ
プ、又はプルダウン ドライバ端に具現された本発明の
差動増幅器を半導体メモリ装置の内部に具現することに
なれば、入力信号が入力されない待機動作で差動増幅器
の動作を制御することにより、待機の際の電流消耗を低
減することができる効果がある。
【図１】従来のＮＭＯＳ及びＰＭＯＳタイプの差動増幅
器を示す回路図。
器を示す回路図。
【図２】本発明の第１実施形態に係る差動増幅器の回路
図。
図。
【図３】本発明の第２実施形態に係る差動増幅器の回路
図。
図。
ＭＮ１〜ＭＮ７… ＮＭＯＳトランジスタ ＭＰ１〜ＭＰ７… ＰＭＯＳトランジスタ
Claims (16)
- 【請求項１】 ゲートを介して第１入力信号を受信する
第１トランジスタ手段と、 ゲートを介して第２入力信号を受信する第２トランジス
タ手段と、 前記第１トランジスタ手段と第１電源電位の間に位置す
る第３トランジスタ手段と、 前記第２トランジスタ手段と前記第１電源電位の間に位
置し、第１共通ノードを介して前記第３トランジスタの
ゲートに連結されるゲートを有する第４トランジスタ手
段と、 前記第１トランジスタ及び前記第２トランジスタの第２
共通ノードと第２電源電位の間に位置する電流ソース手
段を備え、 前記電流ソース手段はゲートを介して所定電位のイネー
ブル信号を受信する第５トランジスタと、ゲートを介し
て前記第１入力信号又は第２入力信号を受信し前記第５
トランジスタと直列に連結される第６トランジスタ手段
を含むことを特徴とする差動増幅器。 - 【請求項２】 前記第１電源電位は電源供給電位であ
り、前記第２電源電位は接地電位であることを特徴とす
る請求項１記載の差動増幅器。 - 【請求項３】 前記第１及び第２入力信号を受信する前
記第１トランジスタ手段及び第２トランジスタ手段と、
前記電流ソースを構成する第５トランジスタ手段及び第
６トランジスタ手段はＮＭＯＳトランジスタ手段であ
り、カレントミラー手段を形成する前記第３トランジス
タ手段及び第４トランジスタ手段はＰＭＯＳトランジス
タ手段であることを特徴とする請求項２記載の差動増幅
器。 - 【請求項４】 前記第１入力信号は前記第１トランジス
タを導電させる所定の基準電位であり、前記第２入力信
号は可変電位であることを特徴とする請求項３記載の差
動増幅器。 - 【請求項５】 前記第２入力信号は前記第６トランジス
タのゲートに印加されることを特徴とする請求項４記載
の差動増幅器。 - 【請求項６】 前記第１電源電位は接地電位であり、前
記第２電源電位は電源供給電位であることを特徴とする
請求項１記載の差動増幅器。 - 【請求項７】 前記第１及び第２入力信号を受信する前
記第１トランジスタ手段及び第２トランジスタ手段と、
前記電流ソースを構成する第５トランジスタ手段及び第
６トランジスタ手段はＰＭＯＳトランジスタ手段であ
り、カレントミラー手段を形成する前記第３トランジス
タ手段及び第４トランジスタ手段はＮＭＯＳトランジス
タ手段であることを特徴とする請求項６記載の差動増幅
器。 - 【請求項８】 前記第１入力信号は前記第１トランジス
タを導電させる所定の基準電位であり、前記第２入力信
号は可変電位であることを特徴とする請求項７記載の差
動増幅器。 - 【請求項９】 前記第２入力信号は前記第６トランジス
タのゲートに印加されることを特徴とする請求項８記載
の差動増幅器。 - 【請求項１０】 ゲートを介して第１入力信号を受信す
る第１トランジスタ手段と、 ゲートを介して第２入力信号を受信する第２トランジス
タ手段と、 前記第１トランジスタ手段と第１電源電位の間に位置す
る第３トランジスタ手段と、 前記第２トランジスタ手段と前記第１電源電位の間に位
置し、第１共通ノードを介して前記第３トランジスタの
ゲートに連結されるゲートを有する第４トランジスタ手
段と、 前記第１トランジスタ及び前記第２トランジスタの第２
共通ノードと第２電源電位の間に位置する電流ソース手
段を備え、 前記電流ソース手段はゲートを介して所定電位のイネー
ブル信号を受信する第５トランジスタ手段と、ゲートを
介して前記第１入力信号を受信する前記第６トランジス
タ手段と、ゲートを介して前記第２入力信号を受信する
第７トランジスタ手段を含み、前記第５トランジスタ手
段と第６トランジスタ手段と第７トランジスタ手段は直
列に連結されることを特徴とする差動増幅器。 - 【請求項１１】 前記第１電源電位は電源供給電位であ
り、前記第２電源電位は接地電位であることを特徴とす
る請求項１０記載の差動増幅器。 - 【請求項１２】 前記第１及び第２入力信号を受信する
前記第１トランジスタ手段及び第２トランジスタ手段
と、前記電流ソース手段を構成する第５トランジスタ手
段と第６トランジスタ手段と第７トランジスタ手段はＮ
ＭＯＳトランジスタ手段であり、カレント ミラー手段
を形成する前記第３トランジスタ手段及び第４トランジ
スタ手段はＰＭＯＳトランジスタ手段であることを特徴
とする請求項１１記載の差動増幅器。 - 【請求項１３】 前記第１入力信号と前記第２入力信号
は可変電位であることを特徴とする請求項１２記載の差
動増幅器。 - 【請求項１４】 前記第１電源電位は接地電位であり、
前記第２電源電位は電源供給電位であることを特徴とす
る請求項１０記載の差動増幅器。 - 【請求項１５】 前記第１及び第２入力信号を受信する
前記第１トランジスタ手段及び第２トランジスタ手段
と、前記電流ソース手段を構成する第５トランジスタ手
段と第６トランジスタ手段と第７トランジスタ手段はＰ
ＭＯＳトランジスタ手段であり、カレント ミラー手段
を形成する前記第３トランジスタ手段及び第４トランジ
スタ手段はＮＭＯＳトランジスタ手段であることを特徴
とする請求項１４記載の差動増幅器。 - 【請求項１６】 前記第１入力信号と前記第２入力信号
は可変電位であることを特徴とする請求項１５記載の差
動増幅器。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-66003 | 1995-12-29 | ||
| KR1019950066003A KR100190763B1 (ko) | 1995-12-29 | 1995-12-29 | 차동 증폭기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09200007A true JPH09200007A (ja) | 1997-07-31 |
| JP3474068B2 JP3474068B2 (ja) | 2003-12-08 |
Family
ID=19447184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34614696A Expired - Fee Related JP3474068B2 (ja) | 1995-12-29 | 1996-12-25 | 差動増幅器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5834974A (ja) |
| JP (1) | JP3474068B2 (ja) |
| KR (1) | KR100190763B1 (ja) |
| DE (1) | DE19654544C2 (ja) |
| GB (1) | GB2308704B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990088543A (ko) * | 1998-05-25 | 1999-12-27 | 핫토리 쥰이치 | 온/오프기능을갖는비교회로 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3076258B2 (ja) * | 1997-01-30 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 入力初段回路 |
| US6281714B1 (en) | 1997-06-25 | 2001-08-28 | Sun Microsystems, Inc. | Differential receiver |
| KR100293446B1 (ko) * | 1997-12-30 | 2001-07-12 | 김영환 | 메인증폭기 |
| JP2000134085A (ja) * | 1998-09-16 | 2000-05-12 | Microchip Technol Inc | 低電力デジタル入力回路 |
| KR100370233B1 (ko) * | 1999-05-19 | 2003-01-29 | 삼성전자 주식회사 | 입력버퍼 회로 |
| US20020149400A1 (en) * | 2001-04-16 | 2002-10-17 | Namik Kocaman | Low voltage differential to single-ended converter |
| KR100821470B1 (ko) * | 2002-03-29 | 2008-04-10 | 매그나칩 반도체 유한회사 | 선형성을 향상시킨 상호 컨덕턴스 연산 증폭 장치 |
| EP1351391A1 (en) | 2002-04-02 | 2003-10-08 | Dialog Semiconductor GmbH | Dynamic biasing cuicuit for continuous time comparators |
| JP2005182494A (ja) * | 2003-12-19 | 2005-07-07 | Mitsubishi Electric Corp | 電流増幅回路およびそれを備える液晶表示装置 |
| US7327620B2 (en) * | 2004-06-10 | 2008-02-05 | Mircon Technology, Inc. | Differential input buffer for receiving signals relevant to low power |
| US7199657B2 (en) * | 2004-09-30 | 2007-04-03 | Intel Corporation | Amplification gain stages having replica stages for DC bias control |
| DE102005054216B4 (de) * | 2004-11-25 | 2017-10-12 | Infineon Technologies Ag | Ausgangsstufe, Verstärkerregelschleife und Verwendung der Ausgangsstufe |
| JP4261507B2 (ja) * | 2005-03-31 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | クロックネットワークの消費電力低減回路 |
| WO2009013814A1 (ja) * | 2007-07-24 | 2009-01-29 | Fujitsu Limited | 半導体装置 |
| KR100930406B1 (ko) * | 2008-01-18 | 2009-12-08 | 주식회사 하이닉스반도체 | 입력회로를 가지는 반도체 집적회로 |
| US8766696B2 (en) * | 2010-01-27 | 2014-07-01 | Solaredge Technologies Ltd. | Fast voltage level shifter circuit |
| KR101096269B1 (ko) * | 2010-04-06 | 2011-12-22 | 주식회사 하이닉스반도체 | 입력버퍼 |
| US9473163B1 (en) * | 2015-07-29 | 2016-10-18 | Mediatek Inc. | Preamplifier circuit and SAR ADC using the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2665754B2 (ja) * | 1987-12-21 | 1997-10-22 | セイコー電子工業株式会社 | 増幅回路 |
| US5039881A (en) * | 1989-06-23 | 1991-08-13 | Motorola, Inc. | High speed, low power input buffer |
| DE69330219T2 (de) * | 1992-06-15 | 2001-08-30 | Fujitsu Ltd | Integrierte Halbleiterschaltung mit für einen Betrieb mit geringer Amplitude angepasster Eingangs/Ausgangs-Schnittstelle |
| US5309039A (en) * | 1992-09-29 | 1994-05-03 | Motorola, Inc. | Power supply dependent input buffer |
-
1995
- 1995-12-29 KR KR1019950066003A patent/KR100190763B1/ko not_active IP Right Cessation
-
1996
- 1996-12-20 US US08/770,818 patent/US5834974A/en not_active Expired - Lifetime
- 1996-12-25 JP JP34614696A patent/JP3474068B2/ja not_active Expired - Fee Related
- 1996-12-27 DE DE19654544A patent/DE19654544C2/de not_active Expired - Fee Related
- 1996-12-30 GB GB9627060A patent/GB2308704B/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990088543A (ko) * | 1998-05-25 | 1999-12-27 | 핫토리 쥰이치 | 온/오프기능을갖는비교회로 |
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| KR100190763B1 (ko) | 1999-06-01 |
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| DE19654544C2 (de) | 2001-10-31 |
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