JP2607309B2 - 半導体メモリーのセンスアンプ駆動回路 - Google Patents

半導体メモリーのセンスアンプ駆動回路

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JP2607309B2
JP2607309B2 JP2336945A JP33694590A JP2607309B2 JP 2607309 B2 JP2607309 B2 JP 2607309B2 JP 2336945 A JP2336945 A JP 2336945A JP 33694590 A JP33694590 A JP 33694590A JP 2607309 B2 JP2607309 B2 JP 2607309B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高集積半導体メモリーのメモリーセルに貯蔵
されたデータを増幅するセンスアンプ（sense amplifie
r）の駆動回路に関するもので、特に半導体メモリーの
センスアンプ駆動時に発生されるピーク電流を減少させ
てセンスアンプの安定性を向上させ、センスアンプ駆動
信号が二重スロープ（dual slope）をもつようにし、Ｐ
−MOSセンスアンプのラッチノード（latch node）に入
力されるアクティブリストアコントロール信号電圧を内
部電圧レベルにクランピング（clamping）させうる半導
体メモリーセンスアンプ駆動回路に関するものである。
〔従来の技術〕
今日、各種の半導体メモリーが使用されているが、こ
れらの半導体メモリーにおけるメモリーセルのデータを
増幅するようにセンスアンプを使用している。しかし、
前記半導体メモリーの集積度が増加することにより、前
記センスアンプの駆動時にセンスアンプ駆動信号のピー
ク電流の増加およびセンスアンプの安定性の低下が大変
問題視されている。それで、このようなセンスアンプ駆
動信号のピーク電流の減少およびそれによるノイズの減
少とセンスアンプの安定性の増加を図ることが試みられ
ている。
〔発明が解決しようとする課題〕
第9A図および第9B図に一般的に使用されている従来の
センスアンプおよびその駆動回路が例示されている。
第9A図に図示されている回路においては、ラッチノー
ドLAPに接続された２つのＰ−MOSトランジスタとラッチ
ノードLANに接続された２つのＮ−MOSトランジスタを包
含し、前記MOSトランジスタ等のゲート側がビットライ
ン（bit line）BLLまたはBLR等に接続されるように構成
された複数のセンスアンプSA1…SAn等が設けられてい
る。前記センスアンプ駆動回路は、前記センスアンプ等
を共通に接続している前記ラッチノードLAPまたはLANに
それぞれ接続され、また、外部電圧ＶCCまたは設置電位
Vccにそれぞれ接続されたサイズ（size）の大きいセン
スアンプ駆動用Ｐ−MOSトランジスタQ1およびＮ−MOSト
ランジスタQ2と、前記MOSトランジスタQ1およびQ2の各
ゲートに接続されたインバータINV1およびINV2等で構成
されている。
このような従来のセンスアンプ駆動回路の動作を第10
図に図示されたタイミング図を参照して説明する。
前記センスアンプSA1…SAnのアクティブリストア（ac
tive restore）動作時に、第10図に図示されたロウアド
レスストローブ信号RASが“ロウ”レベルとなるとき、
アクティブリストアエネイブル信号ΦSPが“ハイ”とな
り、この信号は前記インバータINV1によって“ロウ”レ
ベルに反転されて前記駆動トランジスタQ1のゲートに入
力され、前記トランジスタQ1をターンオンさせる。ま
た、これと類似な動作で前記Ｎ−MOSセンスアンプのセ
ンシング動作時に、ロウアドレスストローブ信号RASが
“ロウ”レベルとなると、センシングエネイブル信号Φ
SNが“ロウ”となり、この信号は前記インバータINV2に
よって“ハイ”に反転されて、前記トランジスタQ2のゲ
ートに入力されるとともにこれをターンオンさせる。
このように従来のセンスアンプは大きいサイズを有す
る前記駆動MOSトランジスタQ1、Q2のON/OFF動作によっ
てコントロールされている。それで、このとき、前記駆
動MOSトランジスタQ1、Q2のターンオン時に、急激に増
加するピーク電流Iccp、Isspが発生されて、パワーノイ
ズが大きく発生される。また、センスアンプの共通ラッ
チノードLAP、LAnにおける電位が、第10図に図示された
駆動信号ΦLAP、ΦLAn等の波形のように急激に変わるこ
ととなってしまい、微細化されたセンスアンプの安定性
を更に低下させることとなる。
また、このような従来のセンスアンプ駆動回路は、セ
ンスアンプの安定性を向上させるために、２つ以上のト
ランジスタの順次的な動作による二重センシングスロー
プをもつようにすることもできるが、この場合高集積メ
モリーからは複数のセンスアンプの数の増加により増加
された複数のトランジスタをそれぞれコントロールしな
ければならないので、その制御が複雑になって難しくな
る問題がある。
一方、このような点を改善するために、前記センスア
ンプSA1…SAn等の駆動MOSトランジスタQ1、Q2のサイズ
を分割し、その分割された駆動MOSトランジスタ等を、
それぞれ前記各センスアンプ毎に接続させた従来技術の
他のセンスアンプ駆動回路が第9B図に例示されてある。
しかし、このような方式のセンスアンプ駆動回路は、
増加されたセンスアンプの個数によるノードLAP、LANに
おける寄生容量の増加等によって、センシング速度が遅
くなりレイアウトが難しくなり、特に二重センシングス
ロープを作ることが難しい短所があった。第9B図に図示
されたセンスアンプ駆動回路は、前記複数のセンスアン
プSA1…SAn等のそれぞれに、駆動トランジスタQ1 1…Q1
nおよびQ2 1…Q2n等をそれぞれ接続してあることを除外
しては、その構成は第9A図と類似している。
即ち、分散配置されたセンスアンプ駆動Ｐ−MOSトラ
ンジスタQ1 1…Q1nおよびＮ−MOSトランジスタQ2 1…Q2
n等が、メモリーアレイ内のセンスアンプの共通ラッチ
ノードLAPおよびLAN等をそれぞれVccおよびVssに接続さ
せるようにする。そのようにして、前記センスアンプの
駆動動作時に、第10図に図示されたロウアドレスストロ
ーブ信号RASが“ロウ”レベルとなるとき、前記Ｐ−MOS
トランジスタQ1 1…Q1nおよびＮ−MOSトランジスタQ2 1
…Q2n等は、インバータINV1およびINV2をそれぞれ通じ
て反転されたアクティブリストアエネイブル信号ΦSPお
よびセンシングエネイブル信号ΦSNによって、ON/OFFさ
れてセンスアンプの動作をコントロールする。
従って、前記センスアンプ駆動動作時に前記トランジ
スタQ1 1…Q1nまたはQ2 1…Q2n等が一時にターンオンさ
れるので、急激に増加するピーク電流が発生し、ラッチ
ノードLAPまたはLANにおける電位が急激に変化して、微
細化されたセンスアンプSA1…SAnの安定性を低下させ
る。また、センスアンプの駆動トランジスタ等がメモリ
ーアレイ内に分散配置されることによって、二重スロー
プセンシング方式を採択するには、レイアウトおよびチ
ップの大きさの増加面において大変困難になる。
第10図に従来技術におけるタイミング図で示したよう
に、従来技術によるセンスアンプの駆動回路からはIcc
およびIssのピーク電流値が大きく、駆動信号ΦLAPおよ
びΦLANの電圧変化が急激となる。
上述のように、従来のセンスアンプ駆動時に駆動トラ
ンジスタがターンオンされるとき、駆動信号ΦLAPおよ
びΦLANのピーク電流が大きく、駆動電位の変化が甚だ
しく、また、寄生容量の増加等によってセンシング速度
が遅くなってレイアウトが難しくなり、特に二重センシ
ングスロープを作ることが難しい短所があった。
したがって、本発明の目的は前述の従来の技術の問題
点を解消するために案出されたもので、半導体メモリー
装置におけるセンスアンプの駆動トランジスタの動作時
に、そのゲート電圧が駆動トランジスタとともにカレン
トミラー回路を形成するMOSトランジスタを具備するバ
イアス回路によってコントロールされるようにすること
により、駆動トランジスタを徐々にターンオンさせて駆
動信号ΦLAPまたはΦLANがそれぞれ線形の上昇または下
降スロープを有するようにして、駆動信号のピーク電流
を減少させ、微細化されたセンスアンプの安定性を向上
させうるセンスアンプ駆動回路を提供することにある。
本発明の他の目的は、センスアンプのアクティブリス
トア駆動時にメモリーアレイ用外部電圧Vccを内部電圧
レベル（4V）にクランピングさせて、セルデバイスの
特性の歪曲を防止しうるセンスアンプ駆動回路を提供す
ることにある。
本発明の更に他の目的は、アクティブリストア時のみ
にセンスアンプエネイブルさせることによって、従来技
術における内部電圧が別途に印加されて必要となった内
部電圧発生回路使用による追加スタンバイ（stand by）
電流を除去したセンスアンプ駆動回路を提供することに
ある。
本発明の更に他の目的は、高集積半導体メモリーにお
ける２つのカレントミラー回路を形成して、それぞれ順
次的に駆動されるようにすることによって、センスアン
プ駆動信号が線形の二重スロープを有するようにして迅
速化させ、安定性をもつようにセンスアンプを駆動する
センスアンプ駆動回路を提供することにある。
〔課題を解決するための手段〕
前記各目的を達成するために、請求項第１項記載の本
発明は、それぞれ２つのＰ−MOSトランジスタと２つの
Ｎ−MOSトランジスタで構成された複数のセンスアンプS
A1−SAnと、アクティブリストアエネイブル信号ΦSPが
入力端に印加され前記センスアンプと外部電圧Vccとの
間に接続された１つまたは複数の駆動Ｐ−MOSトランジ
スタをもつアクティブリストア駆動回路と、センシング
エネイブル信号ΦSPが入力端に印加され前記センスアン
プと接地電源Vssとの間に接続された１つまたは複数の
駆動Ｎ−MOSトランジスタをもつセンシング駆動回路と
を有する半導体メモリーのセンスアンプ駆動回路におい
て、 前記アクティブリストア駆動回路は、１つまたは複数
の駆動トランジスタQ10またはL10 1…Q10nと、前記駆動
トランジスタの電流の流れ量を調節する他の１つのＰ−
MOSトランジスタQ11とからなるカレントミラー回路と；
前記アクティブリストアエネイブル信号ΦSPにより前記
カレントミラー回路の動作をコントロールするように１
つのＰ−MOSトランジスタQ12および１つのＮ−MOSトラ
ンジスタQ13とからなるインバータ回路と；前記カレン
トミラー回路の定電流源として動作するように前記イン
バータ回路のＮ−MOSトランジスタQ13のソース端子に接
続されたソース端子が接地電源Vssに接続されゲート端
子にバイアス電圧Vbiasが印加されるＮ−MOSトランジス
タQ14で構成されて、前記１つまたは複数の駆動トラン
ジスタQ10またはQ10 1…Q10nと前記複数のセンスアンプ
SA1…SAnとの接続部であるラッチノードLAP部に付与さ
れるアクティブリストア駆動信号ΦLAPの電位をコント
ロールして線形の上昇スロープをもつようにし、 前記センシング駆動回路は、１つまたは複数の駆動Ｎ
−MOSトランジスタQ20またはQ20 1…Q20nと、前記駆動
トランジスタの電流の流れ量を調節する他の１つのＮ−
MOSトランジスタQ15とからなるカレントミラー回路と；
前記センシングエネイブル信号ΦSNにより前記カレント
ミラー回路の動作をコントロールするように１つのＮ−
MOSトランジスタQ16および１つのＰ−MOSトランジスタQ
17とからなるインバータ回路と；前記カレントミラー回
路の定電流源として動作するように前記インバータ回路
のＰ−MOSトランジスタQ17のドレイン端子に接続され、
ドレイン端子が外部電源電圧Vcc端子に接続されゲート
端子にバイアス電圧Vbiasが印加されるＰ−MOSトランジ
スタQ18で構成されて、前記１つまたは複数の駆動Ｎ−M
OSトランジスタQ20またはQ20 1…Q20nと前記複数のセン
スアンプSA1…SAnとの接続部であるラッチノードLAN部
に付与されるセンシング駆動信号ΦLAN電位をコントロ
ールして線形の下降スロープをもつようにすることを特
徴とする。
請求項第２項記載の本発明は、前記カレントミラー回
路の定電流源として動作する前記MOSトランジスタQ14お
よびQ18のゲート電圧として入力されるバイアス電圧Vbi
asを、外部電圧Vccと接地電圧Vssとの間の中間レベルの
一定電圧に維持させることを特徴とする。
請求項第３項記載の本発明は、それぞれ２つのＰ−MO
Sトランジスタと２つのＮ−MOSトランジスタとで構成さ
れた複数のセンスアンプSA1…SAnと、アクティブリスト
アエネイブル信号ΦSPが入力端に印加され前記センスア
ンプと外部電圧Vccとの間に接続された１つまたは複数
の駆動Ｐ−MOSトランジスタを有するアクティブリスト
ア駆動回路を包含する半導体メモリ−センスアンプ駆動
回路において、アクティブリストア駆動時に駆動Ｐ−MO
SトランジスタQ10、Q50の電流の流れ量を調節するため
に前記駆動トランジスタとともにカレントミラー回路を
形成し、前記カレントミラー回路の動作をコントロール
するインバータと、前記カレントミラー回路の定電流源
を具備して、前記駆動トランジスタのゲート電圧をコン
トロールして前記駆動トランジスタが徐々にターンオン
されるように構成されるバイアス回路10,50と；前記セ
ンスアンプのラッチノードにおける電圧ＶLAPレベルを
検出して基準電圧ＶREFレベルと比較してその結果を出
力するように差動増幅回路と定電流源を具備した比較回
路30と；前記比較回路の出力により前記バイアス回路を
活性化またはターンオフさせるように“ハイ”または
“ロウ”状態にトリガーするトリガー回路20,40で構成
されて、アクティブリストア駆動信号電圧を外部電圧と
無関係に一定電圧（4V）の内部電圧レベルにクランピ
ングするようにすることを特徴とする。
請求項第４項記載の本発明は、前記バイア０回路10
は、駆動Ｐ−MOSトランジスタQ10の電流の流れ量を調節
するために前記駆動トランジスタとともにカレントミラ
ー回路を形成するように前記駆動トランジスタのゲート
に接続される他の１つのＰ−MOSトランジスタQ11と、前
記アクティブリストアエネイブル信号ΦSPにより前記カ
レントミラー回路の動作をコントロールするように１つ
のＰ−MOSトランジスタQ12および１つのＮ−MOSトラン
ジスタQ13とからなるインバータ回路と、前記カレント
ミラー回路の定電流源として動作するように前記インバ
ータ回路のＮ−MOSトランジスタQ13のソース端子に接続
されソース端子が接地電源Vssに接続されゲート端子に
バイアス電圧Vbiasが印加されるＮ−MOSトランジスタQ1
4で構成されることを特徴とする。
請求項第５項記載の本発明は、前記バイアス回路50
は、駆動Ｐ−MOSトランジスタQ50の電流の流れ量を調節
するために前記駆動トランジスタとともにカレントミラ
ー回路を形成するようにゲートとドレインとの接地端子
が外部電圧Vcc端子に接続されるＮ−MOSトランジスタQ5
1と、ドレイン端子が前記Ｎ−MOSトランジスタQ51のソ
ース端子に接続されゲート端子が接地電圧Vss端子に接
続されソース端子が前記駆動トランジスタのゲート端子
に接続されるＰ−MOSトランジスタQ52と、前記アクティ
ブリストアエネイブル信号ΦSPにより前記カレントミラ
ー回路の動作をコントロールするように１つのＰ−MOS
トランジスタQ53および１つのＮ−MOSトランジスタQ54
とからなるインバータ回路と、前記カレントミラー回路
の定電流源として動作するように前記インバータ回路の
Ｎ−MOSトランジスタQ54のソース端子に接続されソース
端子が接地電源Vssに接続されゲート端子にバイアス電
圧Vbiasが印加されるＮ−MOSトランジスタQ55で構成さ
れることを特徴とする。
請求項第６項記載の本発明は、前記カレントミラー回
路の定電流源として動作する前記MOSトランジスタQ14お
よびQ55のゲート電圧として入力されるバイアス電圧Vbi
asを、外部電圧Vccと接地電圧Vssとの間の中間レベルの
一定電圧に維持させることを特徴とする。
請求項第７項記載の本発明は、前記センスアンプ駆動
時に前記駆動トランジスタQ10,Q50のゲート電圧が外部
電圧Vccと接地電圧Vssとの間の中間レベルの電圧に変化
されることを特徴とする。
請求項第８項記載の本発明は、前記トリガー回路20
は、外部電源Vccにドレイン端子が接続されるＰ−MOSト
ランジスタQ21と、前記トランジスタQ21のゲートおよび
ソース端子にそれぞれゲートおよびドレイン端子が接続
されるＮ−MOSトランジスタQ22と、前記Ｎ−MOSトラン
ジスタQ22のソース端子にドレイン端子が接続されソー
ス端子が接地端子Vssに接続されるＮ−MOSトランジスタ
Q23と、前記トランジスタQ21のソースおよび前記トラン
ジスタQ22のドレインの接続端子の１つの入力端子が接
続されセンスアンプ駆動回路エネイブルクロック信号Φ
ｓが他の入力端子に入力されるNANDゲートNANDと、前記
NANDゲートNANDの出力端子に接続されるインバータINV3
で構成されることを特徴とする。
請求項第９項記載の本発明は、前記トリガー回路40が
１つのＰ−MOSトランジスタQ41と１つのＮ−MOSトラン
ジスタQ42とからなるインバータであることを特徴とす
る。
請求項第10項記載の本発明は、前記比較回路30は、２
つのＰ−MOSトランジスタQ31およびQ33および２つのＮ
−MOSトランジスタQ32およびQ34とからなる差動増幅回
路と、前記差動増幅回路の前記Ｎ−MOSトランジスタQ32
およびQ34のソース接続端子に接続されゲート端子にセ
ンスアンプ駆動回路エネイブルクロック信号ΦＳが印加
される定電流源Q35で構成されて、前記Ｎ−MOSトランジ
スタQ32のゲート端子に入力される基準電圧ＶREFと前記
Ｎ−MOSトランジスタQ34のゲート端子に入力されるノー
ドLAPにおける電圧ＶLAPとを比較することを特徴とす
る。
請求項第11項記載の本発明は、前記アクティブリスト
ア電圧を一定電圧にクランピングするために、アクティ
ブリストア動作をするセンスアンプのラッチノードLAP
における電圧ＶLAPと、一定電圧をもつ基準電圧とを比
較して、ラッチノードLAPにおける電圧が基準電圧と同
じかまたは大きい場合、カレントミラー回路の動作が停
止されるように構成されることを特徴とする。
請求項第12項記載の本発明は、それぞれ２つのＰ−MO
Sトランジスタと２つのＮ−MOSトランジスタで構成され
た複数のセンスアンプSA1…SAnと、アクティブリストア
エネイブル信号ΦSPが入力端に印加され前記センスアン
プと外部電圧Vccとの間に接続された１つまたは複数の
駆動Ｐ−MOSトランジスタをもつアクティブリストア駆
動回路を有する半導体メモリーのセンスアンプ駆動回路
において、アクティブリストア駆動時に駆動Ｐ−MOSト
ランジスタQ110の電流の流れ量を調節するために、前記
駆動トランジスタとともに第１カレントミラー回路を形
成するようにゲートおよびソース端子が前記駆動トラン
ジスタのゲートに接続される他の１つのＰ−MOSトラン
ジスタQ111と、ドレイン端子が前記第１カレントミラー
回路および前記駆動トランジスタのゲート端子に接続さ
れゲート端子に第１アクティブリストアエネイブルクロ
ック信号ΦSP1が印加される第1N−MOSトランジスタQ112
と、前記第１カレントミラー回路の定電流源として動作
するようにバイアス電圧Vbiasかゲートに印加されドレ
イン端子が前記第1N−MOSトランジスタのソース端子に
接続される第１定電流源Q113と、前記駆動Ｐ−MOSトラ
ンジスタとともに第２カレントミラー回路を形成するよ
うにゲートおよびソース端子が前記駆動トランジスタの
ゲートに接続される他の１つのＰ−MOSトランジスタQ11
4と、ドレイン端子が前記第１カレントミラー回路およ
び前記駆動トランジスタのゲート端子に接続されゲート
端子に第２アクティブリストアエネイブルクロック信号
ΦSP2が印加される第2N−MOSトランジスタQ115と、前記
第２カレントミラー回路の定電流源として動作するよう
にバイアス電圧Vbiasがゲートに印加されドレイン端子
が前記第2N−MOSトランジスタのソース端子に接続され
る第２定電流源Q116と、第１および第２アクティブリス
トアエネイブルクロック信号ΦSP1およびΦSP2を入力し
て駆動コントロールクロックΦENを出力するようにＰ−
MOSトランジスタQ117を通じて前記駆動トランジスタの
ゲートに接続されるORゲートORで構成されて、前記第１
および第２カレントミラー回路を順次的に動作させてア
クティブリストア駆動信号ΦLAPが線形の二重スロープ
をもつようにすることを特徴とする。
請求項第13項記載の本発明は、前記第１および第２カ
レントミラー回路の定電流源として動作する前記MOSト
ランジスタQ113およびQ116のゲート電圧として入力され
るバイアス電圧Vbiasを外部電圧Vccと接地電圧Vssとの
間の中間レベルの一定電圧に維持させることを特徴とす
る。
請求項第14項記載の本発明は、前記第１カレントミラ
ー回路の電流が第２カレントミラー回路の電流より少し
流れるように構成されることを特徴とする。
請求項第15項記載の本発明は、それぞれ２つのＰ−MO
Sトランジスタと２つのＮ−MOSトランジスタで構成され
た複数のセンスアンプSA1…SAnと、センシングエネイブ
ル信号ΦSNが入力端に印加され前記センスアンプと接地
電源Vssとの間に接続された１つまたは複数の駆動Ｎ−M
OSトランジスタをもつセンシング駆動回路を有する半導
体メモリーのセンスアンプ駆動回路において、センシン
グ駆動時に駆動Ｎ−MOSトランジスタQ120の電流の流れ
量を調節するために前記駆動トランジスタとともに第１
カレントミラー回路を形成するようにゲートおよびドレ
イン端子が前記駆動トランジスタのゲートに接続される
他の１つのＮ−MOSトランジスタQ121と、ソース端子が
前記第１カレントミラー回路および前記駆動トランジス
タのゲート端子に接続されゲート端子に第１センシング
エネイブルクロック信号ΦSN1が印加される第1P−MOSト
ランジスタQ122と、前記第１カレントミラー回路の定電
流源として動作するようにバイアス電圧Vbiasがゲート
に印加され前記第1P−MOSトランジスタのドレイン端子
に接続される第１定電流源Q123と、前記駆動Ｎ−MOSト
ランジスタとともに第２カレントミラー回路を形成する
ようにゲートおよびドレイン端子が前記駆動トランジス
タのゲートに接続されている他の１つのＮ−MOSトラン
ジスタQ124と、ソース端子が前記第２カレントミラー回
路および前記駆動トランジスタのゲート端子に接続され
ゲート端子に第２センシングエネイブルクロック信号Φ
SN2が印加される第2P−MOSトランジスタQ125と、前記第
２カレントミラー回路の定電流源として動作するように
バイアス電圧Vbiasがゲートに印加され前記第2P−MOSト
ランジスタのドレイン端子に接続される第２定電流源Q1
26と、駆動コントロールクロックΦENがゲート端子に印
加されソース端子が接地されドレイン端子が前記駆動ト
ランジスタのゲート端子に接続されるＮ−MOSトランジ
スタQ127で構成されて、前記第１および第２カレントミ
ラー回路を順次的に動作させてセンシング駆動信号ΦLA
Nが線形の二重スロープをもつようにすることを特徴と
する。
請求項第16項記載の本発明は、前記第１および第２カ
レントミラー回路の定電流源として動作する前記MOSト
ランジスタQ123およびQ126のゲート電圧として入力され
るバイアス電圧Vbiasを外部電圧Vccと接地電圧Vssとの
間の中間レベルの一定電圧に維持させることを特徴とす
る。
請求項第17項記載の本発明は、前記第１カレントミラ
ー回路の電流が第２カレントミラー回路の電流より少し
流れるように構成されることを特徴とする。
〔作 用〕
請求項第１項から第17項に記載された本発明による
と、半導体メモリー装置におけるセンスアンプの駆動ト
ランジスタ動作時に、そのゲート電圧が駆動トランジス
タとともにカレントミラー回路を形成するMOSトランジ
スタを具備する。バイアス回路によってコントロールさ
れるようにすることによって、駆動トランジスタを徐々
にターンオンさせてアクティブリストアおよびセンシン
グ駆動信号がそれぞれ線形の上昇および下降スロープを
もつようにして駆動信号のピーク電流を減少させ、微細
化されたセンスアンプの安定性を向上させうるセンスア
ンプ駆動回路を提供することができ、また、高集積半導
体メモリー装置におけるセンスアンプ駆動回路に２つの
カレントミラー回路を形成して、それぞれ順次的に駆動
させることによって、線形の二重スロープをもつセンス
アンプ駆動信号を得ることができる。その上に、前記バ
イアス回路に比較回路をもつクランピング回路を使用す
ることによってアクティブリストア駆動信号を内部電圧
レベル（〜4V）にクランピングすることができ、それで
セルデバイスの特性の歪曲を防止することができる。ま
た、本発明によると、アクティブリストア時のみにセン
スアンプをエネイブルさせることによって、従来の技術
において必要とされていた内部電圧発生回路使用による
スタンバイ電流を除去することができる。
〔実施例〕
以下、本発明を添付図面を参照して詳細に説明する。
第1A図および第1B図は本発明の第一実施例により構成
されたセンスアンプ駆動回路の回路図であって、 第1A図はＮ個のセンスアンプSA1…SAnのラッチノード
LAPおよびLANに、サイズの大きいＰ−MOSトランジスタQ
10とＮ−MOSトランジスタQ20とがそれぞれ１つずつ接続
されており、 第1B図は前記Ｎ個のセンスアンプSA1…SAnのそれぞれ
のラッチノードLAPおよびLANに、サイズの大きい前記MO
SトランジスタQ10およびQ20の代りに、Ｎ個に分割され
たＰ−MOSトランジスタQ10 1…Q10nとＮ−MOSトランジ
スタQ20 1…Q20nが分散接続されており、その他の構成
は第1A図と同一である。
第1A図および第1B図におけるＮ個のセンスアンプSA1
…SANは、それぞれ２つのＰ−MOSトランジスタと２つの
Ｎ−MOSトランジスタによって形成されている。
そして、前記センスアンプの各ラッチノードLAPおよ
びLANには、メモリーアレイ内に分散配置された前記セ
ンスアンプ駆動用Ｐ−MOSトランジスタQ10またはQ10 1
…Q10nとＮ−MOSトランジスタQ20またはQ20 1…Q20nを
経てVccおよびVssとそれぞれ接続されている。
また、前記センスアンプのアクティブリストア動作を
駆動するときに、前記駆動用MOSトランジスタの電流の
流れ量を調節するために、前記センスアンプ駆動用Ｐ−
MOSトランジスタとともにカレントミラー回路を形成す
るように、前記センスアンプ駆動用Ｐ−MOSトランジス
タQ10またはQ10 1…Q10nのゲート端子にゲートおよびソ
ース端子が接続された１つのＰ−MOSトランジスタQ11が
提供される。また、前記トランジスタQ11のゲートおよ
びソース接続端子には、１つのＰ−MOSトランジスタQ12
と１つのＮ−MOSトランジスタQ13とから構成されたイン
バータ回路の出力端子が接続されていて、クティブリス
トアエネイブル信号ΦSPにより前記カレントミラー回路
の動作をコントロールするようにされている。そして、
前記Ｎ−MOSトランジスタQ13のソース端子に、前記カレ
ントミラー回路の定電流源として動作する１つのＮ−MO
SトランジスタQ14が接続されている。前記Ｎ−MOSトラ
ンジスタのゲート端子には、バイアス電圧Vbiasが入力
され、ソース端子が接地端子Vssに接続される。また、
前記Ｐ−MOSトランジスタQ11およびQ12のドレイン端子
は、外部電源電圧Vccの端子に接続されている。
一方、カレントミラー回路からは定電流を流れるよう
にするために電流源が必要であるので、本発明において
はMOSトランジスタQ14のゲート電圧VbiasがVccとVssと
の間の中間の電位をもっており、Vccに比例する特性を
有するようにして定電流源を構成している。
次に、このように構成された回路の動作を第２図の波
形とともに見て見ると、センスアンプのアクティブリス
トア動作の駆動時に、ロウアドレスストローブ信号RAS
が“ロウ”レベルとなってアクティブサイクルになると
き、インバータ回路に入力されるアクティブリストアエ
ネイブル信号ΦSPが“ハイ”レベルとなって、Ｐ−MOS
トランジスタQ12はターンオフされ、Ｎ−MOSトランジス
タQ13はターンオンされる。
それで、インバータ回路の出力が“ロウ”レベルとな
って、前記カレントミラー回路のＰ−MOSトランジスタQ
11をターンオンさせるとともに、駆動トランジスタQ10
またはQ10 1…Q10nをターンオンさせる。それで、前記
トランジスタQ11に流れる電流ＩPを定電流源であるMOS
トランジスタQ14に流れるようにする。従って、ノードL
APＧの電圧が“ハイ”レベルと“ロウ”レベルとの間の
電圧である［Vcc−Vth（駆動トランジスタのしきい電
圧）］以下に印加されるようにして、前記駆動トランジ
スタQ10またはQ10 1…Q10nが徐々にターンオンされるよ
うにする。
すなわち、ノードLAP側の駆動トランジスタQ10または
Q10 1…Q10nがＰ−MOSトランジスタQ11とともにカレン
トミラー形態に構成されることによって、前記駆動トラ
ンジスタQ10またはQ10 1…Q10nの電流量を前記Ｐ−MOS
トランジスタQ11の一定電流の流れ量により比例して流
れるようにする。それで、アクティブリストア時にアク
ティブリストア駆動信号ΦLAPのピーク電流を各トラン
ジスタのサイズ比率によって調節可能にし、かつ、ノー
ドLAPにおける電位も線形的に変るようにすることによ
って、微細化された高集積半導体メモリー装置における
センスアンプの安定性を向上させ得る。
そして、これと同様に、前記センスアンプのセンシン
グ動作を駆動するときに前記駆動用MOSトランジスタの
電流の流れ量を調節するために、前記センスアンプ駆動
用Ｎ−MOSトランジスタQ20またはQ20 1…Q20nとともに
カレントミラー回路を形成するように、前記センスアン
プ駆動用Ｎ−MOSトランジスタQ20またはQ20 1…Q20nの
ゲート端子にゲートおよびソース端子が接続された１つ
のＮ−MOSトランジスタQ15が提供される。また、前記ト
ランジスタQ15のゲートおよびドレイン接続端子には、
１つのＮ−MOSトランジスタQ16と１つのＰ−MOSトラン
ジスタQ17で構成されたインバータ回路の出力端子が接
続されて、センシングエネイブル信号ΦSNにより前記カ
レントミラー回路の動作をコントロールする。そして、
前記Ｐ−MOSトランジスタQ17のドレイン端子に、前記カ
レントミラー回路の定電流源として動作する１つのＰ−
MOSトランジスタQ18が接続されている。前記Ｐ−MOSト
ランジスタのゲート端子にはVccとVssとの中間電位をも
つバイアス電圧が入力され、ドレイン端子には外部電源
電圧Vccが接続されている。また、前記Ｎ−MOSトランジ
スタQ15およびQ16のソース端子には接地電源Vssに接続
されている。
それで、このように構成された回路の動作もアクティ
ブリストア駆動時と同様に、センスアンプのセンシング
動作の駆動時に、第２図におけるロウアドレスストロー
ブ信号RASが“ロウ”レベルとなってアクティブサイク
ルになるとき、インバータ回路に入力されるセンシング
エネイブル信号ΦSNが“ロウ”レベルとなって、Ｎ−MO
SトランジスタQ16はターンオフされＰ−MOSトランジス
タQ17はターンオンされる。それで、インバータ回路の
出力が“ハイ”レベルとなって、前記カレントミラー回
路のＮ−MOSトランジスタQ15をターンオンさせるととも
に駆動トランジスタQ20またはQ20 1…Q20nをターンオン
させる。それで、前記駆動トランジスタQ20またはQ20 1
…Q20nの電流が前記トランジスタQ15の電流に比例して
流れるようにして、前記駆動トランジスタが徐々にター
ンオンされるようにする。即ち、ノードLAN側の駆動ト
ランジスタQ20またはQ20 1…Q20nの動作は、Ｎ−MOSト
ランジスタQ15によってカレントミラー形態に構成する
ことによって、前記駆動トランジスタQ20またはQ20 1…
Q20nの電流量を前記Ｎ−MOSトランジスタQ15の一定電流
の流れ量により比例して流れるようにする。それで、セ
ンシング時にセンシング駆動信号ΦLANのピーク電流を
各トランジスタのサイズ比率によって調節可能にし、ま
た、ノードLANにおける電位も線形的に変るようにする
ことによって、微細化された高集積半導体メモリー装置
におけるセンスアンプの安定性を向上させ得る。
第1A図および第1B図におけるカレントミラー回路を構
成している前記トランジスタQ10と、Q10 1…Q10nと、Q2
0と、Q20 1…Q20nおよびQ11、Q15のチャンネル幅／長さ
をそれぞれW10/LP、W10 1/LP…W10n/LP、W20/Ln、W20 1
/LnおよびW11/LP、W15/LPであるとし、各カレントミラ
ー回路動作時にトランジスタQ11およびQ15を通じて流れ
る電流をＩPおよびＩNであるとすると、センシング動作
時に発生するアクティブリストアおよびセンシング駆動
信号ΦLAPおよびΦLANの電流IccaおよびIssaは次の式に
示すことができる。
即ち、前記の（１）および（２）式におけるアクティ
ブリストアおよびセンシング時の駆動信号のピーク電流
IccapおよびIssapをトランジスタのサイズ比率に定めう
ることを知得する。これによる結果に前記駆動トランジ
スタQ10またはQ10 1…Q10nと、Q20またはQ20 1…Q20nの
電流が、一緒にカレントミラー回路を形成したトランジ
スタQ11とQ15の電流の流れ量に比例して流れる。第２図
に示したように、本発明によるセンスアンプ駆動回路に
おいてはセンスアンプのコントロールクロック信号等の
シーケンスは従来技術と同じであり、ラッチノードから
のアクティブリストアおよびセンシング駆動信号ΦLAP
およびΦLANのピーク電流値が、第10図における従来技
術のピーク電流値の殆ど1/2程度に減少され、また、前
記アクティブリストアおよびセンシング駆動信号ΦLAP
およびΦLANの電位も、線形的に変化されることを知得
る。
次に、第３図から第６図は本発明の第２実施例を示し
ており、センスアンプのアクティブリストア駆動信号電
圧を内部電圧レベル（4V）にクランピングするように
構成されたセンスアンプ駆動回路の回路図およびタイミ
ング図を図示している。
高集積半導体メモリー装置においては、メモリーセル
のリストア電圧を外部電源と無関係に内部電圧にクラン
ピングさせる必要がある。このような目的を達するため
に、本発明においては差動増幅回路による比較回路をカ
レントミラー回路とともに使用するようにしている。
第３図および第４図における本発明の第２実施例によ
るセンスアンプは次のように構成されている。
複数のセンスアンプSA1…SAnのＰ−MOSトランジスタ
がラッチノードLAPに接続され、ここに、ドレイン端子
が外部電圧Vccに接続されている、駆動トランジスタQ10
が接続されている。そして、本発明によるセンスアンプ
はバイアス回路10と、トリガー回路20と比較回路30とを
有している。
より詳細に説明すると、第４図における前記駆動Ｐ−
MOSトランジスタQ10のゲートにはバイアス回路10が接続
されており、前記駆動トランジスタのゲート電圧をコン
トロールしてアクティブリストア駆動信号ΦLAPが線形
の上昇スロープを有するようにする。そして、前記バイ
アス回路10は、前記駆動Ｐ−MOSトランジスタQ10の電流
の流れ量を調節するために、前記駆動トランジスタとと
もにカレントミラー回路を形成するように、前記駆動ト
ランジスタのゲートに接続される他１つのＰ−MOSトラ
ンジスタQ11と、前記トランジスタQ11のソースおよびゲ
ート接続端子に接続され、Ｐ−MOSトランジスタQ12とＮ
−MOSトランジスタQ13で構成されて前記カレントミラー
回路の動作をコントロールするインバータ回路と、前記
インバータ回路のＮ−MOSトランジスタQ13のソース端子
に接続されて前記カレントミラー回路の定電流源として
動作するＮ−MOSトランジスタQ14を有する。そして、前
記トランジスタQ11およびQ12のドレイン端子が外部電圧
Vcc端子に接続されている。また、前記トランジスタQ14
のゲート端子にバイアス電圧Vbiasが印加されソース端
子が接地端子Vssに接続されている。
また、前記比較回路の出力により前記バイアス回路10
を活性化またはターンオフさせるように“ハイ”または
“ロウ”状態にトリガーする前記トリガー回路20は、外
部電圧Vcc端子にドレイン端子が接続されたＰ−MOSトラ
ンジスタQ21と、前記トランジスタQ21のゲートおよびソ
ース端子にそれぞれゲートおよびドレイン端子が接続さ
れたＮ−MOSトランジスタQ22と、前記Ｎ−MOSトランジ
スタQ22のソース端子にドレイン端子が接続されソース
端子が接地端子Vssに接続されたＮ−MOSトランジスタQ2
3と、前記トランジスタQ21のソースおよび前記トランジ
スタQ22のドレインの接続端子に１つの入力端子が接続
され、センスアンプ駆動回路エネイブルクロック信号Φ
Ｓが他の入力端子に入力されるNANDゲートNANDと、前記
NANDゲートNANDの出力端子に接続されたインバータINV3
で構成される。また、前記トランジスタQ23のゲート端
子には前記クロック信号ΦＳが印加される。
そして、前記センスアンプのラッチノードにおける電
圧ＶLAPレベルを検出して基準電圧ＶREFレベルと比較し
てその結果を出力する比較回路30は２つのＰ−MOSトラ
ンジスタQ31およびQ33および２つのＮ−MOSトランジス
タQ32およびQ34とからなる差動増幅回路と、定電流源Q3
5とで構成される。そして、前記基準電圧ＶREFは前記ト
ランジスタQ32のゲートに印加され、前記ラッチノード
における電圧ＶLAPは前記トランジスタQ34のゲートに印
加される。
このように本発明の第２実施例により構成されたアク
ティブリストア電圧のクランピング動作をするセンスア
ンプの駆動回路の動作を、第６図の波形とともに説明す
る。
センスアンプ駆動回路エネイブルクロック信号ΦＳが
“ハイ”レベルになると、前記比較回路30は“ロウ”レ
ベルの信号を出力し、この信号はトリガー回路20を通じ
て“ハイ”レベルとなる。それで、この“ハイ”レベル
の信号が前記バイアス回路10に入力されて、前述の第1A
図および第1B図の回路と同様の動作で駆動トランジスタ
Q10を徐々にターンオンさせてセンスアンプSA1…SAnを
駆動させる。
このとき、アクティブリストア駆動信号ΦLAPの電圧
が線形状にして上昇して、この電圧が基準電圧ＶREFと
同じになると、トランジスタQ31、Q33、Q32、Q34および
Q35で構成された比較回路30から“ハイ”レベルの信号
を出力して、前記トリガー回路20を介して“ロウ”レベ
ルの信号を出力する。それで、アクティブリストアエネ
イブル信号ΦSPをディスエーブルさせることによって、
駆動トランジスタをターンオフさせる。このように前記
ΦLAPの電圧を検出線を通じて検出して、内部電圧ＶINT
レベルを有する基準電圧ＶREFとLAPにおける電圧とを比
較して、ノードLAPにおける電圧が基準電圧ＶREFより小
さい時に、アクティブリストアエネイブル信号ΦSPをエ
ネイブルさせてセンスアンプ駆動トランジスタを徐々に
駆動させ、ノードLAPにおける電圧が基準電圧ＶREFより
大きいか同じである時に、前記比較回路30が“ハイ”レ
ベルを出力し、この信号をトリガー回路20を介して“ロ
ウ”レベルとして出力する。それで、アクティブリスト
アエネイブル信号ΦSPをディスエーブルさせて駆動トラ
ンジスタを遮断させることによって、アクティブリスト
ア駆動信号ΦLAPの電圧が第６図における波形のように
内部電圧レベルにクランピングされる。即ち、アクティ
ブリストア駆動信号ΦLAPの電圧が恒常基準電圧ＶREFレ
ベルの維持されるようにする。
また、第５図は本発明によるアクティブリストア電圧
を内部電圧レベルにクランピングするための回路を例示
した第３図の変形例であって、第４図と類似なセンスア
ンプの駆動回路を示したものである。
第５図における符号30は比較回路を示しており、符号
40はトリガー回路であり、符号50はバイアス回路であ
り、符号60はレベルシフターである。
前記比較回路30は第４図と同一に構成されており、ト
リガー回路40は２つのトランジスタQ41およびQ42からな
るインバータによって構成されている。
また、前記バイアス回路50は、第４図に図示されたバ
イアス回路10から駆動トランジスタQ10とカレントミラ
ーを形成してあるトランジスタQ11の代りに、電流源を
２つのトランジスタQ51およびQ52等で代替させて、駆動
トランジスタQ50とカレントミラーを形成しており、そ
の他は第４図の回路とほぼ同一である。
したがって、第５図のセンスアンプ駆動トランジスタ
の動作は第４図における回路動作と殆ど同一である。即
ち、センスアンプ駆動回路エネイブルクロック信号ΦＳ
が“ハイ”であるとき、この信号のレベルが内部電圧レ
ベルてあるので、これを前記レベルシフター60からは外
部電圧Vccレベルに上昇させてやってトランジスタQ61を
迅速にターンオフさせる。
また、前記センスアンプ駆動回路エネイブルクロック
信号ΦＳは比較回路30の定電流源を構成するトランジス
タQ35に入力されて駆動回路の出力を“ロウ”状態とな
るようにし、この“ロウ”状態の出力は前記トリガー回
路40のインバータに入力され、更にバイアス回路50に
“ハイ”状態で入力されて前記バイアス回路50をトリガ
ーする。それで、ノードLAPＧにおける電位が第６図の
ように中間状態の電位をもつようにして、駆動トランジ
スタQ50が徐々に基準電圧ＶREFレベルまで上昇するよう
にする。即ち、センスアンプの駆動トランジスタQ50に
一定電流が流れるように、これとともにカレントミラー
回路を形成するトランジスタQ51、Q52によって電流の流
れ量がコントロールされる。
一方、この回路においても、第1A図および第1B図と同
様に、カレントミラー回路から定電流が流れるようにす
るために、電流源であるMOSトランジスタQ55のゲート電
圧VbiasがVccとVssとの間の中間電位をもっており、Vcc
に比例する特性を有するようにして定電流源を構成する
ようにされている。
一方、従来の技術はセンスアンプの安定性を向上させ
センシング感度を向上させるための二重スロープのセン
シングおよびアクティブリストアが具現されることが難
しい。即ち、センスアンプ駆動トランジスタ等がメモリ
ーアレイ内に分散配置されることによって、二重スロー
プ方式を採択するためにはレイアウトおよびチップの大
きさの点においてで大変不利である。
このような問題点を解消するために、本発明は２つ以
上のカレントミラー回路を使用して、それぞれのカレン
トミラー回路を順次的に動作させることによって二重ス
ロープ方式の具現が可能になる。
第７図および第８図に本発明によるアクティブリスト
アおよびセンスアンプ時に二重スロープを有するように
するセンスアンプ駆動回路の回路図およびタイミング図
を図示した。
第７図におけるセンスアンプ駆動Ｐ−MOSトランジス
タQ110の電流の流れ量を調節するために、前記駆動トラ
ンジスタとともに第１カレントミラー回路を形成するよ
うにする他の１つのＰ−MOSトランジスタQ111が提供さ
れ、前記トランジスタQ111のゲートおよびソース端子が
前記駆動トランジスタQ110のゲートに接続されている。
そして、前記駆動トランジスタQ110と第２カレントミラ
ー回路を形成するように、前記駆動トランジスタのゲー
ト端子と前記トランジスタQ111のゲートおよびソース端
子に接続されたＰ−MOSトランジスタQ114が提供されて
いる。また、前記第１カレントミラー回路を形成するト
ランジスタQ111のゲートおよびソース接続端子に、そし
て前記駆動トランジスタのゲート端子に第1N−MOSトラ
ンジスタQ112が接続され、前記トランジスタQ112のゲー
ト端子には第１アクティブリストアエネイブルクロック
信号ΦSP1が入力される。そして、前記第1N−MOSトラン
ジスタQ112のソース端子には、定電流源を構成してゲー
ト端子に外部電圧VccとVssとの間の中間電位をもつバイ
アス電圧が入力されるＮ−MOSトランジスタQ113が接続
される。また、前記第２カレントミラー回路を形成する
トランジスタQ114のゲートおよびソース接続端子に、そ
して前記駆動トランジスタのゲート端子に第2N−MOSト
ランジスタQ115が接続され、前記トランジスタQ115のゲ
ート端子には第２アクティブリストアエネイブルクロッ
ク信号ΦSP2が入力される。そして、前記第2N−MOSトラ
ンジスタQ115のソース端子には、定電流源を構成してゲ
ート端子に外部電圧VccとVssとの間の中間電位をもつバ
イアス電圧が入力されるＮ−MOSトランジスタQ116が接
続されている。そして、駆動トランジスタQ110のゲート
端子に、前記Ｐ−MOSトランジスタQ111のゲートおよび
ソース接続端子が接続され、それらの間にはドレイン端
子が外部電圧Vccに接続されたトランジスタQ117が接続
され、このトランジスタゲート端子にはORゲートORの出
力である駆動コントロールクロックΦENが入力されるよ
うになっている。また、前記ORゲートORの両入力端子に
は、前記第１および第２アクティブリストアエネイブル
クロック信号ΦSP1およびΦSP2が入力されるようになっ
ている。
それで、アクティブリストア駆動時にロウアドレスス
トローブ信号RASが“ロウ”レベルになってアクティブ
サイクルになると、第１アクティプリストアエネイブル
クロック信号ΦSP1が“ハイ”レベルになる。従って、
前記トランジスタQ117はターンオフされ、前記第１カレ
ントミラー回路を形成してあるトランジスタQ111とトラ
ンジスタQ112、トランジスタQ114がターンオンされて、
駆動トランジスタQ110がターンオンされる。それで、LA
Pにおける電位が徐々に一次上昇しはじめ、その後、一
定時間経過後に第２アクティブリストアエネイブルクロ
ック信号ΦSP2が“ハイ”レベルとなる時、トランジス
タQ114とともに第２カレントミラー回路を形成してある
トランジスタQ115がターンオンされて、駆動トランジス
タQ110の電流の流れ量を増加させて、迅速でしかも安定
性をもつようにセンスアンプを駆動させるようにする。
また、第８図の二重センシングスロープをもつセンシ
ング駆動回路の構成も第７図と類似に構成されている。
即ち、センスアンプ駆動Ｎ−MOSトランジスタQ120の
電流の流れ量を調節するために、前記駆動トランジスタ
とともに第１カレントミラー回路を形成するように他の
１つのＮ−MOSトランジスタQ121が提供され、前記トラ
ンジスタQ121のゲートおよびドレイン端子が前記駆動ト
ランジスタQ120ゲートに接続されている。そして、前記
駆動トランジスタQ120と第２カレントミラー回路を形成
するように、前記駆動トランジスタのゲート端子と前記
トランジスタQ121のゲートおよびドレイン接続端子に接
続されたＮ−MOSトランジスタQ124が提供されている。
また、前記第１カレントミラー回路を形成するトランジ
スタQ121のゲートとドレインとの接続端子に、そして前
記トランジスターゲート端子に第1P−MOSトランジスタQ
122が接続され、前記トランジスタQ122のゲート端子に
は第１センシングエネイブルクロック信号ΦSN1が入力
される。そして、前記第1P−MOSトランジスタQ122のド
レイン端子には、定電流源を構成してゲート端子に外部
電圧VccとVssとの間の中間電位をもつバイアス電圧が入
力されるＰ−MOSトランジスタQ123が接続されている。
また、前記第カレントミラー回路を形成するトランジス
タQ124のゲートとドレインとの接続端子に、そして前記
駆動トランジスタのゲート端子に第2P−MOSトランジス
タQ125が接続され、前記トランジスタQ125のゲート端子
には、第２センシングエネイブルクロック信号ΦSN2が
入力される。そして、前記第2P−MOSトランジスタQ125
のドレイン端子には、定電流源を構成してゲート端子に
外部電圧VccとVssとの間の中間電位をもつバイアス電圧
が入力されるＰ−MOSトランジスタQ126が接続されてい
る。そして、前記駆動トランジスタQ120のゲート端子と
前記Ｎ−MOSトランジスタQ121およびQ124のゲートとド
レインとの接続端子間には、ソース端子が接地電源Vss
に接続されたトランジスタQ127が接続され、このトラン
ジスタのゲート端子には駆動コントロールクロックΦEN
が入力される。
それで、センスアンプのセンシング動作駆動時に、ロ
ウアドレスストローブ信号RASが“ロウ”レベルになっ
てアクティブサイクルになると、第１センシングエネイ
ブルクロック信号ΦSN1が“ロウ”レベルになり、駆動
コントロールクロックΦENが“ロウ”レベルになる。
従って、前記トランジスタQ127はターンオフされ、前
記トランジスタQ122がターンオンされる。それで、第１
カレントミラー回路を形成してあるトランジスタQ121お
よびトランジスタQ114と駆動トランジスタQ120のゲート
端子に“ハイ”レベルの信号が入力されて、前記トラン
ジスタQ121およびQ120がターンオンされて、ΦLANの電
位が徐々に一次下降しはじめ、その後に一定の時間の経
過後に第２センシングエネイブルクロック信号ΦSN2が
“ロウ”レベルとなるとき、トランジスタQ124とともに
第２カレントミラー回路を形成してあるトランジスタQ1
25がターンオンされて、駆動トランジスタQ120の電流の
流れ量が増加するので、迅速でしかも安定性をもつよう
にセンスアンプを駆動させるようにする。
一方、第７図および第８図における前記カレントミラ
ー回路を形成しているトランジスタQ110と、Q111と、Q1
14と、Q120と、Q121およびQ124のチャンネル幅をそれぞ
れW110、W111、W114、W120、W121およびW124とし、各カ
レントミラー回路の動作時にトランジスタQ111と、Q114
と、Q121およびQ124を通じて流れる電流をＩP１、ＩP
２、ＩN１であるとすると、アクティブリストアおよび
センシング動作時に発生するアクティブリストア駆動信
号およびセンシング駆動信号ΦLAPおよびΦLANの電流
は、次の式によって示される。
前記（３）および（４）式のように、アクティブリス
トアおよびセンシング時の駆動信号の電流のピーク値を
トランジスタのサイズの比率に定め、先に動作される第
１カレントミラー回路に流れる電流がその後に動作する
第２カレントミラー回路の電流より少し流れるように構
成して、駆動時にそれぞれ第１および第２カレントミラ
ー回路を順次的に駆動させて、アクティブリストア駆動
信号ΦLAPおよびセンシング駆動信号ΦLANの電位が線形
の二重スロープをもつようにして迅速にして安定性をも
つようにセンスアンプを駆動させるようにする。
なお、本発明は前記各実施例に限定されるものではな
く、必要に応じて変更することができる。
〔発明の効果〕
詳述のように本発明によると、半導体メモリー装置に
おけるセンスアンプの駆動トランジスタ動作時に、その
ゲート電圧が駆動トランジスタとともにカレントミラー
回路を形成するMOSトランジスタを具備する。バイアス
回路によってコントロールされるようにすることによっ
て、駆動トランジスタを徐々にターンオンさせてアクテ
ィブリストアおよびセンシング駆動信号がそれぞれ線形
の上昇および下降スロープをもつようにして駆動信号の
ピーク電流を減少させ、微細化されたセンスアンプの安
定性を向上させうるセンスアンプ駆動回路を提供するこ
とができ、また、高集積半導体メモリー装置におけるセ
ンスアンプ駆動回路に２つのカレントミラー回路を形成
して、それぞれ順次的に駆動させることによって、線形
の二重スロープをもつセンスアンプ駆動信号を得ること
ができる。その上に、前記バイアス回路に比較回路をも
つクランピング回路を使用することによってアクティブ
リストア駆動信号を内部電圧レベル（〜4V）にクランピ
ングすることができ、それでセルデバイスの特性の歪曲
を防止することができる。また、本発明によると、アク
ティブリストア時のみにセンスアンプをエネイブルさせ
ることによって、従来の技術において必要とされていた
内部電圧発生回路使用によるスタンバイ電流を除去する
センスアンプ駆動回路を提供することができる等の効果
を奏する。
【図面の簡単な説明】
第1A図および第1B図はそれぞれ本発明の第１実施例によ
るセンスアンプ駆動回路の回路図、第２図は第1A図およ
び第1B図におけるセンスアンプ駆動信号のタイミング
図、第３図はアクティブリストア駆動信号のクランピン
グ動作をするようにする本発明の第２実施例によるセン
スアンプ駆動回路の概略的なブロック図、第４図は第３
図に図示された本発明の第２実施例による駆動回路の一
例の詳細図、第５図は第３図の変形であって第４図と類
似なセンスアンプの駆動回路の詳細図、第６図は本発明
の第２実施例によりアクティブリストア駆動信号のクラ
ンピング動作をするようにするセンスアンプ駆動回路の
駆動信号のタイミング図、第７図はアクティブリストア
時に二重スロープをもつようにする本発明の第３実施例
によるセンスアンプ駆動回路の回路図およびタイミング
図、第８図は二重センシングスロープをもつようにする
本発明の第３実施例によるセンスアンプ駆動回路の回路
図およびタイミング図、第9A図および第9B図はそれぞれ
従来のセンスアンプ駆動回路の回路図、第10図は第9A図
に図示された従来のセンスアンプ駆動回路から発生され
た駆動信号のタイミング図である。 SA1−SAN……センスアンプ、ΦLAP……アクティブリス
トア駆動信号、ΦLAN……センシング駆動信号、10、50
……バイアス回路、20、40……トリガー回路、30……比
較回路、60……レベルシフター、NAND……NANDゲート、
INV1、INV2、INV3……インバータ、OR……ORゲート、NO
R……NORゲート、ＶREF１……基準電圧、Vbias……バイ
アス電圧。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−13809（ＪＰ，Ａ) 特開 平１−140315（ＪＰ，Ａ) 特開 平２−3159（ＪＰ，Ａ) 特開 平１−102794（ＪＰ，Ａ) 特開 平２−189792（ＪＰ，Ａ) Ｙｏｈｊｉ ＷＡＴＡＮＡＢＥ，ｅ ｔ．ａｌ．，”Ｏｎ−Ｃｈｉｐ Ｓｕｐ ｐｌｙ Ｃｏｎｖｅｒｓｉｏｎ Ｓｙｓ ｔｏｍ ａｎｄ Ｉｔｓ Ａｐｐｌｉｃ ａｔｉｃｎ ｔｏ ａ ４ Ｍｂ ＤＲ ＡＭ”，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒ ａｃｔｓ ｏｆ ｔｈｅ 18ｔｈ Ｃｏ ｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｓ ａｎｄ Ｍ ａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，1986, ＰＰ．307−310

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】それぞれ２つのＰ−MOSトランジスタと２
    つのＮ−MOSトランジスタで構成された複数のセンスア
    ンプ（SA1…SAn）と、アクティブリストアエネイブル信
    号（ΦSP）が入力端に印加され前記センスアンプと外部
    電圧（Vcc）との間に接続された１つまたは複数の駆動
    Ｐ−MOSトランジスタをもつアクティブリストア駆動回
    路と、センシングエネイブル信号（ΦSN）が入力端に印
    加され前記センスアンプと接地電源（Vss）との間に接
    続された１つまたは複数の駆動Ｎ−MOSトランジスタを
    もつセンシング駆動回路とを有する半導体メモリーのセ
    ンスアンプ駆動回路において、 前記アクティブリストア駆動回路は、１つまたは複数の
    駆動トランジスタ（Q10）または（Q10 1…Q10n）と、前
    記駆動トランジスタの電流の流れ量を調節する他の１つ
    のＰ−MOSトランジスタ（Q11）とからなるカレントミラ
    ー回路と；前記アクティブリストアエネイブル信号（Φ
    SP）により前記カレントミラー回路の動作をコントロー
    ルするように１つのＰ−MOSトランジスタ（Q12）および
    １つのＮ−MOSトランジスタ（Q13）とからなるインバー
    タ回路と；前記カレントミラー回路の定電流源として動
    作するように前記インバータ回路のＮ−MOSトランジス
    タ（Q13）のソース端子に接続されソース端子が接地電
    源（Vss）に接続されゲート端子にバイアス電圧（Vbia
    s）が印加されるＮ−MOSトランジスタ（Q14）構成され
    て、前記１つまたは複数の駆動トランジスタ（Q10）ま
    たは（Q10 1…Q10n）と前記複数のセンスアンプ（SA1…
    SAn）との接続部であるラッチノード（LAP）部に付与さ
    れるアクティブリストア駆動信号（ΦLAP）の電位をコ
    ントロールして線形の上昇スロープをもつようにし、 前記センシング駆動回路は、１つまたは複数の駆動Ｎ−
    MOSトランジスタ（Q20）または（Q20 1…Q20n）と、前
    記駆動トランジスタの電流の流れ量を調節する他の１つ
    のＮ−MOSトランジスタ（Q15）とからなるカレントミラ
    ー回路と；前記センシングエネイブル信号（ΦSN）によ
    り前記カレントミラー回路の動作をコントロールするよ
    うに１つのＮ−MOSトランジスタ（Q16）および１つのＰ
    −MOSトランジスタ（Q17）とからなるインバータ回路
    と；前記カレントミラー回路の定電流源として動作する
    ように前記インバータ回路のＰ−MOSトランジスタ（Q1
    7）のドレイン端子に接続され、ドレイン端子が外部電
    源電圧（Vcc）端子に接続されゲート端子にバイアス電
    圧（Vbias）が印加されるＰ−MOSトランジスタ（Q18）
    で構成されて、前記１つまたは複数の駆動Ｎ−MOSトラ
    ンジスタ（Q20）または（Q20 1…Q20n）と前記複数のセ
    ンスアンプ（SA1…SAn）との接続部であるラッチノード
    （LAN）部に付与されるセンシング駆動信号（ΦLAN）電
    位をコントロールして線形の下降スロープをもつように
    することを特徴とする半導体メモリーのセンスアンプ駆
    動回路。
  2. 【請求項２】前記カレントミラー回路の定電流源として
    動作する前記MOSトランジスタ（Q14）および（Q18）の
    ゲート電圧として入力されるバイアス電圧（Vbias）
    を、外部電圧（Vcc）と接地電圧（Vss）との間の中間レ
    ベルの一定電圧に維持させることを特徴とする請求項第
    １項記載の半導体メモリーのセンスアンプ駆動回路。
  3. 【請求項３】それぞれ２つのＰ−MOSトランジスタと２
    つのＮ−MOSトランジスタとで構成された複数のセンス
    アンプ（SA1…SAn）と、アクティブリストアエネイブル
    信号（ΦSP）が入力端に印加され前記センスアンプと外
    部電圧（Vcc）との間に接続された１つまたは複数の駆
    動Ｐ−MOSトランジスタを有するアクティブリストア駆
    動回路を包含する半導体メモリーセンスアンプ駆動回路
    において、 アクティブリストア駆動時に駆動Ｐ−MOSトランジスタ
    （Q10、Q50）の電流の流れ量を調節するために前記駆動
    トランジスタとともにカレントミラー回路を形成し、前
    記カレントミラー回路の動作をコントロールするインバ
    ータと、前記カレントミラー回路の定電流源を具備し
    て、前記駆動トランジスタのゲート電圧をコントロール
    して前記駆動トランジスタが徐々にターンオンされるよ
    うに構成されるバイアス回路（10,50）と；前記センス
    アンプのラッチノードにおける電圧（VLAP）レベルを検
    出して基準電圧（ＶREF）レベルと比較してその結果を
    出力するように差動増幅回路と定電流源を具備した比較
    回路（30）と；前記比較回路の出力により前記バイアス
    回路を活性化またはターンオフさせるように“ハイ”ま
    たは“ロウ”状態にトリガーするトリガー回路（20,4
    0）で構成されて、アクティブリストア駆動信号電圧を
    外部電圧と無関係に一定電圧（4V）の内部電圧レベルに
    クランピングするようにすることを特徴とする半導体メ
    モリーのセンスアンプ駆動回路。
  4. 【請求項４】前記バイアス回路（10）は、駆動Ｐ−MOS
    トランジスタ（Q10）の電流の流れ量を調節するために
    前記駆動トランジスタとともにカレントミラー回路を形
    成するように前記駆動トランジスタのゲートに接続され
    る他の１つのＰ−MOSトランジスタ（Q11）と、前記アク
    ティブリストアエネイブル信号（ΦSP）により前記カレ
    ントミラー回路の動作をコントロールするように１つの
    Ｐ−MOSトランジスタ（Q12）および１つのＮ−MOSトラ
    ンジスタ（Q13）とからなるインバータ回路と、前記カ
    レントミラー回路の定電流源として動作するように前記
    インバータ回路のＮ−MOSトランジスタ（Q13）のソース
    端子に接続されソース端子が接地電源（Vss）に接続さ
    れゲート端子にバイアス電圧（Vbias）が印加されるＮ
    −MOSトランジスタ（Q14）で構成されることを特徴とす
    る請求項第３項記載のセンスアンプ駆動回路。
  5. 【請求項５】前記バイアス回路（50）は、駆動Ｐ−MOS
    トランジスタ（Q50）の電流の流れ量を調節するために
    前記駆動トランジスタとともにカレントミラー回路を形
    成するようにゲートとドレインとの接続端子が外部電圧
    （Vcc）端子に接続されるＮ−MOSトランジスタ（Q51）
    と、ドレイン端子が前記Ｎ−MOSトランジスタ（Q51）の
    ソース端子に接続されゲート端子が接地電圧（Vss）端
    子に接続されソース端子が前記駆動トランジスタのゲー
    ト端子に接続されるＰ−MOSトランジスタ（Q52）と、前
    記アクティブリストアエネイブル信号（ΦSP）により前
    記カレントミラー回路の動作をコントロールするように
    １つのＰ−MOSトランジスタ（Q53）および１つのＮ−MO
    Sトランジスタ（Q54）とからなるインバータ回路と、前
    記カレントミラー回路の定電流源として動作するように
    前記インバータ回路のＮ−MOSトランジスタ（Q54）のソ
    ース端子に接続されソース端子が接地電源（Vss）に接
    続されゲート端子にバイアス電圧（Vbias）が印加され
    るＮ−MOSトランジスタ（Q55）で構成されることを特徴
    とする請求項第３項記載の半導体メモリーのセンスアン
    プ駆動回路。
  6. 【請求項６】前記カレントミラー回路の定電流源として
    動作する前記MOSトランジスタ（Q14）および（Q55）の
    ゲート電圧として入力されるバイアス電圧（Vbias）
    を、外部電圧（Vcc）と接地電圧（Vss）との間の中間レ
    ベルの一定電圧に維持させることを特徴とする請求項第
    ３項、第４項または第５項記載の半導体メモリーのセン
    スアンプ駆動回路。
  7. 【請求項７】前記センスアンプ駆動時に前記駆動トラン
    ジスタ（Q10,Q50）のゲート電圧が外部電圧（Vcc）と接
    地電圧（Vss）との間の中間レベルの電圧に変化される
    ことを特徴とする請求項第３項、第４項または第５項記
    載の半導体メモリーのセンスアンプ駆動回路。
  8. 【請求項８】前記トリガー回路（20）は、外部電源（Vc
    c）にドレイン端子が接続されるＰ−MOSトランジスタ
    （Q21）と、前記トランジスタ（Q21）のゲートおよびソ
    ース端子にそれぞれゲートおよびドレイン端子が接続さ
    れるＮ−MOSトランジスタ（Q22）と、前記Ｎ−MOSトラ
    ンジスタ（Q22）のソース端子にドレイン端子が接続さ
    れソース端子が接地端子（Vss）に接続されるＮ−MOSト
    ランジスタ（Q23）と、前記トランジスタ（Q21）のソー
    スおよび前記トランジスタ（Q22）のドレインの接続端
    子の１つの入力端子が接続されセンスアンプ駆動回路エ
    ネイブルクロック信号（ΦＳ）が他の入力端子に入力さ
    れるNANDゲート（NAND）と、前記NANDゲート（NAND）の
    出力端子に接続されるインバータ（INV3）で構成される
    ことを特徴とする請求項第３項記載の半導体メモリーの
    センスアンプ駆動回路。
  9. 【請求項９】前記トリガー回路（40）が１つのＰ−MOS
    トランジスタ（Q41）と１つのＮ−MOSトランジスタ（Q4
    2）とからなるインバータであることを特徴とする請求
    項第３項記載の半導体メモリーのセンスアンプ駆動回
    路。
  10. 【請求項１０】前記比較回路30は、２つのＰ−MOSトラ
    ンジスタ（Q31およびQ33）および２つのＮ−MOSトラン
    ジスタ（Q32およびQ34）とからなる差動増幅回路と、前
    記差動増幅回路の前記Ｎ−MOSトランジスタ（Q32および
    Q34）のソース接続端子に接続されゲート端子にセンス
    アンプ駆動回路エネイブルクロック信号（ΦＳ）が印加
    される定電流源（Q35）で構成されて、前記Ｎ−MOSトラ
    ンジスタ（Q32）のゲート端子に入力される基準電圧
    （ＶREF）と前記Ｎ−MOSトランジスタ（Q34）のゲート
    端子に入力されるノード（LAP）における電圧（ＶLAP）
    とを比較することを特徴とする請求項第３項記載の半導
    体メモリーのセンスアンプ駆動回路。
  11. 【請求項１１】前記アクティブリストア電圧を一定電圧
    にクランピングするために、アクティブリストア動作を
    するセンスアンプのラッチノード（LAP）における（電
    圧ＶLAP）と、一定電圧をもつ基準電圧とを比較して、
    ラッチノード（LAP）における電圧が基準電圧と同じか
    または大きい場合、カレントミラー回路の動作が停止さ
    れるように構成されることを特徴とする請求項第３項、
    第４項、第５項、第８項、第９項または第10項記載の半
    導体メモリーのセンスアンプ駆動回路。
  12. 【請求項１２】それぞれ２つのＰ−MOSトランジスタと
    ２つのＮ−MOSトランジスタで構成された複数のセンス
    アンプ（SA1…SAn）と、アクティブリストアエネイブル
    信号（ΦSP）が入力端に印加され前記センスアンプと外
    部電圧（Vcc）との間に接続された１つまたは複数の駆
    動Ｐ−MOSトランジスタをもつアクティブリストア駆動
    回路を有する半導体メモリーのセンスアンプ駆動回路に
    おいて、 アクティブリストア駆動時に駆動Ｐ−MOSトランジスタ
    （Q110）の電流の流れ量を調節するために、前記駆動ト
    ランジスタとともに第１カレントミラー回路を形成する
    ようにゲートおよびソース端子が前記駆動トランジスタ
    のゲートに接続される他の１つのＰ−MOSトランジスタ
    （Q111）と、ドレイン端子が前記第１カレントミラー回
    路および前記駆動トランジスタのゲート端子に接続され
    ゲート端子に第１アクティブリストアエネイブルクロッ
    ク信号（ΦSP1）が印加される第1N−MOSトランジスタ
    （Q112）と、前記第１カレントミラー回路の定電流源と
    して動作するようにバイアス電圧（Vbias）かゲートに
    印加されドレイン端子が前記第1N−MOSトランジスタの
    ソース端子に接続される第１定電流源（Q113）と、前記
    駆動Ｐ−MOSトランジスタとともに第２カレントミラー
    回路を形成するようにゲートおよびソース端子が前記駆
    動トランジスタのゲートに接続される他の１つのＰ−MO
    Sトランジスタ（Q114）と、ドレイン端子が前記第１カ
    レントミラー回路および前記駆動トランジスタのゲート
    端子に接続されゲート端子に第２アクティブリストアエ
    ネイブルクロック信号（ΦSP2）が印加される第2N−MOS
    トランジスタ（Q115）と、前記第２カレントミラー回路
    の定電流源として動作するようにバイアス電圧（Vbia
    s）がゲートに印加されドレイン端子が前記第2N−MOSト
    ランジスタのソース端子に接続される第２定電流源（Q1
    16）と、第１および第２アクティブリストアエネイブル
    クロック信号（ΦSP1）および（ΦSP2）を入力して駆動
    コントロールクロック（ΦEN）を出力するようにＰ−MO
    Sトランジスタ（Q117）を通じて前記駆動トランジスタ
    のゲートに接続されるORゲート（OR）で構成されて、前
    記第１および第２カレントミラー回路を順次的に動作さ
    せてアクティブリストア駆動信号（ΦLAP）が線形の二
    重スロープをもつようにすることを特徴とする半導体メ
    モリーのセンスアンプ駆動回路。
  13. 【請求項１３】前記第１および第２カレントミラー回路
    の定電流源として動作する前記MOSトランジスタ（Q11
    3）および（Q116）のゲート電圧として入力されるバイ
    アス電圧（Vbias）を外部電圧（Vcc）と接地電圧（Vs
    s）との間の中間レベルの一定電圧に維持させることを
    特徴とする請求項第12項記載の半導体メモリーのセンス
    アンプ駆動回路。
  14. 【請求項１４】前記第１カレントミラー回路の電流が第
    ２カレントミラー回路の電流より少し流れるように構成
    されることを特徴とする請求項第12項または第13項記載
    の半導体メモリーのセンスアンプ駆動回路。
  15. 【請求項１５】それぞれ２つのＰ−MOSトランジスタと
    ２つのＮ−MOSトランジスタで構成された複数のセンス
    アンプ（SA1…SAn）と、センシングエネイブル信号（Φ
    SN）が入力端に印加され前記センスアンプと接地電源
    （Vss）との間に接続された１つまたは複数の駆動Ｎ−M
    OSトランジスタをもつセンシング駆動回路を有する半導
    体メモリーのセンスアンプ駆動回路において、 センシング駆動時に駆動Ｎ−MOSトランジスタ（Q120）
    の電流の流れ量を調節するために前記駆動トランジスタ
    とともに第１カレントミラー回路を形成するようにゲー
    トおよびドレイン端子が前記駆動トランジスタのゲート
    に接続される他の１つのＮ−MOSトランジスタ（Q121）
    と、ソース端子が前記第１カレントミラー回路および前
    記駆動トランジスタのゲート端子に接続されゲート端子
    に第１センシングエネイブルクロック信号（ΦSN1）が
    印加される第1P−MOSトランジスタ（Q122）と、前記第
    １カレントミラー回路の定電流源として動作するように
    バイアス電圧（Vbias）がゲートに印加され前記第1P−M
    OSトランジスタのドレイン端子に接続される第１定電流
    源（Q123）と、前記駆動Ｎ−MOSトランジスタとともに
    第２カレントミラー回路を形成するようにゲートおよび
    ドレイン端子が前記駆動トランジスタのゲートに接続さ
    れている他の１つのＮ−MOSトランジスタ（Q124）と、
    ソース端子が前記第２カレントミラー回路および前記駆
    動トランジスタのゲート端子に接続されゲート端子に第
    ２センシングエネイブルクロック信号（ΦSN2）が印加
    される第2P−MOSトランジスタ（Q125）と、前記第２カ
    レントミラー回路の定電流源として動作するようにバイ
    アス電圧（Vbias）がゲートに印加され前記第2P−MOSト
    ランジスタのドレイン端子に接続される第２定電流源
    （Q126）と、駆動コントロールクロック（ΦEN）がゲー
    ト端子に印加されソース端子が接地されドレイン端子が
    前記駆動トランジスタのゲート端子に接続されるＮ−MO
    Sトランジスタ（Q127）で構成されて、前記第１および
    第２カレントミラー回路を順次的に動作させてセンシン
    グ駆動信号（ΦLAN）が線形の二重スロープをもつよう
    にすることを特徴とする半導体メモリーのセンスアンプ
    駆動回路。
  16. 【請求項１６】前記第１および第２カレントミラー回路
    の定電流源として動作する前記MOSトランジスタ（Q12
    3）および（Q126）のゲート電圧として入力されるバイ
    アス電圧（Vbias）を外部電圧（Vcc）と接地電圧（Vs
    s）との間の中間レベルの一定電圧に維持させることを
    特徴とする請求項第15項記載の半導体メモリーのセンス
    アンプ駆動回路。
  17. 【請求項１７】前記第１カレントミラー回路の電流が第
    ２カレントミラー回路の電流より少し流れるように構成
    されることを特徴とする請求項第15項または第16項記載
    の半導体メモリーのセンスアンプ駆動回路。
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