KR900008436B1 - 듀얼 슬로프 파형 발생회로 - Google Patents

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Abstract

내용 없음.

Description

듀얼 슬로프 파형 발생회로
제1도는 본 발명의 일실시예시 회로도.
제2도는 본 발명의 다른 실시예시 회로도.
제3도는 제1도의 입, 출력신호 파형도.
제4도는 제2도의 입, 출력신호 파형도.
제5도 및 제6도는 종래의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
A : 인버터 B : 전달 트랜지스터
M5 : 풀업 트랜지스터 M6 : 풀다운 트랜지스터
본 발명은 메모리 센스앰프등의 드라이버 회로에 적용할 수 있는 듀얼 슬로프(Dual Slope) 파형 발생회로에 관한 것으로, 특히 드라이브단의 풀업 또는 풀다운 트랜지스터의 게이트측 입력신호의 시차를 이용한 듀얼 슬로프 파형 발생회로에 관한 것이다.
일반적인 듀얼 슬로프 파형 발생회로는 시차를 가지는 2개의 동일위상의 입력신호를 이용하게 된다.
이들 두개의 입력신호는, 제5도에서 도시하고 있는 바와같이, 트랜지스터(M6)과 트랜지스터(M7)를 차례로 턴온시켜 출력신호(outc)에 듀얼 슬로프를 주게 된다.
즉, 입력신호(in)가 로우레벨에서 하이레벨로 바뀔 때, 입력신호(ina)에 의해서는 트랜지스터(M7)가 턴온되어 출력신호(outc)에 1차 슬로프를 주게 되고, 이어서 상기 입력신호(ina)에 대해 동상이면서 일정한 시차를 가지는 입력신호(inb)에 의해서는 트랜지스터(M6)가 턴온되어 출력신호(outc)에 2차 슬로프를 주게 된다.
또한 상기 입력신호(ina)와 입력신호(inb)의 시차가 반대로 되는 경우에도 출력신호(outc)에는 상기한 바와 마찬가지의 듀얼 슬로프가 나타나게 된다.
한편, 다른 듀얼 슬로프 파형 발생회로로써 제6도에 도시한 바와같이 DC패스(path)를 이용하는 회로가 있다.
여기에서는 우선 입력신호(ina)로 트랜지스터(M8), (M9)를 턴온시켜 출력신호(outc)에 상기 트랜지스터(M8), (M9)의 저항비에 의한 1차 슬로프를 주고, 상기 입력신호(ina)에 대해 시차를 가지고 들어오는 입력신호(inb)로 트랜지스터(M6)를 턴온시켜 출력신호(outc)에 2차 슬로프를 주게 된다.
그러나 상기한 바와같은 기존의 듀얼 슬로프 파형 발행회로에서는, 동일 위상의 2개의 입력신호에 시차를 주기 위한 딜레이회로가 필요하게 되므로 회절설계시 레이아우트 면적이 증가되는 문제가 있게 된다.
특히, 딜레이 수단으로써 저항소자를 이용할 경우 레이아우트 면적의 증가는 매우 심각하게 된다. 또한 DC패스를 이용하는 경우에는 동작전류의 증가에 따른 불필요한 전력소모를 가져오게 된다.
본 발명은 이와같은 점을 해결하기 위한 것으로, 본 발명의 목적은 회로동작시 DC패스의 형성에 따른 불필요한 전력소모가 방지되고, 회로의 집적화시 그 레이아우트 면적이 줄어들게 되는 듀얼 슬로프 파형 발생회로를 제공하는데 있는 것이다.
본 발명의 특징은 풀업, 풀다운 트랜지스터의 드라이브 출력단을 가지는 듀얼 스로프 파형 발생회로에 있어서, 풀업 트랜지스터 또는 풀다운 트랜지스터의 게이트에 전달 트랜지스터를 통한 입력신호가 입력되게 하고, 상기 전달 트랜지스터는 인버터에 의해 지연되고 반대 위상으로 되는 입력신호와 궤환되는 출력신호로 각각 순차적으로 제어되게 하여, 지연 반전되는 입력신호에 의해서는 출력신호에 1차 슬로프를 주게되고 궤환되는 출력신호에 의해서는 출력신호에 2차 슬로프를 주게되는 듀얼 슬로프 파형 발생회로에 있는 것이다.
이하, 첨부한 본 발명의 일실시예시도를 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
제1도에서 도시하고 있는 바와같이, P모스의 풀업 트랜지스터(M5)의 게이트에는 입력신호(in)가 직접 입력되게 연결하고, N모스의 풀다운 트랜지스터(M6)의 게이트에는 입력신호(in)가 전달 트랜지스터(B)를 통하여 연결되며, 상기 전달 트랜지스터(B)는 인버터(A)를 거치면서 지연되고 반대 위상으로 되는 입력신호(in)와 궤환되는 출력신호(out)로 제어되게 연결된다.
상기 지연 및 반대위상을 얻기 위한 인버터(A)는 P, N모스 트랜지스터(M1, M2)로 구성되고, 상기 전달 트랜지스터(B)는 병렬접속의 P, N모스 트랜지스터(M4, M3)로 구성된다.
상기 P, N모스 트랜지스터(M4, M3)의 각 게이트에는 각각 궤환되는 출력신호(out)와 인버터(A)에 의해 지연 반전되는 입력신호(in)가 입력되게 연결된다.
또한 제2도는 본 발명의 다른 실시예시도로써, 전달 트랜지스터(B)를 풀업 트랜지스터(M5)를 풀업 트랜지스터(M5)의 게이트측에 두고, 상기 전달 트랜지스터(B)를 구성하는 P, N모스 트랜지스터(M4', M3')는 각각 상기 인버터(A)를 거친 입력신호(in)와 궤환되는 출력신호(out)로 제어되게 연결된다.
이와같이 된 본 발명의 작용 및 효과를 설명하면 다음과 같다.
제1도에서, 입력신호(in)가 로우레벨에서 하이레벨로 바뀌며느 풀업 트랜지스터(M5)는 오프되고 전달 트랜지스터(B)의 N모스 트랜지스터(M3)의 게이트에는 인버터(A)에 의한 지연 시간동안 하이레벨이 입력된다.
이에 따라 풀다운 트랜지스터(M6)의 게이트측에는 차아지가 축적이 되고, 이 차아지에 의해 상기 풀다운 트랜지스터(M6)가 온 되어 드라이브 출력단의 차아지를 서서히 뽑아내게 된다. 이때 출력신호(out)는 제3도에 도시한 바와같이 1차 슬로프(1)를 가지게 된다.
이후, 드라이브 출력단의 차아지가 빠져나가 출력신호(out)의 레벨이 입력신호(in)의 레벨에서 전달 트랜지스터(B)의 P모스 트랜지스터(M4)의 드레쉬 호울드 전압(VT)만큼 강하된 레벨로 되면, 상기 P모스 트랜지스터(M4)가 턴온된다.
이에 따라서 상기 풀다운 트랜지스터(M6)가 완전히 온되어 드라이브 출력단의 나머지 차아지를 신속하게 빼내게 되므로 출력신호(out)는 제3도에서 도시하고 있는 바와같은 2차 슬로프(2)를 가지게 된다.
한편, 본 발명의 다른 실시예인 제2도와 같은 회로에서는 입력신호(in)가 하이레벨에서 로우레벨로 바뀔 때 출력신호(out)에는 듀얼 슬로프가 나타나게 된다. 이를 설명하면 다음과 같다.
입력신호(in)가 로우레벨로 되면, 풀다운 트랜지스터(M6)는 오프되고 전달 트랜지스터(B)의 P모스 트랜지스터(M4')의 게이트에는 인버터(A)에 의한 지연 시간동안 로우레벨이 입력된다.
이에 따라 풀업 트랜지스터(M5)의 게이트측에 축적된 차아지는 서서히 입력단 측으로 빠지게 되므로 상기 풀업 트랜지스터(M5)는 서서히 온되어, 제4도에서 도시하고 있는 바와같이, 드라이브 출력단에는 Vcc에 의한 차아지의 양이 서서히 증가하게 된다.
이때 출력신호(out)는 1차 슬로프(1')가 얻어진다. 이후 드라이브 출력단의 차아지가 증가되어 출력신호(out)의 레벨이 입력신호(in)의 레벨보다 전달 트랜지스터(B)의 N모스 트랜지스터(M3')의 드레쉬 호울드 전압(VT')만큼 상승된 레벨로되면, 상기 N모스 트랜지스터(M3')가 턴온된다.
이에 따라서 상기 풀업 트랜지스터(M5)의 게이트측 차아지는 신속하게 빠지게 되므로 상기 풀업 트랜지스터(M5)가 완전히 온되어 드라이브 출력단의 출력신호(out)는 제4도에서 도시하고 있는 바와같이, 급격한 2차 슬로프(2')를 가지면서 Vcc레벨로 가게 된다.
이상에서, 첨부도면에 따라 설명된 본 발명은 단지 일실시예시에 불과한 것으로, 풀업 트랜지스터 또는 풀다운 트랜지스터의 게이트측에 전달 트랜지스터를 두고 이 전달 트랜지스터를 제어하는 신호로써 입력신호에 대해 위상이 반대로 되면서 딜레이 되게하는 여하한 수단과 드라이브 출력신호를 궤환시키는 여하한 수단을 이용할 수 있음은 자명한 것이다.
이상에서 설명한 바와같은 본 발명은 회로동작시 DC패스가 방지됨에 따라 불필요한 전력소모를 방지할 수 있게 되고, 또한 별도의 딜레이회로를 가지지 않게 되는 회로구성의 단순화에 따라 레이아우트 면적을 줄일 수 있게 되는 특유의 효과가 있는 것이다.

Claims (2)

  1. 풀업, 풀다운 트랜지스터를 이용하는 듀얼 슬로프 파형 발생회로에 있어서, 풀업 트랜지스터(M5)와 풀다운 트랜지스터(M6)중의 한쪽 트랜지스터의 게이트측에 전달 트랜지스터(B)를 두고, 이 전달 트랜지스터(B)는 인버터(A)에 의해 지연되고 반대위상으로 되는 입력신호(in)와 궤환되는 출력신호(out)에 의해 순차적으로 제어되게 연결 구성되는 것을 특징으로 하는 듀얼 슬로프 파형 발생회로.
  2. 제1항에 있어서, 전달 트랜지스터(B)의 N, P모스 크랜지스터(M3, M4)의 각 게이트측에 각각 인버터(A)에 의한 지연 반전되는 입력신호(in)와 궤환되는 출력신호(out)가 입력되게 연결 구성되는 것을 특징으로 하는 듀얼 슬로프 파형 발생회로.
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