JP3620657B2 - 論理信号の状態遷移を検出する回路 - Google Patents
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Description
【産業上の利用分野】
本発明は、デジタル論理回路に係り、より詳細には、MOS入力遷移検出回路に係る。
【0002】
【従来の技術】
アドレス遷移とも称する入力遷移の検出器は、集積回路において広く使用されている。これらの検出器は、回路の入力端子に信号の遷移が生じた際にパルスを発生する。このような回路は種々の形式があるが、機能的には図1に示すように排他的オア論理ゲート及び遅延ブロックを有する回路に過ぎない。排他的オアゲートとは、その定義により、その入力端子の1つに1つのそして1つのみの論理「1」信号があるときに、論理「1」信号を発生するものである。別の言い方をすれば、2つの入力信号が異なるときに論理1が生じる。従って、図1の回路は入力端子に論理1から論理0又は論理0から論理1への遷移があるときに出力に論理1を発生する。このとき、排他的オアゲートへの2つの入力端子は異なる。遅延ブロックは時間遅延τを導入し、その後に排他的オアゲートの入力端子は同じ入力状態となり、出力端子を0状態に復帰させる。それにより、パルスが発生される。
【0003】
【発明が解決しようとする課題】
この形式の回路に伴う問題は、遅延パルス巾を制御することが困難なことである。製造プロセス及び動作条件にはばらつきがあるために、遅延パルス巾は大巾に変化する。多くの用途においては、遅延パルス巾のこのような変化を許容することができる。しかし、他の場合には、パルス巾を制御しなければならない。
【0004】
【課題を解決するための手段】
本発明は、複数の入力端子における入力遷移を検出しそして正確に制御できる時間遅延をもつ単一のパルスを発生する回路を提供するものである。貴重な集積回路空間を節約するという利益を得るために、少数のトランジスタ及び他の集積回路デバイスエレメントのみを使用してこの回路が実施される。更に、本発明による回路では、発生されたパルスが集積回路全体にわたりネットワークに分配される。
【0005】
本発明は、複数の入力端子における論理信号の状態遷移を検出する回路を提供する。この回路は、各入力端子に接続されていてその入力端子における論理信号の遷移の際にパルスを発生する遷移検出ブロックと、各遷移検出ブロックに接続されていて遷移検出ブロックから合成論理信号を発生するオア論理ブロックと、セット及びリセット入力ノードと出力ノードとを有するラッチとを備えている。セット入力ノードはオア論理ブロックに接続され、そして出力ノードは、セット入力ノードの合成論理信号に応答して第2論理状態から第1論理状態へ切り換わるようになっている。又、この回路は、上記オア論理ブロックと、上記ラッチのリセット入力ノードとに接続された遅延ユニットであって、上記リセット入力ノードへの合成論理信号を正確に遅延して上記ラッチの出力ノードを第2論理状態へ復帰させる遅延ユニットも備えている。これにより、入力端子の論理信号遷移に応答して出力ノードにパルスが発生される。このパルスは上記遅延ユニットによって制御されるパルス巾を有している。
【0006】
又、本発明は、パルス検出ブロック及び遅延ユニットにおける新規な回路も提供する。
【0007】
【実施例】
図2は、本発明の実施例の基本的な回路ブロックを示す図である。図2に示す回路は複数の入力端子を有し、その各々にはI1 ないしIn と各々示された入力信号が送られる。各端子はエッジ検出ブロック10に接続されそしてその各々はパルス発生ブロック11に接続される。これらブロック11の出力ノードに現れる信号はN1 ないしNn と示されており、これらノードはオア論理ブロック14に接続される。この論理ブロック14の出力ノードは、セット/リセットラッチブロック15のセット入力ノードに直結され、該ブロック15は出力端子17を有する。又、オア論理ブロック14の出力ノードは、接続ノード30によりパルスエレメントブロック16の入力ノードにも接続される。このパルスエレメントブロック16の出力ノード31は、ラッチ15のリセット入力ノードに接続されている。
【0008】
動作については、エッジ検出ブロック10は、入力信号I1 ないしIn の遷移を検出する。この検出に応答して、ブロック10に接続されたパルス発生ブロック11がパルスを発生する。種々のブロック11からの複数のパルスがオア論理ブロック14によって合成され、セット及びリセット信号がラッチブロック15へ発生される。パルスエレメントブロック16は、ブロック15から発せられるパルスの巾をセットするように正確な量だけリセット信号を遅延する。論理ブロック14の動作により、1つ以上の入力端子における遷移によって出力パルスが発生される。
【0009】
図3は、図2に示されたブロック10及び11の機能を結合したエッジ検出・パルス発生の複合ブロック12を示す詳細な回路図である。各ブロックは、入力信号I1 と共に示された入力端子を有し、これは2つの並列な回路ブランチに接続されている。一方の回路ブランチは、一対のスイッチングトランジスタであるPMOSトランジスタ20及びNMOSトランジスタ23のゲートに接続されている。PMOSトランジスタ20のソースは電圧源VCCに接続され、これは典型的にグランドである第2の電圧源に対して正である。トランジスタ20のドレインはNMOSトランジスタ21のドレインを経て接続され、該トランジスタ21のソースはNMOSトランジスタ22に接続されている。該トランジスタ22のソースは第2のスイッチングトランジスタ23のドレインに接続されている。トランジスタ21及び22のゲートは、これらのトランジスタを抵抗性のオン状態に維持するために正の電圧源に接続されている。トランジスタ21のソース及びトランジスタ22のドレインは、NMOSトランジスタ24のゲートに共通接続され、該トランジスタはキャパシタ形態で接続されている。NMOSトランジスタ24のソース及びドレインは両方とも接地されている。PMOSスイッチングトランジスタ20のドレイン及びNMOSトランジスタ21のドレインは、NMOSトランジスタ26のゲートに共通接続されている。
【0010】
同様に、第2のブランチ回路も同じ構成を有し、同様に機能するトランジスタが同じ参照番号で示されている。更に、この第2のブランチ回路は、ブロック12の入力端子と、スイッチングトランジスタ20及び23の共通接続されたゲートとの間にインバータ25を有し、この第2の回路ブランチは第1の回路ブランチに対して相補的な形態で動作するようになっている。更に、PMOSトランジスタ20のドレイン及びNMOSトランジスタ21のドレインは、NMOSトランジスタ27のゲートに共通接続されている。
【0011】
NMOSトランジスタ26及び27は、2つの並列な回路ブランチによって動作される直列接続スイッチを形成する。NMOSトランジスタ27のソースは接地され、そしてそのドレインはNMOSトランジスタ26のソースに接続され、該トランジスタ26のドレインはブロック12の出力ノードを形成する。
【0012】
オア論理ゲートブロック14は複数の入力ノードを有し、その各々は、プルアップトランジスタとして動作するPMOSトランジスタ43及び44を有している。PMOSトランジスタ43のソースは電源VCCに接続され、そしてそのドレインはPMOSトランジスタ44のソースに接続され、次いで、該トランジスタのドレインはオア論理ブロック14の入力ノードに接続されている。トランジスタ43及び44のゲートは接地されており、これらトランジスタは入力ノードを高論理状態に弱く引っ張るようにオンに維持される。これは、NMOSトランジスタ26及び27がオンに切り換えられて入力ノードを低レベルに引っ張るまでそうである。
【0013】
各入力ノードはワイヤドオア構成で一対のブロック12に接続される。各入力ノードはナンド論理ブロック41の入力ノードに接続され、その出力はノア論理ゲート40の入力ノードに接続されている。ノア論理ゲート40の出力ノードはノア論理ブロック14の出力ノード30を形成する。図3に示す構成では、各ナンドゲート41は3つの入力ノードを受け取りそしてノア論理ゲート40は2つの入力ノードを受け取る。これらの数は、状態に応じて変更できる。
【0014】
オア論理ブロック14の各入力ノードにおけるPMOSトランジスタ43及び44のプルアップ動作とあいまって、ブロック12は入力信号I1 ないしIn の遷移の際に負のパルスを発生する。各ブロック12からの各出力ノード信号N1 ないしNn は、NMOSトランジスタ26及び27の両方がオンになったときだけ低レベルに引っ張られる。各NMOSトランジスタ26及び27は、ブロック12の回路ブランチの1つに接続されている。インバータ25により、2つの回路ブランチにおける各対のスイッチングトランジスタ20及び23は互いに逆の状態になるはずである。しかしながら、入力信号が状態を切り換えるときには、一方の回路ブランチのPMOSトランジスタ20がオンに切り換えられる。他方の回路ブランチのPMOSトランジスタ20はオフであり、そのNMOSトランジスタ23はオンである。しかしながら、NMOSトランジスタ26又は27のゲートに接続されたノードは放電されねばならない。これは、抵抗性NMOSトランジスタ21及び22を介して行われる。集積回路設計者に良く知られたように、所望の抵抗を選択するために調整すべきトランジスタのパラメータは多数ある。例えば、抵抗を増加するようにトランジスタ21及び22のサイズを減少することができる。
【0015】
キャパシタを形成するトランジスタ24の電荷も放電されねばならない。従って、2つのNMOSトランジスタ26及び27がオンとなって出力ノードを低レベルに引っ張るように放電が低速化される。放電が完了すると、出力ノード信号N1 ないしNn が再び高レベルに引っ張られる。負のパルスが発生される。
【0016】
このパルスは、入力信号に遷移があるときに発生される。更に、パルスの巾はRC時定数であるτ1 によって決定される。Rは実質的に2つのトランジスタ21及び22の抵抗であり、Cはトランジスタ24のキャパシタンスである。このブロック12は、それ自体入力遷移検出回路であることに注意されたい。しかしながら、同等の性能の従来のITD回路に比べると、ブロック12は僅かな空間しか占有せず、集積回路の設計において効果を奏する。更に、従来のITD回路に勝る性能効果も発揮する。
【0017】
図4に示すように、オア論理ゲートブロック14の出力ノード30はセット/リセットラッチブロック15に接続される。このブロック15は、ナンドゲート50及び51の典型的な交差結合対である。ナンドゲート50の入力ノードは、出力ノード30を受け取る。ナンドゲート51は、パルス遅延エレメント16の出力ノードに接続され、該エレメントの入力ノードはインバータ79により出力ノード30に接続される。
【0018】
インバータ79の出力ノードは、VCCとグランドとの間に直列に接続されたトランジスタ60ないし63のゲートに接続される。PMOSトランジスタ60はそのソースがVCCに接続されそしてそのドレインがPMOSトランジスタ61のソースに接続される。PMOSトランジスタ61のドレインはPMOSトランジスタ62のソースに接続され、該トランジスタのドレインはNMOSトランジスタ63のドレインに接続される。NMOSトランジスタ63のソースは接地される。NMOSトランジスタ63のドレイン及びPMOSトランジスタ62のドレインはNMOSトランジスタ64のゲートに共通接続される。トランジスタ64はキャパシタ形態で接続され、該トランジスタ64のソース及びドレインは接地される。トランジスタ63及び62のドレインは、インバータ73及び74の直列接続対の第1のインバータに接続される。
【0019】
インバータ74の出力ノードは、別の新規なITD回路及びブロック12内の変形回路の入力端子に接続される。入力端子は、一対のスイッチングトランジスタ65及び68のゲートによって形成される。PMOSトランジスタ65のソースはVCCに接続され、そしてそのドレインはNMOSトランジスタ66のドレインに接続される。トランジスタ66のソースは、NMOSトランジスタ67のドレインに接続される。トランジスタ67のソースは、NMOSスイッチングトランジスタ68のドレインに接続され、該トランジスタのソースは接地される。トランジスタ66及び67の両方のゲートはVCCに接続され、これらトランジスタは抵抗状態においてオンに維持される。トランジスタ66及び67のソースは、キャパシタ形態のNMOSトランジスタ69のゲートに共通接続され、そのソース及びドレインの両方は接地される。
【0020】
直列接続されたNMOSトランジスタ71及び72は、各々、そのゲートがPMOSトランジスタ65のゲートに接続されていると共に、そのゲートがトランジスタ65及び66のドレインに接続されている。NMOSトランジスタ72のソースは接地され、そしてそのドレインはNMOSトランジスタ71のソースに接続されている。NMOSトランジスタ71のドレインは、弱くプルアップするPMOSトランジスタ70のドレインに接続されており、該トランジスタ70のソースはVCCに接続されそしてそのゲートは接地されて、該トランジスタがオンに維持されるようになっている。
【0021】
変形回路の出力端子を形成するために、NMOSトランジスタ71のドレイン(及びPMOSトランジスタ70のドレイン)は、直列接続されたインバータ75及び76に接続される。第2のインバータ76の出力ノードは、パルス遅延エレメント16の出力ノード31を形成する。この出力ノードは、キャパシタ形態で接続されたNMOSトランジスタ78のゲートに接続され、該トランジスタのソース及びドレインは両方とも接地される。
【0022】
動作に際し、オア論理ブロック14から出力ノード30を経て送られる負のパルスはラッチブロック15をセットする。パルス遅延エレメント16からはリセット信号が到着し、該遅延エレメントは、出力ノード30からインバータ79を経て負のパルスを先ず反転する。その新たな正のパルスはPMOSトランジスタ60ないし62をオンにし、NMOSトランジスタ63をオフにする。抵抗を与える目的で適当なサイズとされたこれらの直列接続トランジスタ60ないし62の抵抗と、トランジスタ64のキャパシタンスとにより、この入力ノードはインバータ73に対してゆっくりと上昇する。所定の点において、インバータ73は状態を変える。
【0023】
反転バッファである第2のインバータ74は、正の信号を引き出して、スイッチングPMOSトランジスタ65をオフにすると共に、スイッチングNMOSトランジスタ68をオンにする。PMOSトランジスタ65及びNMOSトランジスタ66のドレインは、トランジスタ66のソース及びトランジスタ67のドレインと共にグランドに引っ張られる。抵抗性トランジスタ66及び67と、キャパシタ接続トランジスタ69とのRC作用により、NMOSトランジスタ72のゲートに接続されたノードの放電に遅延が生じる。
【0024】
この遅延は、2つのスイッチングNMOSトランジスタ71及び72の動作によりパルスを発生させる。PMOSトランジスタ70のプルアップ動作により、トランジスタ70のドレイン及びトランジスタ71のドレインは典型的に高レベルとなる。トランジスタ72のゲートを低レベルに引っ張るのに遅延が生じるために、両トランジスタ71及び72がオンになる。インバータ75の入力ノードは、トランジスタ72のゲートが低レベルに引っ張られてトランジスタ72をオフにするまで、低レベルである。
【0025】
負のパルスは、2つのインバータ75及び76を経て伝播し、キャパシタ接続トランジスタ78によって低速化される。負のパルスは最終的にリセットノード31に現れ、セット/リセットラッチ15をその元の状態に復帰させる。ラッチ15の出力端子にパルスが発生される。
【0026】
2つの負の信号がセット及びリセット入力ノードに到達する時間の差がラッチ15のパルス巾を決定する。信号パルス遅延エレメント16は、この差を正確に制御する。ラッチ15の出力端子17から発生される出力信号は、集積回路の信号路のネットワークを駆動するのに使用できる。パルス巾は正確であり、ラッチから駆動される信号は確実である。
【0027】
図5は本発明の動作を説明する上で助けとなる。入力信号I1 ないしIn のいずれかに遷移が生じた際に、巾τ1 のパルスが次のように発生される。例えば、最初に信号I1 が論理1であると仮定すると、上部ブランチのPMOSスイッチングトランジスタ20はオフであり、NMOSトランジスタ23はオンである。従って、トランジスタ26のゲート端子の電圧は低レベルであり、該トランジスタはオフである。
【0028】
以上、本発明の好ましい実施例を詳細に説明したが、本発明の範囲内で種々の変更、修正及び等効物が明らかであろう。又、上記実施例に適宜修正を施すことにより本発明を等しく適用できることも明らかであろう。従って、上記説明は、本発明を何ら限定するものではなく、本発明は、特許請求の範囲のみによって限定されるものとする。
【図面の簡単な説明】
【図1】公知の一般的な入力遷移検出器を示す図である。
【図2】本発明の実施例を示すブロック図である。
【図3】図2のブロック図の中のエッジ検出・パルス発生ブロックと、オアゲートブロックとを詳細に示す回路図である。
【図4】図2のブロック図の中のパルス遅延エレメントブロックと、RSラッチブロックとを詳細に示す回路図である。
【図5】図2ないし4に示された回路の種々のノード及び端子に現れる信号のタイミング図である。
【符号の説明】
10 エッジ検出ブロック
11 パルス発生ブロック
12 エッジ検出・パルス発生複合ブロック
14 オア論理ブロック
15 セット/リセットラッチブロック
16 パルス遅延エレメントブロック
17 出力端子
Claims (12)
- 複数の入力端子における論理信号の状態の遷移を検出するための回路において、
上記複数の入力端子の各入力端子に接続され、その入力端子における論理信号の遷移の際にパルスを発生するパルス発生手段と、
上記パルス発生手段に接続されて、上記パルス発生手段のパルスから合成論理信号を発生するための合成論理信号発生手段と、
第1及び第2入力ノードと出力ノードとを有する双安定論理ユニットであって、上記第1入力ノードは上記合成論理信号発生手段に接続され、そして上記出力ノードは上記第1入力ノードにおける上記合成論理信号に応答して第2論理状態から第1論理状態へ切り換わるような双安定論理ユニットと、
上記合成論理信号発生手段と上記双安定論理ユニットの上記第2入力ノードとに接続されていて、上記第2入力ノードへの上記合成論理信号を遅延するための遅延ユニットとを具備し、
上記双安定論理ユニットの上記出力ノードは、上記第2入力ノードにおける上記合成論理信号に応答して上記第2論理状態に戻るように切り換わり、
これにより、上記複数の入力端子における論理信号の遷移に応答して上記双安定論理ユニットの上記出力ノードにパルスが発生され、このパルスは、上記遅延ユニットにより制御されるパルス巾を有し、
上記パルス発生手段は、
2つの電源のうちの第1の電源に弱く結合されたパルス発生出力ノードと、
入力端子に接続された第1回路ブランチであって、該第1回路ブランチは第1ブランチ出力ノードを有し、該第1ブランチ出力ノードは、上記入力端子における信号の第1論理状態に応答して上記第1電源に接続されそして上記入力端子における上記信号の第2論理状態に応答して第2電源に接続されるような第1回路ブランチと、
上記入力端子に接続された第2回路ブランチであって、該第2回路ブランチは第2ブランチ出力ノードを有し、該第2ブランチ出力ノードは、上記入力端子における上記信号の上記第1論理状態に応答して上記第2電源に接続されると共に上記入力端子における上記信号の第2論理状態に応答して上記第1電源に接続されるような第2回路ブランチと、
各々ゲートを有する第1及び第2のMOSトランジスタであって、上記パルス発生出力ノードと上記第2電源との間に直列に接続され、上記第1MOSトランジスタのゲートは上記第1ブランチ出力ノードに接続され、上記第2MOSトランジスタのゲートは上記第2ブランチ出力ノードに接続され、上記入力端子における上記第1論理状態への遷移の際に同時にオンにされるような第1及び第2のMOSトランジスタとを具備し、
上記第1及び第2ブランチ出力ノードの一方は、上記入力端子における上記第1論理状態への遷移に応答して上記第1及び第2のブランチ出力ノードの他方よりも所定量だけゆっくりとその各々の電源に接続されるようになっており、
これにより、上記パルス発生出力ノードは、上記第1論理状態への遷移の際に一時的に上記第2電源に向かって引っ張られて、パルスを発生し、
上記遅延ユニットは、第1のスイッチングサブ回路と、第2のスイッチングサブ回路とを備え、
上記第1のスイッチングサブ回路は、第1スイッチングサブ入力ノード及び第1スイッチングサブ出力ノードと、上記第1スイッチングサブ入力ノードに接続されたゲートを各々有する複数のスイッチングトランジスタとを有し、これらのスイッチングトランジスタは第1電源と第2電源との間にキャパシタエレメントをもつ直列路に接続され、第1のスイッチングトランジスタは、そのソースが上記第2電源に接続されそしてそのドレインが上記第1スイッチングサブ出力ノードに接続され、残りのスイッチングトランジスタのうちの少なくとも1つは、上記第1のスイッチングトランジスタに対し相補的にオンにされたときに高い抵抗となり、上記第1スイッチングサブ出力ノードがRC時定数をもって上記第1電源に接続され、
上記第2のスイッチングサブ回路は、
第2スイッチングサブ入力ノードと、
第2スイッチングサブ出力ノードと、
第1対の相補的なスイッチングトランジスタであって、各スイッチングトランジスタが、そのソースが第1及び第2の電源の1つに各々接続されると共に、そのドレインが抵抗エレメント及びキャパシタエレメントとの直列路において互いに他のスイッチングトランジスタのドレインに接続され、そしてそのゲートが上記第2スイッチングサブ入力ノードに接続されるような第1対の相補的なスイッチングトランジスタと、
第1電源と第2電源との間に上記第2スイッチングサブ出力ノード及び結合エレメントをもつ直列路に接続された第2対のスイッチングトランジスタであって、上記結合エレメントは上記第2スイッチングサブ出力ノードを上記第1電源に弱く結合し、これらスイッチングトランジスタの一方のゲートは、上記相補的なスイッチングトランジスタの一方のゲートに接続され、これらスイッチングトランジスタの他方のゲートは、上記相補的なスイッチングトランジスタの上記ドレインに接続されるような第2対のスイッチングトランジスタとを備え、
これにより、上記第2スイッチングサブ入力ノードにおける第1論理状態への遷移の際に、上記第2対のスイッチングトランジスタの両方が同時にオンにされ、上記第2スイッチングサブ出力ノードが一時的に上記第2電源に向かって接続されて、パルスを発生する、
ことを特徴とする遷移検出回路 - 上記双安定論理ユニットは、セット−リセットラッチより成る請求項1に記載の遷移検出回路。
- 各々の回路ブランチは、上記第1電源と上記第2電源との間に抵抗エレメント及びキャパシタエレメントをもつ直列路に接続された一対のスイッチングトランジスタを備えており、これらスイッチングトランジスタの各々はそのゲートが上記入力端子に接続され、各々のブランチ出力ノードは上記直列路に接続される請求項1に記載の遷移検出回路。
- 上記一対のスイッチングトランジスタは、上記第1電源にソースが接続されたPMOSトランジスタと、上記第2電源にソースが接続されたNMOSトランジスタとを備えている請求項3に記載の遷移検出回路。
- 上記抵抗エレメントは少なくとも1つのMOSトランジスタを備え、そのソース及びドレインは上記直列路に接続されそしてそのゲートは該MOSトランジスタをオンにするように電圧源に接続されている請求項3に記載の遷移検出回路。
- 上記キャパシタエレメントは少なくとも1つのMOSトランジスタを備え、そのソース及びドレインは上記第2電源に接続されそしてそのゲートは上記直列路に接続される請求項3に記載の遷移検出回路。
- 上記第1スイッチングサブ回路の残りのスイッチングトランジスタの全てが、上記第1スイッチングトランジスタに対し相補的にオンにされたときに高い抵抗となる請求項1に記載の遷移検出回路。
- 上記第1スイッチングトランジスタはNMOSトランジスタであり、上記残りのスイッチングトランジスタはPMOSトランジスタである請求項7に記載の遷移検出回路。
- 上記第2スイッチングサブ回路の相補的なスイッチングトランジスタの対は、上記第1電源にソースが接続されたPMOSトランジスタと、上記第2電源にソースが接続されたNMOSトランジスタとを含む請求項1に記載の遷移検出回路。
- 上記抵抗エレメントは少なくとも1つのMOSトランジスタを備え、そのソース及びドレインは上記直列路に接続され、そしてそのゲートは、該MOSトランジスタをオンにするように電圧源に接続される請求項9に記載の遷移検出回路。
- 上記キャパシタエレメントは少なくとも1つのMOSトランジスタを備え、そのソース及びドレインは上記第2電源に接続されそしてそのゲートは上記直列路に接続される請求項9に記載の遷移検出回路。
- 上記第2対のスイッチングトランジスタは、NMOSトランジスタを含む請求項9に記載の遷移検出回路。
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