JPH0715303A - 論理信号の状態遷移を検出する回路 - Google Patents

論理信号の状態遷移を検出する回路

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JPH0715303A
JPH0715303A JP5200759A JP20075993A JPH0715303A JP H0715303 A JPH0715303 A JP H0715303A JP 5200759 A JP5200759 A JP 5200759A JP 20075993 A JP20075993 A JP 20075993A JP H0715303 A JPH0715303 A JP H0715303A
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Abstract

(57)【要約】 【目的】 複数の入力端子における入力遷移を検出する
回路で、集積回路空間を節約するように少数の回路エレ
メントで実施できる回路を提供する。 【構成】 複数の入力端子における論理信号の状態遷移
を検出するための回路であって、各入力端子に接続され
て、その入力端子における論理信号の遷移の際にパルス
を発生する遷移検出ブロックと、各遷移検出ブロックに
接続されてそこからのパルスから合成論理信号を発生す
るオア論理ブロックと、セット／リセット入力ノード及
び出力ノードを有するラッチとを具備し、セット入力ノ
ードはオアブロックに接続され、出力ノードが、そのセ
ット入力ノードの合成論理信号に応答して第２論理状態
から第１論理状態へ切り換わるようになっており、又、
オア論理ブロックと、ラッチのリセット入力ノードに
は、遅延ユニットが接続され、リセット入力ノードへの
合成論理信号を正確に遅延して、ラッチの出力ノードを
第２論理状態へ復帰させる。かくて、入力端子の論理信
号遷移に応答して出力ノードにパルスが発生される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタル論理回路に係
り、より詳細には、ＭＯＳ入力遷移検出回路に係る。
【０００２】
【従来の技術】アドレス遷移とも称する入力遷移の検出
器は、集積回路において広く使用されている。これらの
検出器は、回路の入力端子に信号の遷移が生じた際にパ
ルスを発生する。このような回路は種々の形式がある
が、機能的には図１に示すように排他的オア論理ゲート
及び遅延ブロックを有する回路に過ぎない。排他的オア
ゲートとは、その定義により、その入力端子の１つに１
つのそして１つのみの論理「１」信号があるときに、論
理「１」信号を発生するものである。別の言い方をすれ
ば、２つの入力信号が異なるときに論理１が生じる。従
って、図１の回路は入力端子に論理１から論理０又は論
理０から論理１への遷移があるときに出力に論理１を発
生する。このとき、排他的オアゲートへの２つの入力端
子は異なる。遅延ブロックは時間遅延τを導入し、その
後に排他的オアゲートの入力端子は同じ入力状態とな
り、出力端子を０状態に復帰させる。それにより、パル
スが発生される。
【０００３】
【発明が解決しようとする課題】この形式の回路に伴う
問題は、遅延パルス巾を制御することが困難なことであ
る。製造プロセス及び動作条件にはばらつきがあるため
に、遅延パルス巾は大巾に変化する。多くの用途におい
ては、遅延パルス巾のこのような変化を許容することが
できる。しかし、他の場合には、パルス巾を制御しなけ
ればならない。
【０００４】
【課題を解決するための手段】本発明は、複数の入力端
子における入力遷移を検出しそして正確に制御できる時
間遅延をもつ単一のパルスを発生する回路を提供するも
のである。貴重な集積回路空間を節約するという利益を
得るために、少数のトランジスタ及び他の集積回路デバ
イスエレメントのみを使用してこの回路が実施される。
更に、本発明による回路では、発生されたパルスが集積
回路全体にわたりネットワークに分配される。
【０００５】本発明は、複数の入力端子における論理信
号の状態遷移を検出する回路を提供する。この回路は、
各入力端子に接続されていてその入力端子における論理
信号の遷移の際にパルスを発生する遷移検出ブロック
と、各遷移検出ブロックに接続されていて遷移検出ブロ
ックから合成論理信号を発生するオア論理ブロックと、
セット及びリセット入力ノードと出力ノードとを有する
ラッチとを備えている。セット入力ノードはオア論理ブ
ロックに接続され、そして出力ノードは、セット入力ノ
ードの合成論理信号に応答して第２論理状態から第１論
理状態へ切り換わるようになっている。又、この回路
は、上記オア論理ブロックと、上記ラッチのリセット入
力ノードとに接続された遅延ユニットであって、上記リ
セット入力ノードへの合成論理信号を正確に遅延して上
記ラッチの出力ノードを第２論理状態へ復帰させる遅延
ユニットも備えている。これにより、入力端子の論理信
号遷移に応答して出力ノードにパルスが発生される。こ
のパルスは上記遅延ユニットによって制御されるパルス
巾を有している。
【０００６】又、本発明は、パルス検出ブロック及び遅
延ユニットにおける新規な回路も提供する。
【０００７】
【実施例】図２は、本発明の実施例の基本的な回路ブロ
ックを示す図である。図２に示す回路は複数の入力端子
を有し、その各々にはＩ1 ないしＩn と各々示された入
力信号が送られる。各端子はエッジ検出ブロック１０に
接続されそしてその各々はパルス発生ブロック１１に接
続される。これらブロック１１の出力ノードに現れる信
号はＮ1 ないしＮn と示されており、これらノードはオ
ア論理ブロック１４に接続される。この論理ブロック１
４の出力ノードは、セット／リセットラッチブロック１
５のセット入力ノードに直結され、該ブロック１５は出
力端子１７を有する。又、オア論理ブロック１４の出力
ノードは、接続ノード３０によりパルスエレメントブロ
ック１６の入力ノードにも接続される。このパルスエレ
メントブロック１６の出力ノード３１は、ラッチ１５の
リセット入力ノードに接続されている。
【０００８】動作については、エッジ検出ブロック１０
は、入力信号Ｉ1 ないしＩn の遷移を検出する。この検
出に応答して、ブロック１０に接続されたパルス発生ブ
ロック１１がパルスを発生する。種々のブロック１１か
らの複数のパルスがオア論理ブロック１４によって合成
され、セット及びリセット信号がラッチブロック１５へ
発生される。パルスエレメントブロック１６は、ブロッ
ク１５から発せられるパルスの巾をセットするように正
確な量だけリセット信号を遅延する。論理ブロック１４
の動作により、１つ以上の入力端子における遷移によっ
て出力パルスが発生される。
【０００９】図３は、図２に示されたブロック１０及び
１１の機能を結合したエッジ検出・パルス発生の複合ブ
ロック１２を示す詳細な回路図である。各ブロックは、
入力信号Ｉ1 と共に示された入力端子を有し、これは２
つの並列な回路ブランチに接続されている。一方の回路
ブランチは、一対のスイッチングトランジスタであるＰ
ＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２３
のゲートに接続されている。ＰＭＯＳトランジスタ２０
のソースは電圧源ＶCCに接続され、これは典型的にグラ
ンドである第２の電圧源に対して正である。トランジス
タ２０のドレインはＮＭＯＳトランジスタ２１のドレイ
ンを経て接続され、該トランジスタ２１のソースはＮＭ
ＯＳトランジスタ２２に接続されている。該トランジス
タ２２のソースは第２のスイッチングトランジスタ２３
のドレインに接続されている。トランジスタ２１及び２
２のゲートは、これらのトランジスタを抵抗性のオン状
態に維持するために正の電圧源に接続されている。トラ
ンジスタ２１のソース及びトランジスタ２２のドレイン
は、ＮＭＯＳトランジスタ２４のゲートに共通接続さ
れ、該トランジスタはキャパシタ形態で接続されてい
る。ＮＭＯＳトランジスタ２４のソース及びドレインは
両方とも接地されている。ＰＭＯＳスイッチングトラン
ジスタ２０のドレイン及びＮＭＯＳトランジスタ２１の
ドレインは、ＮＭＯＳトランジスタ２６のゲートに共通
接続されている。
【００１０】同様に、第２のブランチ回路も同じ構成を
有し、同様に機能するトランジスタが同じ参照番号で示
されている。更に、この第２のブランチ回路は、ブロッ
ク１２の入力端子と、スイッチングトランジスタ２０及
び２３の共通接続されたゲートとの間にインバータ２５
を有し、この第２の回路ブランチは第１の回路ブランチ
に対して相補的な形態で動作するようになっている。更
に、ＰＭＯＳトランジスタ２０のドレイン及びＮＭＯＳ
トランジスタ２１のドレインは、ＮＭＯＳトランジスタ
２７のゲートに共通接続されている。
【００１１】ＮＭＯＳトランジスタ２６及び２７は、２
つの並列な回路ブランチによって動作される直列接続ス
イッチを形成する。ＮＭＯＳトランジスタ２７のソース
は接地され、そしてそのドレインはＮＭＯＳトランジス
タ２６のソースに接続され、該トランジスタ２６のドレ
インはブロック１２の出力ノードを形成する。
【００１２】オア論理ゲートブロック１４は複数の入力
ノードを有し、その各々は、プルアップトランジスタと
して動作するＰＭＯＳトランジスタ４３及び４４を有し
ている。ＰＭＯＳトランジスタ４３のソースは電源ＶCC
に接続され、そしてそのドレインはＰＭＯＳトランジス
タ４４のソースに接続され、次いで、該トランジスタの
ドレインはオア論理ブロック１４の入力ノードに接続さ
れている。トランジスタ４３及び４４のゲートは接地さ
れており、これらトランジスタは入力ノードを高論理状
態に弱く引っ張るようにオンに維持される。これは、Ｎ
ＭＯＳトランジスタ２６及び２７がオンに切り換えられ
て入力ノードを低レベルに引っ張るまでそうである。
【００１３】各入力ノードはワイヤドオア構成で一対の
ブロック１２に接続される。各入力ノードはナンド論理
ブロック４１の入力ノードに接続され、その出力はノア
論理ゲート４０の入力ノードに接続されている。ノア論
理ゲート４０の出力ノードはノア論理ブロック１４の出
力ノード３０を形成する。図３に示す構成では、各ナン
ドゲート４１は３つの入力ノードを受け取りそしてノア
論理ゲート４０は２つの入力ノードを受け取る。これら
の数は、状態に応じて変更できる。
【００１４】オア論理ブロック１４の各入力ノードにお
けるＰＭＯＳトランジスタ４３及び４４のプルアップ動
作とあいまって、ブロック１２は入力信号Ｉ1 ないしＩ
n の遷移の際に負のパルスを発生する。各ブロック１２
からの各出力ノード信号Ｎ1ないしＮn は、ＮＭＯＳト
ランジスタ２６及び２７の両方がオンになったときだけ
低レベルに引っ張られる。各ＮＭＯＳトランジスタ２６
及び２７は、ブロック１２の回路ブランチの１つに接続
されている。インバータ２５により、２つの回路ブラン
チにおける各対のスイッチングトランジスタ２０及び２
３は互いに逆の状態になるはずである。しかしながら、
入力信号が状態を切り換えるときには、一方の回路ブラ
ンチのＰＭＯＳトランジスタ２０がオンに切り換えられ
る。他方の回路ブランチのＰＭＯＳトランジスタ２０は
オフであり、そのＮＭＯＳトランジスタ２３はオンであ
る。しかしながら、ＮＭＯＳトランジスタ２６又は２７
のゲートに接続されたノードは放電されねばならない。
これは、抵抗性ＮＭＯＳトランジスタ２１及び２２を介
して行われる。集積回路設計者に良く知られたように、
所望の抵抗を選択するために調整すべきトランジスタの
パラメータは多数ある。例えば、抵抗を増加するように
トランジスタ２１及び２２のサイズを減少することがで
きる。
【００１５】キャパシタを形成するトランジスタ２４の
電荷も放電されねばならない。従って、２つのＮＭＯＳ
トランジスタ２６及び２７がオンとなって出力ノードを
低レベルに引っ張るように放電が低速化される。放電が
完了すると、出力ノード信号Ｎ1 ないしＮn が再び高レ
ベルに引っ張られる。負のパルスが発生される。
【００１６】このパルスは、入力信号に遷移があるとき
に発生される。更に、パルスの巾はＲＣ時定数であるτ
1 によって決定される。Ｒは実質的に２つのトランジス
タ２１及び２２の抵抗であり、Ｃはトランジスタ２４の
キャパシタンスである。このブロック１２は、それ自体
入力遷移検出回路であることに注意されたい。しかしな
がら、同等の性能の従来のＩＴＤ回路に比べると、ブロ
ック１２は僅かな空間しか占有せず、集積回路の設計に
おいて効果を奏する。更に、従来のＩＴＤ回路に勝る性
能効果も発揮する。
【００１７】図４に示すように、オア論理ゲートブロッ
ク１４の出力ノード３０はセット／リセットラッチブロ
ック１５に接続される。このブロック１５は、ナンドゲ
ート５０及び５１の典型的な交差結合対である。ナンド
ゲート５０の入力ノードは、出力ノード３０を受け取
る。ナンドゲート５１は、パルス遅延エレメント１６の
出力ノードに接続され、該エレメントの入力ノードはイ
ンバータ７９により出力ノード３０に接続される。
【００１８】インバータ７９の出力ノードは、ＶCCとグ
ランドとの間に直列に接続されたトランジスタ６０ない
し６３のゲートに接続される。ＰＭＯＳトランジスタ６
０はそのソースがＶCCに接続されそしてそのドレインが
ＰＭＯＳトランジスタ６１のソースに接続される。ＰＭ
ＯＳトランジスタ６１のドレインはＰＭＯＳトランジス
タ６２のソースに接続され、該トランジスタのドレイン
はＮＭＯＳトランジスタ６３のドレインに接続される。
ＮＭＯＳトランジスタ６３のソースは接地される。ＮＭ
ＯＳトランジスタ６３のドレイン及びＰＭＯＳトランジ
スタ６２のドレインはＮＭＯＳトランジスタ６４のゲー
トに共通接続される。トランジスタ６４はキャパシタ形
態で接続され、該トランジスタ６４のソース及びドレイ
ンは接地される。トランジスタ６３及び６２のドレイン
は、インバータ７３及び７４の直列接続対の第１のイン
バータに接続される。
【００１９】インバータ７４の出力ノードは、別の新規
なＩＴＤ回路及びブロック１２内の変形回路の入力端子
に接続される。入力端子は、一対のスイッチングトラン
ジスタ６５及び６８のゲートによって形成される。ＰＭ
ＯＳトランジスタ６５のソースはＶCCに接続され、そし
てそのドレインはＮＭＯＳトランジスタ６６のドレイン
に接続される。トランジスタ６６のソースは、ＮＭＯＳ
トランジスタ６７のドレインに接続される。トランジス
タ６７のソースは、ＮＭＯＳスイッチングトランジスタ
６８のドレインに接続され、該トランジスタのソースは
接地される。トランジスタ６６及び６７の両方のゲート
はＶCCに接続され、これらトランジスタは抵抗状態にお
いてオンに維持される。トランジスタ６６及び６７のソ
ースは、キャパシタ形態のＮＭＯＳトランジスタ６９の
ゲートに共通接続され、そのソース及びドレインの両方
は接地される。
【００２０】直列接続されたＮＭＯＳトランジスタ７１
及び７２は、各々、そのゲートがＰＭＯＳトランジスタ
６５のゲートに接続されていると共に、そのゲートがト
ランジスタ６５及び６６のドレインに接続されている。
ＮＭＯＳトランジスタ７２のソースは接地され、そして
そのドレインはＮＭＯＳトランジスタ７１のソースに接
続されている。ＮＭＯＳトランジスタ７１のドレイン
は、弱くプルアップするＰＭＯＳトランジスタ７０のド
レインに接続されており、該トランジスタ７０のソース
はＶCCに接続されそしてそのゲートは接地されて、該ト
ランジスタがオンに維持されるようになっている。
【００２１】変形回路の出力端子を形成するために、Ｎ
ＭＯＳトランジスタ７１のドレイン（及びＰＭＯＳトラ
ンジスタ７０のドレイン）は、直列接続されたインバー
タ７５及び７６に接続される。第２のインバータ７６の
出力ノードは、パルス遅延エレメント１６の出力ノード
３１を形成する。この出力ノードは、キャパシタ形態で
接続されたＮＭＯＳトランジスタ７８のゲートに接続さ
れ、該トランジスタのソース及びドレインは両方とも接
地される。
【００２２】動作に際し、オア論理ブロック１４から出
力ノード３０を経て送られる負のパルスはラッチブロッ
ク１５をセットする。パルス遅延エレメント１６からは
リセット信号が到着し、該遅延エレメントは、出力ノー
ド３０からインバータ７９を経て負のパルスを先ず反転
する。その新たな正のパルスはＰＭＯＳトランジスタ６
０ないし６２をオンにし、ＮＭＯＳトランジスタ６３を
オフにする。抵抗を与える目的で適当なサイズとされた
これらの直列接続トランジスタ６０ないし６２の抵抗
と、トランジスタ６４のキャパシタンスとにより、この
入力ノードはインバータ７３に対してゆっくりと上昇す
る。所定の点において、インバータ７３は状態を変え
る。
【００２３】反転バッファである第２のインバータ７４
は、正の信号を引き出して、スイッチングＰＭＯＳトラ
ンジスタ６５をオフにすると共に、スイッチングＮＭＯ
Ｓトランジスタ６８をオンにする。ＰＭＯＳトランジス
タ６５及びＮＭＯＳトランジスタ６６のドレインは、ト
ランジスタ６６のソース及びトランジスタ６７のドレイ
ンと共にグランドに引っ張られる。抵抗性トランジスタ
６６及び６７と、キャパシタ接続トランジスタ６９との
ＲＣ作用により、ＮＭＯＳトランジスタ７２のゲートに
接続されたノードの放電に遅延が生じる。
【００２４】この遅延は、２つのスイッチングＮＭＯＳ
トランジスタ７１及び７２の動作によりパルスを発生さ
せる。ＰＭＯＳトランジスタ７０のプルアップ動作によ
り、トランジスタ７０のドレイン及びトランジスタ７１
のドレインは典型的に高レベルとなる。トランジスタ７
２のゲートを低レベルに引っ張るのに遅延が生じるため
に、両トランジスタ７１及び７２がオンになる。インバ
ータ７５の入力ノードは、トランジスタ７２のゲートが
低レベルに引っ張られてトランジスタ７２をオフにする
まで、低レベルである。
【００２５】負のパルスは、２つのインバータ７５及び
７６を経て伝播し、キャパシタ接続トランジスタ７８に
よって低速化される。負のパルスは最終的にリセットノ
ード３１に現れ、セット／リセットラッチ１５をその元
の状態に復帰させる。ラッチ１５の出力端子にパルスが
発生される。
【００２６】２つの負の信号がセット及びリセット入力
ノードに到達する時間の差がラッチ１５のパルス巾を決
定する。信号パルス遅延エレメント１６は、この差を正
確に制御する。ラッチ１５の出力端子１７から発生され
る出力信号は、集積回路の信号路のネットワークを駆動
するのに使用できる。パルス巾は正確であり、ラッチか
ら駆動される信号は確実である。
【００２７】図５は本発明の動作を説明する上で助けと
なる。入力信号Ｉ1 ないしＩn のいずれかに遷移が生じ
た際に、巾τ1 のパルスが次のように発生される。例え
ば、最初に信号Ｉ1 が論理１であると仮定すると、上部
ブランチのＰＭＯＳスイッチングトランジスタ２０はオ
フであり、ＮＭＯＳトランジスタ２３はオンである。従
って、トランジスタ２６のゲート端子の電圧は低レベル
であり、該トランジスタはオフである。
【００２８】以上、本発明の好ましい実施例を詳細に説
明したが、本発明の範囲内で種々の変更、修正及び等効
物が明らかであろう。又、上記実施例に適宜修正を施す
ことにより本発明を等しく適用できることも明らかであ
ろう。従って、上記説明は、本発明を何ら限定するもの
ではなく、本発明は、特許請求の範囲のみによって限定
されるものとする。
【図面の簡単な説明】
【図１】公知の一般的な入力遷移検出器を示す図であ
る。
【図２】本発明の実施例を示すブロック図である。
【図３】図２のブロック図の中のエッジ検出・パルス発
生ブロックと、オアゲートブロックとを詳細に示す回路
図である。
【図４】図２のブロック図の中のパルス遅延エレメント
ブロックと、ＲＳラッチブロックとを詳細に示す回路図
である。
【図５】図２ないし４に示された回路の種々のノード及
び端子に現れる信号のタイミング図である。
【符号の説明】
１０ エッジ検出ブロック １１ パルス発生ブロック １２ エッジ検出・パルス発生複合ブロック １４ オア論理ブロック １５ セット／リセットラッチブロック １６ パルス遅延エレメントブロック １７ 出力端子

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力端子における論理信号の状態
    の遷移を検出するための回路において、 上記複数の入力端子の各入力端子に接続され、その入力
    端子における論理信号の遷移の際にパルスを発生する手
    段と、 上記パルス発生手段に接続されて、上記パルス発生手段
    のパルスから合成論理信号を発生するための手段と、 第１及び第２の入力ノードと出力ノードとを有する双安
    定論理ユニットであって、上記第１入力ノードは上記合
    成論理信号の発生手段に接続され、そして上記出力ノー
    ドは上記第１入力ノードにおける上記合成論理信号に応
    答して第２論理状態から第１論理状態へ切り換わるよう
    な双安定論理ユニットと、 上記合成論理信号の発生手段と上記双安定論理ユニット
    の上記第２入力ノードとに接続されていて、上記第２入
    力ノードへの上記合成論理信号を遅延するための遅延ユ
    ニットとを具備し、上記双安定論理ユニットの上記出力
    ノードは、上記第２入力ノードにおける上記合成論理信
    号に応答して上記第２論理状態に戻るように切り換わ
    り、 これにより、上記複数の入力端子における論理信号の遷
    移に応答して上記出力ノードにパルスが発生され、この
    パルスは、上記遅延ユニットにより制御されるパルス巾
    を有することを特徴とする遷移検出回路。
  2. 【請求項２】 上記双安定論理ユニットは、セット−リ
    セットラッチより成る請求項１に記載の遷移検出回路。
  3. 【請求項３】 上記パルス発生手段は、 ２つの電源のうちの第１の電源に弱く結合された出力ノ
    ードと、 入力端子に接続された第１回路ブランチであって、該第
    １回路ブランチは第１ブランチ出力ノードを有し、該第
    １ブランチ出力ノードは、上記入力端子における信号の
    第１論理状態に応答して上記第１電源に接続されそして
    上記入力端子における上記信号の第２論理状態に応答し
    て第２電源に接続されるような第１回路ブランチと、 上記入力端子に接続された第２回路ブランチであって、
    該第２回路ブランチは第２ブランチ出力ノードを有し、
    該第２ブランチ出力ノードは、上記入力端子における上
    記信号の上記第１論理状態に応答して上記第２電源に接
    続されると共に上記入力端子における上記信号の第２論
    理状態に応答して上記第１電源に接続され、上記第１及
    び第２ブランチ出力ノードの一方は、上記入力端子にお
    ける上記第１論理状態への遷移に応答して上記第１及び
    第２のブランチ出力ノードの他方よりも所定量だけゆっ
    くりとその各々の電源に接続されるようになった第２回
    路ブランチと、 各々ゲートを有する第１及び第２のＭＯＳトランジスタ
    であって、これらトランジスタは上記出力ノードと上記
    第２電源との間に直列に接続され、上記第１ＭＯＳトラ
    ンジスタのゲートは上記第１ブランチ出力ノードに接続
    され、上記第２ＭＯＳトランジスタのゲートは上記第２
    ブランチ出力ノードに接続され、更に、これら第１及び
    第２ＭＯＳトランジスタは、上記入力端子における上記
    第１論理状態への遷移の際に同時にオンにされるような
    第１及び第２のＭＯＳトランジスタとを具備し、 これにより、上記出力ノードは、上記遷移の際に一時的
    に上記第２電源に向かって引っ張られて、パルスを発生
    する請求項１に記載の遷移検出回路。
  4. 【請求項４】 各々の回路ブランチは、上記第１電源と
    第２電源との間に抵抗及びキャパシタエレメントをもつ
    直列路に接続された一対のスイッチングトランジスタを
    備えており、これらスイッチングトランジスタの各々は
    そのゲートが上記入力端子に接続され、上記ブランチ出
    力ノードは上記直列路に接続される請求項３に記載の遷
    移検出回路。
  5. 【請求項５】 上記一対のスイッチングトランジスタ
    は、上記第１電源にソースが接続されたＰＭＯＳトラン
    ジスタと、上記第２電源にソースが接続されたＮＭＯＳ
    トランジスタとを備えている請求項４に記載の遷移検出
    回路。
  6. 【請求項６】 上記抵抗エレメントは少なくとも１つの
    ＭＯＳトランジスタを備え、そのソース及びドレインは
    上記直列路に接続されそしてそのゲートは該ＭＯＳトラ
    ンジスタをオンにするように電圧源に接続されている請
    求項４に記載の遷移検出回路。
  7. 【請求項７】 上記キャパシタンスエレメントは少なく
    とも１つのＭＯＳトランジスタを備え、そのソース及び
    ドレインは上記電源の１つに接続されそしてそのゲート
    は上記直列路に接続される請求項４に記載の遷移検出回
    路。
  8. 【請求項８】 上記遅延ユニットは第１のスイッチング
    サブ回路を備え、該サブ回路は、入力ノード及び出力ノ
    ードと、上記入力ノードに接続されたゲートを各々有す
    る複数のスイッチングトランジスタとを有し、これらの
    スイッチングトランジスタは第１電源と第２電源との間
    にキャパシタンスエレメントをもつ直列路に接続され、
    第１のスイッチングトランジスタは、そのソースが上記
    第１電源に接続されそしてそのドレインが上記出力ノー
    ドに接続され、残りのスイッチングトランジスタのうち
    の少なくとも１つは、上記第１のスイッチングトランジ
    スタに対し相補的にオンにされたときに高い抵抗とな
    り、上記出力ノードがＲＣ時定数をもって上記第２電源
    に接続される請求項１に記載の遷移検出回路。
  9. 【請求項９】 上記残りのスイッチングトランジスタの
    全てが、上記第１スイッチングトランジスタに対し相補
    的にオンにされたときに高い抵抗となる請求項８に記載
    の遷移検出回路。
  10. 【請求項１０】 上記第１スイッチングトランジスタは
    ＮＭＯＳトランジスタであり、上記残りのスイッチング
    トランジスタはＰＭＯＳトランジスタである請求項９に
    記載の遷移検出回路。
  11. 【請求項１１】 上記遅延ユニットは第２のスイッチン
    グサブ回路を備え、該サブ回路は入力ノード及び出力ノ
    ードを有し、更に、該サブ回路は、 第１対の相補的なスイッチングトランジスタであって、
    各スイッチングトランジスタは、そのソースが第１及び
    第２の電源の１つに各々接続されると共に、そのドレイ
    ンが抵抗及びキャパシタエレメントとの直列路において
    互いに他のスイッチングトランジスタのドレインに接続
    され、そしてそのゲートが上記入力ノードに接続される
    ような第１対の相補的なスイッチングトランジスタと、 第１電源と第２電源との間に上記出力ノード及び結合エ
    レメントをもつ直列路に接続された第２対のスイッチン
    グトランジスタであって、上記結合エレメントは上記出
    力ノードを上記第２電源に弱く結合し、これらスイッチ
    ングトランジスタの一方のゲートは、上記相補的なスイ
    ッチングトランジスタの一方のゲートに接続され、これ
    らスイッチングトランジスタの他方のゲートは、上記相
    補的なスイッチングトランジスタの上記ドレインに接続
    されるような第２対のスイッチングトランジスタとを備
    え、 これにより、上記入力ノードにおける第１論理状態への
    遷移の際に上記第２対のスイッチングトランジスタの両
    方が同時にオンにされ、上記出力ノードが上記遷移にお
    いて一時的に上記第１電源に向かって接続されて、パル
    スを発生する請求項１に記載の遷移検出回路。
  12. 【請求項１２】 上記相補的なスイッチングトランジス
    タの対は、上記第２電源にソースが接続されたＰＭＯＳ
    トランジスタと、上記第１電源にソースが接続されたＮ
    ＭＯＳトランジスタとを含む請求項１１に記載の遷移検
    出回路。
  13. 【請求項１３】 上記抵抗エレメントは少なくとも１つ
    のＭＯＳトランジスタを備え、そのソース及びドレイン
    は上記直列路に接続され、そしてそのゲートは、該１つ
    のＭＯＳトランジスタをオンにするように電圧源に接続
    される請求項１２に記載の遷移検出回路。
  14. 【請求項１４】 上記キャパシタンスエレメントは少な
    くとも１つのＭＯＳトランジスタを備え、そのソース及
    びドレインは上記電源の一方に接続されそしてそのゲー
    トは上記直列路に接続される請求項１２に記載の遷移検
    出回路。
  15. 【請求項１５】 上記第２対のスイッチングトランジス
    タは、ＮＭＯＳトランジスタを含む請求項１２に記載の
    遷移検出回路。
  16. 【請求項１６】 入力端子における信号の論理状態の遷
    移を検出するための回路において、 ２つの電源のうちの第１の電源に弱く結合された出力端
    子と、 上記入力端子に接続された第１回路ブランチであって、
    該第１回路ブランチは第１ブランチ出力ノードを有し、
    該第１ブランチ出力ノードは、上記入力端子における信
    号の第１論理状態に応答して上記第１電源に接続されそ
    して上記入力端子における上記信号の第２論理状態に応
    答して第２電源に接続されるような第１回路ブランチ
    と、 上記入力端子に接続された第２回路ブランチであって、
    該第２回路ブランチは第２ブランチ出力ノードを有し、
    該第２ブランチ出力ノードは、上記入力端子における上
    記信号の上記第１論理状態に応答して上記第２電源に接
    続されると共に上記入力端子における上記信号の第２論
    理状態に応答して上記第１電源に接続され、上記第１及
    び第２ブランチ出力ノードの一方は、上記入力端子にお
    ける上記第１論理状態への遷移に応答して上記第１及び
    第２のブランチ出力ノードの他方よりも所定量だけゆっ
    くりとその各々の電源に接続されるようになった第２回
    路ブランチと、 各々ゲートを有する第１及び第２のＭＯＳトランジスタ
    であって、これらトランジスタは上記出力端子と上記第
    ２電源との間に直列に接続され、上記第１ＭＯＳトラン
    ジスタのゲートは上記第１ブランチ出力ノードに接続さ
    れ、上記第２ＭＯＳトランジスタのゲートは上記第２ブ
    ランチ出力ノードに接続され、更に、これら第１及び第
    ２ＭＯＳトランジスタは、上記入力端子における上記第
    １論理状態への遷移の際に同時にオンにされるような第
    １及び第２のＭＯＳトランジスタとを具備し、 これにより、上記出力端子は、上記遷移の際に一時的に
    上記第２電源に向かって引っ張られて、パルスを発生す
    ることを特徴とする遷移検出回路。
  17. 【請求項１７】 各々の回路ブランチは、上記第１電源
    と第２電源との間に抵抗及びキャパシタエレメントを有
    する直列路に接続された一対のスイッチングトランジス
    タを備え、これらスイッチングトランジスタの各々はそ
    のゲートが上記入力端子に接続され、そして上記ブラン
    チ出力ノードは上記直列路に接続される請求項１６に記
    載の遷移検出回路。
  18. 【請求項１８】 上記一対のスイッチングトランジスタ
    は、上記第１電源にソースが接続されたＰＭＯＳトラン
    ジスタと、上記第２電源にソースが接続されたＮＭＯＳ
    トランジスタとを備えている請求項１７に記載の遷移検
    出回路。
  19. 【請求項１９】 上記抵抗エレメントは少なくとも１つ
    のＭＯＳトランジスタを備え、そのソース及びドレイン
    は上記直列路に接続され、そしてそのゲートは、該１つ
    のＭＯＳトランジスタをオンにするように電圧源に接続
    される請求項１７に記載の遷移検出回路。
  20. 【請求項２０】 上記キャパシタンスエレメントは少な
    くとも１つのＭＯＳトランジスタを備え、そのソース及
    びドレインは上記電源の一方に接続されそしてそのゲー
    トは上記直列路に接続される請求項１７に記載の遷移検
    出回路。
  21. 【請求項２１】 入力端子における信号の論理状態の遷
    移を検出するための回路において、 ２つの電源のうちの第１の電源に弱く結合された出力端
    子と、 上記第１電源と第２電源との間に抵抗及びキャパシタン
    スエレメントを有する直列路に接続された一対のスイッ
    チングトランジスタであって、これらスイッチングトラ
    ンジスタの各々はそのゲートが上記入力端子に接続され
    ており、上記直列路に接続された出力ノードは、上記入
    力端子における上記信号の上記第１論理状態に応答して
    上記第２電源に接続されそして上記入力端子における上
    記信号の第２論理状態に応答して上記第１電源に接続さ
    れ、電源への上記ノードの上記接続は、上記入力端子に
    おける上記第１論理状態への遷移に応答して上記抵抗及
    びキャパシタンスエレメントにより所定量だけ低速化さ
    れるようになった一対のスイッチングトランジスタと、 各々ゲートを有する第１及び第２のＭＯＳトランジスタ
    であって、これらトランジスタは上記出力端子と上記第
    ２電源との間に直列に接続され、上記第１ＭＯＳトラン
    ジスタのゲートは上記入力端子に接続され、上記第２Ｍ
    ＯＳトランジスタのゲートは上記ノードに接続され、更
    に、これら第１及び第２ＭＯＳトランジスタは、上記入
    力端子における上記第１論理状態への遷移の際に同時に
    オンにされるような第１及び第２のＭＯＳトランジスタ
    とを具備し、 これにより、上記出力端子は、上記遷移の際に一時的に
    上記第２電源に向かって引っ張られて、パルスを発生す
    ることを特徴とする遷移検出回路。
  22. 【請求項２２】 上記一対のスイッチングトランジスタ
    は、上記第１電源にソースが接続されたＰＭＯＳトラン
    ジスタと、上記第２電源にソースが接続されたＮＭＯＳ
    トランジスタとを備えている請求項２１に記載の遷移検
    出回路。
  23. 【請求項２３】 上記抵抗エレメントは少なくとも１つ
    のＭＯＳトランジスタを備え、そのソース及びドレイン
    は上記直列とに接続され、そしてそのゲートは該１つの
    ＭＯＳトランジスタをオンにするように電圧源に接続さ
    れる請求項２１に記載の遷移検出回路。
  24. 【請求項２４】 上記キャパシタンスエレメントは少な
    くとも１つのＭＯＳトランジスタを備え、そのソース及
    びドレインは上記電源の１つに接続され、そしてそのゲ
    ートは上記直列路に接続される請求項２１に記載の遷移
    検出回路。
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