JPH0715303A - 論理信号の状態遷移を検出する回路 - Google Patents
論理信号の状態遷移を検出する回路Info
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Abstract
回路で、集積回路空間を節約するように少数の回路エレ
メントで実施できる回路を提供する。 【構成】 複数の入力端子における論理信号の状態遷移
を検出するための回路であって、各入力端子に接続され
て、その入力端子における論理信号の遷移の際にパルス
を発生する遷移検出ブロックと、各遷移検出ブロックに
接続されてそこからのパルスから合成論理信号を発生す
るオア論理ブロックと、セット/リセット入力ノード及
び出力ノードを有するラッチとを具備し、セット入力ノ
ードはオアブロックに接続され、出力ノードが、そのセ
ット入力ノードの合成論理信号に応答して第2論理状態
から第1論理状態へ切り換わるようになっており、又、
オア論理ブロックと、ラッチのリセット入力ノードに
は、遅延ユニットが接続され、リセット入力ノードへの
合成論理信号を正確に遅延して、ラッチの出力ノードを
第2論理状態へ復帰させる。かくて、入力端子の論理信
号遷移に応答して出力ノードにパルスが発生される。
Description
り、より詳細には、MOS入力遷移検出回路に係る。
器は、集積回路において広く使用されている。これらの
検出器は、回路の入力端子に信号の遷移が生じた際にパ
ルスを発生する。このような回路は種々の形式がある
が、機能的には図1に示すように排他的オア論理ゲート
及び遅延ブロックを有する回路に過ぎない。排他的オア
ゲートとは、その定義により、その入力端子の1つに1
つのそして1つのみの論理「1」信号があるときに、論
理「1」信号を発生するものである。別の言い方をすれ
ば、2つの入力信号が異なるときに論理1が生じる。従
って、図1の回路は入力端子に論理1から論理0又は論
理0から論理1への遷移があるときに出力に論理1を発
生する。このとき、排他的オアゲートへの2つの入力端
子は異なる。遅延ブロックは時間遅延τを導入し、その
後に排他的オアゲートの入力端子は同じ入力状態とな
り、出力端子を0状態に復帰させる。それにより、パル
スが発生される。
問題は、遅延パルス巾を制御することが困難なことであ
る。製造プロセス及び動作条件にはばらつきがあるため
に、遅延パルス巾は大巾に変化する。多くの用途におい
ては、遅延パルス巾のこのような変化を許容することが
できる。しかし、他の場合には、パルス巾を制御しなけ
ればならない。
子における入力遷移を検出しそして正確に制御できる時
間遅延をもつ単一のパルスを発生する回路を提供するも
のである。貴重な集積回路空間を節約するという利益を
得るために、少数のトランジスタ及び他の集積回路デバ
イスエレメントのみを使用してこの回路が実施される。
更に、本発明による回路では、発生されたパルスが集積
回路全体にわたりネットワークに分配される。
号の状態遷移を検出する回路を提供する。この回路は、
各入力端子に接続されていてその入力端子における論理
信号の遷移の際にパルスを発生する遷移検出ブロック
と、各遷移検出ブロックに接続されていて遷移検出ブロ
ックから合成論理信号を発生するオア論理ブロックと、
セット及びリセット入力ノードと出力ノードとを有する
ラッチとを備えている。セット入力ノードはオア論理ブ
ロックに接続され、そして出力ノードは、セット入力ノ
ードの合成論理信号に応答して第2論理状態から第1論
理状態へ切り換わるようになっている。又、この回路
は、上記オア論理ブロックと、上記ラッチのリセット入
力ノードとに接続された遅延ユニットであって、上記リ
セット入力ノードへの合成論理信号を正確に遅延して上
記ラッチの出力ノードを第2論理状態へ復帰させる遅延
ユニットも備えている。これにより、入力端子の論理信
号遷移に応答して出力ノードにパルスが発生される。こ
のパルスは上記遅延ユニットによって制御されるパルス
巾を有している。
延ユニットにおける新規な回路も提供する。
ックを示す図である。図2に示す回路は複数の入力端子
を有し、その各々にはI1 ないしIn と各々示された入
力信号が送られる。各端子はエッジ検出ブロック10に
接続されそしてその各々はパルス発生ブロック11に接
続される。これらブロック11の出力ノードに現れる信
号はN1 ないしNn と示されており、これらノードはオ
ア論理ブロック14に接続される。この論理ブロック1
4の出力ノードは、セット/リセットラッチブロック1
5のセット入力ノードに直結され、該ブロック15は出
力端子17を有する。又、オア論理ブロック14の出力
ノードは、接続ノード30によりパルスエレメントブロ
ック16の入力ノードにも接続される。このパルスエレ
メントブロック16の出力ノード31は、ラッチ15の
リセット入力ノードに接続されている。
は、入力信号I1 ないしIn の遷移を検出する。この検
出に応答して、ブロック10に接続されたパルス発生ブ
ロック11がパルスを発生する。種々のブロック11か
らの複数のパルスがオア論理ブロック14によって合成
され、セット及びリセット信号がラッチブロック15へ
発生される。パルスエレメントブロック16は、ブロッ
ク15から発せられるパルスの巾をセットするように正
確な量だけリセット信号を遅延する。論理ブロック14
の動作により、1つ以上の入力端子における遷移によっ
て出力パルスが発生される。
11の機能を結合したエッジ検出・パルス発生の複合ブ
ロック12を示す詳細な回路図である。各ブロックは、
入力信号I1 と共に示された入力端子を有し、これは2
つの並列な回路ブランチに接続されている。一方の回路
ブランチは、一対のスイッチングトランジスタであるP
MOSトランジスタ20及びNMOSトランジスタ23
のゲートに接続されている。PMOSトランジスタ20
のソースは電圧源VCCに接続され、これは典型的にグラ
ンドである第2の電圧源に対して正である。トランジス
タ20のドレインはNMOSトランジスタ21のドレイ
ンを経て接続され、該トランジスタ21のソースはNM
OSトランジスタ22に接続されている。該トランジス
タ22のソースは第2のスイッチングトランジスタ23
のドレインに接続されている。トランジスタ21及び2
2のゲートは、これらのトランジスタを抵抗性のオン状
態に維持するために正の電圧源に接続されている。トラ
ンジスタ21のソース及びトランジスタ22のドレイン
は、NMOSトランジスタ24のゲートに共通接続さ
れ、該トランジスタはキャパシタ形態で接続されてい
る。NMOSトランジスタ24のソース及びドレインは
両方とも接地されている。PMOSスイッチングトラン
ジスタ20のドレイン及びNMOSトランジスタ21の
ドレインは、NMOSトランジスタ26のゲートに共通
接続されている。
有し、同様に機能するトランジスタが同じ参照番号で示
されている。更に、この第2のブランチ回路は、ブロッ
ク12の入力端子と、スイッチングトランジスタ20及
び23の共通接続されたゲートとの間にインバータ25
を有し、この第2の回路ブランチは第1の回路ブランチ
に対して相補的な形態で動作するようになっている。更
に、PMOSトランジスタ20のドレイン及びNMOS
トランジスタ21のドレインは、NMOSトランジスタ
27のゲートに共通接続されている。
つの並列な回路ブランチによって動作される直列接続ス
イッチを形成する。NMOSトランジスタ27のソース
は接地され、そしてそのドレインはNMOSトランジス
タ26のソースに接続され、該トランジスタ26のドレ
インはブロック12の出力ノードを形成する。
ノードを有し、その各々は、プルアップトランジスタと
して動作するPMOSトランジスタ43及び44を有し
ている。PMOSトランジスタ43のソースは電源VCC
に接続され、そしてそのドレインはPMOSトランジス
タ44のソースに接続され、次いで、該トランジスタの
ドレインはオア論理ブロック14の入力ノードに接続さ
れている。トランジスタ43及び44のゲートは接地さ
れており、これらトランジスタは入力ノードを高論理状
態に弱く引っ張るようにオンに維持される。これは、N
MOSトランジスタ26及び27がオンに切り換えられ
て入力ノードを低レベルに引っ張るまでそうである。
ブロック12に接続される。各入力ノードはナンド論理
ブロック41の入力ノードに接続され、その出力はノア
論理ゲート40の入力ノードに接続されている。ノア論
理ゲート40の出力ノードはノア論理ブロック14の出
力ノード30を形成する。図3に示す構成では、各ナン
ドゲート41は3つの入力ノードを受け取りそしてノア
論理ゲート40は2つの入力ノードを受け取る。これら
の数は、状態に応じて変更できる。
けるPMOSトランジスタ43及び44のプルアップ動
作とあいまって、ブロック12は入力信号I1 ないしI
n の遷移の際に負のパルスを発生する。各ブロック12
からの各出力ノード信号N1ないしNn は、NMOSト
ランジスタ26及び27の両方がオンになったときだけ
低レベルに引っ張られる。各NMOSトランジスタ26
及び27は、ブロック12の回路ブランチの1つに接続
されている。インバータ25により、2つの回路ブラン
チにおける各対のスイッチングトランジスタ20及び2
3は互いに逆の状態になるはずである。しかしながら、
入力信号が状態を切り換えるときには、一方の回路ブラ
ンチのPMOSトランジスタ20がオンに切り換えられ
る。他方の回路ブランチのPMOSトランジスタ20は
オフであり、そのNMOSトランジスタ23はオンであ
る。しかしながら、NMOSトランジスタ26又は27
のゲートに接続されたノードは放電されねばならない。
これは、抵抗性NMOSトランジスタ21及び22を介
して行われる。集積回路設計者に良く知られたように、
所望の抵抗を選択するために調整すべきトランジスタの
パラメータは多数ある。例えば、抵抗を増加するように
トランジスタ21及び22のサイズを減少することがで
きる。
電荷も放電されねばならない。従って、2つのNMOS
トランジスタ26及び27がオンとなって出力ノードを
低レベルに引っ張るように放電が低速化される。放電が
完了すると、出力ノード信号N1 ないしNn が再び高レ
ベルに引っ張られる。負のパルスが発生される。
に発生される。更に、パルスの巾はRC時定数であるτ
1 によって決定される。Rは実質的に2つのトランジス
タ21及び22の抵抗であり、Cはトランジスタ24の
キャパシタンスである。このブロック12は、それ自体
入力遷移検出回路であることに注意されたい。しかしな
がら、同等の性能の従来のITD回路に比べると、ブロ
ック12は僅かな空間しか占有せず、集積回路の設計に
おいて効果を奏する。更に、従来のITD回路に勝る性
能効果も発揮する。
ク14の出力ノード30はセット/リセットラッチブロ
ック15に接続される。このブロック15は、ナンドゲ
ート50及び51の典型的な交差結合対である。ナンド
ゲート50の入力ノードは、出力ノード30を受け取
る。ナンドゲート51は、パルス遅延エレメント16の
出力ノードに接続され、該エレメントの入力ノードはイ
ンバータ79により出力ノード30に接続される。
ランドとの間に直列に接続されたトランジスタ60ない
し63のゲートに接続される。PMOSトランジスタ6
0はそのソースがVCCに接続されそしてそのドレインが
PMOSトランジスタ61のソースに接続される。PM
OSトランジスタ61のドレインはPMOSトランジス
タ62のソースに接続され、該トランジスタのドレイン
はNMOSトランジスタ63のドレインに接続される。
NMOSトランジスタ63のソースは接地される。NM
OSトランジスタ63のドレイン及びPMOSトランジ
スタ62のドレインはNMOSトランジスタ64のゲー
トに共通接続される。トランジスタ64はキャパシタ形
態で接続され、該トランジスタ64のソース及びドレイ
ンは接地される。トランジスタ63及び62のドレイン
は、インバータ73及び74の直列接続対の第1のイン
バータに接続される。
なITD回路及びブロック12内の変形回路の入力端子
に接続される。入力端子は、一対のスイッチングトラン
ジスタ65及び68のゲートによって形成される。PM
OSトランジスタ65のソースはVCCに接続され、そし
てそのドレインはNMOSトランジスタ66のドレイン
に接続される。トランジスタ66のソースは、NMOS
トランジスタ67のドレインに接続される。トランジス
タ67のソースは、NMOSスイッチングトランジスタ
68のドレインに接続され、該トランジスタのソースは
接地される。トランジスタ66及び67の両方のゲート
はVCCに接続され、これらトランジスタは抵抗状態にお
いてオンに維持される。トランジスタ66及び67のソ
ースは、キャパシタ形態のNMOSトランジスタ69の
ゲートに共通接続され、そのソース及びドレインの両方
は接地される。
及び72は、各々、そのゲートがPMOSトランジスタ
65のゲートに接続されていると共に、そのゲートがト
ランジスタ65及び66のドレインに接続されている。
NMOSトランジスタ72のソースは接地され、そして
そのドレインはNMOSトランジスタ71のソースに接
続されている。NMOSトランジスタ71のドレイン
は、弱くプルアップするPMOSトランジスタ70のド
レインに接続されており、該トランジスタ70のソース
はVCCに接続されそしてそのゲートは接地されて、該ト
ランジスタがオンに維持されるようになっている。
MOSトランジスタ71のドレイン(及びPMOSトラ
ンジスタ70のドレイン)は、直列接続されたインバー
タ75及び76に接続される。第2のインバータ76の
出力ノードは、パルス遅延エレメント16の出力ノード
31を形成する。この出力ノードは、キャパシタ形態で
接続されたNMOSトランジスタ78のゲートに接続さ
れ、該トランジスタのソース及びドレインは両方とも接
地される。
力ノード30を経て送られる負のパルスはラッチブロッ
ク15をセットする。パルス遅延エレメント16からは
リセット信号が到着し、該遅延エレメントは、出力ノー
ド30からインバータ79を経て負のパルスを先ず反転
する。その新たな正のパルスはPMOSトランジスタ6
0ないし62をオンにし、NMOSトランジスタ63を
オフにする。抵抗を与える目的で適当なサイズとされた
これらの直列接続トランジスタ60ないし62の抵抗
と、トランジスタ64のキャパシタンスとにより、この
入力ノードはインバータ73に対してゆっくりと上昇す
る。所定の点において、インバータ73は状態を変え
る。
は、正の信号を引き出して、スイッチングPMOSトラ
ンジスタ65をオフにすると共に、スイッチングNMO
Sトランジスタ68をオンにする。PMOSトランジス
タ65及びNMOSトランジスタ66のドレインは、ト
ランジスタ66のソース及びトランジスタ67のドレイ
ンと共にグランドに引っ張られる。抵抗性トランジスタ
66及び67と、キャパシタ接続トランジスタ69との
RC作用により、NMOSトランジスタ72のゲートに
接続されたノードの放電に遅延が生じる。
トランジスタ71及び72の動作によりパルスを発生さ
せる。PMOSトランジスタ70のプルアップ動作によ
り、トランジスタ70のドレイン及びトランジスタ71
のドレインは典型的に高レベルとなる。トランジスタ7
2のゲートを低レベルに引っ張るのに遅延が生じるため
に、両トランジスタ71及び72がオンになる。インバ
ータ75の入力ノードは、トランジスタ72のゲートが
低レベルに引っ張られてトランジスタ72をオフにする
まで、低レベルである。
76を経て伝播し、キャパシタ接続トランジスタ78に
よって低速化される。負のパルスは最終的にリセットノ
ード31に現れ、セット/リセットラッチ15をその元
の状態に復帰させる。ラッチ15の出力端子にパルスが
発生される。
ノードに到達する時間の差がラッチ15のパルス巾を決
定する。信号パルス遅延エレメント16は、この差を正
確に制御する。ラッチ15の出力端子17から発生され
る出力信号は、集積回路の信号路のネットワークを駆動
するのに使用できる。パルス巾は正確であり、ラッチか
ら駆動される信号は確実である。
なる。入力信号I1 ないしIn のいずれかに遷移が生じ
た際に、巾τ1 のパルスが次のように発生される。例え
ば、最初に信号I1 が論理1であると仮定すると、上部
ブランチのPMOSスイッチングトランジスタ20はオ
フであり、NMOSトランジスタ23はオンである。従
って、トランジスタ26のゲート端子の電圧は低レベル
であり、該トランジスタはオフである。
明したが、本発明の範囲内で種々の変更、修正及び等効
物が明らかであろう。又、上記実施例に適宜修正を施す
ことにより本発明を等しく適用できることも明らかであ
ろう。従って、上記説明は、本発明を何ら限定するもの
ではなく、本発明は、特許請求の範囲のみによって限定
されるものとする。
る。
生ブロックと、オアゲートブロックとを詳細に示す回路
図である。
ブロックと、RSラッチブロックとを詳細に示す回路図
である。
び端子に現れる信号のタイミング図である。
Claims (24)
- 【請求項1】 複数の入力端子における論理信号の状態
の遷移を検出するための回路において、 上記複数の入力端子の各入力端子に接続され、その入力
端子における論理信号の遷移の際にパルスを発生する手
段と、 上記パルス発生手段に接続されて、上記パルス発生手段
のパルスから合成論理信号を発生するための手段と、 第1及び第2の入力ノードと出力ノードとを有する双安
定論理ユニットであって、上記第1入力ノードは上記合
成論理信号の発生手段に接続され、そして上記出力ノー
ドは上記第1入力ノードにおける上記合成論理信号に応
答して第2論理状態から第1論理状態へ切り換わるよう
な双安定論理ユニットと、 上記合成論理信号の発生手段と上記双安定論理ユニット
の上記第2入力ノードとに接続されていて、上記第2入
力ノードへの上記合成論理信号を遅延するための遅延ユ
ニットとを具備し、上記双安定論理ユニットの上記出力
ノードは、上記第2入力ノードにおける上記合成論理信
号に応答して上記第2論理状態に戻るように切り換わ
り、 これにより、上記複数の入力端子における論理信号の遷
移に応答して上記出力ノードにパルスが発生され、この
パルスは、上記遅延ユニットにより制御されるパルス巾
を有することを特徴とする遷移検出回路。 - 【請求項2】 上記双安定論理ユニットは、セット−リ
セットラッチより成る請求項1に記載の遷移検出回路。 - 【請求項3】 上記パルス発生手段は、 2つの電源のうちの第1の電源に弱く結合された出力ノ
ードと、 入力端子に接続された第1回路ブランチであって、該第
1回路ブランチは第1ブランチ出力ノードを有し、該第
1ブランチ出力ノードは、上記入力端子における信号の
第1論理状態に応答して上記第1電源に接続されそして
上記入力端子における上記信号の第2論理状態に応答し
て第2電源に接続されるような第1回路ブランチと、 上記入力端子に接続された第2回路ブランチであって、
該第2回路ブランチは第2ブランチ出力ノードを有し、
該第2ブランチ出力ノードは、上記入力端子における上
記信号の上記第1論理状態に応答して上記第2電源に接
続されると共に上記入力端子における上記信号の第2論
理状態に応答して上記第1電源に接続され、上記第1及
び第2ブランチ出力ノードの一方は、上記入力端子にお
ける上記第1論理状態への遷移に応答して上記第1及び
第2のブランチ出力ノードの他方よりも所定量だけゆっ
くりとその各々の電源に接続されるようになった第2回
路ブランチと、 各々ゲートを有する第1及び第2のMOSトランジスタ
であって、これらトランジスタは上記出力ノードと上記
第2電源との間に直列に接続され、上記第1MOSトラ
ンジスタのゲートは上記第1ブランチ出力ノードに接続
され、上記第2MOSトランジスタのゲートは上記第2
ブランチ出力ノードに接続され、更に、これら第1及び
第2MOSトランジスタは、上記入力端子における上記
第1論理状態への遷移の際に同時にオンにされるような
第1及び第2のMOSトランジスタとを具備し、 これにより、上記出力ノードは、上記遷移の際に一時的
に上記第2電源に向かって引っ張られて、パルスを発生
する請求項1に記載の遷移検出回路。 - 【請求項4】 各々の回路ブランチは、上記第1電源と
第2電源との間に抵抗及びキャパシタエレメントをもつ
直列路に接続された一対のスイッチングトランジスタを
備えており、これらスイッチングトランジスタの各々は
そのゲートが上記入力端子に接続され、上記ブランチ出
力ノードは上記直列路に接続される請求項3に記載の遷
移検出回路。 - 【請求項5】 上記一対のスイッチングトランジスタ
は、上記第1電源にソースが接続されたPMOSトラン
ジスタと、上記第2電源にソースが接続されたNMOS
トランジスタとを備えている請求項4に記載の遷移検出
回路。 - 【請求項6】 上記抵抗エレメントは少なくとも1つの
MOSトランジスタを備え、そのソース及びドレインは
上記直列路に接続されそしてそのゲートは該MOSトラ
ンジスタをオンにするように電圧源に接続されている請
求項4に記載の遷移検出回路。 - 【請求項7】 上記キャパシタンスエレメントは少なく
とも1つのMOSトランジスタを備え、そのソース及び
ドレインは上記電源の1つに接続されそしてそのゲート
は上記直列路に接続される請求項4に記載の遷移検出回
路。 - 【請求項8】 上記遅延ユニットは第1のスイッチング
サブ回路を備え、該サブ回路は、入力ノード及び出力ノ
ードと、上記入力ノードに接続されたゲートを各々有す
る複数のスイッチングトランジスタとを有し、これらの
スイッチングトランジスタは第1電源と第2電源との間
にキャパシタンスエレメントをもつ直列路に接続され、
第1のスイッチングトランジスタは、そのソースが上記
第1電源に接続されそしてそのドレインが上記出力ノー
ドに接続され、残りのスイッチングトランジスタのうち
の少なくとも1つは、上記第1のスイッチングトランジ
スタに対し相補的にオンにされたときに高い抵抗とな
り、上記出力ノードがRC時定数をもって上記第2電源
に接続される請求項1に記載の遷移検出回路。 - 【請求項9】 上記残りのスイッチングトランジスタの
全てが、上記第1スイッチングトランジスタに対し相補
的にオンにされたときに高い抵抗となる請求項8に記載
の遷移検出回路。 - 【請求項10】 上記第1スイッチングトランジスタは
NMOSトランジスタであり、上記残りのスイッチング
トランジスタはPMOSトランジスタである請求項9に
記載の遷移検出回路。 - 【請求項11】 上記遅延ユニットは第2のスイッチン
グサブ回路を備え、該サブ回路は入力ノード及び出力ノ
ードを有し、更に、該サブ回路は、 第1対の相補的なスイッチングトランジスタであって、
各スイッチングトランジスタは、そのソースが第1及び
第2の電源の1つに各々接続されると共に、そのドレイ
ンが抵抗及びキャパシタエレメントとの直列路において
互いに他のスイッチングトランジスタのドレインに接続
され、そしてそのゲートが上記入力ノードに接続される
ような第1対の相補的なスイッチングトランジスタと、 第1電源と第2電源との間に上記出力ノード及び結合エ
レメントをもつ直列路に接続された第2対のスイッチン
グトランジスタであって、上記結合エレメントは上記出
力ノードを上記第2電源に弱く結合し、これらスイッチ
ングトランジスタの一方のゲートは、上記相補的なスイ
ッチングトランジスタの一方のゲートに接続され、これ
らスイッチングトランジスタの他方のゲートは、上記相
補的なスイッチングトランジスタの上記ドレインに接続
されるような第2対のスイッチングトランジスタとを備
え、 これにより、上記入力ノードにおける第1論理状態への
遷移の際に上記第2対のスイッチングトランジスタの両
方が同時にオンにされ、上記出力ノードが上記遷移にお
いて一時的に上記第1電源に向かって接続されて、パル
スを発生する請求項1に記載の遷移検出回路。 - 【請求項12】 上記相補的なスイッチングトランジス
タの対は、上記第2電源にソースが接続されたPMOS
トランジスタと、上記第1電源にソースが接続されたN
MOSトランジスタとを含む請求項11に記載の遷移検
出回路。 - 【請求項13】 上記抵抗エレメントは少なくとも1つ
のMOSトランジスタを備え、そのソース及びドレイン
は上記直列路に接続され、そしてそのゲートは、該1つ
のMOSトランジスタをオンにするように電圧源に接続
される請求項12に記載の遷移検出回路。 - 【請求項14】 上記キャパシタンスエレメントは少な
くとも1つのMOSトランジスタを備え、そのソース及
びドレインは上記電源の一方に接続されそしてそのゲー
トは上記直列路に接続される請求項12に記載の遷移検
出回路。 - 【請求項15】 上記第2対のスイッチングトランジス
タは、NMOSトランジスタを含む請求項12に記載の
遷移検出回路。 - 【請求項16】 入力端子における信号の論理状態の遷
移を検出するための回路において、 2つの電源のうちの第1の電源に弱く結合された出力端
子と、 上記入力端子に接続された第1回路ブランチであって、
該第1回路ブランチは第1ブランチ出力ノードを有し、
該第1ブランチ出力ノードは、上記入力端子における信
号の第1論理状態に応答して上記第1電源に接続されそ
して上記入力端子における上記信号の第2論理状態に応
答して第2電源に接続されるような第1回路ブランチ
と、 上記入力端子に接続された第2回路ブランチであって、
該第2回路ブランチは第2ブランチ出力ノードを有し、
該第2ブランチ出力ノードは、上記入力端子における上
記信号の上記第1論理状態に応答して上記第2電源に接
続されると共に上記入力端子における上記信号の第2論
理状態に応答して上記第1電源に接続され、上記第1及
び第2ブランチ出力ノードの一方は、上記入力端子にお
ける上記第1論理状態への遷移に応答して上記第1及び
第2のブランチ出力ノードの他方よりも所定量だけゆっ
くりとその各々の電源に接続されるようになった第2回
路ブランチと、 各々ゲートを有する第1及び第2のMOSトランジスタ
であって、これらトランジスタは上記出力端子と上記第
2電源との間に直列に接続され、上記第1MOSトラン
ジスタのゲートは上記第1ブランチ出力ノードに接続さ
れ、上記第2MOSトランジスタのゲートは上記第2ブ
ランチ出力ノードに接続され、更に、これら第1及び第
2MOSトランジスタは、上記入力端子における上記第
1論理状態への遷移の際に同時にオンにされるような第
1及び第2のMOSトランジスタとを具備し、 これにより、上記出力端子は、上記遷移の際に一時的に
上記第2電源に向かって引っ張られて、パルスを発生す
ることを特徴とする遷移検出回路。 - 【請求項17】 各々の回路ブランチは、上記第1電源
と第2電源との間に抵抗及びキャパシタエレメントを有
する直列路に接続された一対のスイッチングトランジス
タを備え、これらスイッチングトランジスタの各々はそ
のゲートが上記入力端子に接続され、そして上記ブラン
チ出力ノードは上記直列路に接続される請求項16に記
載の遷移検出回路。 - 【請求項18】 上記一対のスイッチングトランジスタ
は、上記第1電源にソースが接続されたPMOSトラン
ジスタと、上記第2電源にソースが接続されたNMOS
トランジスタとを備えている請求項17に記載の遷移検
出回路。 - 【請求項19】 上記抵抗エレメントは少なくとも1つ
のMOSトランジスタを備え、そのソース及びドレイン
は上記直列路に接続され、そしてそのゲートは、該1つ
のMOSトランジスタをオンにするように電圧源に接続
される請求項17に記載の遷移検出回路。 - 【請求項20】 上記キャパシタンスエレメントは少な
くとも1つのMOSトランジスタを備え、そのソース及
びドレインは上記電源の一方に接続されそしてそのゲー
トは上記直列路に接続される請求項17に記載の遷移検
出回路。 - 【請求項21】 入力端子における信号の論理状態の遷
移を検出するための回路において、 2つの電源のうちの第1の電源に弱く結合された出力端
子と、 上記第1電源と第2電源との間に抵抗及びキャパシタン
スエレメントを有する直列路に接続された一対のスイッ
チングトランジスタであって、これらスイッチングトラ
ンジスタの各々はそのゲートが上記入力端子に接続され
ており、上記直列路に接続された出力ノードは、上記入
力端子における上記信号の上記第1論理状態に応答して
上記第2電源に接続されそして上記入力端子における上
記信号の第2論理状態に応答して上記第1電源に接続さ
れ、電源への上記ノードの上記接続は、上記入力端子に
おける上記第1論理状態への遷移に応答して上記抵抗及
びキャパシタンスエレメントにより所定量だけ低速化さ
れるようになった一対のスイッチングトランジスタと、 各々ゲートを有する第1及び第2のMOSトランジスタ
であって、これらトランジスタは上記出力端子と上記第
2電源との間に直列に接続され、上記第1MOSトラン
ジスタのゲートは上記入力端子に接続され、上記第2M
OSトランジスタのゲートは上記ノードに接続され、更
に、これら第1及び第2MOSトランジスタは、上記入
力端子における上記第1論理状態への遷移の際に同時に
オンにされるような第1及び第2のMOSトランジスタ
とを具備し、 これにより、上記出力端子は、上記遷移の際に一時的に
上記第2電源に向かって引っ張られて、パルスを発生す
ることを特徴とする遷移検出回路。 - 【請求項22】 上記一対のスイッチングトランジスタ
は、上記第1電源にソースが接続されたPMOSトラン
ジスタと、上記第2電源にソースが接続されたNMOS
トランジスタとを備えている請求項21に記載の遷移検
出回路。 - 【請求項23】 上記抵抗エレメントは少なくとも1つ
のMOSトランジスタを備え、そのソース及びドレイン
は上記直列とに接続され、そしてそのゲートは該1つの
MOSトランジスタをオンにするように電圧源に接続さ
れる請求項21に記載の遷移検出回路。 - 【請求項24】 上記キャパシタンスエレメントは少な
くとも1つのMOSトランジスタを備え、そのソース及
びドレインは上記電源の1つに接続され、そしてそのゲ
ートは上記直列路に接続される請求項21に記載の遷移
検出回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/932433 | 1992-08-19 | ||
US07/932,433 US5374894A (en) | 1992-08-19 | 1992-08-19 | Transition detection circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0715303A true JPH0715303A (ja) | 1995-01-17 |
JP3620657B2 JP3620657B2 (ja) | 2005-02-16 |
Family
ID=25462303
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20075993A Expired - Lifetime JP3620657B2 (ja) | 1992-08-19 | 1993-08-12 | 論理信号の状態遷移を検出する回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5374894A (ja) |
JP (1) | JP3620657B2 (ja) |
KR (1) | KR0133164B1 (ja) |
DE (1) | DE4326134B4 (ja) |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5471157A (en) * | 1994-03-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with centralized control of edge transition detection pulse generation |
FR2723805B1 (fr) * | 1994-08-18 | 1996-10-25 | Matra Mhs | Detecteur de transition d'un signal logique engendrant une impulsion de duree calibree. |
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US5875152A (en) * | 1996-11-15 | 1999-02-23 | Macronix International Co., Ltd. | Address transition detection circuit for a semiconductor memory capable of detecting narrowly spaced address changes |
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US8081010B1 (en) | 2009-11-24 | 2011-12-20 | Ics, Llc | Self restoring logic |
US9798800B2 (en) | 2010-09-24 | 2017-10-24 | International Business Machines Corporation | Providing question and answers with deferred type evaluation using text with limited structure |
CN103221952B (zh) | 2010-09-24 | 2016-01-20 | 国际商业机器公司 | 词法答案类型置信度估计和应用的方法和系统 |
US20120078062A1 (en) | 2010-09-24 | 2012-03-29 | International Business Machines Corporation | Decision-support application and system for medical differential-diagnosis and treatment using a question-answering system |
US8943051B2 (en) | 2010-09-24 | 2015-01-27 | International Business Machines Corporation | Lexical answer type confidence estimation and application |
EP2616927A4 (en) | 2010-09-24 | 2017-02-22 | International Business Machines Corporation | Using ontological information in open domain type coercion |
EP2622428A4 (en) | 2010-09-28 | 2017-01-04 | International Business Machines Corporation | Providing answers to questions using hypothesis pruning |
EP2622510A4 (en) | 2010-09-28 | 2017-04-05 | International Business Machines Corporation | Providing answers to questions using logical synthesis of candidate answers |
WO2012047541A1 (en) | 2010-09-28 | 2012-04-12 | International Business Machines Corporation | Providing answers to questions using multiple models to score candidate answers |
CN104460987B (zh) * | 2014-11-07 | 2019-05-28 | 惠州Tcl移动通信有限公司 | 可通过非接触手势操控的电子设备 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5253653A (en) * | 1975-10-28 | 1977-04-30 | Toshiba Corp | Digital input state detection circuit |
JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
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US5199002A (en) * | 1990-10-01 | 1993-03-30 | Integrated Device Technology, Inc. | SRAM-address-change-detection circuit |
KR930006970B1 (ko) * | 1990-11-30 | 1993-07-24 | 현대전자산업 주식회사 | 어드레스 천이 검출회로 |
JPH0541088A (ja) * | 1991-08-06 | 1993-02-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1992
- 1992-08-19 US US07/932,433 patent/US5374894A/en not_active Expired - Lifetime
-
1993
- 1993-08-04 DE DE4326134A patent/DE4326134B4/de not_active Expired - Lifetime
- 1993-08-12 JP JP20075993A patent/JP3620657B2/ja not_active Expired - Lifetime
- 1993-08-19 KR KR1019930016160A patent/KR0133164B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR940004955A (ko) | 1994-03-16 |
JP3620657B2 (ja) | 2005-02-16 |
DE4326134B4 (de) | 2004-06-03 |
KR0133164B1 (ko) | 1998-10-01 |
DE4326134A1 (de) | 1994-02-24 |
US5374894A (en) | 1994-12-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20040116 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040609 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041111 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071126 Year of fee payment: 3 |
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|
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|
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Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
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Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
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Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131126 Year of fee payment: 9 |
|
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