JP2767909B2 - 出力バッファ回路 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は出力バッファ回路に関し、特に相補型MOS
（以下、CMOSと称する）トランジスタを使用した出力バ
ッファ回路に関する。
（以下、CMOSと称する）トランジスタを使用した出力バ
ッファ回路に関する。
［従来の技術］ 従来のこの種の出力バッファ回路を第４図及び第５図
に示す。
に示す。
第４図において、データ入力端子Ｄはインバータ回路
100の入力端に接続され、インバータ回路100の出力は、
ＰチャネルMOS（以下、PMOSと称する）トランジスタ９
及びＮチャネルMOS（以下、NMOSと称する）トランジス
タ10のゲートに供給されている。PMOSトランジスタ９の
ソースは正電源VDDに接続され、ドレインは出力端子OUT
に接続されている。NMOSトランジスタ10のソースは接地
され、ドレインは出力端子OUTに接続されている。
100の入力端に接続され、インバータ回路100の出力は、
ＰチャネルMOS（以下、PMOSと称する）トランジスタ９
及びＮチャネルMOS（以下、NMOSと称する）トランジス
タ10のゲートに供給されている。PMOSトランジスタ９の
ソースは正電源VDDに接続され、ドレインは出力端子OUT
に接続されている。NMOSトランジスタ10のソースは接地
され、ドレインは出力端子OUTに接続されている。
ここで、データ入力端子Ｄから入力されたデータが論
理値１（以下、“1"と記す）であると、インバータ回路
100の出力は反転して論理値０（以下、“0"と記す）と
なり、PMOSトランジスタ９が導通状態、NMOSトランジス
タ10が非導通状態となってデータ出力端子OUTは正電源V
DDのレベル、即ち、“1"となる。
理値１（以下、“1"と記す）であると、インバータ回路
100の出力は反転して論理値０（以下、“0"と記す）と
なり、PMOSトランジスタ９が導通状態、NMOSトランジス
タ10が非導通状態となってデータ出力端子OUTは正電源V
DDのレベル、即ち、“1"となる。
データ入力端子Ｄが“0"のときは、インバータ回路10
0の出力は“1"となり、PMOSトランジスタ９が非導通状
態となり、NMOSトランジスタ10が導通状態となって、デ
ータ出力端子OUTはグランドレベル即ち“0"となる。
0の出力は“1"となり、PMOSトランジスタ９が非導通状
態となり、NMOSトランジスタ10が導通状態となって、デ
ータ出力端子OUTはグランドレベル即ち“0"となる。
このように、この回路は出力データとして入力データ
と同相の信号が得られるようになっている。
と同相の信号が得られるようになっている。
第５図は、更に他の従来例を示す図である。
データ入力端子Ｄから入力されるデータは、２入力NA
NDゲート回路300と、２入力NOR回路400の各一方の入力
端に入力されている。また、制御信号入力端子Ｃから入
力される制御信号は、インバータ回路200を介して２入
力NORゲートの他方の入力端に入力されると共に、直接
２入力NANDゲート300の他方の入力端に入力されてい
る。そして、これらゲート300,400の出力が夫々PMOSト
ランジスタ９、NMOSトランジスタ10のゲートに入力され
ている。
NDゲート回路300と、２入力NOR回路400の各一方の入力
端に入力されている。また、制御信号入力端子Ｃから入
力される制御信号は、インバータ回路200を介して２入
力NORゲートの他方の入力端に入力されると共に、直接
２入力NANDゲート300の他方の入力端に入力されてい
る。そして、これらゲート300,400の出力が夫々PMOSト
ランジスタ９、NMOSトランジスタ10のゲートに入力され
ている。
いま、制御信号入力端子Ｃに“1"が入力されていると
すると、インバータ回路200の出力は“0"である。ここ
でデータ入力端子Ｄに“1"が入力されると、２入力NAND
ゲート回路300の出力と２入力NORゲート回路400の出力
とはいずれも“0"になり、PMOSトランジスタ９が導通状
態、NMOSトランジスタ10が非導通状態となってデータ出
力端子OUTには“1"が出力される。
すると、インバータ回路200の出力は“0"である。ここ
でデータ入力端子Ｄに“1"が入力されると、２入力NAND
ゲート回路300の出力と２入力NORゲート回路400の出力
とはいずれも“0"になり、PMOSトランジスタ９が導通状
態、NMOSトランジスタ10が非導通状態となってデータ出
力端子OUTには“1"が出力される。
また、データ入力端子Ｄに“0"が入力されると、２入
力NANDゲート回路300、２入力NORゲート回路400の出力
は夫々“1"となり、PMOSトランジスタ９は非導通状態、
NMOSトランジスタ10は導通状態となって、データ出力端
子OUTには“0"が出力される。
力NANDゲート回路300、２入力NORゲート回路400の出力
は夫々“1"となり、PMOSトランジスタ９は非導通状態、
NMOSトランジスタ10は導通状態となって、データ出力端
子OUTには“0"が出力される。
一方、制御信号入力端子Ｃに“0"が入力されている場
合には、インバータ回路200の出力は“1"となりデータ
入力端子Ｄのレベルに拘らず２入力NANDゲート回路300
の出力は“1"、２入力NORゲート回路400の出力は“0"に
固定され、PMOSトランジスタ９とNMOSトランジスタ10は
いずれも非導通状態になる。この場合、データ出力端子
OUTのレベルは、ハイ・インピーダンス状態となる。
合には、インバータ回路200の出力は“1"となりデータ
入力端子Ｄのレベルに拘らず２入力NANDゲート回路300
の出力は“1"、２入力NORゲート回路400の出力は“0"に
固定され、PMOSトランジスタ９とNMOSトランジスタ10は
いずれも非導通状態になる。この場合、データ出力端子
OUTのレベルは、ハイ・インピーダンス状態となる。
［発明が解決しようとする課題］ 上述した従来の出力バッファ回路では、データ入力端
子Ｄのレベルが“1"から“0"又は“0"から“1"に切換わ
る過程で、バッファ部を構成するPMOSトランジスタ９と
NMOSトランジスタ10の両方が導通する状態が一瞬ではあ
るが存在する。しかも、一般にこの種の出力バッファ回
路では、データ出力端子OUTの負荷として小さな抵抗又
は大きな容量が接続された場合でも十分な駆動能力を確
保するように、出力段のPMOSトランジスタ９及びNMOSト
ランジスタ10のゲート長Ｌに対するゲート幅Ｗの比（以
下、W/Lと記す）を大きく設定することが多い。
子Ｄのレベルが“1"から“0"又は“0"から“1"に切換わ
る過程で、バッファ部を構成するPMOSトランジスタ９と
NMOSトランジスタ10の両方が導通する状態が一瞬ではあ
るが存在する。しかも、一般にこの種の出力バッファ回
路では、データ出力端子OUTの負荷として小さな抵抗又
は大きな容量が接続された場合でも十分な駆動能力を確
保するように、出力段のPMOSトランジスタ９及びNMOSト
ランジスタ10のゲート長Ｌに対するゲート幅Ｗの比（以
下、W/Lと記す）を大きく設定することが多い。
従って、従来の出力バッファ回路では、このようなW/
Lが大きい、即ち、導通状態における等価抵抗成分の小
さいPMOSトランジスタとNMOSトランジスタの両方が同時
に導通状態になることにより、正電源VDDからグランド
に向かって大きな電流が流れるという問題点がある。こ
の電流は正電源VDD又はグランドの配線の抵抗成分によ
って決まる電圧降下を引き起こし、同一集積回路基板上
の他の回路に対して正電源VDDレベルの変動、及びグラ
ンドレベルの変動をもたらし、回路の動作に悪影響を及
ぼす。
Lが大きい、即ち、導通状態における等価抵抗成分の小
さいPMOSトランジスタとNMOSトランジスタの両方が同時
に導通状態になることにより、正電源VDDからグランド
に向かって大きな電流が流れるという問題点がある。こ
の電流は正電源VDD又はグランドの配線の抵抗成分によ
って決まる電圧降下を引き起こし、同一集積回路基板上
の他の回路に対して正電源VDDレベルの変動、及びグラ
ンドレベルの変動をもたらし、回路の動作に悪影響を及
ぼす。
また、データ出力端子OUTの負荷として大きな容量が
接続された場合に、入力レベルの切換え時における大き
な充放電電流による大きな電流変化によって、電磁誘導
性の雑音が発生し、同一基板上の他の回路及び外部回路
に対して誤動作を引き起こす可能性がある。
接続された場合に、入力レベルの切換え時における大き
な充放電電流による大きな電流変化によって、電磁誘導
性の雑音が発生し、同一基板上の他の回路及び外部回路
に対して誤動作を引き起こす可能性がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、入力レベル変化時の貫通電流の発生を防止すると共
に、入力レベル変化時の電流変化を抑制し、同一基板上
の他の回路及び外部回路の誤動作を防止することができ
る出力バッファ回路を提供することを目的とする。
て、入力レベル変化時の貫通電流の発生を防止すると共
に、入力レベル変化時の電流変化を抑制し、同一基板上
の他の回路及び外部回路の誤動作を防止することができ
る出力バッファ回路を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る出力バッファ回路は、ソースが正電源端
子に接続されドレインが出力端子に接続された第１のＰ
チャネルMOSトランジスタと、ソースが負電源端子に接
続されドレインが前記出力端子に接続された第１のＮチ
ャネルMOSトランジスタと、ソースが前記正電源端子に
接続されると共にドレインが前記出力端子に接続され前
記第１のＰチャネルMOSトランジスタよりもオン抵抗が
大きい第２のＰチャネルMOSトランジスタと、ソースが
前記負電源端子に接続されると共にドレインが前記出力
端子に接続され前記第１のＮチャネルMOSトランジスタ
よりもオン抵抗が大きい第２のＮチャネルMOSトランジ
スタと、入力信号と前記出力端子から出力される出力信
号とを入力とし、その出力を前記第１のＰチャネルMOS
トランジスタのゲートに出力する第１のNANDゲートと、
この第１のNANDゲートの出力と前記第２のＰチャネルMO
Sトランジスタのゲート入力信号とを入力とする第２のN
ANDゲートと、この第２のNANDゲートの出力と前記入力
信号とを入力とし、その出力を前記第２のＮチャネルMO
Sトランジスタのゲートに出力する第１のNORゲートと、
この第１のNORゲートの出力と前記第１のＮチャネルMOS
トランジスタのゲート入力信号とを入力とする第２のNO
Rゲートと、この第２のNORゲートの出力と前記入力信号
とを入力とし、その出力を前記第２のＰチャネルMOSト
ランジスタのゲートに出力する第３のNANDゲートと、前
記入力信号と出力信号とを入力とし、その出力を前記第
１のＮチャネルMOSトランジスタのゲートに出力する第
３のNORゲートとを備えたことを特徴とする。
子に接続されドレインが出力端子に接続された第１のＰ
チャネルMOSトランジスタと、ソースが負電源端子に接
続されドレインが前記出力端子に接続された第１のＮチ
ャネルMOSトランジスタと、ソースが前記正電源端子に
接続されると共にドレインが前記出力端子に接続され前
記第１のＰチャネルMOSトランジスタよりもオン抵抗が
大きい第２のＰチャネルMOSトランジスタと、ソースが
前記負電源端子に接続されると共にドレインが前記出力
端子に接続され前記第１のＮチャネルMOSトランジスタ
よりもオン抵抗が大きい第２のＮチャネルMOSトランジ
スタと、入力信号と前記出力端子から出力される出力信
号とを入力とし、その出力を前記第１のＰチャネルMOS
トランジスタのゲートに出力する第１のNANDゲートと、
この第１のNANDゲートの出力と前記第２のＰチャネルMO
Sトランジスタのゲート入力信号とを入力とする第２のN
ANDゲートと、この第２のNANDゲートの出力と前記入力
信号とを入力とし、その出力を前記第２のＮチャネルMO
Sトランジスタのゲートに出力する第１のNORゲートと、
この第１のNORゲートの出力と前記第１のＮチャネルMOS
トランジスタのゲート入力信号とを入力とする第２のNO
Rゲートと、この第２のNORゲートの出力と前記入力信号
とを入力とし、その出力を前記第２のＰチャネルMOSト
ランジスタのゲートに出力する第３のNANDゲートと、前
記入力信号と出力信号とを入力とし、その出力を前記第
１のＮチャネルMOSトランジスタのゲートに出力する第
３のNORゲートとを備えたことを特徴とする。
［作用］ 入力信号が“0"レベルであると、第１及び第３のNAND
ゲートの出力が“1"、第１及び第３のNORゲートの出力
が“0"となるので、第１及び第２のＰチャネルMOSが非
導通、第１及び第２のＮチャネルMOSトランジスタが非
導通、第１及び第２のＮチャネルMOSトランジスタが導
通状態となって、出力は“0"になる。
ゲートの出力が“1"、第１及び第３のNORゲートの出力
が“0"となるので、第１及び第２のＰチャネルMOSが非
導通、第１及び第２のＮチャネルMOSトランジスタが非
導通、第１及び第２のＮチャネルMOSトランジスタが導
通状態となって、出力は“0"になる。
入力信号が“0"から“1"に変化すると、先ず第１及び
第３のNORゲートの出力が“0"に変化し、第１及び第２
のＮチャネルMOSトランジスタが非導通状態になる。こ
のため、出力端子はハイ・インピーダンス状態になる。
第３のNORゲートの出力が“0"に変化し、第１及び第２
のＮチャネルMOSトランジスタが非導通状態になる。こ
のため、出力端子はハイ・インピーダンス状態になる。
続いて、第１及び第３のNORゲートの出力を受けて、
第２のNORゲートの出力が“1"に変化し、これにより第
３のNANDゲートの出力が“0"になるので、第２のＰチャ
ネルMOSトランジスタが導通し、出力端子を“1"レベル
に充電する。このとき、第１のＰチャネルMOSトランジ
スタは非導通状態であり、第２のＰチャネルMOSトラン
ジスタは第１のＰチャネルMOSトランジスタよりもオン
抵抗が大きいので、電流値は緩やかに変化する。
第２のNORゲートの出力が“1"に変化し、これにより第
３のNANDゲートの出力が“0"になるので、第２のＰチャ
ネルMOSトランジスタが導通し、出力端子を“1"レベル
に充電する。このとき、第１のＰチャネルMOSトランジ
スタは非導通状態であり、第２のＰチャネルMOSトラン
ジスタは第１のＰチャネルMOSトランジスタよりもオン
抵抗が大きいので、電流値は緩やかに変化する。
出力端子が所定のレベルまで立ち上がると、第１のNA
NDゲートの出力が“0"に変化するので、第１のＰチャネ
ルMOSトランジスタが導通し、負荷容量を十分大きな電
流値で充電する。この結果、出力端子は完全に“1"に立
ち上がる。
NDゲートの出力が“0"に変化するので、第１のＰチャネ
ルMOSトランジスタが導通し、負荷容量を十分大きな電
流値で充電する。この結果、出力端子は完全に“1"に立
ち上がる。
入力信号が“1"から“0"に変化すると、先ず第１及び
第３のNANDゲートの出力が“1"に変化し、第１及び第２
のＰチャネルMOSトランジスタが非導通状態になる。こ
のため、出力端子はハイ・インピーダンス状態になる。
第３のNANDゲートの出力が“1"に変化し、第１及び第２
のＰチャネルMOSトランジスタが非導通状態になる。こ
のため、出力端子はハイ・インピーダンス状態になる。
続いて、第１及び第３のNANDゲートの出力を受けて、
第２のNANDゲートの出力が“0"に変化し、これにより第
１のNORゲートの出力が“1"になるので、第２のＮチャ
ネルMOSトランジスタが導通し、出力端子を“0"レベル
に充電する。このとき、第１のＮチャネルMOSトランジ
スタは非導通状態であり、第２のＮチャネルMOSトラン
ジスタは第１のＮチャネルMOSトランジスタよりもオン
抵抗が大きいので、電流値は緩やかに変化する。
第２のNANDゲートの出力が“0"に変化し、これにより第
１のNORゲートの出力が“1"になるので、第２のＮチャ
ネルMOSトランジスタが導通し、出力端子を“0"レベル
に充電する。このとき、第１のＮチャネルMOSトランジ
スタは非導通状態であり、第２のＮチャネルMOSトラン
ジスタは第１のＮチャネルMOSトランジスタよりもオン
抵抗が大きいので、電流値は緩やかに変化する。
出力端子が所定のレベルまで降下すると、第３のNOR
ゲートの出力が“1"に変化するので、第１のＮチャネル
MOSトランジスタが導通し、負荷容量の蓄積電荷は十分
大きな電流値で放電される。この結果、出力端子は完全
に“0"に立ち下がる。
ゲートの出力が“1"に変化するので、第１のＮチャネル
MOSトランジスタが導通し、負荷容量の蓄積電荷は十分
大きな電流値で放電される。この結果、出力端子は完全
に“0"に立ち下がる。
このように、本発明においては、入力レベルが変化し
て、出力バッファ回路の状態が移り変わる過渡的状態に
おいては、第１及び第２のＰチャネルMOSトランジスタ
並びに第１及び第２のＮチャネルMOSトランジスタが全
て非導通状態となるので、これらトランジスタを介して
貫通電流が流れることがない。このため、電源変動を抑
制することができる。
て、出力バッファ回路の状態が移り変わる過渡的状態に
おいては、第１及び第２のＰチャネルMOSトランジスタ
並びに第１及び第２のＮチャネルMOSトランジスタが全
て非導通状態となるので、これらトランジスタを介して
貫通電流が流れることがない。このため、電源変動を抑
制することができる。
また、負荷容量に対する充電開始時及び放電開始時に
おいては、オン抵抗が大きな第２のＰ又はＮチャネルMO
Sトランジスタのみが導通し、オン抵抗が小さい第１の
Ｐ又はＮチャネルMOSトランジスタは、遅れて導通する
ので、過渡状態における電流値の変化が少ない。このた
め、電磁誘導性の雑音が発生するのを防止することがで
きる。
おいては、オン抵抗が大きな第２のＰ又はＮチャネルMO
Sトランジスタのみが導通し、オン抵抗が小さい第１の
Ｐ又はＮチャネルMOSトランジスタは、遅れて導通する
ので、過渡状態における電流値の変化が少ない。このた
め、電磁誘導性の雑音が発生するのを防止することがで
きる。
［実施例］ 以下、添付の図面に基づいて本発明の実施例について
説明する。
説明する。
第１図は本発明の第１の実施例に係る出力バッファ回
路の構成を示す図である。
路の構成を示す図である。
ソースが電源端子VDDに接続され、ドレインがデータ
出力端子OUTに接続されたＰチャネルMOSトランジスタ９
と、ソースが接地されドレインが前記データ出力端子OU
Tに接続されたＮチャネルMOSトランジスタ10とで第１の
バッファが構成され、同じくソースが電源端子VDDに接
続され、ドレインがデータ出力端子OUTに接続されたＰ
チャネルMOSトランジスタ７と、ソースが接地されドレ
インが前記データ出力端子OUTに接続されたＮチャネルM
OSトランジスタ８とで第２のバッファが構成されてい
る。第１のバッファを構成するトランジスタ9,10は、デ
ータ出力端子OUTの負荷に小さな抵抗又は大きな容量が
接続された場合でも、十分に駆動できるように、W/Lが
大きく設定されている。これに対し、第２のバッファを
構成するトランジスタ7,8は、W/Lが小さく設定されてお
り、上記トランジスタ9,10よりも駆動能力は小さい。
出力端子OUTに接続されたＰチャネルMOSトランジスタ９
と、ソースが接地されドレインが前記データ出力端子OU
Tに接続されたＮチャネルMOSトランジスタ10とで第１の
バッファが構成され、同じくソースが電源端子VDDに接
続され、ドレインがデータ出力端子OUTに接続されたＰ
チャネルMOSトランジスタ７と、ソースが接地されドレ
インが前記データ出力端子OUTに接続されたＮチャネルM
OSトランジスタ８とで第２のバッファが構成されてい
る。第１のバッファを構成するトランジスタ9,10は、デ
ータ出力端子OUTの負荷に小さな抵抗又は大きな容量が
接続された場合でも、十分に駆動できるように、W/Lが
大きく設定されている。これに対し、第２のバッファを
構成するトランジスタ7,8は、W/Lが小さく設定されてお
り、上記トランジスタ9,10よりも駆動能力は小さい。
一方、データ入力端子Ｄから入力されるデータは、２
入力NANDゲート1,3及び２入力NORゲート4,6の各一方の
入力として与えられている。また、２入力NANDゲート１
及び２入力NORゲート６の他方の入力には、データ出力
端子OUTから出力される出力データが入力されている。
これら各ゲート1,3,4,6の出力は、夫々トランジスタ9,
7,8,10のゲートに供給されている。また、２入力NANDゲ
ート1,3の出力は２入力NANDゲート２に入力され、この
２入力NANDゲート２の出力は２入力NORゲート４の他方
の入力に供給されている。更に、２入力NORゲート4,6の
出力は、２入力NORゲート５に入力され、この２入力NOR
ゲート５の出力は２入力NANDゲート３の他方の入力に供
給されている。
入力NANDゲート1,3及び２入力NORゲート4,6の各一方の
入力として与えられている。また、２入力NANDゲート１
及び２入力NORゲート６の他方の入力には、データ出力
端子OUTから出力される出力データが入力されている。
これら各ゲート1,3,4,6の出力は、夫々トランジスタ9,
7,8,10のゲートに供給されている。また、２入力NANDゲ
ート1,3の出力は２入力NANDゲート２に入力され、この
２入力NANDゲート２の出力は２入力NORゲート４の他方
の入力に供給されている。更に、２入力NORゲート4,6の
出力は、２入力NORゲート５に入力され、この２入力NOR
ゲート５の出力は２入力NANDゲート３の他方の入力に供
給されている。
次にこのように構成された本実施例に係る出力バッフ
ァ回路の動作について説明する。
ァ回路の動作について説明する。
いま、データ入力端子Ｄに“0"が入力されていると、
２入力NANDゲート回路１及び３の出力は“1"で、PMOSト
ランジスタ9,7は非導通状態、２入力NANDゲート回路２
の出力は“0"、２入力NORゲート回路4,6の出力は“1"で
あり、NMOSトランジスタ8,9は導通状態、２入力NORゲー
ト回路５の出力は“0"となっていて、データ出力端子OU
Tには“0"が出力されて回路は安定している。
２入力NANDゲート回路１及び３の出力は“1"で、PMOSト
ランジスタ9,7は非導通状態、２入力NANDゲート回路２
の出力は“0"、２入力NORゲート回路4,6の出力は“1"で
あり、NMOSトランジスタ8,9は導通状態、２入力NORゲー
ト回路５の出力は“0"となっていて、データ出力端子OU
Tには“0"が出力されて回路は安定している。
ここで、データ入力端子Ｄのレベルが“0"から“1"に
変化し、更に“1"から“0"に変化したときの各部の動作
を第２図を参照して説明する。
変化し、更に“1"から“0"に変化したときの各部の動作
を第２図を参照して説明する。
データ入力端子Ｄのレベルが“0"から“1"に変化する
と、先ず２入力NORゲート回路4,6の出力が“1"から“0"
になる。これによって、NMOSトランジスタ8,10は非導通
状態となり、次に、２入力NORゲート回路５の出力が
“0"から“1"に、２入力NANDゲート回路３の出力が“1"
から“0"になるまでの間、一瞬ではあるが、PMOSトラン
ジスタ7,9及びNMOSトランジスタ8,10の全てが非導通状
態となり、データ出力端子OUTはハイ・インピーダンス
状態となる。２入力NANDゲート回路３の出力が“0"にな
ると、PMOSトランジスタ７は導通状態になり、データ出
力端子OUTのレベルを“1"に立上げる。但し、PMOSトラ
ンジスタ７のW/Lは前述のように小さい。即ち、導通状
態における等価抵抗成分が大きいため、データ入力端子
OUTのレベルは、大きな時定数で“0"から“1"へ緩やか
に遷移を開始する。データ出力端子OUTのレベルが２入
力NANDゲート回路１の論理スレッショルドを超えると、
２入力NANDゲート回路１の出力が“1"から“0"になっ
て、PMOSトランジスタ９が導通状態となる。PMOSトラン
ジスタ９のW/Lは前述のように大きい。即ち、導通状態
における等価抵抗成分が小さいため、データ出力端子OU
Tのレベルは、ここから“1"に小さい時定数で立上がり
回路は安定する。２入力NANDゲート回路２の出力は“0"
から“1"に変わるが、これは、２入力NORゲート回路４
の出力には影響を与えない。
と、先ず２入力NORゲート回路4,6の出力が“1"から“0"
になる。これによって、NMOSトランジスタ8,10は非導通
状態となり、次に、２入力NORゲート回路５の出力が
“0"から“1"に、２入力NANDゲート回路３の出力が“1"
から“0"になるまでの間、一瞬ではあるが、PMOSトラン
ジスタ7,9及びNMOSトランジスタ8,10の全てが非導通状
態となり、データ出力端子OUTはハイ・インピーダンス
状態となる。２入力NANDゲート回路３の出力が“0"にな
ると、PMOSトランジスタ７は導通状態になり、データ出
力端子OUTのレベルを“1"に立上げる。但し、PMOSトラ
ンジスタ７のW/Lは前述のように小さい。即ち、導通状
態における等価抵抗成分が大きいため、データ入力端子
OUTのレベルは、大きな時定数で“0"から“1"へ緩やか
に遷移を開始する。データ出力端子OUTのレベルが２入
力NANDゲート回路１の論理スレッショルドを超えると、
２入力NANDゲート回路１の出力が“1"から“0"になっ
て、PMOSトランジスタ９が導通状態となる。PMOSトラン
ジスタ９のW/Lは前述のように大きい。即ち、導通状態
における等価抵抗成分が小さいため、データ出力端子OU
Tのレベルは、ここから“1"に小さい時定数で立上がり
回路は安定する。２入力NANDゲート回路２の出力は“0"
から“1"に変わるが、これは、２入力NORゲート回路４
の出力には影響を与えない。
次に、データ入力端子Ｄのレベルが“1"から“0"に変
化した場合は、先ず２入力NANDゲート回路1,3の出力が
“0"から“1"になる。これによって、PMOSトランジスタ
9,7は非導通状態となって、次に２入力NANDゲート回路
２の出力が“1"から“0"に、また、２入力NORゲート回
路４の出力が“0"から“1"になるまでの間、一瞬ではあ
るが、PMOSトランジスタ7,9及びNMOSトランジスタ8,10
の全てが非導通となり、データ出力端子OUTはハイ・イ
ンピーダンス状態となる。２入力NORゲート回路４の出
力が“1"となると、NMOSトランジスタ８は導通状態にな
り、データ出力端子OUTの出力を“0"に立下げる。但
し、NMOSトランジスタ８のW/Lは前述のように、小さ
い、即ち、導通状態における等価抵抗成分が大きいた
め、データ出力端子OUTのレベルは大きな時定数をもっ
て“1"から“0"へ緩やかに遷移を開始する。データ出力
端子OUTのレベルが、２入力NORゲート回路６の論理スレ
ッショルド以下になると、２入力NORゲート回路６の出
力が“0"から“1"になって、NMOSトランジスタ10が導通
状態となる。NMOSトランジスタ10のW/Lは前述のように
大きい。即ち、導通状態における等価抵抗成分が小さい
ため、データ出力端子OUTのレベルは、ここから“0"に
小さい時定数で立下がり、回路は安定する。２入力NOR
ゲート回路５の出力は“1"から“0"に変わるが、これは
２入力NANDゲート回路３の出力には影響を与えない。
化した場合は、先ず２入力NANDゲート回路1,3の出力が
“0"から“1"になる。これによって、PMOSトランジスタ
9,7は非導通状態となって、次に２入力NANDゲート回路
２の出力が“1"から“0"に、また、２入力NORゲート回
路４の出力が“0"から“1"になるまでの間、一瞬ではあ
るが、PMOSトランジスタ7,9及びNMOSトランジスタ8,10
の全てが非導通となり、データ出力端子OUTはハイ・イ
ンピーダンス状態となる。２入力NORゲート回路４の出
力が“1"となると、NMOSトランジスタ８は導通状態にな
り、データ出力端子OUTの出力を“0"に立下げる。但
し、NMOSトランジスタ８のW/Lは前述のように、小さ
い、即ち、導通状態における等価抵抗成分が大きいた
め、データ出力端子OUTのレベルは大きな時定数をもっ
て“1"から“0"へ緩やかに遷移を開始する。データ出力
端子OUTのレベルが、２入力NORゲート回路６の論理スレ
ッショルド以下になると、２入力NORゲート回路６の出
力が“0"から“1"になって、NMOSトランジスタ10が導通
状態となる。NMOSトランジスタ10のW/Lは前述のように
大きい。即ち、導通状態における等価抵抗成分が小さい
ため、データ出力端子OUTのレベルは、ここから“0"に
小さい時定数で立下がり、回路は安定する。２入力NOR
ゲート回路５の出力は“1"から“0"に変わるが、これは
２入力NANDゲート回路３の出力には影響を与えない。
このように、本実施例の出力バッファ回路によれば、
入力データの立上がり２は立下がりの瞬間に第１及び第
２バッファを構成するトランジスタ７乃至10が全て非導
通となるので、貫通電流が流れることはない。
入力データの立上がり２は立下がりの瞬間に第１及び第
２バッファを構成するトランジスタ７乃至10が全て非導
通となるので、貫通電流が流れることはない。
また、出力データの立上がり又は立下がりの際には、
オン抵抗の小さいトランジスタ9,10に先立って、オン抵
抗の大きいトランジスタ7,8が導通するので、急激な電
流変化がなく、電磁誘導ノイズが発生することはない。
オン抵抗の小さいトランジスタ9,10に先立って、オン抵
抗の大きいトランジスタ7,8が導通するので、急激な電
流変化がなく、電磁誘導ノイズが発生することはない。
第３図は本発明の第２の実施例に係る出力バッファ回
路の回路図である。
路の回路図である。
この回路の基本的な構成は第１図のものと同様である
が、この実施例では、制御信号入力端子Ｃとインバータ
回路15が新たに追加されたものとなっている。
が、この実施例では、制御信号入力端子Ｃとインバータ
回路15が新たに追加されたものとなっている。
NANDゲート回路11,31は３入力となり、NORゲート回路
41,61もまた３入力構成となる。この回路においては、
制御信号入力端子Ｃのレベルが“1"のときは第１図と等
価であり、同様の動作をするが、制御信号入力端子Ｃの
レベルが“0"のときは、データ入力端子Ｄのレベルに拘
らず、３入力NANDゲート回路11,31の出力は“1"、３入
力NORゲート回路41,61の出力は“0"となり、データ出力
端子OUTはハイ・インピーダンス状態に固定される。
41,61もまた３入力構成となる。この回路においては、
制御信号入力端子Ｃのレベルが“1"のときは第１図と等
価であり、同様の動作をするが、制御信号入力端子Ｃの
レベルが“0"のときは、データ入力端子Ｄのレベルに拘
らず、３入力NANDゲート回路11,31の出力は“1"、３入
力NORゲート回路41,61の出力は“0"となり、データ出力
端子OUTはハイ・インピーダンス状態に固定される。
このように、出力バッファを有効にするか否かを制御
する制御信号の入力端子を持っている出力バッファ回路
にも本発明を応用することができる。
する制御信号の入力端子を持っている出力バッファ回路
にも本発明を応用することができる。
［発明の効果］ 以上説明したように、本発明の出力バッファ回路で
は、入力データの切換時に出力段のPMOSトランジスタと
NMOSトランジスタの両方が同時に導通状態になることが
ないため、データ切換時において電源からグランドへ流
れる大きな電流によって、同一基板上の他の回路の電源
レベル、グランドレベルを変動させることがない。従っ
て、このレベル変動に起因する回路の誤動作を防止でき
る効果がある。
は、入力データの切換時に出力段のPMOSトランジスタと
NMOSトランジスタの両方が同時に導通状態になることが
ないため、データ切換時において電源からグランドへ流
れる大きな電流によって、同一基板上の他の回路の電源
レベル、グランドレベルを変動させることがない。従っ
て、このレベル変動に起因する回路の誤動作を防止でき
る効果がある。
また、出力状態が切換わる時には、先ず駆動能力の小
さい（W/Lの小さい）第２のPMOSトランジスタ又はNMOS
トランジスタを導通状態にしてから、駆動能力の大きい
（W/Lの大きい）第１のPMOSトランジスタ又はNMOSトラ
ンジスタを導通状態にする順序制御を論理的に行う。従
って、駆動能力の小さいトランジスタのみの導通状態で
はデータ出力端子の負荷としての、例えば大きな容量の
充放電に際しての電流の時間的変化（dI/dt）を小さく
することができ、電磁誘導性雑音が極力抑えられて、同
一基板上の他の回路及び外部回路に対し、この種の雑音
に起因する誤動作を防止することができる。
さい（W/Lの小さい）第２のPMOSトランジスタ又はNMOS
トランジスタを導通状態にしてから、駆動能力の大きい
（W/Lの大きい）第１のPMOSトランジスタ又はNMOSトラ
ンジスタを導通状態にする順序制御を論理的に行う。従
って、駆動能力の小さいトランジスタのみの導通状態で
はデータ出力端子の負荷としての、例えば大きな容量の
充放電に際しての電流の時間的変化（dI/dt）を小さく
することができ、電磁誘導性雑音が極力抑えられて、同
一基板上の他の回路及び外部回路に対し、この種の雑音
に起因する誤動作を防止することができる。
更に、データ出力端子のレベルがある程度まで確定し
た後は、駆動能力が大きいトランジスタも導通状態とな
って、出力状態を高速に安定させる効果を奏する。
た後は、駆動能力が大きいトランジスタも導通状態とな
って、出力状態を高速に安定させる効果を奏する。
第１図は本発明の第１の実施例に係る出力バッファ回路
の回路図、第２図は第１図の回路の動作を示すタイミン
グ図、第３図は本発明の第２の実施例に係る出力バッフ
ァ回路の回路図、第４図は従来の出力バッファ回路の回
路図、第５図は従来の他の出力バッファ回路の回路図で
ある。 1,2,3,300;2入力NANDゲート回路、4,5,6,400;2入力NOR
ゲート回路、11,31;3入力NANDゲート回路、41,61;3入力
NORゲート回路、15,100,200;インバータ回路、7,9;Pチ
ャネルMOSトランジスタ、8,10;NチャネルMOSトランジス
タ、D;データ入力端子、C;制御信号入力端子、OUT;デー
タ出力端子、VDD；電源端子
の回路図、第２図は第１図の回路の動作を示すタイミン
グ図、第３図は本発明の第２の実施例に係る出力バッフ
ァ回路の回路図、第４図は従来の出力バッファ回路の回
路図、第５図は従来の他の出力バッファ回路の回路図で
ある。 1,2,3,300;2入力NANDゲート回路、4,5,6,400;2入力NOR
ゲート回路、11,31;3入力NANDゲート回路、41,61;3入力
NORゲート回路、15,100,200;インバータ回路、7,9;Pチ
ャネルMOSトランジスタ、8,10;NチャネルMOSトランジス
タ、D;データ入力端子、C;制御信号入力端子、OUT;デー
タ出力端子、VDD；電源端子
Claims (1)
- 【請求項１】ソースが正電源端子に接続されドレインが
出力端子に接続された第１のＰチャネルMOSトランジス
タと、ソースが負電源端子に接続されドレインが前記出
力端子に接続された第１のＮチャネルMOSトランジスタ
と、ソースが前記正電源端子に接続されると共にドレイ
ンが前記出力端子に接続され前記第１のＰチャネルMOS
トランジスタよりもオン抵抗が大きい第２のＰチャネル
MOSトランジスタと、ソースが前記負電源端子に接続さ
れると共にドレインが前記出力端子に接続され前記第１
のＮチャネルMOSトランジスタよりもオン抵抗が大きい
第２のＮチャネルMOSトランジスタと、入力信号と前記
出力端子から出力される出力信号とを入力とし、その出
力を前記第１のＰチャネルMOSトランジスタのゲートに
出力する第１のNANDゲートに、この第１のNANDゲートの
出力と前記第２のＰチャネルMOSトランジスタのゲート
入力信号とを入力とする第２のNANDゲートと、この第２
のNANDゲートの出力と前記入力信号とを入力とし、その
出力を前記第２のＮチャネルMOSトランジスタのゲート
に出力する第１のNORゲートと、この第１のNORゲートの
出力と前記第１のＮチャネルMOSトランジスタのゲート
入力信号とを入力とする第２のNORゲートと、この第２
のNORゲートの出力と前記入力信号とを入力とし、その
出力を前記第２のＰチャネルMOSトランジスタのゲート
に出力する第３のNANDゲートと、前記入力信号と出力信
号とを入力とし、その出力を前記第１のＮチャネルMOS
トランジスタのゲートに出力する第３のNORゲートとを
備えたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184007A JP2767909B2 (ja) | 1989-07-17 | 1989-07-17 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1184007A JP2767909B2 (ja) | 1989-07-17 | 1989-07-17 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0348523A JPH0348523A (ja) | 1991-03-01 |
| JP2767909B2 true JP2767909B2 (ja) | 1998-06-25 |
Family
ID=16145697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1184007A Expired - Fee Related JP2767909B2 (ja) | 1989-07-17 | 1989-07-17 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767909B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1254456A (zh) | 1997-05-01 | 2000-05-24 | 三菱电机株式会社 | 输出缓冲电路 |
| JP6134536B2 (ja) * | 2012-02-28 | 2017-05-24 | 株式会社メガチップス | 出力装置 |
-
1989
- 1989-07-17 JP JP1184007A patent/JP2767909B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0348523A (ja) | 1991-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |
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