KR0120724B1 - 3-상태 출력 버퍼회로(tri-state output buffer circuit) - Google Patents

3-상태 출력 버퍼회로(tri-state output buffer circuit)

Info

Publication number
KR0120724B1
KR0120724B1 KR1019940034158A KR19940034158A KR0120724B1 KR 0120724 B1 KR0120724 B1 KR 0120724B1 KR 1019940034158 A KR1019940034158 A KR 1019940034158A KR 19940034158 A KR19940034158 A KR 19940034158A KR 0120724 B1 KR0120724 B1 KR 0120724B1
Authority
KR
South Korea
Prior art keywords
terminal
output
ground
type transistor
data
Prior art date
Application number
KR1019940034158A
Other languages
English (en)
Other versions
KR960027311A (ko
Inventor
박성모
Original Assignee
양승택
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양승택, 한국전자통신연구원 filed Critical 양승택
Priority to KR1019940034158A priority Critical patent/KR0120724B1/ko
Publication of KR960027311A publication Critical patent/KR960027311A/ko
Application granted granted Critical
Publication of KR0120724B1 publication Critical patent/KR0120724B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09425—Multistate logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 3-상태 출력 버터 회로에 관한 것으로, 커패시터(12)와 N형 트랜지스터(11)를 이용하여 그라운드 바운싱 문제를 개선한 회로에 관한 것이다.
본 발명에 따르면, 출력단(10)에 구동능력이 많이 필요한 회로에서의 문제점으로 데이타의 천이시 전류가 한꺼번에 접지로 많이 흐름으로써 그라운드의 레빌이 흔들려 회로동작이 오동작하는 문제점을 근본적으로 해결할 수 있다.

Description

3-상태 출력 버퍼회로(TRI-STATE OUTPUT BUFFER CIRCUIT)
제1도는 종래 기술의 회로도.
제2도는 종래 회로의 그라운드 바운싱 특성을 나타낸 도면.
제3도는 본 발명의 회로도.
제4도는 본 발명에 따른 그라운드 바운싱 특성을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 컨트롤 단자 2 : 데이타 단자
3 : 인버터 4 : 2입력 낸드 로직
5 : 2입력 노어 로직 6 : P형 트랜지스터
7, 11 : N형 트랜지스터 8 : 전원선
9 : 접지선 10 : 출력단
12 : 커패시터 13 : 게이트 노드
본 발명은 3-상태(tri-state) 출력 버퍼 회로에 관한 것으로, 더 구체적으로는 그라운드 바운싱(ground bouncing)문제를 개선한 회로에 관한 것이다.
종래의 3-상태 출력 버퍼 회로는, 제1도에 도시된 바와 같이, 컨트롤 단자(1)에 입력단자가 연결되는 인버터(3)와, 하나의 입력 단자는 컨트롤단자(1)에 연결되고 다른 하나의 입력단자는 데이타단자(2)에 연결되는 낸드(NAND)로직(4)과, 하나의 입력단자는 데이타단자(2)에 연결되고 다른 하나의 입력단자는 인버터(3)의 출력단자에 연결되는 노어(NOR)로직(5)과, 게이트단자가 낸드 로직(4)의 출력단자에 연결되고 소오스단자가 전원(8)에 연결되며 드레인 단자가 회로의 출력단(10)에 연결되는 P형 트랜지스터(6) 및, 게이트 단자가 노어로직(5)의 출력단자에 연결되고 드레인이 P형 트랜지스터(6)의 드레인 단자(또는, 버퍼회로의 출력단(10))에 연결되며 소오스가 접지(9)와 연결되는 N형 트랜지스터(7)로 구성된다.
이 회로의 동작원리를 살펴보면, 컨트롤 단자(1)로 0의 신호가 입력되면(즉, 컨트롤단자가 디스에이블(disable) 상태로 되면), 데이타 단자(2)로 입력되는 데이타의 값에 상관없이 낸드 로직(4)의 출력신호는 1의 값을 갖게 되고 노어 로직(5)의 출력신호는 0의 값을 갖게 되어 출력단(10)은 하이 임피던스(high impedance)상태로 된다.
한편, 컨트롤 단자(1)로 1의 신호가 입력되고(즉, 컨트롤 단자가 인에이블(enable)상태로 되면) 그리고 데이타 단자(2)로 입력되는 데이타가 0의 값을 가지면, 낸드 로직(4)의 출력 신호와 노어 로직(5)의 출력신호는 모두 1의 값을 갖게 되어 출력단(10)은 0의 값을 갖게 된다.
반면, 컨트롤단자(1)로 1의 신호가 입력되고 그리고 데이타 단자(2)로 입력되는 데이타가 1의 값을 가지면, 낸드로직(4)의 출력 신호와 노어 로직(5)의 출력신호는 모두 0의 값을 갖게 되어 출력단(10)은 1의 값을 갖게 된다.
이와 같이 동작되는 종래 회로에서는, 데이타 값이 1에서 0으로 또는 0에서 1로 천이될때 출력단(10)의 P형 및 N형 트랜지스터(6, 7)가 동시에 도통(turn-on)상태로 되므로 해서 전원(8)에서 접지(9)로 많은 전류가 흐르게 된다.
이와 전류가 짧은 시간에 흐를 때에는 출력단(10)의 전위가 접지선(9)의 전위에 영향을 주게 되어 회로의 동작특성이 저하되는 문제가 발생되는데, 이를 그라운드 바운싱 현상이라 한다. 이 현상으로 제2도에 도시된 바와 같이 접지 레벨이 변하므로 해서 회로가 오동작하는 원인이 되기도 한다.
본 발명은 이와 같은 그라운드 바운싱 현상을 해결하는데 그 목적이 있다.
제3도는 본 발명에 따른 3-상태 출력 버퍼 회로의 구성을 나타낸 것이다.
제3도에서, 제1도에서와 동일한 참조번호는 거기에 도시된 구성요소들과 동일한 구성요소들을 나타낸다.
제3도를 참조하여, 본 발명의 구성을 살펴보면, 제1도에 도시된 종래의 회로에 있어서, N형 터(7)의 소오스 단자와 접지(9)사이에 드레인과 소오스 단자가 각각 연결되고 게이트 단자가 노어 로직(5)의 출력단에 연결되는 N형 트랜지스터(11)와, 이 트랜지스터(11)의 게이트 단자와 접지(9) 사이에 연결되는 커패시터(12)를 더 포함하고 있다.
이와 같은 구성을 갖는 본 발명의 동작원리를 설명하면 다음과 같다.
그라운드 바운싱 현상은 출력단(10)의 신호가 하이레벨(high level)(1)에서 로우 레벨(low level)(0)로 천이될때 그라운드 레벨이 기준이하로 내려가 데이타에 출력 데이타에 영향을 주는 것이다. 컨트롤단자(1)로 하이 레벨의 신호가 입력되면 데이타 단자(2)로 입력되는 입력 데이타의 값에 따라서 출력단(10)으로 출력되는 출력 데이타의 값이 결정된다.
출력 데이타가 하이 레벨에서 로우 레벨로 천이되려면 입력 데이타 값이 로우 레벨로 되는 것에 의해 출력단(10)의 N형 트랜지스터(7)의 게이트 단자에 인가되는 전위가 하이 상태로 되어 그 트랜지스터(7)가 도통상태로 된다.
그러나, 이때, 다른 하나의 N형 트랜지스터(11)는 도통상태로 되지 않는데, 이는 커패시터(12)때문이다.
즉, N형 트랜지스터(11)는 그것의 게이트로 인가되는 전압이 문턱전압(0.7)이상이 되어야 도통상태로 되는데, N형 트랜지스터(11)는 커패시터(12)가 문턱전압 이상으로 충전되지 않을 경우에도 도통상태로 되지 않는다.
따라서, 출력 데이타가 하이 레벨에서 로우 레벨로 천이되도록 트랜지스터(7)의 게이트단자에 인가되는 전위가 하이상태로 되어 그 트랜지스터(7)가 도통상태로 되더라도 N형 트랜지스터(11)는 커패시터(12)의 충전시간 만큼 지연되어 도통된다.
이 지연시간은, 출력단(10)의 관점에서 볼때, 출력 데이타가 하이에서 로우로 천이하는 시간을 늦추어 주는 효과를 가져 온다.
이로써, 그라운드 바운싱 효과가 개선될 수 있게 된다.
위와 반대의 경우(즉, 입력 데이타가 로우 상태인 경우)에는, 출력단(10)의 N형 트랜지시터(7)가 부도통(turn-off)상태로 되므로 아무런 문제없이 출력 데이타는 하이레벨로 된다.
제4도는 본 발명에 따른 회로의 특성곡선으로 제2도와 비교해 볼때 개선되었음을 알 수 있다.
이상에서 상세히 설명된 바와같이, 본 발명에 따르면, 출력단에 구동능력이 많이 필요한 회로에서의 문제점으로 데이타가 천이시 전류가 한꺼번에 많이 흐름으로 해서 그라운드 레벨이 흔들려 회로가 오동작되는 문제를 근본적으로 해결할 수 있다.

Claims (2)

  1. 컨트롤 단자(1)에 입력단자가 연결되는 인버터(3)와, 하나의 입력단자는 컨트롤단자(1)에 연결되고 다른 하나의 입력단자는 데이타 단자(2)에 연결되는 낸드로직(4)과, 하나의 입력단자는 데이타단자(2)에 연결되고 다른 하나의 입력단자는 인버터(3)의 출력단자에 연결되는 노어 로직(5)과, 게이트 단자가 낸드로직(4)의 출력단자에 연결되고 소오스 단자가 전원(8)에 연결되며 드레인 단자가 회로의 출력단(10)에 연결되는 P형 트랜지스터(6) 및, 게이트 단자가 노어 로직(5)의 출력단자에 연결되고 드레인이 P형 트랜지스터(6)의 드레인단자에 연결되며 소오스가 접지(9)와 연결되는 N형 트랜지스터(7)를 포함하는 3-상태 출력 버퍼 회로에 있어서, 상기 노어로직(5)의 출력단자와 N형 트랜지스터(11)의 소오스 및 접지에 연결되고, 출력 데이타가 하이 레벨인 상태에서 상기 입력 데이타가 로우 레벨로 천이될때, 출력 데이타가 하이레벨에서 로우레벨로 천이되는 시간을 지연시키는 지연 수단을 포함하는 것을 특징으로 하는 3-상태 출력 버퍼회로.
  2. 제1항에 있어서, 상기 지연수단은 상기 N형 트랜지스터(7)의 소오스 단자와 접지(9) 사이에 드레인과 소오스 단자가 각각 연결되고 게이트 단자가 상기 노어 로직(5)의 출력단에 연결되는 N형 트랜지스터(11)와, 상기 N형 트랜지스터(11)의 게이트 단자와 상기 접지(9) 사이에 연결되는 커패시터(12)를 3-상태 출력 버퍼 회로.
KR1019940034158A 1994-12-14 1994-12-14 3-상태 출력 버퍼회로(tri-state output buffer circuit) KR0120724B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940034158A KR0120724B1 (ko) 1994-12-14 1994-12-14 3-상태 출력 버퍼회로(tri-state output buffer circuit)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940034158A KR0120724B1 (ko) 1994-12-14 1994-12-14 3-상태 출력 버퍼회로(tri-state output buffer circuit)

Publications (2)

Publication Number Publication Date
KR960027311A KR960027311A (ko) 1996-07-22
KR0120724B1 true KR0120724B1 (ko) 1997-11-04

Family

ID=19401446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940034158A KR0120724B1 (ko) 1994-12-14 1994-12-14 3-상태 출력 버퍼회로(tri-state output buffer circuit)

Country Status (1)

Country Link
KR (1) KR0120724B1 (ko)

Also Published As

Publication number Publication date
KR960027311A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
US4820942A (en) High-speed, high-drive output buffer circuits with reduced ground bounce
JP2996301B2 (ja) 負荷及び時間適応電流供給ドライブ回路
KR950009087B1 (ko) 반도체 집적회로의 출력회로
EP0493873A1 (en) CMOS output buffer circuit with ground bounce reduction
EP0284356A2 (en) A data output circuit
JPH08111636A (ja) プッシュプル出力ドライバ回路
US5233238A (en) High power buffer with increased current stability
US5121000A (en) Edge-rate feedback CMOS output buffer circuits
US6236237B1 (en) Output buffer predriver with edge compensation
US4779015A (en) Low voltage swing CMOS receiver circuit
US6265892B1 (en) Low noise output buffer
KR920003440B1 (ko) 중간전위생성회로
US4488067A (en) Tristate driver circuit with low standby power consumption
US5210449A (en) Edge triggered tri-state output buffer
US5864245A (en) Output circuit with overvoltage protection
JP3636848B2 (ja) Ｃｍｏｓヒステリシス回路
US5118972A (en) BiCMOS gate pull-down circuit
KR0120724B1 (ko) 3-상태 출력 버퍼회로(tri-state output buffer circuit)
US4406956A (en) FET Circuit for converting TTL to FET logic levels
JP3261151B2 (ja) リセット信号発生回路装置
US6236234B1 (en) High-speed low-power consumption interface circuit
KR930007560B1 (ko) 출력회로
KR100361901B1 (ko) 출력드라이버의스위칭으로인한방해를감소시키는회로
JPH05175798A (ja) アンダーシュートを低減させる回路
JP2767909B2 (ja) 出力バッファ回路

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030728

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee