JPH05175798A - アンダーシュートを低減させる回路 - Google Patents
アンダーシュートを低減させる回路Info
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- JPH05175798A JPH05175798A JP3302717A JP30271791A JPH05175798A JP H05175798 A JPH05175798 A JP H05175798A JP 3302717 A JP3302717 A JP 3302717A JP 30271791 A JP30271791 A JP 30271791A JP H05175798 A JPH05175798 A JP H05175798A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
- H03K17/166—Soft switching
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＣＭＯＳ回路の接地基準に対する
負の接地バウンスを低減させる回路を提供することを目
的とし、また、ＣＭＯＳ回路が論理ハイから論理ローへ
遷移するときに、ＣＭＯＳ回路の接地基準に対する負の
アンダーシュートのピークを低減させる回路を提供する
ことを目的とする。 【構成】 入力端子（２４）および出力端子（２６）を
有し、ＣＭＯＳ回路の接地基準に対する負の接地バウン
スを低減させる回路は、出力バッファ（２２）を含み、
その出力バッファは、回路の入力端子と結合する入力お
よび回路の出力端子と結合する出力を有する。ＮＯＲゲ
ート（２８）は第１および第２入力を有し、それらは回
路の入力端子および出力端子にそれぞれ結合する。注入
回路（３２，３４）は、ＮＯＲゲートの出力と結合し、
回路の入力端子と結合し、あらかじめ定められた電流を
回路の出力端子に供給する。
負の接地バウンスを低減させる回路を提供することを目
的とし、また、ＣＭＯＳ回路が論理ハイから論理ローへ
遷移するときに、ＣＭＯＳ回路の接地基準に対する負の
アンダーシュートのピークを低減させる回路を提供する
ことを目的とする。 【構成】 入力端子（２４）および出力端子（２６）を
有し、ＣＭＯＳ回路の接地基準に対する負の接地バウン
スを低減させる回路は、出力バッファ（２２）を含み、
その出力バッファは、回路の入力端子と結合する入力お
よび回路の出力端子と結合する出力を有する。ＮＯＲゲ
ート（２８）は第１および第２入力を有し、それらは回
路の入力端子および出力端子にそれぞれ結合する。注入
回路（３２，３４）は、ＮＯＲゲートの出力と結合し、
回路の入力端子と結合し、あらかじめ定められた電流を
回路の出力端子に供給する。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ回路に関し、特
にＣＭＯＳ回路の接地基準に対する出力および接地電圧
のアンダーシュートを低減させる回路に関する。
にＣＭＯＳ回路の接地基準に対する出力および接地電圧
のアンダーシュートを低減させる回路に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】複数
の切り換え出力を有するＣＭＯＳ回路において、過渡時
のなノイズは問題となる。ＣＭＯＳ回路の出力が、論理
ハイ状態から論理ロー状態へ、図１の信号ＶOUTのよう
に遷移するとき、容量性負荷はＣＭＯＳ回路の出力端子
でパッケージ寄生インダクタンスにより一般に放電し、
その結果図２の信号ＩGNDに示すような電流がアースへ
流れる。容量についての電圧ー電流の関係から、信号Ｉ
GNDは信号ＶOUTを微分したものとなるが、これは容量が
その容量性負荷であることを仮定している。さらに、時
刻ＴMAX（図１で示されている。）は、信号ＶOUTが変曲
点で変化するその時刻であり、その結果信号ＩGNDは正
の勾配から負の勾配へ変化する。さらに、ある時間内に
流れる電流信号ＩGNDは、ＣＭＯＳ回路の接地基準に対
する正のあるいは負の好ましくない電圧スパイクを導出
し、これは図３の信号ＶGNDで示されている。同様に、
インダクタについての電圧ー電流の関係から、信号Ｖ
GNDは信号ＩGNDを微分したものとなるが、これは対象と
しているインダクタがパッケージ寄生インダクタである
ことを仮定している。図１ないし図３に示す信号は、出
力信号ＶOUTを切り換えた場合の出力放電電流ＩGNDと接
地電位ＶGNDとの間の関係を時間の関数として表してい
る。図３において信号ＶGNDの正の部分は、オーバーシ
ュート電圧あるいは正の接地バウンス（ｂｏｕｎｃｅ）
を表しており、信号ＶGNDの負の部分はアンダーシュー
ト電圧あるいは負の接地バウンスを表す。ＣＭＯＳ回路
の出力が論理ハイ状態から論理ロー状態へ遷移する結
果、正のあるいは負の接地バウンスが生ずる。さらに、
図２の線分１２の勾配が、図４の線分１４に示すように
低減するならば、アンダーシュート電圧の継続時間は増
加する。しかしアンダーシュート電圧の負のピークは、
図５の信号ＶGNDのように実質的に低減する。さらに、
アンダーシュート電圧の負のピークは、アンダーシュー
ト電圧の継続時間よりも一般に重要である。なぜなら、
大きなアンダーシュート電圧はダイナミックしきい値問
題（ｄｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ ｐｒｏｂｒ
ｅｍ）として知られる問題を引き起こすからである。
の切り換え出力を有するＣＭＯＳ回路において、過渡時
のなノイズは問題となる。ＣＭＯＳ回路の出力が、論理
ハイ状態から論理ロー状態へ、図１の信号ＶOUTのよう
に遷移するとき、容量性負荷はＣＭＯＳ回路の出力端子
でパッケージ寄生インダクタンスにより一般に放電し、
その結果図２の信号ＩGNDに示すような電流がアースへ
流れる。容量についての電圧ー電流の関係から、信号Ｉ
GNDは信号ＶOUTを微分したものとなるが、これは容量が
その容量性負荷であることを仮定している。さらに、時
刻ＴMAX（図１で示されている。）は、信号ＶOUTが変曲
点で変化するその時刻であり、その結果信号ＩGNDは正
の勾配から負の勾配へ変化する。さらに、ある時間内に
流れる電流信号ＩGNDは、ＣＭＯＳ回路の接地基準に対
する正のあるいは負の好ましくない電圧スパイクを導出
し、これは図３の信号ＶGNDで示されている。同様に、
インダクタについての電圧ー電流の関係から、信号Ｖ
GNDは信号ＩGNDを微分したものとなるが、これは対象と
しているインダクタがパッケージ寄生インダクタである
ことを仮定している。図１ないし図３に示す信号は、出
力信号ＶOUTを切り換えた場合の出力放電電流ＩGNDと接
地電位ＶGNDとの間の関係を時間の関数として表してい
る。図３において信号ＶGNDの正の部分は、オーバーシ
ュート電圧あるいは正の接地バウンス（ｂｏｕｎｃｅ）
を表しており、信号ＶGNDの負の部分はアンダーシュー
ト電圧あるいは負の接地バウンスを表す。ＣＭＯＳ回路
の出力が論理ハイ状態から論理ロー状態へ遷移する結
果、正のあるいは負の接地バウンスが生ずる。さらに、
図２の線分１２の勾配が、図４の線分１４に示すように
低減するならば、アンダーシュート電圧の継続時間は増
加する。しかしアンダーシュート電圧の負のピークは、
図５の信号ＶGNDのように実質的に低減する。さらに、
アンダーシュート電圧の負のピークは、アンダーシュー
ト電圧の継続時間よりも一般に重要である。なぜなら、
大きなアンダーシュート電圧はダイナミックしきい値問
題（ｄｙｎａｍｉｃ ｔｈｒｅｓｈｏｌｄ ｐｒｏｂｒ
ｅｍ）として知られる問題を引き起こすからである。
【０００３】従来、正の接地バウンスあるいはオーバー
シュート電圧を低減させる回路は、少なくとも１つは知
られていた。例えば、Ｋｅｎｎｅｔｈ Ｗ．Ｏｕｙａｎ
ｇによる米国特許４７９１５２１があり、これはＷｅｓ
ｔｅｒｎ ＤｉｇｉｔａｌＣｏｒｐｏｒａｔｉｏｎに譲
渡され、１９８８年１２月１３日に特許され、アースに
流れる電流の正の勾配について過渡時の雑音レベルを低
減させる回路が、開示されている。しかし、その特許は
アンダーシュート電圧の負のピークを低減させる回路を
開示してはいない。
シュート電圧を低減させる回路は、少なくとも１つは知
られていた。例えば、Ｋｅｎｎｅｔｈ Ｗ．Ｏｕｙａｎ
ｇによる米国特許４７９１５２１があり、これはＷｅｓ
ｔｅｒｎ ＤｉｇｉｔａｌＣｏｒｐｏｒａｔｉｏｎに譲
渡され、１９８８年１２月１３日に特許され、アースに
流れる電流の正の勾配について過渡時の雑音レベルを低
減させる回路が、開示されている。しかし、その特許は
アンダーシュート電圧の負のピークを低減させる回路を
開示してはいない。
【０００４】従って、ＣＭＯＳ回路の接地基準に対する
出力および接地電圧アンダーシュートを低減させる回路
が望まれている。
出力および接地電圧アンダーシュートを低減させる回路
が望まれている。
【０００５】本発明は、ＣＭＯＳ回路の接地基準に対す
る負の接地バウンスを低減させる回路を提供することを
目的とする。 本発明は、ＣＭＯＳ回路が論理ハイから
論理ローへ遷移するときに、ＣＭＯＳ回路の接地基準に
対する負のアンダーシュートのピークを低減させる回路
を提供することを目的とする。
る負の接地バウンスを低減させる回路を提供することを
目的とする。 本発明は、ＣＭＯＳ回路が論理ハイから
論理ローへ遷移するときに、ＣＭＯＳ回路の接地基準に
対する負のアンダーシュートのピークを低減させる回路
を提供することを目的とする。
【０００６】本発明は、出力および接地電圧アンダーシ
ュートを低減させ、出力をディセーブルにする機能を有
する改良された回路を提供することを目的とする。
ュートを低減させ、出力をディセーブルにする機能を有
する改良された回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】以下に示す手段により本
発明の上記および他の目的は、達成される。その手段
は、前記回路の入力端子と結合する入力および前記回路
の出力端子と結合する出力を有する出力バッファと、前
記回路の入力端子と結合する第１入力および前記回路の
出力端子と結合する第２入力，および出力を有するゲー
ト回路と、あらかじめ定められた電流を前記回路の出力
端子に供給する注入手段とから成り、その注入手段は、
第１電極，第１供給電圧端子と結合する第２電極，およ
び前記ゲート回路の前記出力と結合する前記制御電極を
有する第１トランジスタおよび前記第１トランジスタの
前記第１電極と結合する前記第１電極，前記回路の出力
端子と結合する前記第２電極，および前記回路の入力端
子と結合する前記制御電極を有する第２トランジスタか
ら構成される負の接地バウンスを低減させる回路であ
る。
発明の上記および他の目的は、達成される。その手段
は、前記回路の入力端子と結合する入力および前記回路
の出力端子と結合する出力を有する出力バッファと、前
記回路の入力端子と結合する第１入力および前記回路の
出力端子と結合する第２入力，および出力を有するゲー
ト回路と、あらかじめ定められた電流を前記回路の出力
端子に供給する注入手段とから成り、その注入手段は、
第１電極，第１供給電圧端子と結合する第２電極，およ
び前記ゲート回路の前記出力と結合する前記制御電極を
有する第１トランジスタおよび前記第１トランジスタの
前記第１電極と結合する前記第１電極，前記回路の出力
端子と結合する前記第２電極，および前記回路の入力端
子と結合する前記制御電極を有する第２トランジスタか
ら構成される負の接地バウンスを低減させる回路であ
る。
【０００８】
【実施例】図６は、低減した出力および低減した基準電
位アンダーシュートを有するＣＭＯＳ回路２０の部分概
略図を示しており、その回路は端子２４と結合する入力
を有する出力バッファ２２から構成され、電圧ＶINは端
子２４に印加される。出力バッファ２２の出力は端子２
６と結合し、電圧ＶOUTを供給する。ＮＯＲゲート２８
は、端子２４と結合する第１入力および端子２６と結合
する第２入力を有する。インバータ３０は、端子２４と
結合する第１入力およびＮチャネルＭＯＳトランジスタ
３２のゲート電極と結合する出力を有する。Ｎチャネル
ＭＯＳトランジスタ３２のソース電極は、端子２６と結
合し、そのドレイン電極はＰチャネルＭＯＳトランジス
タ３４のドレイン電極と結合する。ＰチャネルＭＯＳト
ランジスタ３４のソース電極は第１供給電圧端子と結合
し、その端子で動作電圧ＶCCが印加される。抵抗器３６
は、ＮＯＲゲート２８の出力とＰチャネルＭＯＳトラン
ジスタ３４のゲート電極との間に接続される。
位アンダーシュートを有するＣＭＯＳ回路２０の部分概
略図を示しており、その回路は端子２４と結合する入力
を有する出力バッファ２２から構成され、電圧ＶINは端
子２４に印加される。出力バッファ２２の出力は端子２
６と結合し、電圧ＶOUTを供給する。ＮＯＲゲート２８
は、端子２４と結合する第１入力および端子２６と結合
する第２入力を有する。インバータ３０は、端子２４と
結合する第１入力およびＮチャネルＭＯＳトランジスタ
３２のゲート電極と結合する出力を有する。Ｎチャネル
ＭＯＳトランジスタ３２のソース電極は、端子２６と結
合し、そのドレイン電極はＰチャネルＭＯＳトランジス
タ３４のドレイン電極と結合する。ＰチャネルＭＯＳト
ランジスタ３４のソース電極は第１供給電圧端子と結合
し、その端子で動作電圧ＶCCが印加される。抵抗器３６
は、ＮＯＲゲート２８の出力とＰチャネルＭＯＳトラン
ジスタ３４のゲート電極との間に接続される。
【０００９】ＮＯＲゲート２８はＰチャネルＭＯＳトラ
ンジスタ３８を有し、これは動作電圧ＶCCと結合するソ
ース電極およびＰチャネルＭＯＳトランジスタ４０のソ
ース電極と結合するドレイン電極を有する。Ｐチャネル
ＭＯＳトランジスタ４０のドレイン電極は、ＮＯＲゲー
ト２８の出力と結合し、ＮチャネルＭＯＳトランジスタ
４２，４４のドレイン電極と結合する。ＰチャネルＭＯ
Ｓトランジスタ４０およびＮチャネルＭＯＳトランジス
タ４２のゲート電極は、ＮＯＲゲート２８の第１入力と
結合する。さらに、ＰチャネルＭＯＳトランジスタ３８
およびＮチャネルＭＯＳトランジスタ４４のゲート電極
は、ＮＯＲゲート２８の第２入力と結合する。そして、
ＮチャネルＭＯＳトランジスタ４２，４４のソース電極
は接地電位に接続される。
ンジスタ３８を有し、これは動作電圧ＶCCと結合するソ
ース電極およびＰチャネルＭＯＳトランジスタ４０のソ
ース電極と結合するドレイン電極を有する。Ｐチャネル
ＭＯＳトランジスタ４０のドレイン電極は、ＮＯＲゲー
ト２８の出力と結合し、ＮチャネルＭＯＳトランジスタ
４２，４４のドレイン電極と結合する。ＰチャネルＭＯ
Ｓトランジスタ４０およびＮチャネルＭＯＳトランジス
タ４２のゲート電極は、ＮＯＲゲート２８の第１入力と
結合する。さらに、ＰチャネルＭＯＳトランジスタ３８
およびＮチャネルＭＯＳトランジスタ４４のゲート電極
は、ＮＯＲゲート２８の第２入力と結合する。そして、
ＮチャネルＭＯＳトランジスタ４２，４４のソース電極
は接地電位に接続される。
【００１０】回路が動作している時、ＮＯＲゲート２８
はよく知られているように機能する。すなわち、論理ロ
ーが第１および第２入力の両側に入力された場合は、Ｎ
ＯＲゲート２８の出力は論理ハイである。さらに、論理
ハイが第１あるいは第２入力に又は両方に入力された場
合は、ＮＯＲゲート２８の出力は論理ローである。初期
状態では電圧ＶINが論理ハイ電圧レベルであると仮定す
ると、端子２６で供給される電圧ＶOUTは、否定演算を
行わない出力バッファ２２により論理ハイ電圧レベルで
ある。端子２４で供給される論理ハイ電圧レベルは、論
理ロー電圧レベルをトランジスタ３２のゲート電極にイ
ンバータ３０を通じて供給し、その結果トランジスタ３
２を非動作状態にする。さらに端子２４，２６にそれぞ
れ供給される論理ハイ電圧レベルは、論理ハイ電圧レベ
ルをＮＯＲゲート２８の第１および第２入力に与える。
その結果、ＮＯＲゲート２８は応答し、論理ロー電圧レ
ベルをその出力に与え、抵抗３６を通じてトランジスタ
３４のゲート電極へ伝達される。しかし、ＰチャネルＭ
ＯＳトランジスタ３４は、電流を流さない。これはＮチ
ャネルＭＯＳトランジスタ３２が、前述したように非動
作状態であることによる。要約すると、端子２４，２６
での電圧レベルが論理ハイ電圧レベルを示していると
き、ＮチャネルＭＯＳトランジスタ３２さらにはＰチャ
ネルＭＯＳトランジスタ３４は、実質的に流す電流はゼ
ロであり、その結果端子２６にも実質的に流れる電流は
ゼロとなる。
はよく知られているように機能する。すなわち、論理ロ
ーが第１および第２入力の両側に入力された場合は、Ｎ
ＯＲゲート２８の出力は論理ハイである。さらに、論理
ハイが第１あるいは第２入力に又は両方に入力された場
合は、ＮＯＲゲート２８の出力は論理ローである。初期
状態では電圧ＶINが論理ハイ電圧レベルであると仮定す
ると、端子２６で供給される電圧ＶOUTは、否定演算を
行わない出力バッファ２２により論理ハイ電圧レベルで
ある。端子２４で供給される論理ハイ電圧レベルは、論
理ロー電圧レベルをトランジスタ３２のゲート電極にイ
ンバータ３０を通じて供給し、その結果トランジスタ３
２を非動作状態にする。さらに端子２４，２６にそれぞ
れ供給される論理ハイ電圧レベルは、論理ハイ電圧レベ
ルをＮＯＲゲート２８の第１および第２入力に与える。
その結果、ＮＯＲゲート２８は応答し、論理ロー電圧レ
ベルをその出力に与え、抵抗３６を通じてトランジスタ
３４のゲート電極へ伝達される。しかし、ＰチャネルＭ
ＯＳトランジスタ３４は、電流を流さない。これはＮチ
ャネルＭＯＳトランジスタ３２が、前述したように非動
作状態であることによる。要約すると、端子２４，２６
での電圧レベルが論理ハイ電圧レベルを示していると
き、ＮチャネルＭＯＳトランジスタ３２さらにはＰチャ
ネルＭＯＳトランジスタ３４は、実質的に流す電流はゼ
ロであり、その結果端子２６にも実質的に流れる電流は
ゼロとなる。
【００１１】端子２４での電圧が、論理ハイ電圧レベル
から論理ロー電圧レベルへ遷移するとき、端子２６で供
給される電圧レベルは、論理ハイ電圧レベルから論理ロ
ー電圧レベルへ、否定演算を行わない出力バッファ２２
を通じて遷移し始める。しかし、端子２４における電圧
が論理ロー電圧レベルに到達する時刻と、端子２６にお
ける電圧が論理ロー電圧レベルに到達する時刻との間に
有限の遅延時間が存在することは重要であり、これは出
力バッファ２２の特性によるものである。端子２４で生
ずる論理ロー電圧レベルは、インバータ３０を通じてＮ
チャネルＭＯＳトランジスタ３２のゲート電極へ、直ち
に伝達される。しかし、ＮチャネルＭＯＳトランジスタ
３２は、動作状態にはならい。なぜなら端子２６での電
圧が、論理ハイ電圧レベルに実質的に等しいからであ
る。端子２６での電圧が、あらかじめ定められた電圧ま
で降下すると、ＮチャネルＭＯＳトランジスタ３２は動
作状態になり、そのあらかじめ定められた電圧は、電圧
ＶOUTが図１に示す時刻ＴMAXで変曲点に到達する時に示
されるものである。この時、ＰチャネルＭＯＳトランジ
スタ３４は電流を導通させる。これはそのゲート電極が
論理ローであり、ＮチャネルＭＯＳトランジスタ３２が
動作状態であることによる。さらに、ＮチャネルＭＯＳ
トランジスタ３２およびＰチャネルＭＯＳトランジスタ
３４は、動作状態にあるとき、注入回路（ｉｎｊｅｃｔ
ｏｒ ｃｉｒｃｕｉｔ）として機能し、端子２６へフィ
ードスルー（ｆｅｅｄｔｈｏｕｇｈ）電流を流す。端子
２６へ流れるフィードスルー電流は、電流信号ＩGNDと
共に加えられ、その結果基準電位信号（ＩGND）の勾配
は減少し、図４の線分１４に示されているようになる。
信号ＩGNDの負の勾配が減少することにより、アンダー
シュート電圧の負のピーク（ＶMIN）は実質的に低減
し、図５に示すようになる。従って、ＰチャネルＭＯＳ
トランジスタ３４およびＮチャネルＭＯＳトランジスタ
３２は、フィードスルー電流を端子２６へ時刻ＴMAXと
実質的に等しい時刻に流すとき、ＣＭＯＳ回路２０の接
地基準に対する負の接地バウンスあるいは負のアンダー
シュート電圧のピークは、実質的に低減する。その時刻
は、接地電流が（論理ハイから論理ローへの遷移が端子
２６で起こることによる。）、最大値に達する時刻であ
る。
から論理ロー電圧レベルへ遷移するとき、端子２６で供
給される電圧レベルは、論理ハイ電圧レベルから論理ロ
ー電圧レベルへ、否定演算を行わない出力バッファ２２
を通じて遷移し始める。しかし、端子２４における電圧
が論理ロー電圧レベルに到達する時刻と、端子２６にお
ける電圧が論理ロー電圧レベルに到達する時刻との間に
有限の遅延時間が存在することは重要であり、これは出
力バッファ２２の特性によるものである。端子２４で生
ずる論理ロー電圧レベルは、インバータ３０を通じてＮ
チャネルＭＯＳトランジスタ３２のゲート電極へ、直ち
に伝達される。しかし、ＮチャネルＭＯＳトランジスタ
３２は、動作状態にはならい。なぜなら端子２６での電
圧が、論理ハイ電圧レベルに実質的に等しいからであ
る。端子２６での電圧が、あらかじめ定められた電圧ま
で降下すると、ＮチャネルＭＯＳトランジスタ３２は動
作状態になり、そのあらかじめ定められた電圧は、電圧
ＶOUTが図１に示す時刻ＴMAXで変曲点に到達する時に示
されるものである。この時、ＰチャネルＭＯＳトランジ
スタ３４は電流を導通させる。これはそのゲート電極が
論理ローであり、ＮチャネルＭＯＳトランジスタ３２が
動作状態であることによる。さらに、ＮチャネルＭＯＳ
トランジスタ３２およびＰチャネルＭＯＳトランジスタ
３４は、動作状態にあるとき、注入回路（ｉｎｊｅｃｔ
ｏｒ ｃｉｒｃｕｉｔ）として機能し、端子２６へフィ
ードスルー（ｆｅｅｄｔｈｏｕｇｈ）電流を流す。端子
２６へ流れるフィードスルー電流は、電流信号ＩGNDと
共に加えられ、その結果基準電位信号（ＩGND）の勾配
は減少し、図４の線分１４に示されているようになる。
信号ＩGNDの負の勾配が減少することにより、アンダー
シュート電圧の負のピーク（ＶMIN）は実質的に低減
し、図５に示すようになる。従って、ＰチャネルＭＯＳ
トランジスタ３４およびＮチャネルＭＯＳトランジスタ
３２は、フィードスルー電流を端子２６へ時刻ＴMAXと
実質的に等しい時刻に流すとき、ＣＭＯＳ回路２０の接
地基準に対する負の接地バウンスあるいは負のアンダー
シュート電圧のピークは、実質的に低減する。その時刻
は、接地電流が（論理ハイから論理ローへの遷移が端子
２６で起こることによる。）、最大値に達する時刻であ
る。
【００１２】フィードスルー電流は、端子２６へ流れ、
ＰチャネルＭＯＳトランジスタ３４のゲート電極での電
圧が、あらかじめ定められたしきい値まで増加し、Ｐチ
ャネルＭＯＳトランジスタ３４は、非動作状態になる。
さらに、ＰチャネルＭＯＳトランジスタが非動作状態に
なるのは、端子２６での電圧があらかじめ定められたし
きい値電圧へ降下し、ＮＯＲゲート２８の出力が当初の
論理ロー電圧レベルから論理ハイ電圧レベルへ切り換わ
るとき、又は、ＮＯＲゲート２８の出力端子で生ずる論
理ハイ電圧レベルが、ＰチャネルＭＯＳトランジスタ３
４のゲート電極へ伝達されるときであり、これは抵抗器
３６およびＰチャネルＭＯＳトランジスタ３４に内在す
る内部ゲート電極容量で決定されるＲＣ遅延時間を通じ
て行われる。もしＰチャネルＭＯＳトランジスタ３４が
非動作状態になると、端子２６へ流れる電流は、実質的
にゼロであり、これはＮチャネルＭＯＳトランジスタ３
２が動作電圧ＶCCから電流を導出できないことによる。
ＰチャネルＭＯＳトランジスタ３４のゲート電極での電
圧が、あらかじめ定められたしきい値まで増加し、Ｐチ
ャネルＭＯＳトランジスタ３４は、非動作状態になる。
さらに、ＰチャネルＭＯＳトランジスタが非動作状態に
なるのは、端子２６での電圧があらかじめ定められたし
きい値電圧へ降下し、ＮＯＲゲート２８の出力が当初の
論理ロー電圧レベルから論理ハイ電圧レベルへ切り換わ
るとき、又は、ＮＯＲゲート２８の出力端子で生ずる論
理ハイ電圧レベルが、ＰチャネルＭＯＳトランジスタ３
４のゲート電極へ伝達されるときであり、これは抵抗器
３６およびＰチャネルＭＯＳトランジスタ３４に内在す
る内部ゲート電極容量で決定されるＲＣ遅延時間を通じ
て行われる。もしＰチャネルＭＯＳトランジスタ３４が
非動作状態になると、端子２６へ流れる電流は、実質的
にゼロであり、これはＮチャネルＭＯＳトランジスタ３
２が動作電圧ＶCCから電流を導出できないことによる。
【００１３】抵抗器３６は、第１および第２電極を有す
るトランジスタによって与えられ、それらの電極はＮＯ
Ｒゲート２８の出力とＰチャネルＭＯＳトランジスタ３
４のゲート電極との間で結合され、その制御電極はあら
かじめ定められた基準電圧にバイアスされている。さら
にＮＯＲゲート２８は、単にＮＯＲ機能のみに制限され
ず、複数のゲート回路として機能でき、それは例えばＡ
ＮＤ，ＯＲあるいはＮＡＮＤゲートである。
るトランジスタによって与えられ、それらの電極はＮＯ
Ｒゲート２８の出力とＰチャネルＭＯＳトランジスタ３
４のゲート電極との間で結合され、その制御電極はあら
かじめ定められた基準電圧にバイアスされている。さら
にＮＯＲゲート２８は、単にＮＯＲ機能のみに制限され
ず、複数のゲート回路として機能でき、それは例えばＡ
ＮＤ，ＯＲあるいはＮＡＮＤゲートである。
【００１４】図７は低減した出力およびアンダーシュー
ト電圧を有する代替ＣＭＯＳ回路の部分概略図である。
図６に示される要素と同様のものは、他の図においても
同じ参照番号で表される。図７は、図６の回路に加えて
更なる三値状態回路（ｔｒｉーｓｔａｔｅ ｃｉｒｃｕ
ｉｔｒｙ）を示す。三値状態回路はＰチャネルＭＯＳト
ランジスタ４６およびＮチャネルＭＯＳトランジスタ５
０から構成される。さらに、図６における出力バッファ
２２は、出力バッファ５４で置き換えられており、この
バッファは２つの付加的な異なるイネーブル入力（ＥＮ
および反転ＥＮ）を有する。
ト電圧を有する代替ＣＭＯＳ回路の部分概略図である。
図６に示される要素と同様のものは、他の図においても
同じ参照番号で表される。図７は、図６の回路に加えて
更なる三値状態回路（ｔｒｉーｓｔａｔｅ ｃｉｒｃｕ
ｉｔｒｙ）を示す。三値状態回路はＰチャネルＭＯＳト
ランジスタ４６およびＮチャネルＭＯＳトランジスタ５
０から構成される。さらに、図６における出力バッファ
２２は、出力バッファ５４で置き換えられており、この
バッファは２つの付加的な異なるイネーブル入力（ＥＮ
および反転ＥＮ）を有する。
【００１５】図７の回路は、ＰチャネルＭＯＳトランジ
スタ４６を含み、そのトランジスタは動作電圧ＶCCと結
合するソース電極を有し、端子４８と結合するゲート電
極を有し、端子４８でイネーブル信号ＥＮが印加され
る。ＰチャネルＭＯＳトランジスタ４６のドレイン電極
は、ＮＯＲゲート２８内のＰチャネルＭＯＳトランジス
タ３８のソース電極と結合する。ＮチャネルＭＯＳトラ
ンジスタ５０は、ＮチャネルＭＯＳトランジスタ３２の
ソース電極と結合するドレイン電極を有し、端子２６と
結合するソース電極を有する。さらに、ＮチャネルＭＯ
Ｓトランジスタ５０のゲート電極は、端子５２と結合
し、端子５２ではイネーブル信号を反転した反転ＥＮが
印加される。そして、出力バッファ５４は、入力と出力
を有し、出力バッファ２２と同様に機能する。出力バッ
ファ５４はＥＮおよび反転ＥＮ入力を有し、これらは三
値状態動作のための端子４８，５２にそれぞれ結合す
る。
スタ４６を含み、そのトランジスタは動作電圧ＶCCと結
合するソース電極を有し、端子４８と結合するゲート電
極を有し、端子４８でイネーブル信号ＥＮが印加され
る。ＰチャネルＭＯＳトランジスタ４６のドレイン電極
は、ＮＯＲゲート２８内のＰチャネルＭＯＳトランジス
タ３８のソース電極と結合する。ＮチャネルＭＯＳトラ
ンジスタ５０は、ＮチャネルＭＯＳトランジスタ３２の
ソース電極と結合するドレイン電極を有し、端子２６と
結合するソース電極を有する。さらに、ＮチャネルＭＯ
Ｓトランジスタ５０のゲート電極は、端子５２と結合
し、端子５２ではイネーブル信号を反転した反転ＥＮが
印加される。そして、出力バッファ５４は、入力と出力
を有し、出力バッファ２２と同様に機能する。出力バッ
ファ５４はＥＮおよび反転ＥＮ入力を有し、これらは三
値状態動作のための端子４８，５２にそれぞれ結合す
る。
【００１６】図７における回路の動作が、前述の図６に
おける回路の動作と同様なものとなるのは、信号ＥＮお
よび信号反転ＥＮがそれぞれ論理ローおよび論理ハイで
あって、ＰチャネルＭＯＳトランジスタ４６さらにはＮ
チャネルＭＯＳトランジスタ５０が動作状態にあるとき
である。さらに、出力バッファ５４はイネーブルであ
る。しかし、信号ＥＮが論理ハイ状態であって信号反転
ＥＮが論理ロー状態であるとき、ＰチャネルＭＯＳトラ
ンジスタ４６およびＮチャネルＭＯＳトランジスタ５０
は、非動作状態になり三値状態条件（ｔｒｉーｓｔａｔ
ｅ ｃｏｎｄｉｔｉｏｎ）を示す。出力バッファ５４は
ディセーブルされ、高インピーダンスを入力および出力
にそれぞれ与える。ＮチャネルＭＯＳトランジスタ５０
は非動作状態であるから、端子２６へ流れるフィードス
ルー電流は実質的にゼロである。さらに、ＰチャネルＭ
ＯＳトランジスタ４６も非動作状態であるから、動作電
圧ＶCCから流れる電流は実質的にゼロであり、三値状態
条件で静止電力は実質的にゼロである。すなわち、三値
状態条件では図７の回路の消費する静止電力は実質的に
ゼロであり、端子２６へ流れる電流も実質的にゼロであ
る。
おける回路の動作と同様なものとなるのは、信号ＥＮお
よび信号反転ＥＮがそれぞれ論理ローおよび論理ハイで
あって、ＰチャネルＭＯＳトランジスタ４６さらにはＮ
チャネルＭＯＳトランジスタ５０が動作状態にあるとき
である。さらに、出力バッファ５４はイネーブルであ
る。しかし、信号ＥＮが論理ハイ状態であって信号反転
ＥＮが論理ロー状態であるとき、ＰチャネルＭＯＳトラ
ンジスタ４６およびＮチャネルＭＯＳトランジスタ５０
は、非動作状態になり三値状態条件（ｔｒｉーｓｔａｔ
ｅ ｃｏｎｄｉｔｉｏｎ）を示す。出力バッファ５４は
ディセーブルされ、高インピーダンスを入力および出力
にそれぞれ与える。ＮチャネルＭＯＳトランジスタ５０
は非動作状態であるから、端子２６へ流れるフィードス
ルー電流は実質的にゼロである。さらに、ＰチャネルＭ
ＯＳトランジスタ４６も非動作状態であるから、動作電
圧ＶCCから流れる電流は実質的にゼロであり、三値状態
条件で静止電力は実質的にゼロである。すなわち、三値
状態条件では図７の回路の消費する静止電力は実質的に
ゼロであり、端子２６へ流れる電流も実質的にゼロであ
る。
【００１７】
【発明の効果】以上の説明から、三値状態選択機能を有
する新規な回路が提供され、その回路は出力を低減さ
せ、ＣＭＯＳ回路の接地基準に対する接地電圧アンダー
シュートを低減させることは明らかであろう。
する新規な回路が提供され、その回路は出力を低減さ
せ、ＣＭＯＳ回路の接地基準に対する接地電圧アンダー
シュートを低減させることは明らかであろう。
【図１ないし図５】ＣＭＯＳ回路の出力が、論理ハイ状
態から論理ロー状態へ遷移するときの、種々の電圧およ
び電流信号の波形を示す。
態から論理ロー状態へ遷移するときの、種々の電圧およ
び電流信号の波形を示す。
【図６】本発明において、低減された出力および接地電
圧アンダーシュートを有するＣＭＯＳ回路の部分概略図
を示す。
圧アンダーシュートを有するＣＭＯＳ回路の部分概略図
を示す。
【図７】 本発明において、低減された出力および接地
電圧アンダーシュートを有する代替ＣＭＯＳ回路の部分
概略図を示す。
電圧アンダーシュートを有する代替ＣＭＯＳ回路の部分
概略図を示す。
２０ ＣＭＯＳ回路 ２２ 出力バッファ ２４ 入力端子 ２６ 出力端子 ２８ ＮＯＲゲート ３０ インバータ ３２ ＮチャネルＭＯＳトランジスタ ３４ ＰチャネルＭＯＳトランジスタ ３６ 抵抗器 ３８ ＰチャネルＭＯＳトランジスタ ４０ ＰチャネルＭＯＳトランジスタ ４２ ＮチャネルＭＯＳトランジスタ ４４ ＮチャネルＭＯＳトランジスタ ４６ ＰチャネルＭＯＳトランジスタ ４８ 端子 ５０ ＮチャネルＭＯＳトランジスタ ５２ 端子 ５４ 出力バッファ
Claims (3)
- 【請求項１】 入力端子および出力端子を有し、負の接
地バウンスを低減させる回路において： 前記回路の入
力端子と結合する入力および前記回路の出力端子と結合
する出力を有する出力バッファ（２０）；前記回路の入
力端子と結合する第１入力，前記回路の出力端子と結合
する第２入力，および出力を有するゲート回路（２
８）；およびあらかじめ定められた電流を前記回路の出
力端子に供給する注入手段から構成され、 前記注入手段は：第１電極，第１供給電圧端子と結合す
る第２電極，および前記ゲート回路の前記出力と結合す
る制御電極を有する第１トランジスタ（３４）；および
前記第１トランジスタの前記第１電極と結合する前記第
１電極，前記回路の出力端子と結合する前記第２電極，
および前記回路の入力端子と結合する前記制御電極を有
する第２トランジスタ（３２）；から構成されることを
特徴とする負の接地バウンスを低減させる回路。 - 【請求項２】 入力端子および出力端子を有し、負の接
地バウンスを低減させる回路において： 前記回路の入
力端子と結合する入力および前記回路の出力端子と結合
する出力を有する出力バッファ（５４）；前記回路の入
力端子と結合する第１入力，前記回路の出力端子と結合
する第２入力，および出力を有するゲート回路（２
８）；およびあらかじめ定められた電流を前記回路の出
力端子に供給する注入手段から構成され、 前記注入手段は：第１電極，第１供給電圧端子と結合す
る第２電極，および前記ゲート回路の前記出力と結合す
る制御電極を有する第１トランジスタ（３４）；および
前記第１トランジスタの前記第１電極と結合する前記第
１電極，第２電極，および前記回路の入力端子と結合す
る前記制御電極を有する第２トランジスタ（３２）；お
よび複数のイネーブル信号に応答し、前記ゲート回路お
よび前記注入手段の前記第２トランジスタの前記第２電
極と結合し、前記イネーブル信号があらかじめ定める論
理状態にあるとき、回路をディセーブルにする三値状態
手段（４６，５０）；から構成されることを特徴とする
負の接地バウンスを低減させる回路。 - 【請求項３】 入力信号が印加される入力端子および出
力信号が導出される出力端子を有する、負の接地バウン
スを低減させる回路において：前記入力信号に応答する
前記入力，および前記回路の出力端子に結合する前記出
力を有し、前記出力信号を供給する出力バッファ（２
２）；第１および第２入力を有し、前記入力信号および
前記出力信号に応答し、前記制御信号を出力に供給し、
前記入力信号および前記出力信号があらかじめ定められ
た論理状態であるとき、第１論理状態である前記制御信
号を供給するゲート電極手段（２８）；および前記制御
信号および前記入力信号に応答し、あらかじめ定められ
た電流を回路の出力端子に供給し、前記注入電流は回路
の接地基準に対して生ずる負のアンダーシュート電圧の
ピークを低減させる注入手段（３２，３４）；から構成
されることを特徴とする負の接地バウンスを低減させる
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US605203 | 1990-10-29 | ||
| US07/605,203 US5055714A (en) | 1990-10-29 | 1990-10-29 | Undershoot reduction circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175798A true JPH05175798A (ja) | 1993-07-13 |
Family
ID=24422660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3302717A Pending JPH05175798A (ja) | 1990-10-29 | 1991-10-23 | アンダーシュートを低減させる回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5055714A (ja) |
| EP (1) | EP0483513A3 (ja) |
| JP (1) | JPH05175798A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5103118A (en) * | 1990-11-19 | 1992-04-07 | National Semiconductor Corporation | High speed anti-undershoot and anti-overshoot circuit |
| US5604453A (en) * | 1993-04-23 | 1997-02-18 | Altera Corporation | Circuit for reducing ground bounce |
| US5410189A (en) * | 1993-09-27 | 1995-04-25 | Xilinx, Inc. | Input buffer having an accelerated signal transition |
| US5428303A (en) * | 1994-05-20 | 1995-06-27 | National Semiconductor Corporation | Bias generator for low ground bounce output driver |
| US5734277A (en) * | 1996-02-05 | 1998-03-31 | Motorola, Inc. | Output circuit and method for suppressing switching noise therein |
| US6359478B1 (en) | 2001-08-31 | 2002-03-19 | Pericom Semiconductor Corp. | Reduced-undershoot CMOS output buffer with delayed VOL-driver transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
| US4970419A (en) * | 1987-03-23 | 1990-11-13 | Unisys Corporation | Low-noise transmission line termination circuitry |
| US4890015A (en) * | 1988-01-29 | 1989-12-26 | Texas Instruments Incorporated | Method and circuitry for controlling the compensation of negative internal ground voltage fluctuations |
| EP0369055A1 (de) * | 1988-11-17 | 1990-05-23 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Kompensation von Rauschsignalen |
| US4959561A (en) * | 1989-01-04 | 1990-09-25 | Motorola, Inc. | MOS output buffer with reduced supply line disturbance |
-
1990
- 1990-10-29 US US07/605,203 patent/US5055714A/en not_active Expired - Fee Related
-
1991
- 1991-09-26 EP EP19910116402 patent/EP0483513A3/en not_active Withdrawn
- 1991-10-23 JP JP3302717A patent/JPH05175798A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0483513A3 (en) | 1992-07-29 |
| EP0483513A2 (en) | 1992-05-06 |
| US5055714A (en) | 1991-10-08 |
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