JP3539757B2 - BiCMOS駆動回路を有する電子回路 - Google Patents
BiCMOS駆動回路を有する電子回路 Download PDFInfo
- Publication number
- JP3539757B2 JP3539757B2 JP08050694A JP8050694A JP3539757B2 JP 3539757 B2 JP3539757 B2 JP 3539757B2 JP 08050694 A JP08050694 A JP 08050694A JP 8050694 A JP8050694 A JP 8050694A JP 3539757 B2 JP3539757 B2 JP 3539757B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- bipolar
- bipolar transistor
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00353—Modifications for eliminating interference or parasitic voltages or currents in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
Description
【産業上の利用分野】
本発明は、電界効果トランジスタとバイポーラトランジスタを組み合わせた回路に関するものであり、特に通常バスで他の回路に相互接続する論理回路のような回路に関するものである。更に詳しくは本発明は、CMOS入力回路と、このCMOS入力回路によって制御されるとともに駆動回路出力部に接続されたバイポーラ出力回路とを有するBiCMOS駆動回路を具える電子回路に関するものである。駆動回路は、直流電源電圧を供給する直流電源接続点と基準電圧を供給する基準電圧接続点との間に配置されている。
【0002】
【従来の技術】
CPUやPCのようなより大きいシステム内のバスに相互接続する論理回路が広く知られている。システムの性能が増大するに従って、BiCMOSとして一般に知られている相補形MOS(CMOS)とバイポーラトランジスタとを組み合わせたものを使用する傾向にある。BiCMOSの重要な利点は高速で電力消費が少ないことである。一般的なBiCMOS回路では、CMOS回路が入力部を形成し、バイポーラ回路が出力部を形成する。Philips Components-Signeticsから市販のこのようなデバイスの種類は、ABT Advanced BiCMOS Interface Logic として既知である。この種のデバイスは全て一般に5Vの直流電源で動作する。通常、回路出力部は複数の他の回路が接続されている共通バスに直接又は間接に接続されており、入力はCPUの一部すなわち周辺装置から取り出されている。重要な点は、動作中にバス電圧が通常5Vの電源と接地電圧のような基準電圧との間で振動し、これらの遷移はバスに接続されたインタフェース回路により信号として表される。
【0003】
従来のゼロ安定出力BiCMOS駆動回路は、駆動回路出力部からプルダウンバイポーラトランジスタのベースに電流を流すことによってハイ−ロー遷移を発生する。この回路は、出力が接地電圧以上のバイポーラトランジスタのベース−エミッタ電圧降下VBE付近になるとプルダウントランジスタがターンオフを開始するので、自動的なゼロ安定出力である。しかし、バイポーラ回路はグランド電圧を出力することができない。一般に、出力をほぼグランドに等しくするためにNMOS回路を追加する。しかしながら、相当広い表面積を占める非常に大きなNMOS回路を用いない場合ハイ−ロー遷移に対する残存電圧をほぼゼロにするためには、負荷に応じて比較的長時間を要する。このことは多くの用途に対して不所望である。
【0004】
望ましいバス駆動回路の二つの特性は入射波スイッチング(Incident Wave Switching) とグリッチ抑制(Glitch Suppresion) である。入射波スイッチングは伝送ラインの特性である。伝送ラインの一方の側の論理レベルが切り替えられると、全電荷の一部に等しい電気波形がラインに送りだされる。その後ラインは新たな状態となる。入射波スイッチングは、ラインに送りだされた最初のすなわち入射電気波形で有効な論理レベルが到達することを意味し、これによりバスの使用者は時間を節約する。
【0005】
グリッチ抑制はバス上の論理レベルの完全な状態を維持するバス駆動回路の能力である。このことはバス上のノイズが駆動回路の動作を混乱させるおそれがあるので望ましい。
既知の駆動回路では、大きなバス電流を迅速に接地電流まで放出することにより入射波スイッチングができるようにしている。
【0006】
【発明が解決しようとする課題】
しかしながら既知の回路には、一定の負荷状態の下では回路が非常に迅速に応答するので出力から大電流を放出させることができないという問題がある。この不所望な結果によりリンギングすなわちノイズが発生し、このために駆動回路の適切な動作が妨害されるおそれがある。さらに従来の回路では低出力電圧では電流を大きく放出させることができない。
【0007】
本発明の目的は改善された出力駆動回路を提供することである。本発明の他の目的は、十分迅速に出力を論理ローレベルに降下させることができるBiCMOS出力駆動回路を提供することである。
【0008】
【課題を解決するための手段】
このために本発明のBiCMOS駆動回路を有する電子回路は、前記駆動回路は、前記直流電源接続点から前記バイポーラ出力回路の制御電極への電流経路を形成する手段を具え、前記駆動回路出力部を前記基準電圧以上のバイポーラコレクタ−エミッタ飽和電圧降下VSAT で十分に降下させるように構成したことを特徴とするものである。アクティブな制御により、電流をバイポーラ出力回路に供給し、バイポーラ出力駆動回路を電流降下が生ずるように導通させる。
【0009】
例えば、前記バイポーラ出力回路は第1のバイポーラトランジスタを具え、このバイポーラトランジスタは、前記バイポーラ出力回路の制御電極を形成するとともに前記CMOS入力回路の出力部によって制御されるベースと、前記駆動回路出力部に接続されたコレクタと、前記基準電圧接続点に接続されたエミッタとを有する。前記電流経路を形成する手段は第2のバイポーラトランジスタを具え、この第2のバイポーラトランジスタは、前記CMOS入力回路の出力部に接続されたベースと、前記第1のバイポーラトランジスタのベースに接続されたエミッタとを有する。第1及び第2のバイポーラトランジスタは実際にはダーリントン対を形成することができる。
【0010】
好適例ではゼロ安定出力を達成するために、BiCMOS駆動回路を有する電子回路は、前記出力部におけるほぼ全体のハイ−ロー遷移に亘って前記バイポーラ出力回路部をターンオフさせる手段を更に具える。前記ターンオフさせる手段は、前記CMOS入力回路の電源入力部と前記直流電源接続点との間にスイッチを具えてもよく、このスイッチを前記駆動回路出力部によって制御する。
【0011】
BiCMOS駆動回路を有する電子回路は好ましくは、前記バイポーラ出力回路部が深く飽和して駆動されるのを防ぐために動作する。このことは例えば、駆動回路出力部に接続された第2のバイポーラトランジスタのコレクタによって行われる。駆動回路出力部における出力電圧が低下すると、第1のバイポーラトランジスタに流される電流も同様に減少する。代わりに、第2のバイポーラトランジスタが電源接続点に結合されたコレクタを有する場合及び回路が第2のバイポーラトランジスタのベースから駆動回路出力部に電流を供給するダイオード手段を具える場合にも深い飽和を防ぐことができる。一旦出力電圧が所定のレベル以下に降下すると、ダイオード手段は第2のバイポーラトランジスタのベースから電流を取り出す。
【0012】
ダイオード手段は、出力電圧が所定のレベル以上に増大するとターンオフされるのでグリッチを抑制する。
【0013】
したがって本発明の回路は、ローノイズのBiCMOSバスインターフェース回路として用いられる場合特に有利である。この回路は、グリッチを抑制するとともに駆動回路の入射波スイッチングを行う大きい電流降下の能力を有するローノイズのBiCMOS駆動回路となる。電圧接続点又は駆動回路出力部をモニタするとともに、電流を迅速に(著しいリンギングが発生するほど迅速でなく)取り出すことによって出力部における論理ローレベルを維持するのに必要な電流を降下することにより、リンギングを十分防止することができる。本発明の特徴によれば、プルダウン回路を制御する出力部からの帰還を用いる。これらの特徴は主に以下の点で異なる。第1の特徴によれば、回路が出力回路を降下させるように動作し、その後電力を最小にするためにターンオフする。第2の特徴によれば、回路は十分なハイ−ロー遷移が起こるまでターンオンせず、その後ターンオンして電圧を低く保持する。これらの特徴を別個に用いても一緒に用いてもよく、一緒に用いる場合第1の回路が出力を電圧降下させた後第2の回路は出力をロー状態に維持するように作用する。
【0014】
【実施例】
本発明の実施例を説明する前に従来のBiCMOSプルダウン回路について説明する。
図1に示す従来のBiCMOSプルダウン回路はPFET M1及びNFETM2を具え、これらPFET M1及びNFET M2のゲートを入力部INに並列接続する。これらPFET M1及びNFET M2の共通ドレイン−ソース接続点をN形バイポーラトランジスタQ1のベースに接続し、このバイポーラトランジスタQ1のコレクタを出力部OUTに接続し、この出力部OUTには、他のインターフェース回路が同様に接続されたバス(図示せず)又は別の回路段に直接又は間接に接続する。駆動直流電源も図示しない。
【0015】
図1に示すBiCMOSプルダウン回路は、ハイ−ロー遷移を発生するために入力信号に応答して出力部OUTからバイポーラトランジスタQ1のベースまでの電流チャネルを形成する。その結果バイポーラトランジスタQ1は、駆動回路の出力部OUTがグランド電圧以上のバイポーラトランジスタのベース−エミッタ電圧降下VBE(通常0.7V)以下の電圧となると遮断する。通常小型のNFET(図示せず)を、従来のBiCMOSプルダウン回路に並列に用い、出力を僅かに変更させて残存する電圧をほぼグランド電圧と等しくする。一般に、この回路構成により約1Vの急な遷移降下が発生し、その後の遷移が出力負荷に依存して飛躍的に遅くなるおそれがある。このためにゆるやかな伝搬遅延が生じ、かつ、次の回路段に迅速に切り替えない場合でも次の回路段でリーク電流が発生するおそれがある。
【0016】
図2は、本発明による十分に給電されたゼロ安定出力プルダウン駆動回路の一形態を示す。この回路はハイ−ロー遷移に亘って安定したプルダウン電流を供給することによって従来の回路を改善したものである。ハイ−ロー遷移は直流電源VCCからバイポーラトランジスタQ2のベースへの電流チャネルを形成することにより行われ、この結果出力をバイポーラ電圧降下VSAT まで降下させることができ、このバイポーラ電圧降下VSAT は、グランド電圧以上で飽和コレクタ−エミッタ電圧(通常0.2V)である。図2の駆動回路は、ゼロ安定出力を維持する十分なハイ−ロー遷移の後にプルダウン回路をターンオフするために、20で示された出力部OUTからのフィードバックを用いている。このフィードバックはPFET M1及びNFET M2に直列なPFET M3によって得られ、PFET M3のゲートをインバータU1を介して出力部OUTに接続する。動作に際して、ハイ−ロー遷移の生ずる前で、回路の入力部IN及び出力部OUTは共にハイである。この状態ではバイポーラトランジスタQ1及びQ2並びにFET M1はオフであり、かつ、(バイポーラトランジスタQ2のベースから電荷を取り出すように作用する)FET M2,M3及びM4はオンである。入力部INがローになると、FET M2及びM4がターンオフし、かつ、FET M1がターンオンする。また、バイポーラトランジスタQ1及びQ2によって形成されたダーリントンをターンオンにする。バイポーラトランジスタQ2がインバータU1の閾値以下で出力を取り出すと、インバータU1はPFET M3をターンオフに切り替えて回路をゼロ安定出力状態にする。インバータU1の伝搬遅延及びバイポーラトランジスタQ1及びQ2のベースに蓄えられた電荷のために、出力はグランド電圧のVSAT まで降下する。
【0017】
ダーリントンの構成は二つの理由から重要である。第1に、バイポーラトランジスタQ1が非常に小型のデバイスであるにもかかわらず大型のバイポーラトランジスタQ2を駆動することができるので、バイポーラトランジスタQ1は低いベースキャパシタンスを有し、小型のPFET M1によってでさえ迅速にターンオンすることができる。第2に、バイポーラトランジスタQ1はバイポーラトランジスタQ2のベースを「オーバーチャージ」する。したがってバイポーラトランジスタQ2のベースに残存する電荷により、PFET M3がターンオフした後でさえ出力はVSAT まで降下させることができる。
【0018】
しかしながら図2の回路は深い飽和状態でバイポーラトランジスタQ2を駆動するおそれがある。このために回路の再起動が遅くなりすなわち回路の遮断時間が低速となるおそれがあり、その結果最高動作周波数が低下する。
【0019】
トランジスタを深い飽和から防ぐ本発明の他の特徴によれば、二つの簡便な方法がある。第1の方法を図3に示す。図3においてバイポーラトランジスタQ1のコレクタを直流電源VCCではなく出力部OUTに結合する。出力電圧が低下すると、バイポーラトランジスタQ1からバイポーラトランジスタQ2に供給される電流(したがってバイポーラトランジスタQ2が飽和するおそれ)も減少する。しかしながら一般に、バイポーラトランジスタQ2は出力をバイポーラ電圧降下VSAT まで降下する必要がある。
【0020】
トランジスタを深い飽和から防ぐ第2の方法を図4に示す。PN接合ダイオードD1及びショットキーダイオードD2は、一旦出力電圧が約0.2V以下に降下するとバイポーラトランジスタQ1のベースから電流を取り出す手段を構成する。これによりバイポーラトランジスタQ1を遮断するとともにバイポーラトランジスタQ2を飽和から防止する。この動作については、図6の説明に関連して後に別に説明する。
【0021】
図5に示す回路も本発明の変形例であるが、この回路はダーリントン形態の利点を有さない。この回路は利得を更に大きくすることなく、また、出力からのフィードバック20により遮断される前に出力を降下することができる保証がない。
【0022】
図4も回路の変形例の一つを示す。Pチャネル/インバータ結合の代わりにNFET M3′を帰還回路20′中に用いているので、インバータ段が変換する際の遅延が発生することなくNFET M3(図2,図3)が迅速にターンオフする点を除いて、同一の機能を有する。
【0023】
他の変形例は以下のものである。
(1)Q1及びQ2としてショットキークランプトランジスタを使用する。このために、動作周波数を増加する飽和状態においてトランジスタが動作するのを防ぐ。
(2)M3を駆動する切替段を更に追加する。このような構成により、回路の遮断遅延が増加する。
【0024】
上述した回路には、出力から、CMOS入力部に接続されたFETスイッチへのフィードバックが設けられている。このFETスイッチは直流電源VCCから電流チャネルを形成し、バイポーラトランジスタをターンオンさせて出力電圧をグランド以上の電圧降下VSAT まで降下させ、電力消費が最小となるようにFETスイッチをターンオンさせる。
【0025】
次の一連の実施例において、同様の回路配置は別の機能を有する。
図6は、本発明の電流放出要求出力駆動回路の回路配置の一形態を示す。この回路は、PFET M1及びNFET M2を有するCMOS入力のBiCMOS配置を具え、PFET M1のソース−ドレイン電極及びNFET M2のソース−ドレイン電極を直流電源VCCと接地点との間で直列接続する。INで表された入力信号をCMOSゲートに並列に供給する。CMOS出力をNPNバイポーラトランジスタQ1のベース電極に接続し、NPNバイポーラトランジスタQ1のコレクタを直流電源VCCに接続し、このエミッタをNFET M4を介して接地する。NFET M4のゲートも入力信号INによって駆動される。NPNバイポーラトランジスタQ1のエミッタを第2のNPNバイポーラトランジスタQ2のベースにも接続し、NPNバイポーラトランジスタQ2のエミッタを接地し、NPNバイポーラトランジスタQ2のコレクタを出力部OUTに接続する。出力部OUTとNPNバイポーラトランジスタQ1との間に2個の直列接続されたダイオードD1及びD2を接続する。第1のダイオードD1をPN接合ダイオードとし、第2のダイオードD2をショットキーダイオードとする。両方のダイオードは負端子を出力部OUTに接続する。
【0026】
この回路の通常の動作中には入力部INを論理ローレベルで駆動し、NPNバイポーラトランジスタQ1及びQ2のベースがPFET M1を介して充電されるようにする。出力電圧OUTが0.2V以上の場合(VD1+VD2+VOUTPUT>VBE1 +VBE2 )、これらのダイオードD1及びD2が有効にオフとなり、かつ、トランジスタQ1及びQ2はオンのままである。出力電圧が0.2V以下に降下した場合(VBE1 +VBE2 >VD1+VD2+VOUTPUT)、ダイオードD1及びD2は順方向にバイアスされはじめ、バイポーラトランジスタQ1のベースから電流が取り出される。バイポーラトランジスタQ1のベース電圧が約1.2V(VD1+VD2)に低下するので、バイポーラトランジスタQ1はもはやトランジスタQ2のベースに電流を供給せず、したがってトランジスタQ2を有効に動作しないようにする。これらのトランジスタは出力電圧が0.2V以上に固定されるまでオフのままである。
【0027】
図6に示す回路では、大きなバス電流を迅速にグランドに流すことにより入力波スイッチングが可能になる。電流放出を、種々の負荷に対して0.8Vの伝送線間電位(有効な論理ローレベル)に降下するような大きさにすることができる。この回路はグリッチを抑制するように作用する。その理由は、0.2V以上のバス電圧でダイオードをオフにし、トランジスタQ1及びQ2を再び起動させ、これにより従来の回路より大きい利得でバス電圧を降下させるからである。FET M1の抵抗が高い間は、電流放出を行うのに必要な静電流放出は少ないままである。図示した回路をバス30に接続する。このバス30に他の駆動回路31,32を接続することもできる。
【0028】
図6に示す基本回路は一つの不都合を有する。入力を論理ローレベルで駆動すると回路が瞬時的に動作し、出力部から大きな電流放出が急速に発生する。その結果リンギングすなわちノイズが接地電位付近で発生する。このことはリンギングが止まるまでバス電圧が変動し、その結果バスの安定化に要する時間が増加するので好ましくない。
【0029】
図7は、本発明のリンギングを軽減又は除去するために変形した回路を示す。このように改善された回路では、40を付した帰還回路を41で示した元の電流放出回路に並列に付加する。帰還回路40は、出力部OUTとPFET M3のゲートとの間に接続された直列接続した2個のインバータU1,U2を具え、PFET M3のソース−ドレイン間経路をFET M1及びM2のソース−ドレインに直列接続する。
【0030】
プルダウン回路50を、最初に出力電圧を降下させるために用いる。しかしながら、回路50は通常低電圧ではほとんど又は全く電流放出することができない。インバータU1及びU2は、出力電圧がインバータU2の閾値電圧VTH以下に降下するまで大電流放出回路41をオフに維持する。インバータU2の論理レベルがハイに変わり、かつ、インバータU1の論理レベルがローに変わるとPFET M3が動作し、次に回路41が動作する。プルダウン回路50と電流放出回路41との間の切替によりバス電流を迅速だが緩やかに放出し、その結果ノイズが非常に小さくなり、かつ、リンギングがほとんど発生しない。プルダウン回路50を図2〜5の回路の一つとすることができる。
【0031】
上述したすべての回路をICとして実現することができ、追加の素子及び帰還回路を追加することによる余分なコストは殆どかからない。
図7の電流放出要求出力駆動回路を二通りに変形できる。
(1)ショットキークランプトランジスタQ1及びQ2を用いる。これによりトランジスタQ1及びQ2が飽和しないようになり、したがって動作周波数が増加する。この方法の不都合な点はトランジスタQ1及びQ2のベースに余分なキャパシタンスが存在することであり、このためにターンオンする時間が遅くなる。
(2)回路の遮断閾値を調節するためにダイオードの他の組み合わせを用いる。実際の遮断閾値を変更するためにあらゆる個数のあらゆるダイオードを用いることができる。用いられるダイオードはチェナーダイオード、ショットキーダイオード、PN接合ダイオード及びダイオード接続されたMOSクランプダイオードを含むことができる。しかしながら、最適動作の閾値はトランジスタQ1及びQ2の電圧降下より僅かに低い。
【0032】
図8は実用に好適なように変形した本発明のゼロ安定出力プルダウン駆動回路の他の形態を示す。この回路は図3に示す回路と同様のものであり、図3において同様の機能を有する回路素子には同一記号及び番号を付す。特別な場合には、回路は入力Dと、入力E′によってイネーブルされる特徴的なトライステートバス出力とを有する低電圧トランシーバの一部となる。図8のP1は図3のM3に対応する。図8のN1及びN2は図3のM2に対応する。NORゲートはワンショット回路としてP6を操作する。入力E′がローで入力Dがハイの場合、NORゲートはP6をターンオンする。入力Dがローとなり、P3及びP4をターンオンすると、NORゲートがP6をターンオフする前にP6は余分の小さい電流スパイクが発生する。
【0033】
図8のN3及びN4は図3のM4に対応する。
ショットキーダイオードS1は図4のダイオードD1及びD2に対応するが、より低い電圧降下を有する。
この回路の他の点は図3と同様の動作をする。
他の全ての回路のようにこの回路においては、ラインがFETのゲート又はバイポーラトランジスタのベースを貫通する場合を除いて交差するラインは交点において接続点を形成しない。
【0034】
図9は、図8に関連して説明した同一のトランシーバ部分において実用に好適なように変形した本発明の回路を示し、図7に示す電流放出要求回路と機能的に同様である。同様の機能を有する素子に同一符号を付す。図9のN1,N2及びN3は図7のM2に相当し、図9のP1及びP2は図7のM1に相当し、図9のP3は図7のM3に相当し、図9のN3及びN4は図7のM4に相当し、ベースとコレクタが相互接続した図9のQ3は図7のD1に相当する。抵抗5Kは図示した直列接続されたFETの動作電圧を低下させる。
【0035】
図10は、本発明のゼロ安定出力回路形態及び電流放出要求回路の形態を一つの回路に組み込んだ本発明の別の回路を示す。この回路の左側は図8の回路に対応し、この回路の右側は図9の回路に対応する。Q1及びQ1′は図8及び図9のQ1にそれぞれ対応する。当業者は図10の回路の動作を容易に理解することができ、ゼロ安定出力部が瞬時的に始動し、出力部OUTの電圧を急速に降下し、その後電力を保持するためにターンオフし、この状態で電流放出要求部が動作を引き継ぎ、電圧を穏やかにハイ−ロー遷移させてリンギングを防止し、バス電圧の変動にかかわらず電圧をロー状態に維持するようにしたことを指摘すれば詳細な説明は必要ない。その結果、ローノイズの良好な入射波スイッチング及び電流放出要求回路の動作に関連する少ない電力のグリッチ抑制が達成される。本発明のゼロ安定出力回路の機能及び電流放出要求回路の機能を個別に用いることも一緒に用いることもできることは明らかである。
【0036】
本発明を好適実施例に関連して説明したが、上述した原理の範囲内での本発明の変形は当業者にとって明らかであり、したがって本発明は好適実施例に限定されるものではなく、このような変形も含む。
【0037】
”CMOS”という用語は、入力信号を並列に供給する場合相補的に動作する相補導電形の電界効果トランジスタ(FET)を具えるあらゆる論理回路を表すのは明らかである。
【図面の簡単な説明】
【図1】従来のBiCMOSプルダウン駆動回路の概略構成図を示す。
【図2】本発明のゼロ安定出力プルダウン駆動回路の一形態の線図を示す。
【図3】図2に示す本発明の基本回路の変形回路を線図的に示す。
【図4】図2に示す本発明の基本回路の変形回路を線図的に示す。
【図5】図2に示す本発明の基本回路の変形回路を線図的に示す。
【図6】他の駆動回路とともに共通のバスに接続した本発明の電流放出要求出力駆動回路の一形態を線図的に示す。
【図7】本発明の電流放出要求出力駆動回路の他の形態を線図的に示す。
【図8】本発明のゼロ安定出力駆動回路の他の形態を示す。
【図9】本発明の電流放出要求出力駆動回路の他の形態を示す。
【図10】ゼロ安定出力回路の特徴及び電流放出要求回路の特徴を組み合わせた本発明の回路を示す。
【符号の説明】
5K,10K 抵抗
20,20′,40 帰還回路
30 バス
31,32 駆動回路
41 電流放出回路
50 プルダウン回路
D,E′ 入力
D1 PN接合ダイオード
D2,S1 ショットキーダイオード
M1,M2,M3,M3′,M4,N1,N2,N3,N4,N5,N6,N7P1,P2,P3,P4,P5,P6,P7,P8,P9 FET
Q 出力
Q1,Q1′,Q2,Q3 バイポーラトランジスタ
U1,U2,U3 インバータ
VCC 直流電源
Claims (8)
- CMOS入力装置と、このCMOS入力装置によって制御されるとともに駆動回路出力部に接続されたバイポーラ出力装置とを有し、直流電源電圧を供給する直流電源接続点と基準電圧を供給する基準電圧接続点との間に配置され、前記駆動回路出力部を前記基準電圧以上のバイポーラコレクタ−エミッタ飽和電圧降下 で十分に降下させるように、前記直流電源接続点から前記バイポーラ出力装置の制御電極への電流経路を形成する手段を更に具えるBiCMOS駆動回路を有する電子回路において、前記出力部におけるほぼ全体のハイ−ロー遷移に亘って前記バイポーラ出力装置をターンオフさせる手段を更に具えることを特徴とするBiCMOS駆動回路を有する電子回路。
- 前記ターンオフさせる手段は、前記CMOS入力装置の電源入力部と前記直流電源接続点との間にスイッチを具え、このスイッチを前記駆動回路出力部によって制御することを特徴とする請求項1記載のBiCMOS駆動回路を有する電子回路。
- 前記スイッチはPFET又はNFETを具え、前記ターンオフさせる手段は、前記駆動回路出力部と前記PFET又はNFETのゲート電極とを結合するインバータ又は非反転回路を具えることを特徴とする請求項2記載のBiCMOS駆動回路を有する電子回路。
- 前記バイポーラ出力装置が深く飽和して駆動されるのを制約する手段を更に具えることを特徴とする請求項1記載のBiCMOS駆動回路を有する電子回路。
- 前記バイポーラ出力装置は第1のバイポーラトランジスタを具え、このバイポーラトランジスタは、前記バイポーラ出力装置の制御電極を形成するとともに前記CMOS入力装置の出力部によって制御されるベースと、前記駆動回路出力部に接続されたコレクタと、前記基準電圧接続点に接続されたエミッタとを有し、前記電流経路を形成する手段は第2のバイポーラトランジスタを具え、この第2のバイポーラトランジスタは、前記CMOS入力装置の出力部に接続されたベースと、前記第1のバイポーラトランジスタのベースに接続されたエミッタと、前記バイポーラ出力装置が深く飽和して駆動されるのを防ぐために前記駆動出力部に接続したコレクタとを有することを特徴とする請求項4記載のBiCMOS駆動回路を有する電子回路。
- 前記バイポーラ出力装置は第1のバイポーラトランジスタを具え、このバイポーラトランジスタは、前記バイポーラ出力装置の制御電極を形成するとともに前記CMOS入力装置の出力部によって制御されるベースと、前記駆動回路出力部に接続されたコレクタと、前記基準電圧接続点に接続されたエミッタとを有し、前記電流経路を形成する手段は第2のバイポーラトランジスタを具え、この第2のバイポーラトランジスタは、前記CMOS入力装置の出力部に接続されたベースと、前記第1のバイポーラトランジスタのベースに接続されたエミッタと、前記直流電源接続点に結合されたコレクタとを有し、前記制約する手段は、前記第2バイポーラトランジスタのベースから前記駆動回路出力部に電流を供給するダイオード手段を具えることを特徴とする請求項4記載のBiCMOS駆動回路を有する電子回路。
- 前記ダイオード手段は、前記第2のバイポーラトランジスタのベースに接続されたアノードを有するPNダイオードと、このPNダイオードのカソードに接続されたアノード及び前記駆動回路出力部に接続されたカソードを有するショットキーダイオードを具えることを特徴とする請求項6記載のBiCMOS駆動回路を有する電子回路。
- 前記バイポーラ出力装置は第1のバイポーラトランジスタを具え、このバイポーラトランジスタは、前記バイポーラ出力装置の制御電極を形成するとともに前記CMOS入力装置の出力部によって制御されるベースと、前記駆動回路出力部に接続されたコレクタと、前記基準電圧接続点に接続されたエミッタとを有し、前記電流経路を形成する手段は第2のバイポーラトランジスタを具え、この第2のバイポーラトランジスタは、前記CMOS入力装置の出力部に接続されたベースと、前記第1のバイポーラトランジスタのベースに接続されたエミッタと、前記直流電源接続点に結合されたコレクタとを有し、前記第1及び第2のバイポーラトランジスタをショットキークランプトランジスタとすることを特徴とする請求項4記載のBiCMOS駆動回路を有する電子回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US4974193A | 1993-04-19 | 1993-04-19 | |
US08/049741 | 1993-04-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06326582A JPH06326582A (ja) | 1994-11-25 |
JP3539757B2 true JP3539757B2 (ja) | 2004-07-07 |
Family
ID=21961453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08050694A Expired - Fee Related JP3539757B2 (ja) | 1993-04-19 | 1994-04-19 | BiCMOS駆動回路を有する電子回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5570044A (ja) |
EP (1) | EP0621693B1 (ja) |
JP (1) | JP3539757B2 (ja) |
KR (1) | KR940025181A (ja) |
DE (1) | DE69411312T2 (ja) |
SG (1) | SG48335A1 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3190199B2 (ja) * | 1994-03-16 | 2001-07-23 | 株式会社東芝 | 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路 |
DE19547754C1 (de) * | 1995-12-20 | 1997-04-03 | Texas Instruments Deutschland | Steuerschaltung für BiCMOS-Bustreiber |
US5903167A (en) * | 1997-03-05 | 1999-05-11 | Sony Corporation | High speed CMOS bus transmitter and receiver |
EP0921638B1 (en) * | 1997-12-05 | 2003-05-21 | Texas Instruments Deutschland Gmbh | Bus driver circuit |
US6100712A (en) * | 1997-12-17 | 2000-08-08 | Philips Electronics North America Corporation | Output driver circuit with jump start for current sink on demand |
KR100295053B1 (ko) | 1998-09-03 | 2001-07-12 | 윤종용 | 부하적응형저잡음출력버퍼 |
US6091260A (en) * | 1998-11-13 | 2000-07-18 | Integrated Device Technology, Inc. | Integrated circuit output buffers having low propagation delay and improved noise characteristics |
US6242942B1 (en) | 1998-11-13 | 2001-06-05 | Integrated Device Technology, Inc. | Integrated circuit output buffers having feedback switches therein for reducing simultaneous switching noise and improving impedance matching characteristics |
US6356102B1 (en) | 1998-11-13 | 2002-03-12 | Integrated Device Technology, Inc. | Integrated circuit output buffers having control circuits therein that utilize output signal feedback to control pull-up and pull-down time intervals |
WO2009120200A1 (en) * | 2008-03-27 | 2009-10-01 | Agere Systems Inc. | High voltage tolerant input/output interface circuit |
CN111066248A (zh) * | 2017-11-06 | 2020-04-24 | 索尼半导体解决方案公司 | 电压转换电路、固体摄像元件及电压转换电路的控制方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4415817A (en) * | 1981-10-08 | 1983-11-15 | Signetics Corporation | Bipolar logic gate including circuitry to prevent turn-off and deep saturation of pull-down transistor |
JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
JPS60141011A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | コレクタ飽和抑制回路 |
JPS6184112A (ja) * | 1984-10-02 | 1986-04-28 | Fujitsu Ltd | 論理ゲ−ト回路 |
JPS6382122A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | 論理回路 |
JPS63153910A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | レベルシフト回路 |
JPS6471325A (en) * | 1987-09-11 | 1989-03-16 | Fujitsu Ltd | Bipolar cmos inverter |
JPH01177716A (ja) * | 1988-01-08 | 1989-07-14 | Nec Corp | 出力回路 |
JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
FR2638916B1 (fr) * | 1988-11-08 | 1994-04-01 | Bull Sa | Amplificateur binaire integre et circuit integre l'incorporant |
JP2865256B2 (ja) * | 1989-03-02 | 1999-03-08 | 株式会社日立製作所 | バイポーラ・mos論理回路 |
US5173623A (en) * | 1989-05-15 | 1992-12-22 | Texas Instruments Incorporated | High performance BiCMOS logic circuits with full output voltage swing up to four predetermined voltage values |
FR2656455B1 (fr) * | 1989-12-21 | 1992-03-13 | Bull Sa | Circuit de precharge d'un bus de memoire. |
KR920010212B1 (ko) * | 1989-12-29 | 1992-11-21 | 삼성전자 주식회사 | 바이씨모스 ttl레벨 출력구동회로 |
JPH04239817A (ja) * | 1991-01-23 | 1992-08-27 | Nec Corp | BiCMOS型半導体集積回路 |
US5118972A (en) * | 1991-06-13 | 1992-06-02 | International Business Machines Corporation | BiCMOS gate pull-down circuit |
-
1994
- 1994-04-13 DE DE69411312T patent/DE69411312T2/de not_active Expired - Fee Related
- 1994-04-13 SG SG1996008993A patent/SG48335A1/en unknown
- 1994-04-13 EP EP94201001A patent/EP0621693B1/en not_active Expired - Lifetime
- 1994-04-19 JP JP08050694A patent/JP3539757B2/ja not_active Expired - Fee Related
- 1994-04-19 KR KR1019940008167A patent/KR940025181A/ko active IP Right Grant
- 1994-09-19 US US08/308,470 patent/US5570044A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0621693A2 (en) | 1994-10-26 |
DE69411312D1 (de) | 1998-08-06 |
SG48335A1 (en) | 1998-04-17 |
KR940025181A (ko) | 1994-11-19 |
EP0621693A3 (en) | 1995-03-29 |
DE69411312T2 (de) | 1999-02-11 |
EP0621693B1 (en) | 1998-07-01 |
US5570044A (en) | 1996-10-29 |
JPH06326582A (ja) | 1994-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5635861A (en) | Off chip driver circuit | |
JP2821714B2 (ja) | 交差導通電流を減少させる電力用mosfet駆動回路 | |
US5004936A (en) | Non-loading output driver circuit | |
US5844425A (en) | CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations | |
JP5767734B2 (ja) | 電力用半導体装置 | |
JP3539757B2 (ja) | BiCMOS駆動回路を有する電子回路 | |
EP0231667A2 (en) | Output buffer circuits | |
US5546021A (en) | 3-state bicmos output buffer having power down capability | |
US5083048A (en) | Bimos tri-state output buffer | |
US6208178B1 (en) | CMOS over voltage-tolerant output buffer without transmission gate | |
US5247207A (en) | Signal bus line driver circuit | |
US4490631A (en) | Totem pole/open collector selectable output circuit | |
US6236245B1 (en) | Output pre-driver for reducing totem pole current | |
US20020075617A1 (en) | Overvoltage protection circuit for bidirectional transmission gate | |
US5495198A (en) | Snubbing clamp network | |
EP0509283B1 (en) | Low threshold BiCMOS circuit | |
EP0807333B1 (en) | Low voltage logic circuit | |
EP0735686B1 (en) | Three-state CMOS output buffer circuit | |
EP0545361A1 (en) | State dependent discharge path circuit | |
JPH05175798A (ja) | アンダーシュートを低減させる回路 | |
JPH04227326A (ja) | 高速反転用ヒステリシスttlバッファ回路 | |
CA2084602A1 (en) | Bicmos output buffer noise reduction circuit | |
JP3614210B2 (ja) | トライステート・バッファ | |
US5616971A (en) | Power switching circuit | |
JP4004151B2 (ja) | 出力回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040323 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |