JPH01177716A - 出力回路 - Google Patents
出力回路Info
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- JPH01177716A JPH01177716A JP63001873A JP187388A JPH01177716A JP H01177716 A JPH01177716 A JP H01177716A JP 63001873 A JP63001873 A JP 63001873A JP 187388 A JP187388 A JP 187388A JP H01177716 A JPH01177716 A JP H01177716A
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- Japan
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- turned
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- bipolar transistor
- transistor
- resistor
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- 230000000295 complement effect Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 108010086600 N(2),N(2)-dimethylguanosine-26-methyltransferase Proteins 0.000 abstract 1
- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 102100034541 tRNA (guanine(26)-N(2))-dimethyltransferase Human genes 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、出力回路に関し、特に０ＭＯＳトランジスタ
とバイポーラトランジスタとを組み合わせて構成された
出力回路に関する。
とバイポーラトランジスタとを組み合わせて構成された
出力回路に関する。
従来、上記出力回路の一例として、第２図に示す様な回
路が使用されている。すなわち、制御信号入力ＩＮはイ
ンバータＧ２に加えられ、入力“Ｌ″時にはバイポーラ
トランジスタＱ５はオンする。同時にこのとき、ＭＯＳ
トランジスタＭ４がオフすることにより、バイポーラト
ランジスタＱ４．Ｑ６もオフする為、出力端子は“Ｈ”
となる。次に、制御入力信号ＩＮが“Ｈ”時にはバイポ
ーラトランジスタＱ５はオフする。この時、ＭＯＳ）ラ
ンジスタＭ４がオンする為、バイポーラトランジスタＱ
４．Ｑ６がオンし、出力端子は“Ｌ”となる。
路が使用されている。すなわち、制御信号入力ＩＮはイ
ンバータＧ２に加えられ、入力“Ｌ″時にはバイポーラ
トランジスタＱ５はオンする。同時にこのとき、ＭＯＳ
トランジスタＭ４がオフすることにより、バイポーラト
ランジスタＱ４．Ｑ６もオフする為、出力端子は“Ｈ”
となる。次に、制御入力信号ＩＮが“Ｈ”時にはバイポ
ーラトランジスタＱ５はオフする。この時、ＭＯＳ）ラ
ンジスタＭ４がオンする為、バイポーラトランジスタＱ
４．Ｑ６がオンし、出力端子は“Ｌ”となる。
ここで、上述した出力回路に於て、ＭＯＳ）ランジスタ
Ｍ４がオンし、バイポーラトランジスタＱ４がオンし、
バイポーラトランジスタＱ６のベース電位が上がり、バ
イポーラトランジスタＱ６がオンとなる遷移状態に於て
トランジスタＱ４はエミッタフォロワとなっている為、
その出力インピーダンスは非常に低く、従ってトランジ
スタＱ６のベースに過大なベース電荷が注入される傾向
がある。
Ｍ４がオンし、バイポーラトランジスタＱ４がオンし、
バイポーラトランジスタＱ６のベース電位が上がり、バ
イポーラトランジスタＱ６がオンとなる遷移状態に於て
トランジスタＱ４はエミッタフォロワとなっている為、
その出力インピーダンスは非常に低く、従ってトランジ
スタＱ６のベースに過大なベース電荷が注入される傾向
がある。
次にＭＯＳ）ランジスタＭ４がオフし、バイポーラトラ
ンジスタＱ４をオフさせ、バイポーラトランジスタＱ６
のベース電位を降下させる為には上で充電された電荷を
ＭＯＳ）ランジスタＭ６と、抵抗Ｒ９で放電する必要が
あるが、この時抵抗Ｒ９の値が大きいと時定数が上昇し
て前記ベース電位の降下速度が遅くなり、従ってバイポ
ーラトランジスタＱ６のオフが遅れる。この場合他方の
出力バイポーラトランジスタＱ５が上記バイポーラトラ
ンジスタＱ６のオフ以前にオン状態となれば、電源ＶＣ
Ｃと接地の間のインピーダンスが低下し、大電流が貫通
する。
ンジスタＱ４をオフさせ、バイポーラトランジスタＱ６
のベース電位を降下させる為には上で充電された電荷を
ＭＯＳ）ランジスタＭ６と、抵抗Ｒ９で放電する必要が
あるが、この時抵抗Ｒ９の値が大きいと時定数が上昇し
て前記ベース電位の降下速度が遅くなり、従ってバイポ
ーラトランジスタＱ６のオフが遅れる。この場合他方の
出力バイポーラトランジスタＱ５が上記バイポーラトラ
ンジスタＱ６のオフ以前にオン状態となれば、電源ＶＣ
Ｃと接地の間のインピーダンスが低下し、大電流が貫通
する。
上述したように、従来の出力回路では、出力バイポーラ
トランジスタＱ６のベースにエミッタホロアのバイポー
ラトランジスタＱ４を介して過剰な電流が流れる為、上
記バイポーラトランジスタＱ６のベース電位の降下速度
（放電速度）が遅くなるという欠点がある。
トランジスタＱ６のベースにエミッタホロアのバイポー
ラトランジスタＱ４を介して過剰な電流が流れる為、上
記バイポーラトランジスタＱ６のベース電位の降下速度
（放電速度）が遅くなるという欠点がある。
本発明の出力回路は、出力バイポーラトランジスタのベ
ースを駆動するエミッタホロア型のバイポーラトランジ
スタのコレクタに抵抗とダイオードとを有する電流制限
回路を付加したことを特徴とし、とくに、入力端子と、
該入力端子に接続された第１のインバータと、第１のイ
ンバータの出力をゲートにうけ、ソースを電源に、ドレ
インを第１の抵抗の一端に接続した第１のＭＯＳ）ラン
ジスタと、第、１の抵抗の他端を７ノードに接続し、カ
ソードを第２のＭＯＳ）ランジスタのドレイン及び第２
の抵抗並びに第１のバイポーラトランジスタのベースに
接続した第１のダイオードと、７ノードを第１のダイオ
ードの７ノードに接続した第２のダイオードと、一端を
電源に、他端を該第１のバイポーラトランジスタのコレ
クタに接続した第３の抵抗と、ドレインを第１のバイポ
ーラトランジスタのエミッタに、ゲートをインバータ回
路の出力に、ソースを接地した第３の抵抗と、ドレイン
を第１のバイポーラトランジスタのエミッタに、ゲート
を該インバータ回路の出力に、ソースを接地した第３の
ＭＯＳ）ランジスタと、第３のＭＯＳ）ランジスタのド
レインと接地間に接続された第４の抵抗と、インバータ
回路の出力をベースに、コレクタを電源に接続した第２
のバイポーラトランジスタと、第２のバイポーラトラン
ジスタのエミッタに７ノードを、カソードを出力端子に
接続した第３のダイオードと、コレクタを出力端子に、
ベースを第３のＭＯＳトランジスタのドレインに接続し
、エミッタを接地した第３のバイポーラトランジスタと
、第１の抵抗の一端をエミッタに、コレクタを第４のダ
イオードのアノードに接続した第４のバイポーラトラン
ジスタと、第４のバイポーラトランジスタのベースコレ
クタ間に接続した第５の抵抗と、第４のバイポーラトラ
ンジスタのベースエミッタ間に接続した第６の抵抗と、
カソードを出力端子に接続した第４のダイオードとを有
することを特徴とするものである。
ースを駆動するエミッタホロア型のバイポーラトランジ
スタのコレクタに抵抗とダイオードとを有する電流制限
回路を付加したことを特徴とし、とくに、入力端子と、
該入力端子に接続された第１のインバータと、第１のイ
ンバータの出力をゲートにうけ、ソースを電源に、ドレ
インを第１の抵抗の一端に接続した第１のＭＯＳ）ラン
ジスタと、第、１の抵抗の他端を７ノードに接続し、カ
ソードを第２のＭＯＳ）ランジスタのドレイン及び第２
の抵抗並びに第１のバイポーラトランジスタのベースに
接続した第１のダイオードと、７ノードを第１のダイオ
ードの７ノードに接続した第２のダイオードと、一端を
電源に、他端を該第１のバイポーラトランジスタのコレ
クタに接続した第３の抵抗と、ドレインを第１のバイポ
ーラトランジスタのエミッタに、ゲートをインバータ回
路の出力に、ソースを接地した第３の抵抗と、ドレイン
を第１のバイポーラトランジスタのエミッタに、ゲート
を該インバータ回路の出力に、ソースを接地した第３の
ＭＯＳ）ランジスタと、第３のＭＯＳ）ランジスタのド
レインと接地間に接続された第４の抵抗と、インバータ
回路の出力をベースに、コレクタを電源に接続した第２
のバイポーラトランジスタと、第２のバイポーラトラン
ジスタのエミッタに７ノードを、カソードを出力端子に
接続した第３のダイオードと、コレクタを出力端子に、
ベースを第３のＭＯＳトランジスタのドレインに接続し
、エミッタを接地した第３のバイポーラトランジスタと
、第１の抵抗の一端をエミッタに、コレクタを第４のダ
イオードのアノードに接続した第４のバイポーラトラン
ジスタと、第４のバイポーラトランジスタのベースコレ
クタ間に接続した第５の抵抗と、第４のバイポーラトラ
ンジスタのベースエミッタ間に接続した第６の抵抗と、
カソードを出力端子に接続した第４のダイオードとを有
することを特徴とするものである。
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示す回路図である。
入力端子ＩＮはインバータＧ、１に接続され、このイン
バータＧ１の出力はバイポーラトランジスタＱ２のベー
スに接続され、コレクタは電源に、エミッタはダイオー
ドＤ３の７ノードに接続される。このダイオードＤ３の
カソードは出力に接続される。また、ＭＯＳ）ランジス
タＭ１はゲートにインバータＧ１の出力を接続し、ソー
スを電源に、ドレインを抵抗Ｒ１の一方に接続され、抵
抗Ｒ１のもう一方はダイオ−・ドＤＩ、Ｄ２の７ノード
に接続され、ダイオードＤ１のカソードはＭＯＳトラン
ジスタＭ２のドレインに接続され、ダイオードＤ２のカ
ソードはバイポーラトランジスタＱ１のコレクタに接続
されている。又、バイポータトランジスタＱ１のコレク
タは抵抗Ｒ３を介して電源に接続され、エミッタはＭＯ
Ｓ）ランジスタＭ３のドレインに接続される。ここでＭ
ＯＳ）ランジスタＭ３はゲートをインバータＧ１の出力
に接続され、ソースは接地される。又、バイポーラトラ
ンジスタＱ３はコレクタを出力に、ベースをＭＯＳ）ラ
ンジスタＭ３のドレインに接続し、エミッタは接地され
る。バイポーラトランジスタＱ４のコレクタは抵抗Ｒ１
の一方に接続され、ベースは抵抗Ｒ５，Ｒ６の一方に接
続され抵抗Ｒ５の他端はバイポーラトランジスタＱ４の
コレクタに、抵抗Ｒ６の他端はバイポーラトランジスタ
Ｑ４のエミッタに接続され、ダイオードＤ４の７ノード
はバイポーラトランジスタＱ４のエミッタに、カソード
は出力に接続されている。
バータＧ１の出力はバイポーラトランジスタＱ２のベー
スに接続され、コレクタは電源に、エミッタはダイオー
ドＤ３の７ノードに接続される。このダイオードＤ３の
カソードは出力に接続される。また、ＭＯＳ）ランジス
タＭ１はゲートにインバータＧ１の出力を接続し、ソー
スを電源に、ドレインを抵抗Ｒ１の一方に接続され、抵
抗Ｒ１のもう一方はダイオ−・ドＤＩ、Ｄ２の７ノード
に接続され、ダイオードＤ１のカソードはＭＯＳトラン
ジスタＭ２のドレインに接続され、ダイオードＤ２のカ
ソードはバイポーラトランジスタＱ１のコレクタに接続
されている。又、バイポータトランジスタＱ１のコレク
タは抵抗Ｒ３を介して電源に接続され、エミッタはＭＯ
Ｓ）ランジスタＭ３のドレインに接続される。ここでＭ
ＯＳ）ランジスタＭ３はゲートをインバータＧ１の出力
に接続され、ソースは接地される。又、バイポーラトラ
ンジスタＱ３はコレクタを出力に、ベースをＭＯＳ）ラ
ンジスタＭ３のドレインに接続し、エミッタは接地され
る。バイポーラトランジスタＱ４のコレクタは抵抗Ｒ１
の一方に接続され、ベースは抵抗Ｒ５，Ｒ６の一方に接
続され抵抗Ｒ５の他端はバイポーラトランジスタＱ４の
コレクタに、抵抗Ｒ６の他端はバイポーラトランジスタ
Ｑ４のエミッタに接続され、ダイオードＤ４の７ノード
はバイポーラトランジスタＱ４のエミッタに、カソード
は出力に接続されている。
以上の回路構成により、まず入力端子ＩＮの電位が“Ｌ
″の時、インバータＧ１の出力は“Ｈ”となり、ＭＯＳ
）ランジスタＭ１はオフ、ＭＯＳトランジスタＭ２がオ
ンしてバイポーラトランジスタＱ１のベース電位を下げ
、同じ＜ＭＯＳ）ランジスタＭ３がオンしてバイポーラ
トランジスタＱ３のベース電位を下げる。この時バイポ
ーラトランジスタＱ２はオンして出力は“Ｈ”となる。
″の時、インバータＧ１の出力は“Ｈ”となり、ＭＯＳ
）ランジスタＭ１はオフ、ＭＯＳトランジスタＭ２がオ
ンしてバイポーラトランジスタＱ１のベース電位を下げ
、同じ＜ＭＯＳ）ランジスタＭ３がオンしてバイポーラ
トランジスタＱ３のベース電位を下げる。この時バイポ
ーラトランジスタＱ２はオンして出力は“Ｈ”となる。
次に、入力端子ＩＮの電位が“Ｌ”から“Ｈ”に遷移す
るとき、バイポーラトランジスタＱ２はオフし、ＭＯＳ
）ランジスタＭ１がオン、続いてバイポーラトランジス
タＱｌ、Ｑ３がオンする為、出力は“Ｌ”に変化する。
るとき、バイポーラトランジスタＱ２はオフし、ＭＯＳ
）ランジスタＭ１がオン、続いてバイポーラトランジス
タＱｌ、Ｑ３がオンする為、出力は“Ｌ”に変化する。
この時、バイポーラトランジスタＱ３のベースはバイポ
ーラトランジスタＱ１のエミッタにより駆動されるが、
当該駆動電流ＩＩＩは下で示す値で制限を受ける。
ーラトランジスタＱ１のエミッタにより駆動されるが、
当該駆動電流ＩＩＩは下で示す値で制限を受ける。
Ｌｇ＋＝Ｉｎｓ＋Ｉ。。
ここでＩＲ３は抵抗Ｒ１を流れる電流で、又、ＩＤ２は
ダイオードＤ２を流れる電流で但し、ＶＤＤ：電源電圧
％ＶＦ：ダイオード又はバイポーラトランジスタのベー
スエミッタ順方向電圧、ｒｏｎ：ＭＯＳ）ランジスタＭ
１のオン抵抗 即ち、抵抗Ｒ３により、出力トランジスタＱ３を駆動す
るバイポーラトランジスタＱ１の電流は制限を受け、Ｒ
３の値を適当に選ぶことにより過剰なベース注入を防止
することができる。一方、ダイオードＤ２及びダイオー
ドＤ１により、バイポーラトランジスタのＱｌのコレク
タ電位は最低でも同トランジスタのベース電位と同じで
あり、ゆえにフし・フタ飽和には至らず、従って過剰電
荷が蓄積されることはなく、放電速度が速いため動作速
度の劣化はない。
ダイオードＤ２を流れる電流で但し、ＶＤＤ：電源電圧
％ＶＦ：ダイオード又はバイポーラトランジスタのベー
スエミッタ順方向電圧、ｒｏｎ：ＭＯＳ）ランジスタＭ
１のオン抵抗 即ち、抵抗Ｒ３により、出力トランジスタＱ３を駆動す
るバイポーラトランジスタＱ１の電流は制限を受け、Ｒ
３の値を適当に選ぶことにより過剰なベース注入を防止
することができる。一方、ダイオードＤ２及びダイオー
ドＤ１により、バイポーラトランジスタのＱｌのコレク
タ電位は最低でも同トランジスタのベース電位と同じで
あり、ゆえにフし・フタ飽和には至らず、従って過剰電
荷が蓄積されることはなく、放電速度が速いため動作速
度の劣化はない。
以上説明したように、本発明による出力回路は、ダイオ
ードと抵抗からなる電流制御回路をエミッタホロアトラ
ンジスタのコレクタ側に付加することにより、消費電力
を最小におさえつつ出力トランジスタの放電速度をあげ
ることができる効果がある。
ードと抵抗からなる電流制御回路をエミッタホロアトラ
ンジスタのコレクタ側に付加することにより、消費電力
を最小におさえつつ出力トランジスタの放電速度をあげ
ることができる効果がある。
第１図は本発明の出力回路図、第２図は従来の出力回路
図である。 １、 ＩＮＩ、ＩＮ２・・・・・・入力端子２、
ＯＵＴ・・・・・・出力端子 ３、 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７゜
Ｒ８，Ｒ９，ＲＩ Ｏ，Ｒ１１・・・・・・抵抗４、
Ｑｌ、Ｇ２．Ｇ３．Ｇ４．Ｇ５．Ｇ６．Ｇ７・・・・・
・バイポーラトランジスタ ５、 ＤＩ、Ｄ２．Ｄ３．Ｄ４．Ｄ５．Ｄ６．Ｄ７・
・・・・・ダイオード ６、Ｍｌ、Ｍ２．Ｍ３．Ｍ４；Ｍ５．Ｍ６・・・・・・
ＭＯＳトランジスタ ７、Ｇ１．Ｇ２・・・・・・インバータ回路８、■、・
・・・・・電源 代理人 弁理士 内 原 音
図である。 １、 ＩＮＩ、ＩＮ２・・・・・・入力端子２、
ＯＵＴ・・・・・・出力端子 ３、 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７゜
Ｒ８，Ｒ９，ＲＩ Ｏ，Ｒ１１・・・・・・抵抗４、
Ｑｌ、Ｇ２．Ｇ３．Ｇ４．Ｇ５．Ｇ６．Ｇ７・・・・・
・バイポーラトランジスタ ５、 ＤＩ、Ｄ２．Ｄ３．Ｄ４．Ｄ５．Ｄ６．Ｄ７・
・・・・・ダイオード ６、Ｍｌ、Ｍ２．Ｍ３．Ｍ４；Ｍ５．Ｍ６・・・・・・
ＭＯＳトランジスタ ７、Ｇ１．Ｇ２・・・・・・インバータ回路８、■、・
・・・・・電源 代理人 弁理士 内 原 音
Claims (1)
- 相補型ＭＯＳトランジスタとバイポーラトランジスタと
を組み合わせた出力回路において、出力段に配置された
バイポーラトランジスタの一方のベースを駆動するエミ
ッタホロア型のバイポーラトランジスタのコレクタに抵
抗とダイオードとを有する電流制限回路を付加したこと
を特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001873A JPH01177716A (ja) | 1988-01-08 | 1988-01-08 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001873A JPH01177716A (ja) | 1988-01-08 | 1988-01-08 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177716A true JPH01177716A (ja) | 1989-07-14 |
Family
ID=11513674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001873A Pending JPH01177716A (ja) | 1988-01-08 | 1988-01-08 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570044A (en) * | 1993-04-19 | 1996-10-29 | North American Philips Corporation | BiCMOS output driver with reduced static power consumption |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843014A (ja) * | 1981-09-07 | 1983-03-12 | Matsushita Electric Ind Co Ltd | 電源装置 |
| JPS6090427A (ja) * | 1983-10-24 | 1985-05-21 | Nec Corp | 出力回路 |
| JPS63128814A (ja) * | 1986-11-19 | 1988-06-01 | Hitachi Ltd | レベル変換回路 |
-
1988
- 1988-01-08 JP JP63001873A patent/JPH01177716A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843014A (ja) * | 1981-09-07 | 1983-03-12 | Matsushita Electric Ind Co Ltd | 電源装置 |
| JPS6090427A (ja) * | 1983-10-24 | 1985-05-21 | Nec Corp | 出力回路 |
| JPS63128814A (ja) * | 1986-11-19 | 1988-06-01 | Hitachi Ltd | レベル変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570044A (en) * | 1993-04-19 | 1996-10-29 | North American Philips Corporation | BiCMOS output driver with reduced static power consumption |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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| A521 | Written amendment |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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|
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| A521 | Written amendment |
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|
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|
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