JPH0738582B2 - ＢｉＣＭＯＳ ＴＴＬレベル駆動回路 - Google Patents
ＢｉＣＭＯＳ ＴＴＬレベル駆動回路Info
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- JPH0738582B2 JPH0738582B2 JP2273520A JP27352090A JPH0738582B2 JP H0738582 B2 JPH0738582 B2 JP H0738582B2 JP 2273520 A JP2273520 A JP 2273520A JP 27352090 A JP27352090 A JP 27352090A JP H0738582 B2 JPH0738582 B2 JP H0738582B2
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- signal
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明はバイポーラトランジスタ及びMOSトランジス
タを利用した論理回路に関し、より詳細にはTTL論理回
路のスイッチング速度及び電力消耗を改善するためにMO
Sトランジスタを付加したBiCMOS TTLレベル出力駆動回
路に関するものである。
タを利用した論理回路に関し、より詳細にはTTL論理回
路のスイッチング速度及び電力消耗を改善するためにMO
Sトランジスタを付加したBiCMOS TTLレベル出力駆動回
路に関するものである。
（従来の技術） 一般に、論理回路の構成にはTTL論理回路が多く使用さ
れている。第１図は従来のTTL論理回路におけるインバ
ータ回路を示しているもので、上記インバータ回路の入
力端VINに入力電圧がロウレベル状態で印加されると、
スイッチング用トランジスタQ1はターンオフ状態にな
り、これによってスイッチング用トランジスタQ2のベー
ス電位は上昇してダーリントン（Darlington）回路を構
成するトランジスタQ2,Q3はターンオンされ、上記トラ
ンジスタQ1と連結されたスイッチング用トランジスタQ4
は上記トランジスタQ1がターンオフされることによって
ターンオフ状態になって出力VOUTはハイレベル状態にな
る。
れている。第１図は従来のTTL論理回路におけるインバ
ータ回路を示しているもので、上記インバータ回路の入
力端VINに入力電圧がロウレベル状態で印加されると、
スイッチング用トランジスタQ1はターンオフ状態にな
り、これによってスイッチング用トランジスタQ2のベー
ス電位は上昇してダーリントン（Darlington）回路を構
成するトランジスタQ2,Q3はターンオンされ、上記トラ
ンジスタQ1と連結されたスイッチング用トランジスタQ4
は上記トランジスタQ1がターンオフされることによって
ターンオフ状態になって出力VOUTはハイレベル状態にな
る。
そして、上記インバータ回路の入力端VINにハイレベル
の電圧が入力されると、上記トランジスタQ1はターンオ
ンされ、これによってスイッチング用トランジスタQ2の
ベース電位は下降されてダーリントン回路を構成するト
ランジスタQ2,Q3はターンオフ状態になって出力端VOUT
はロウレベル状態になる。
の電圧が入力されると、上記トランジスタQ1はターンオ
ンされ、これによってスイッチング用トランジスタQ2の
ベース電位は下降されてダーリントン回路を構成するト
ランジスタQ2,Q3はターンオフ状態になって出力端VOUT
はロウレベル状態になる。
（発明が解決しようとする課題） しかし、このような従来のTTL論理回路は、ダーリント
ン回路を構成するトランジスタQ2,Q3と連結された出力
端VOUTがハイレベル状態からロウレベル状態へ速く転換
されるためには上記トランジスタQ3のベース端子に蓄積
されている電荷を速く放電させなければならないので、
上記トランジスタQ3のベース端子に抵抗R1を連結して接
地させて使用しているが、上記トランジスタQ3がターン
オン状態の時、上記抵抗R1から上記トランジスタQ3のベ
ース電圧を上記抵抗R1値で分けられた電流が持続的に流
れるようになって電力消耗の原因になるという不都合が
あった。
ン回路を構成するトランジスタQ2,Q3と連結された出力
端VOUTがハイレベル状態からロウレベル状態へ速く転換
されるためには上記トランジスタQ3のベース端子に蓄積
されている電荷を速く放電させなければならないので、
上記トランジスタQ3のベース端子に抵抗R1を連結して接
地させて使用しているが、上記トランジスタQ3がターン
オン状態の時、上記抵抗R1から上記トランジスタQ3のベ
ース電圧を上記抵抗R1値で分けられた電流が持続的に流
れるようになって電力消耗の原因になるという不都合が
あった。
また、出力端VOUTがロウレベル状態を維持するために
は、上記トランジスタQ1,Q4をターンオンさせるための
飽和電圧が印加されるので、上記出力端がロウレベル状
態からハイレベル状態へ変化するスイッチング時間が遅
延するという問題点があった。
は、上記トランジスタQ1,Q4をターンオンさせるための
飽和電圧が印加されるので、上記出力端がロウレベル状
態からハイレベル状態へ変化するスイッチング時間が遅
延するという問題点があった。
この発明はこのような問題点を解決するために為された
もので、この発明の目的は、上記TTL論理回路の入力端
にCMOSトランジスタからなる過飽和防止部を構成し、上
記TTL論理回路の出力端に漏洩電流防止用トランジスタ
を設けることによって、TTL論理回路から発生する電力
消耗を防止し、スイッチング速度が改善されるBiCMOSTT
Lレベル駆動回路を提供することにある。
もので、この発明の目的は、上記TTL論理回路の入力端
にCMOSトランジスタからなる過飽和防止部を構成し、上
記TTL論理回路の出力端に漏洩電流防止用トランジスタ
を設けることによって、TTL論理回路から発生する電力
消耗を防止し、スイッチング速度が改善されるBiCMOSTT
Lレベル駆動回路を提供することにある。
（課題を解決するための手段） このような目的を達成するためのこの発明の特徴は、Bi
CMOS工程を利用して構成するTTL論理回路において、入
力端に印加される信号によって駆動されて漏洩電流防止
信号を出力することによって、後端の過飽和状態を制御
する過飽和防止部と、上記過飽和防止部に連結され、上
記過飽和防止部の出力によって駆動されてスイッチング
制御信号を出力する制御部と、上記入力端、過飽和防止
部及び制御部に連結される第１、第２スイッチング部が
互いに連結されて上記入力端に印加される信号及び上記
漏洩電流防止信号、スイッチング制御信号によって駆動
されることによって、上記入力端に印加される信号によ
る論理信号を出力するスイッチング部とから構成される
BiCMOS TTLレベル駆動回路にある。
CMOS工程を利用して構成するTTL論理回路において、入
力端に印加される信号によって駆動されて漏洩電流防止
信号を出力することによって、後端の過飽和状態を制御
する過飽和防止部と、上記過飽和防止部に連結され、上
記過飽和防止部の出力によって駆動されてスイッチング
制御信号を出力する制御部と、上記入力端、過飽和防止
部及び制御部に連結される第１、第２スイッチング部が
互いに連結されて上記入力端に印加される信号及び上記
漏洩電流防止信号、スイッチング制御信号によって駆動
されることによって、上記入力端に印加される信号によ
る論理信号を出力するスイッチング部とから構成される
BiCMOS TTLレベル駆動回路にある。
（実施例） 以下、この発明の実施例を添付図面を参照して詳細に説
明する。
明する。
第２図はこの発明のBiCMOS TTLレベル出力駆動回路図
であって、BiCMOS TTLレベル出力駆動回路には過飽和
防止部１、制御部３及び第１、第２スイッチング部2,4
からなるスイッチング回路が備えられる。これを具体的
に説明すると、入力端VINの後端に連結されて構成され
る第１スイッチング部２に漏洩電流防止信号を印加し、
後端に構成される制御部３及び第２スイッチング部４の
過飽和状態を防止する過飽和防止部１は、電源VCCに連
結されるバイアス用ダイオードD1,D2を、入力端VINに連
結してインバータI1として動作するPMOSトランジスタP1
及びNMOSトランジスタN1のうちPMOSトランジスタP1のソ
ース側に連結することによって構成される。
であって、BiCMOS TTLレベル出力駆動回路には過飽和
防止部１、制御部３及び第１、第２スイッチング部2,4
からなるスイッチング回路が備えられる。これを具体的
に説明すると、入力端VINの後端に連結されて構成され
る第１スイッチング部２に漏洩電流防止信号を印加し、
後端に構成される制御部３及び第２スイッチング部４の
過飽和状態を防止する過飽和防止部１は、電源VCCに連
結されるバイアス用ダイオードD1,D2を、入力端VINに連
結してインバータI1として動作するPMOSトランジスタP1
及びNMOSトランジスタN1のうちPMOSトランジスタP1のソ
ース側に連結することによって構成される。
上記入力端VINと上記過飽和防止部１及び制御部３に連
結されてスイッチング作用をする第１スイッチング部２
は、上記入力端VIN信号を反転するようにするインバー
タI1を、上記インバータI1の信号によって駆動されるPM
OSトランジスタP2に連結し、上記PMOSトランジスタP2は
ダーリントン回路を構成して上記PMOSトランジスタP2が
ターンオンされ、後端制御部３の信号によって駆動され
るトランジスタQ5,Q6からなる。
結されてスイッチング作用をする第１スイッチング部２
は、上記入力端VIN信号を反転するようにするインバー
タI1を、上記インバータI1の信号によって駆動されるPM
OSトランジスタP2に連結し、上記PMOSトランジスタP2は
ダーリントン回路を構成して上記PMOSトランジスタP2が
ターンオンされ、後端制御部３の信号によって駆動され
るトランジスタQ5,Q6からなる。
そして、上記第１スイッチング部２は上記トランジスタ
Q6のベース側に漏洩電流防止用NMOSトランジスタN2を構
成して上記トランジスタQ5のターンオフ状態の時、上記
トランジスタQ6のベース側に蓄積された電荷及び上記過
飽和防止部１の信号によって一時的にターンオン状態に
なる。
Q6のベース側に漏洩電流防止用NMOSトランジスタN2を構
成して上記トランジスタQ5のターンオフ状態の時、上記
トランジスタQ6のベース側に蓄積された電荷及び上記過
飽和防止部１の信号によって一時的にターンオン状態に
なる。
上記入力端VIN及び上記過飽和防止部１に連結されてス
イッチング制御信号を発生する制御部３は、上記過飽和
防止部１のPMOSトランジスタP1が駆動されることによっ
て駆動するスイッチング用トランジスタQ7をダイオード
D3に連結して上記トランジスタQ7のターンオンのためバ
イアス電圧を上昇するようになる。
イッチング制御信号を発生する制御部３は、上記過飽和
防止部１のPMOSトランジスタP1が駆動されることによっ
て駆動するスイッチング用トランジスタQ7をダイオード
D3に連結して上記トランジスタQ7のターンオンのためバ
イアス電圧を上昇するようになる。
また、上記第２スイッチング部４は上記制御部３のトラ
ンジスタQ7のエミッタにスイッチング用トランジスタQ8
を連結して上記トランジスタQ7がターンオンされること
によってターンオンされるようにする。そして、上記ト
ランジスタQ8のベース側に入力端VINと連結されるNMOS
トランジスタN3を構成して上記トランジスタQ8がオン状
態からオフ状態へ変える時、上記トランジスタQ8のベー
スに蓄積された電荷及び入力信号によって一時的に駆動
されるようにする。
ンジスタQ7のエミッタにスイッチング用トランジスタQ8
を連結して上記トランジスタQ7がターンオンされること
によってターンオンされるようにする。そして、上記ト
ランジスタQ8のベース側に入力端VINと連結されるNMOS
トランジスタN3を構成して上記トランジスタQ8がオン状
態からオフ状態へ変える時、上記トランジスタQ8のベー
スに蓄積された電荷及び入力信号によって一時的に駆動
されるようにする。
このように構成されたこの発明は、入力端VINにハイレ
ベル信号が印加されると、PMOSトランジスタP1はターン
オフ状態になり、これによってトランジスタQ7,Q8及びN
MOSトランジスタN1もターンオフ状態になる。
ベル信号が印加されると、PMOSトランジスタP1はターン
オフ状態になり、これによってトランジスタQ7,Q8及びN
MOSトランジスタN1もターンオフ状態になる。
そして、上記ハイレベルの入力信号は、インバータ11に
よって反転されたロウレベル状態でPMOSトランジスタP2
へ印加され、上記トランジスタQ7がオフ状態であるの
で、トランジスタQ5のベース電位はハイレベル状態にな
って上記PMOSトランジスタP2及びダーリントン回路を構
成するトランジスタQ5,Q6はターンオン状態になり、出
力端VOUTはハイレベル信号を出力するようになる。
よって反転されたロウレベル状態でPMOSトランジスタP2
へ印加され、上記トランジスタQ7がオフ状態であるの
で、トランジスタQ5のベース電位はハイレベル状態にな
って上記PMOSトランジスタP2及びダーリントン回路を構
成するトランジスタQ5,Q6はターンオン状態になり、出
力端VOUTはハイレベル信号を出力するようになる。
しかし、上記トランジスタQ5のエミッタ側に連結された
NMOSトランジスタは上記過飽和防止部１のPMOSトランジ
スタP1がターンオフ状態であるのでターンオフ状態にな
って接地へ放電される電流は遮断されて従来のTTL論理
回路から発生される漏洩電流を防止することができる。
NMOSトランジスタは上記過飽和防止部１のPMOSトランジ
スタP1がターンオフ状態であるのでターンオフ状態にな
って接地へ放電される電流は遮断されて従来のTTL論理
回路から発生される漏洩電流を防止することができる。
また、上記入力端VINがハイレベル状態からロウレベル
状態へ印加されると、上記PMOSトランジスタP1はターン
オン状態になるが、上記NMOSトランジスタN1はターンオ
フ状態になってトランジスタQ7のベース電位は上昇して
過飽和状態のターンオン状態になる。しかし上記トラン
ジスタQ7は過飽和防止部１のダイオードD1,D2によって
飽和の程度は減らされるようになり、また後端のダイオ
ードD3によってターンオンされるトランジスタQ7のベー
スのバイアス電圧は上昇するようになってスイッチング
速度が向上される。
状態へ印加されると、上記PMOSトランジスタP1はターン
オン状態になるが、上記NMOSトランジスタN1はターンオ
フ状態になってトランジスタQ7のベース電位は上昇して
過飽和状態のターンオン状態になる。しかし上記トラン
ジスタQ7は過飽和防止部１のダイオードD1,D2によって
飽和の程度は減らされるようになり、また後端のダイオ
ードD3によってターンオンされるトランジスタQ7のベー
スのバイアス電圧は上昇するようになってスイッチング
速度が向上される。
また、上記トランジスタQ7がターンオンされることによ
ってトランジスタQ8のベース電位が上昇して上記トラン
ジスタQ8はターンオンされるが、上記トランジスタQ8の
ベースに連結されるNMOSトランジスタN3はオフ状態であ
るので、上記トランジスタQ8がターンオンの時接地へ流
れる電流は遮断されて従来のTTL論理回路に発生する漏
洩電流は防止される。
ってトランジスタQ8のベース電位が上昇して上記トラン
ジスタQ8はターンオンされるが、上記トランジスタQ8の
ベースに連結されるNMOSトランジスタN3はオフ状態であ
るので、上記トランジスタQ8がターンオンの時接地へ流
れる電流は遮断されて従来のTTL論理回路に発生する漏
洩電流は防止される。
そして、上記ロウレベルの入力電圧はインバータI1によ
ってハイレベル状態に変えられて上記PMOSトランジスタ
P2はターンオフ状態になり、これによってトランジスタ
Q5,Q6もターンオフ状態になって出力端はロウレベルを
出力するようになる。
ってハイレベル状態に変えられて上記PMOSトランジスタ
P2はターンオフ状態になり、これによってトランジスタ
Q5,Q6もターンオフ状態になって出力端はロウレベルを
出力するようになる。
この時、上記トランジスタQ6のターンオンの時、ベース
に蓄積されている電荷は上記過飽和防止部１のPMOSトラ
ンジスタP1がターンオン状態であるので、上記NMOSトラ
ンジスタN2はターンオン状態になって上記電荷は接地へ
放電して上記トランジスタQ6のスイッチング速度は向上
される。
に蓄積されている電荷は上記過飽和防止部１のPMOSトラ
ンジスタP1がターンオン状態であるので、上記NMOSトラ
ンジスタN2はターンオン状態になって上記電荷は接地へ
放電して上記トランジスタQ6のスイッチング速度は向上
される。
そして、入力端VINにロウレベルが入力される時、第２
スイッチング部４のトランジスタQ8はターンオン状態に
なって上記トランジスタQ8のベースに電荷が蓄積される
が、上記入力端VINにハイレベルが印加される時、上記
トランジスタQ8はターンオフ状態になり、NMOSトランジ
スタN3がターンオンされることによって上記電荷は接地
へ放電されて上記トランジスタQ8のスイッチング速度は
向上されることができる。
スイッチング部４のトランジスタQ8はターンオン状態に
なって上記トランジスタQ8のベースに電荷が蓄積される
が、上記入力端VINにハイレベルが印加される時、上記
トランジスタQ8はターンオフ状態になり、NMOSトランジ
スタN3がターンオンされることによって上記電荷は接地
へ放電されて上記トランジスタQ8のスイッチング速度は
向上されることができる。
このようにこの発明は、従来のTTL論理回路にCMOSトラ
ンジスタからなる過飽和防止部及びスイッチング部に漏
洩電流を防止し、出力端側のトランジスタのベース側に
蓄積される電荷を速く放出することのできるトランジス
タを構成することによって、電力消耗の原因を除去する
と共にスイッチング速度を改善することのできる効果が
ある。
ンジスタからなる過飽和防止部及びスイッチング部に漏
洩電流を防止し、出力端側のトランジスタのベース側に
蓄積される電荷を速く放出することのできるトランジス
タを構成することによって、電力消耗の原因を除去する
と共にスイッチング速度を改善することのできる効果が
ある。
第１図は従来のTTL論理回路におけるインバータの回路
図、 第２図はこの発明によるBiCMOS TTLレベル駆動回路図
である。 図面の要部に対する符号の説明 １……過飽和防止部 ２……第１スイッチング部 ３……制御部 ４……第２スイッチング部 R1〜R5……抵抗 Q1〜Q8……トランジスタ P1,P2……PMOSトランジスタ N1〜N3……NMOSトランジスタ D1〜D3……ダイオード VIN……入力端 VOUT……入力端
図、 第２図はこの発明によるBiCMOS TTLレベル駆動回路図
である。 図面の要部に対する符号の説明 １……過飽和防止部 ２……第１スイッチング部 ３……制御部 ４……第２スイッチング部 R1〜R5……抵抗 Q1〜Q8……トランジスタ P1,P2……PMOSトランジスタ N1〜N3……NMOSトランジスタ D1〜D3……ダイオード VIN……入力端 VOUT……入力端
Claims (4)
- 【請求項１】BiCMOS工程を利用して構成するTTL論理回
路において、 入力端に印加される信号によって駆動されて漏洩電流防
止信号を出力することによって後端の過飽和状態を制御
する過飽和防止部と、 上記過飽和防止部に連結され、上記過飽和防止部の出力
によって駆動されてスイッチング制御信号を出力する制
御部と、 上記入力端、過飽和防止部及び制御部に連結される第
１、第２スイッチング部が互いに連結されて、上記入力
端に印加される信号による論理信号を出力するスイッチ
ング回路と、 から構成され、上記過飽和防止部は、電源に接続された
ダイオードと、上記ダイオードに接続されて入力端の入
力信号によって駆動されるPOMSトランジスタと、上記PM
OSトランジスタに接続され、上記入力端にゲートが接続
されるNMOSトランジスタとから構成されることを特徴と
するBiCMOS TTLレベル駆動回路。 - 【請求項２】BiCMOS工程を用いて構成するTTL論理回路
において、 入力端VINに印加される信号によって駆動されて漏洩電
流防止信号を出力して後端の過飽和状態を制御するため
に電源VCCに接続されたダイオードD1およびダイオードD
2と、前記ダイオードD2に接続されて入力端VINの入力信
号によって駆動されるPMOSトランジスタP1と、前記PMOS
トランジスタP1に接続され、前記入力端VINにゲートが
接続されるNMOSトランジスタN1とを含む過飽和防止部１
と、 前記過飽和防止部１に接続され、上記過飽和防止部１の
出力によって駆動されてスイッチング制御信号を出力す
るために前記過飽和防止部１の出力端に接続されたトラ
ンジスタQ7と、前記トランジスタQ7のエミッタ側と接続
されて前記トランジスタQ7のターンオン可能なバイアス
電圧を上昇させるダイオードD3とを含む制御部３と、 前記入力端VIN、過飽和防止部１及び制御部２にそれぞ
れ接続される第１スイッチング部２及び第２スイッチン
グ部４が互いに接続されて、前記入力端VINに印加され
る信号による論理信号を出力するスイッチング回路と、 から構成されることを特徴とするBiCMOS TTLレベル駆
動回路。 - 【請求項３】前記第１スイッチング部２は、入力端VIN
に接続されるインバータI1と、前記インバータI1に接続
されて前記インバータI1からの信号によって駆動して漏
洩電流を防止するPMOSトランジスタP2と、前記PMOSトラ
ンジスタP2に接続されて前記制御部３のトランジスタQ7
がターンオフされることによってターンオン状態になる
ダーリング接続されたトランジスタQ5およびトランジス
タQ6と、前記トランジスタQ6のベースに接続されて前記
過飽和防止部１の信号によって駆動される漏洩電流防止
用NMOSトランジスタN2とから構成される請求項２記載の
BiCMOS TTLレベル駆動回路。 - 【請求項４】前記第２スイッチング部４は、前記制御部
３のトランジスタQ7がターンオンされることによってタ
ーンオンされるトランジスタQ8と、前記トランジスタQ8
のベース側および入力端VINに接続されて入力信号によ
って駆動されるNMOSトランジスタN3とから構成される請
求項２または３に記載のBiCMOS TTLレベル駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1989-20225 | 1989-12-29 | ||
| KR1019890020225A KR920010212B1 (ko) | 1989-12-29 | 1989-12-29 | 바이씨모스 ttl레벨 출력구동회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216017A JPH03216017A (ja) | 1991-09-24 |
| JPH0738582B2 true JPH0738582B2 (ja) | 1995-04-26 |
Family
ID=19294274
Family Applications (1)
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