JPH01114214A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH01114214A JPH01114214A JP62273792A JP27379287A JPH01114214A JP H01114214 A JPH01114214 A JP H01114214A JP 62273792 A JP62273792 A JP 62273792A JP 27379287 A JP27379287 A JP 27379287A JP H01114214 A JPH01114214 A JP H01114214A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- resistor
- emitter
- collector
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004888 barrier function Effects 0.000 claims description 16
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力回路に関し、特にＴＴＬ出力回路に用いら
れるトーテムポール型出力回路に関する。
れるトーテムポール型出力回路に関する。
従来ＴＴＬ出力回路の一例として第２図に示す様な回路
が用いられてきた。すなわち、制御信号入力ＩＮ２は、
バイポーラトランジスタＱ５のベースに加えられ、入力
“Ｈ”時にはバイポーラトランジスタＱ５がオンし、バ
イポーラトランジスタＱ５のエミッタにベースが接続さ
れたバイポーラトランジスタＱ８もオンし、バイポーラ
トランジスタＱ８のコレクタに接続された出力端子はＬ
″となる。反対に、入力“Ｌ １１時はバイポーラトラ
ンジスタＱ５がオフする為、バイポーラトランジスタＱ
５のコレクタにベースが接続されたバイポーラトランジ
スタＱ６及びバイポーラトランジスタＱ６のコレクタに
コレクタが、エミッタにベースが、接続されたバイポー
ラトランジスタＱ７がオンし、バイポーラトランジスタ
Ｑ７のエミッタに接続された出力端子は“Ｈ”となる。
が用いられてきた。すなわち、制御信号入力ＩＮ２は、
バイポーラトランジスタＱ５のベースに加えられ、入力
“Ｈ”時にはバイポーラトランジスタＱ５がオンし、バ
イポーラトランジスタＱ５のエミッタにベースが接続さ
れたバイポーラトランジスタＱ８もオンし、バイポーラ
トランジスタＱ８のコレクタに接続された出力端子はＬ
″となる。反対に、入力“Ｌ １１時はバイポーラトラ
ンジスタＱ５がオフする為、バイポーラトランジスタＱ
５のコレクタにベースが接続されたバイポーラトランジ
スタＱ６及びバイポーラトランジスタＱ６のコレクタに
コレクタが、エミッタにベースが、接続されたバイポー
ラトランジスタＱ７がオンし、バイポーラトランジスタ
Ｑ７のエミッタに接続された出力端子は“Ｈ”となる。
ここで、上述したＴＴＬ出力回路に於いて、バイポーラ
トランジスタＱ５がオンし、出力バイポーラトランジス
タＱ７のベースに電位が下がり、当該バイポーラトラン
ジスタＱ７をオフさせる遷移状態に於いて、上記ベース
電位を降下させる為には、バイポーラトランジスタＱ７
がベース入力容量、抵抗Ｒ５の寄生容量等に充電された
電荷を抵抗Ｒ８及びショットキバリヤダイオードＤ３を
通して放電する必要があるが、この時抵抗Ｒ８の値が大
きいと時定数が上昇して前記ベース電位の降下速度は遅
くなり、従ってバイポーラトランジスタＱ７のオフが遅
れる。
トランジスタＱ５がオンし、出力バイポーラトランジス
タＱ７のベースに電位が下がり、当該バイポーラトラン
ジスタＱ７をオフさせる遷移状態に於いて、上記ベース
電位を降下させる為には、バイポーラトランジスタＱ７
がベース入力容量、抵抗Ｒ５の寄生容量等に充電された
電荷を抵抗Ｒ８及びショットキバリヤダイオードＤ３を
通して放電する必要があるが、この時抵抗Ｒ８の値が大
きいと時定数が上昇して前記ベース電位の降下速度は遅
くなり、従ってバイポーラトランジスタＱ７のオフが遅
れる。
この場合、他方の出力バイポーラトランジスタＱ８が上
記バイポーラトランジスタＱ７のオフ以前にオン状態と
なれば、電源ｖ０゜と接地間のインピーダンスが低下し
、大電流が貫通する。一方、これを防ぐ為、抵抗Ｒ８の
値を小さくし、時定数を小さく保てば、上記貫通電流は
防止できる反面、バイポーラトランジスタＱ７がオン状
態の時、バイポーラトランジスタＱ６のエミッタ電流工
。６として下式の電流が流れる。
記バイポーラトランジスタＱ７のオフ以前にオン状態と
なれば、電源ｖ０゜と接地間のインピーダンスが低下し
、大電流が貫通する。一方、これを防ぐ為、抵抗Ｒ８の
値を小さくし、時定数を小さく保てば、上記貫通電流は
防止できる反面、バイポーラトランジスタＱ７がオン状
態の時、バイポーラトランジスタＱ６のエミッタ電流工
。６として下式の電流が流れる。
但し、ＶＦ７はバイポーラトランジスタＱ７のベース、
エミッタ順方向電圧、ＶＳＩＩＤは、ショットキバリヤ
ダイオードＤ３の順方向電圧である。
エミッタ順方向電圧、ＶＳＩＩＤは、ショットキバリヤ
ダイオードＤ３の順方向電圧である。
即ち、抵抗値Ｒ８の低下に伴い、Ｉ １＋６は増大する
。当該電流工。６はバイポーラトランジスタＱ７のベー
ス電位を供給できればよく、それ以上の電流は不要な消
費電力となる為、抵抗Ｒ８の値は、上記ベース電流供給
可能範囲でなるべく大きい事が望ましい。
。当該電流工。６はバイポーラトランジスタＱ７のベー
ス電位を供給できればよく、それ以上の電流は不要な消
費電力となる為、抵抗Ｒ８の値は、上記ベース電流供給
可能範囲でなるべく大きい事が望ましい。
上述したように、従来のＴＴＬ出力回路では、抵抗Ｒ８
の値は貫通電流を防止する為小さく設定せざるをえなく
（一般に百数十Ω〜数百Ω）、この為の消費電力の増大
を生ずる欠点がある。
の値は貫通電流を防止する為小さく設定せざるをえなく
（一般に百数十Ω〜数百Ω）、この為の消費電力の増大
を生ずる欠点がある。
本発明の出力回路は、入力端子と該入力端子をベースに
接続し、エミッタを第１の抵抗を介して接地し、コレク
タを第２の抵抗を介して電源に接続した第１のバイポー
ラトランジスタと、該第１のバイポーラトランジスタの
エレクタをベースに接続し、コレクタを第１のショット
キバリヤダイオードのカソードに接続し、エミッタを第
４の抵抗に接続した第２のバイポーラトランジスタと、
該第１のショットキバリヤダイオードのアノードに一方
を接続し、他方を電源に接続した第３の抵抗と該第２の
バイポーラトランジスタのコレクタをコレクタに接続し
、該第２のバイポーラトランジスタのエミッタをベース
に接続し、エミッタを出力端子に接続した第３のバイポ
ーラトランジスタと、該第２のバイポーラトランジスタ
のエミッタと該第４の抵抗の接続点でない方の該第４の
抵抗の一端とアノードを接続し、カソードを出力端子に
接続した第２のショットキバリヤダイオードと、出力端
子をコレクタに接続し、該第１のバイポーラトランジス
タのエミッタをベースに接続し、エミッタを接地した第
４のバイポーラトランジスタと、ドレインを該第２のシ
ョットキバリヤダイオードのアノードに接続し、ソース
を該８２のバイポーラトランジスタのエミッタに接続し
、ゲートを該入力端子に接続したＭＯＳトランジスタを
有している。
接続し、エミッタを第１の抵抗を介して接地し、コレク
タを第２の抵抗を介して電源に接続した第１のバイポー
ラトランジスタと、該第１のバイポーラトランジスタの
エレクタをベースに接続し、コレクタを第１のショット
キバリヤダイオードのカソードに接続し、エミッタを第
４の抵抗に接続した第２のバイポーラトランジスタと、
該第１のショットキバリヤダイオードのアノードに一方
を接続し、他方を電源に接続した第３の抵抗と該第２の
バイポーラトランジスタのコレクタをコレクタに接続し
、該第２のバイポーラトランジスタのエミッタをベース
に接続し、エミッタを出力端子に接続した第３のバイポ
ーラトランジスタと、該第２のバイポーラトランジスタ
のエミッタと該第４の抵抗の接続点でない方の該第４の
抵抗の一端とアノードを接続し、カソードを出力端子に
接続した第２のショットキバリヤダイオードと、出力端
子をコレクタに接続し、該第１のバイポーラトランジス
タのエミッタをベースに接続し、エミッタを接地した第
４のバイポーラトランジスタと、ドレインを該第２のシ
ョットキバリヤダイオードのアノードに接続し、ソース
を該８２のバイポーラトランジスタのエミッタに接続し
、ゲートを該入力端子に接続したＭＯＳトランジスタを
有している。
次に、本発明について図面を参照して説明する。
６一
第１図は本発明の一実施例を示す回路図である。
入力端子ＩＮＩはバイポーラトランジスタＱ１のベース
に接続され、エミッタは抵抗Ｒ２を介して接地され、コ
レクタは抵抗Ｒ１を介して電源に接続される。又、バイ
ポーラトランジスタＱｌのコレクタはバイポーラトラン
ジスタＱ２のベースに接続され、バイポーラトランジス
タＱ２のコレクタはバイポーラトランジスタＱ３のコレ
クタに、エミッタはベースにそれぞれ接続される。抵抗
Ｒ４の一方はバイポーラトランジスタＱ２のエミッタに
接続され、他方はショットキバリヤダイオードＤＩのア
ノードに接続さ九、カソードは出力端子に接続される。
に接続され、エミッタは抵抗Ｒ２を介して接地され、コ
レクタは抵抗Ｒ１を介して電源に接続される。又、バイ
ポーラトランジスタＱｌのコレクタはバイポーラトラン
ジスタＱ２のベースに接続され、バイポーラトランジス
タＱ２のコレクタはバイポーラトランジスタＱ３のコレ
クタに、エミッタはベースにそれぞれ接続される。抵抗
Ｒ４の一方はバイポーラトランジスタＱ２のエミッタに
接続され、他方はショットキバリヤダイオードＤＩのア
ノードに接続さ九、カソードは出力端子に接続される。
又、ショットキバリヤダイオードＤ２のカソードはバイ
ポーラトランジスタＱ３のコレクタに接続され、アノー
ドは抵抗Ｒ３の一方に接続され、他方は電源に接続され
る。又、バイポーラトランジスタＱ４のコレクタは出力
端子に接続され、ベースはバイポーラトランジスタＱ１
のエミッタに接続され、エミッタは接地されている。又
、上記入力端子はＭＯＳトランジスタのゲートに接続さ
れ、ソースはバイポーラトランジスタＱ２のエミッタに
接続され、ドレインはショットキバリヤダイオードＤ１
のアノードに接続されている。
ポーラトランジスタＱ３のコレクタに接続され、アノー
ドは抵抗Ｒ３の一方に接続され、他方は電源に接続され
る。又、バイポーラトランジスタＱ４のコレクタは出力
端子に接続され、ベースはバイポーラトランジスタＱ１
のエミッタに接続され、エミッタは接地されている。又
、上記入力端子はＭＯＳトランジスタのゲートに接続さ
れ、ソースはバイポーラトランジスタＱ２のエミッタに
接続され、ドレインはショットキバリヤダイオードＤ１
のアノードに接続されている。
以上の回路構成により、まず入力端子ＩＮの電位がＩＩ
Ｌ”の時、バイポーラトランジスタＱ１は、オフし、バ
イポーラトランジスタＱ３．Ｑ４がオンして出力にはＩ
Ｉ ＨＨＨが得られる。次に、入力端子ＩＮの電位が“
Ｌ”から“Ｈ”に遷移する時、Ｑｌがオンし続いてバイ
ポーラトランジスタＱ４もオンし出力には“Ｌ ＩＩが
得られる。同時にこの時、ＭＯＳトランジスタＭｌがオ
ンする為、バイポーラトランジスタＱ３のベース入力容
量、抵抗Ｒ２の寄生容量に充電されていた電荷を素早く
放電する。
Ｌ”の時、バイポーラトランジスタＱ１は、オフし、バ
イポーラトランジスタＱ３．Ｑ４がオンして出力にはＩ
Ｉ ＨＨＨが得られる。次に、入力端子ＩＮの電位が“
Ｌ”から“Ｈ”に遷移する時、Ｑｌがオンし続いてバイ
ポーラトランジスタＱ４もオンし出力には“Ｌ ＩＩが
得られる。同時にこの時、ＭＯＳトランジスタＭｌがオ
ンする為、バイポーラトランジスタＱ３のベース入力容
量、抵抗Ｒ２の寄生容量に充電されていた電荷を素早く
放電する。
以上の様に、本発明に於ては、抵抗と、抵抗と並列に接
続されたＭＯＳトランジスタにより、消費電力の増加を
小さく押えつつ、貫通電流が流れるのを防ぐことができ
る。
続されたＭＯＳトランジスタにより、消費電力の増加を
小さく押えつつ、貫通電流が流れるのを防ぐことができ
る。
以上説明した様に、本発明による出力回路は、出力バイ
ポーラトランジスタのベース寄生容量等の放電速度を抵
抗と、抵抗と並列に接続したＭＯＳトランジスタにより
、消費電力を最小に押えつつ、上げることができる効果
がある。
ポーラトランジスタのベース寄生容量等の放電速度を抵
抗と、抵抗と並列に接続したＭＯＳトランジスタにより
、消費電力を最小に押えつつ、上げることができる効果
がある。
第１図は本発明の一実施例による出力回路の回路図、第
２図は従来の出力回路の回路図である。 ＩＮＩ、ＩＮ２・・・・・・入力端子、０ＵＴＩ、０Ｕ
Ｔ２・・・・・・出力端子、Ｒ１，Ｒ２，Ｒ３，Ｒ４゜
’Ｒ５，Ｒ６，Ｒ７，Ｒ８・・・・・・抵抗、Ｑｌ、Ｑ
２゜Ｑ３．Ｑ４．Ｑ６．Ｑ７．Ｑ８・・・・・・バイポ
ーラトランジスタ、ＤＩ、Ｄ２．Ｄ３．Ｄ４・・・・・
・ショットキバリヤダイオード、ｖｃｃ・・・・・・電
源、Ｍｌ・・・・・・ＭＯＳトランジスタ。 代理人 弁理士 内 原 音 第１図 第２図
２図は従来の出力回路の回路図である。 ＩＮＩ、ＩＮ２・・・・・・入力端子、０ＵＴＩ、０Ｕ
Ｔ２・・・・・・出力端子、Ｒ１，Ｒ２，Ｒ３，Ｒ４゜
’Ｒ５，Ｒ６，Ｒ７，Ｒ８・・・・・・抵抗、Ｑｌ、Ｑ
２゜Ｑ３．Ｑ４．Ｑ６．Ｑ７．Ｑ８・・・・・・バイポ
ーラトランジスタ、ＤＩ、Ｄ２．Ｄ３．Ｄ４・・・・・
・ショットキバリヤダイオード、ｖｃｃ・・・・・・電
源、Ｍｌ・・・・・・ＭＯＳトランジスタ。 代理人 弁理士 内 原 音 第１図 第２図
Claims (1)
- 入力端子と該入力端子をベースに接続し、エミッタを第
１の抵抗を介して接地し、コレクタを第２の抵抗を介し
て電源に接続した第１のバイポーラトランジスタと、該
第１のバイポーラトランジスタのコレクタをベースに接
続し、コレクタを第１のショットキバリヤダイオードの
カソードに接続し、エミッタを第４の抵抗に接続した第
２のバイポーラトランジスタと、該第１のショットキバ
リヤダイオードのアノードと電源間に接続された第３の
抵抗と、該第２のバイポーラトランジスタのコレクタを
、コレクタに、該第２のバイポーラトランジスタのエミ
ッタをベースに接続し、エミッタを出力端子した接続し
た第３のバイポーラトランジスタと、該第４の抵抗の、
該第２のバイポーラトランジスタのエミッタとの接続点
でない方の一端とアノードを接続し、カソードを出力端
子に接続した第２のショットキバリヤダイオードと、出
力端子をコレクタに接続し、該第１のバイポーラトラン
ジスタのエミッタをベースに接続し、エミッタを接地し
た第４のバイポーラトランジスタと、ソースを該第２の
ショットキバリヤダイオードのアノードに接続し、ドレ
インを該第２のバイポーラトランジスタのエミッタに接
続し、ゲートに該入力端子に接続したＭＯＳトランジス
タを有することを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273792A JPH01114214A (ja) | 1987-10-28 | 1987-10-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273792A JPH01114214A (ja) | 1987-10-28 | 1987-10-28 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114214A true JPH01114214A (ja) | 1989-05-02 |
Family
ID=17532642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273792A Pending JPH01114214A (ja) | 1987-10-28 | 1987-10-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114214A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216017A (ja) * | 1989-12-29 | 1991-09-24 | Samsung Electron Co Ltd | ＢｉＣＭＯＳ ＴＴＬレベル駆動回路 |
-
1987
- 1987-10-28 JP JP62273792A patent/JPH01114214A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03216017A (ja) * | 1989-12-29 | 1991-09-24 | Samsung Electron Co Ltd | ＢｉＣＭＯＳ ＴＴＬレベル駆動回路 |
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