JP2776072B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2776072B2 JP2776072B2 JP3180651A JP18065191A JP2776072B2 JP 2776072 B2 JP2776072 B2 JP 2776072B2 JP 3180651 A JP3180651 A JP 3180651A JP 18065191 A JP18065191 A JP 18065191A JP 2776072 B2 JP2776072 B2 JP 2776072B2
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- transistor
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はレベル変換回路に関し、
特に出力部がバイポーラトランジスタとＭＩＳ電界効果
型トランジスタとで構成される型のレベル変換回路に関
する。
特に出力部がバイポーラトランジスタとＭＩＳ電界効果
型トランジスタとで構成される型のレベル変換回路に関
する。
【０００２】
【従来の技術】従来、レベル変換回路の回路形式として
は、図２に示すような、ＮチャンネルＭＯＳ電界効果型
トランジスタ（以後ＮＭＯＳトランジスタと記す）３お
よび４で構成されるカレントミラー型のものと、図４に
示すような、相補の入力信号ＩＮＴおよびＩＮＣを必要
とするフリップ・フロップ型のものとに大きく分けられ
ていた。
は、図２に示すような、ＮチャンネルＭＯＳ電界効果型
トランジスタ（以後ＮＭＯＳトランジスタと記す）３お
よび４で構成されるカレントミラー型のものと、図４に
示すような、相補の入力信号ＩＮＴおよびＩＮＣを必要
とするフリップ・フロップ型のものとに大きく分けられ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来のレベル
変換回路のうちカレントミラー型のものは、遅延時間は
速い。しかし、図２において、電圧ＲＥＦの設定の仕方
とカレントミラー型のＮＭＯＳトランジスタ３により貫
通電流が多く流れてしまい、消費電力が大きくなる。ま
た、駆動能力が低いので、出力に大きな負荷容量が接続
されるような場合には、駆動能力を高めるために駆動用
ゲートを付加しなければならないという欠点がある。
変換回路のうちカレントミラー型のものは、遅延時間は
速い。しかし、図２において、電圧ＲＥＦの設定の仕方
とカレントミラー型のＮＭＯＳトランジスタ３により貫
通電流が多く流れてしまい、消費電力が大きくなる。ま
た、駆動能力が低いので、出力に大きな負荷容量が接続
されるような場合には、駆動能力を高めるために駆動用
ゲートを付加しなければならないという欠点がある。
【０００４】一方、フリップフロップ型のものは、貫通
電流をおさえる回路構成になっているので、消費電力は
小さい。しかし、図３に示すように、回路を構成する素
子の点数が多い。このため面積が大きくなり、レイアウ
トにも制約が多く自由度が少ない。また、遅延時間も遅
くなるという欠点がある。
電流をおさえる回路構成になっているので、消費電力は
小さい。しかし、図３に示すように、回路を構成する素
子の点数が多い。このため面積が大きくなり、レイアウ
トにも制約が多く自由度が少ない。また、遅延時間も遅
くなるという欠点がある。
【０００５】
【課題を解決するための手段】本発明のレベル変換回路
は、ソース電極が基準電位点に接続され、ゲート電極が
入力端子に接続された第１のＮチャンネルＭＩＳ電界効
果型トランジスタと、ドレイン電極が前記第１のＮチャ
ンネルＭＩＳ電界効果型トランジスタのドレイン電極に
接続され、ゲート電極が前記入力端子に接続され、ソー
ス電極が電源電圧点に接続されたＰチャンネルＭＩＳ電
界効果型トランジスタと、コレクタ電極が前記電源電圧
点に接続され、ベース電極が前記第１のＮチャンネルＭ
ＩＳ電界効果型トランジスタのドレイン電極と前記Ｐチ
ャンネルＭＩＳ電界効果型トランジスタのドレイン電極
との接続点に接続され、エミッタ電極が出力端子に接続
されたバイポーラトランジスタと、ドレイン電極が前記
出力端子に接続され、ソース電極が前記基準電位点に接
続された第２のＮチャンネルＭＩＳ電界効果型トランジ
スタと、ドレイン電極が前記第２のＮチャンネルＭＩＳ
電界効果型トランジスタのゲート電極に接続され、ゲー
ト電極が前記第１のＮチャンネルＭＩＳ電界効果型トラ
ンジスタのドレイン電極と前記ＰチャンネルＭＩＳ電界
効果型トランジスタのドレイン電極との接続点に接続さ
れ、ソース電極が前記基準電位点に接続された第３のＮ
チャンネルＭＩＳ電界効果型トランジスタと、アノード
が前記入力端子に接続され、カソードが前記第２のＮチ
ャンネルＭＩＳ電界効果型トランジスタのゲート電極に
接続されたダイオードとを備えることを特徴とする。
は、ソース電極が基準電位点に接続され、ゲート電極が
入力端子に接続された第１のＮチャンネルＭＩＳ電界効
果型トランジスタと、ドレイン電極が前記第１のＮチャ
ンネルＭＩＳ電界効果型トランジスタのドレイン電極に
接続され、ゲート電極が前記入力端子に接続され、ソー
ス電極が電源電圧点に接続されたＰチャンネルＭＩＳ電
界効果型トランジスタと、コレクタ電極が前記電源電圧
点に接続され、ベース電極が前記第１のＮチャンネルＭ
ＩＳ電界効果型トランジスタのドレイン電極と前記Ｐチ
ャンネルＭＩＳ電界効果型トランジスタのドレイン電極
との接続点に接続され、エミッタ電極が出力端子に接続
されたバイポーラトランジスタと、ドレイン電極が前記
出力端子に接続され、ソース電極が前記基準電位点に接
続された第２のＮチャンネルＭＩＳ電界効果型トランジ
スタと、ドレイン電極が前記第２のＮチャンネルＭＩＳ
電界効果型トランジスタのゲート電極に接続され、ゲー
ト電極が前記第１のＮチャンネルＭＩＳ電界効果型トラ
ンジスタのドレイン電極と前記ＰチャンネルＭＩＳ電界
効果型トランジスタのドレイン電極との接続点に接続さ
れ、ソース電極が前記基準電位点に接続された第３のＮ
チャンネルＭＩＳ電界効果型トランジスタと、アノード
が前記入力端子に接続され、カソードが前記第２のＮチ
ャンネルＭＩＳ電界効果型トランジスタのゲート電極に
接続されたダイオードとを備えることを特徴とする。
【０００６】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１は、本発明の一実施例の回路図で
ある。
照して説明する。図１は、本発明の一実施例の回路図で
ある。
【０００７】図１を参照すると、本実施例では、Ｐチャ
ンネルＭＯＳ電界効果型トランジスタ（以後、ＰＭＯＳ
トランジスタと記す）１とＮＭＯＳトランジスタ２とで
インバータを構成し、入力が振幅の小さい信号の場合で
も、上記のインバータで電源電圧と接地電位との間をフ
ルスイングするようにして、バイポーラトランジスタ６
を完全にオン・オフさせるようにしている。又、ダイオ
ード５を付加し、入力信号ＩＮをレベルシフトさせてい
るので、入力がＮＭＯＳトランジスタのしきい値電圧よ
り高いロウレベルを持つような信号の場合でも、そのし
きい値電圧より高い入力のロウレベルをＮＭＯＳトラン
ジスタ４のしきい値電圧より下げて、ＮＭＯＳトランジ
スタをオン，オフさせることができる。
ンネルＭＯＳ電界効果型トランジスタ（以後、ＰＭＯＳ
トランジスタと記す）１とＮＭＯＳトランジスタ２とで
インバータを構成し、入力が振幅の小さい信号の場合で
も、上記のインバータで電源電圧と接地電位との間をフ
ルスイングするようにして、バイポーラトランジスタ６
を完全にオン・オフさせるようにしている。又、ダイオ
ード５を付加し、入力信号ＩＮをレベルシフトさせてい
るので、入力がＮＭＯＳトランジスタのしきい値電圧よ
り高いロウレベルを持つような信号の場合でも、そのし
きい値電圧より高い入力のロウレベルをＮＭＯＳトラン
ジスタ４のしきい値電圧より下げて、ＮＭＯＳトランジ
スタをオン，オフさせることができる。
【０００８】更に、ダイオード５のカソードにＮＭＯＳ
トランジスタ３を付加し、ダイオード５がオフの時にこ
のＮＭＯＳトランジスタ３をオンすることにより、ダイ
オード５の出力のノードがロウレベルになる遅延を手助
けしている。これ等のダイオード５およびＮＭＯＳトラ
ンジスタ３がないと、入力がＮＭＯＳトランジスタのし
きい値電圧より高いロウレベルを持つような信号の場合
は、ＮＭＯＳトランジスタ４が常にオン状態となり貫通
電流が流れてしまう。
トランジスタ３を付加し、ダイオード５がオフの時にこ
のＮＭＯＳトランジスタ３をオンすることにより、ダイ
オード５の出力のノードがロウレベルになる遅延を手助
けしている。これ等のダイオード５およびＮＭＯＳトラ
ンジスタ３がないと、入力がＮＭＯＳトランジスタのし
きい値電圧より高いロウレベルを持つような信号の場合
は、ＮＭＯＳトランジスタ４が常にオン状態となり貫通
電流が流れてしまう。
【０００９】尚、本実施例では、ＭＯＳトランジスタを
用いて説明したが、本発明はこれに限られるものではな
い。他の絶縁ゲート型電界効果トランジスタであっても
本実施例と同様の効果が得られることは明らかである。
用いて説明したが、本発明はこれに限られるものではな
い。他の絶縁ゲート型電界効果トランジスタであっても
本実施例と同様の効果が得られることは明らかである。
【００１０】
【発明の効果】以上説明したように、本発明は出力部を
バイポーラ・ＮＭＩＳトランジスタ構成にしているの
で、ＭＯＳトランジスタだけで出力部を構成した従来の
カレントミラー型のレベル変換回路に比べ、負荷駆動能
力を高めることができる。しかも、同じくバイポーラト
ランジスタ・ＭＩＳ構成の従来のフリップフロップ型の
レベル変換回路に比べ素子数が少ないので、その分遅延
時間を早くできる。更に、貫通電流をおさえる構成を設
けることにより消費電力を小さくすることができるとい
う効果を有する。この効果は、入力信号がＭＯＳトラン
ジスタのしきい値電圧より高いロウレベルを持つような
信号の場合に、特に有効である。
バイポーラ・ＮＭＩＳトランジスタ構成にしているの
で、ＭＯＳトランジスタだけで出力部を構成した従来の
カレントミラー型のレベル変換回路に比べ、負荷駆動能
力を高めることができる。しかも、同じくバイポーラト
ランジスタ・ＭＩＳ構成の従来のフリップフロップ型の
レベル変換回路に比べ素子数が少ないので、その分遅延
時間を早くできる。更に、貫通電流をおさえる構成を設
けることにより消費電力を小さくすることができるとい
う効果を有する。この効果は、入力信号がＭＯＳトラン
ジスタのしきい値電圧より高いロウレベルを持つような
信号の場合に、特に有効である。
【図１】本発明の一実施例によるレベル変換回路の回路
図である。
図である。
【図２】従来のカレントミラー型レベル変換回路の回路
図である。
図である。
【図３】従来のフリップ・フロップ型レベル変換回路の
回路図である。
回路図である。
【符号の説明】 １ ＰＭＯＳトランジスタ ２，３，４ ＮＭＯＳトランジスタ ５ ダイオード ６ バイポーラトランジスタ
Claims (1)
- 【請求項１】 ソース電極が基準電位点に接続され、ゲ
ート電極が入力端子に接続された第１のＮチャンネルＭ
ＩＳ電界効果型トランジスタと、 ドレイン電極が前記第１のＮチャンネルＭＩＳ電界効果
型トランジスタのドレイン電極に接続され、ゲート電極
が前記入力端子に接続され、ソース電極が電源電圧点に
接続されたＰチャンネルＭＩＳ電界効果型トランジスタ
と、 コレクタ電極が前記電源電圧点に接続され、ベース電極
が前記第１のＮチャンネルＭＩＳ電界効果型トランジス
タのドレイン電極と前記ＰチャンネルＭＩＳ電界効果型
トランジスタのドレイン電極との接続点に接続され、エ
ミッタ電極が出力端子に接続されたバイポーラトランジ
スタと、 ドレイン電極が前記出力端子に接続され、ソース電極が
前記基準電位点に接続された第２のＮチャンネルＭＩＳ
電界効果型トランジスタと、 ドレイン電極が前記第２のＮチャンネルＭＩＳ電界効果
型トランジスタのゲート電極に接続され、ゲート電極が
前記第１のＮチャンネルＭＩＳ電界効果型トランジスタ
のドレイン電極と前記ＰチャンネルＭＩＳ電界効果型ト
ランジスタのドレイン電極との接続点に接続され、ソー
ス電極が前記基準電位点に接続された第３のＮチャンネ
ルＭＩＳ電界効果型トランジスタと、 アノードが前記入力端子に接続され、カソードが前記第
２のＮチャンネルＭＩＳ電界効果型トランジスタのゲー
ト電極に接続されたダイオード とを備えることを特徴と
するレベル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180651A JP2776072B2 (ja) | 1991-07-22 | 1991-07-22 | レベル変換回路 |
| US07/900,421 US5254887A (en) | 1991-06-27 | 1992-06-18 | ECL to BiCMIS level converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180651A JP2776072B2 (ja) | 1991-07-22 | 1991-07-22 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548428A JPH0548428A (ja) | 1993-02-26 |
| JP2776072B2 true JP2776072B2 (ja) | 1998-07-16 |
Family
ID=16086929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180651A Expired - Fee Related JP2776072B2 (ja) | 1991-06-27 | 1991-07-22 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776072B2 (ja) |
-
1991
- 1991-07-22 JP JP3180651A patent/JP2776072B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548428A (ja) | 1993-02-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980331 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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