JP3607044B2 - 電圧切換え回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、異なる二つの電圧をプログラマブルに切換える電圧切換え回路に関する。
【０００２】
【従来の技術】
一般に、電力消費を抑えるために動作時とスタンバイ時で電源電圧を切換えたり、チップの端子を有効活用するために一つの端子に異なる信号電圧を選択的に出力したりすることが行われるが、こうした用途にはプログラマブルな電圧切換え回路が欠かせない。
【０００３】
図３は、従来の電圧切換え回路の構成図である。この図において、ＶＤＤ１、ＶＤＤ２は切換え対象の電圧（ここでは便宜的に電源電圧とする）であり、この回路は、相補的な制御信号Ｓ_１ 、Ｓ_１Ｘによって一対のｐＭＯＳ１、２の一方をオン状態とすることにより、そのオン状態のｐＭＯＳを通してＶｏｕｔをＶＤＤ１又はＶＤＤ２とし、このＶｏｕｔで負荷Ｒ_Ｌ をプログラマブルに駆動するというものである。例えば、Ｓ_１ をＬレベル（Ｓ_１ＸはＨレベル）にすると、左側のｐＭＯＳ１がオンしてＶｏｕｔがＶＤＤ１になる結果、Ｒ_Ｌ をＶＤＤ１で駆動できる。
【０００４】
【発明が解決しようとする課題】
しかしながら、かかる従来の電圧切換え回路にあっては、ｐＭＯＳ１、２の寄生ダイオード３、４の影響でＶＤＤ１とＶＤＤ２の間に無用な電流パスが生じることがあり、省電力性が損なわれるという問題点がある。
例えば、ＶＤＤ１＞ＶＤＤ２の場合、上述のように左側のｐＭＯＳ１をオン状態にすると、ＶｏｕｔはＶＤＤ１になるが、Ｖｏｕｔは右側の寄生ダイオード４のアノード電位でもあるから、ＶＤＤ１とＶＤＤ２の電位差が所定値（寄生ダイオード４の順方向電圧）を上回る場合、ＶＤＤ１→ｐＭＯＳ１→Ｖｏｕｔ→寄生ダイオード４→ＶＤＤ２の経路で無用な電流パスを生じてしまうからである。
【０００５】
そこで、本発明は、ｐＭＯＳの寄生ダイオードによる無用な電流パスを生じさせないことを目的とする。
【０００６】
請求項１に係る発明は、第１の端子にソース及び基板電位を接続した第１のｐＭＯＳと、第２の端子にソース及び基板電位を接続した第２のｐＭＯＳと、前記第１のｐＭＯＳのドレインにドレインを接続し出力端子にソースを接続した第１のｎＭＯＳと、前記第２のｐＭＯＳのドレインにドレインを接続し前記出力端子にソースを接続した第２のｎＭＯＳとを備え、前記第１及び第２のｎＭＯＳの基板電位を、前記第１の端子及び前記第２の端子の印加電位のうちの低い方の電位以下にしたことを特徴とする。
【０００７】
請求項２に係る発明は、第１の端子にソース及び基板電位を接続した第１のｐＭＯＳと、第２の端子にソース及び基板電位を接続しドレインを出力端子に接続した第２のｐＭＯＳと、前記第１のｐＭＯＳのドレインにドレインを接続し前記出力端子にソースを接続したｎＭＯＳとを備え、前記第２の端子の印加電位は、前記第１の端子の印加電位よりも大きく、前記ｎＭＯＳの基板電位を、前記第１の端子の印加電位以下にしたことを特徴とする。
【０００８】
本発明では、出力端子と第１の端子又は第２の端子との間に第１のｎＭＯＳ又は第２のｎＭＯＳ（請求項２に係る発明では出力端子と第１の端子との間にｎＭＯＳ）が介在し、これらｎＭＯＳの寄生ダイオードのアノードは基板電位に接続されている。基板電位は、上記のとおり、第１の端子及び前記第２の端子の印加電位のうちの低い方の電位以下である。説明の便宜上、第１の端子及び第２の端子の印加電位をそれぞれ正極性とすれば、典型的には、グランド電位である。すなわち、ｎＭＯＳの寄生ダイオードのアノードはグランド電位に接続されることとなり、要するに出力端子には接続されないから、仮にｐＭＯＳに寄生ダイオードがあったとしても、出力端子とこれら寄生ダイオードとの間にｎＭＯＳの寄生ダイオードが介在しないから、無用な電流パスは生じない。
【０００９】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１は本発明に係る電圧切換え回路の一実施例を示す図である。本実施例では、特に限定しないが、異なる電位の二つの電源電圧ＶＤＤ１、ＶＤＤ２（説明の便宜上、ＶＤＤ１＞ＶＤＤ２＞０Ｖとする）をプログラマブルに選択して負荷Ｒ_Ｌ を駆動する電源電圧切換え回路を例にしている。
【００１０】
まず、構成を説明すると、図１において、１０及び１１はｐＭＯＳ、１２及び１３はｎＭＯＳ、１４は第１のレベル変換部、１５は第２のレベル変換部である。なお、“ｐＭＯＳ”はｐチャネル型のＭＯＳトランジスタ、“ｎＭＯＳ”はｎチャネル型のＭＯＳトランジスタであり、いずれもエンハンスメント（ノーマリオフ）タイプのものである。
【００１１】
ＶＤＤ１を印加するためのノード１６を“第１の端子”、ＶＤＤ２を印加するためのノード１７を“第２の端子”、負荷Ｒ_Ｌ への出力電圧Ｖｏｕｔを取り出すためのノード１８を“出力端子”と呼称すれば、これらの端子と各トランジスタの間、及びトランジスタ相互の接続関係は、以下のとおりである。
（１）ｐＭＯＳ１０のソース→第１の端子１６
（２）ｐＭＯＳ１１のソース→第２の端子１７
（３）ｎＭＯＳ１２のソース→出力端子１８
（４）ｎＭＯＳ１３のソース→出力端子１８
（５）ｎＭＯＳ１２のドレイン→ｐＭＯＳ１０のドレイン
（６）ｎＭＯＳ１３のドレイン→ｐＭＯＳ１１のドレイン
すなわち、ｐＭＯＳ１０は特許請求の範囲に記載の第１のｐＭＯＳに相当し、ｎＭＯＳ１２は同第１のｎＭＯＳに相当し、ｐＭＯＳ１１は同第２のｐＭＯＳに相当し、ｎＭＯＳ１３は同第２のｎＭＯＳに相当することになる。
【００１２】
また、各トランジスタの基板電位は、図示のとおり、ｐＭＯＳ１０はＶＤＤ１、ｐＭＯＳ１１はＶＤＤ２であるが、ｎＭＯＳ１２とｎＭＯＳ１３は（図示の例の場合）グランド電位である。このグランド電位は、特許請求の範囲に記載の「第１の端子１６及び第２の端子１７の印加電位（ＶＤＤ１、ＶＤＤ２）のうちの低い方の電位（ＶＤＤ２）以下」に相当する。
【００１３】
Ｓ_１ とＳ_１Ｘは相補関係（一方がＬレベルのときに他方がＨレベルになる関係）にある一対の制御信号である。Ｓ_１ は左側のｐＭＯＳ１０のゲートに印加されると共に、第２のレベル変換部１５を介して右側のｎＭＯＳ１３のゲートに印加され、Ｓ_１Ｘは右側のｐＭＯＳ１１のゲートに印加されると共に、第１のレベル変換部１４を介して左側のｎＭＯＳ１２のゲートに印加されている。
【００１４】
ｎＭＯＳ１２のゲートに印加される信号Ｓ_１Ｘ’とｎＭＯＳ１３のゲートに印加される信号Ｓ_１’ は、そのＨレベルがそれぞれ第１のレベル変換部１４と第２のレベル変換部１５によって“所定値”にレベルアップされている。この所定値は、以下の説明でも明らかとなるが、Ｓ_１Ｘ’にあっては、ＶＤＤ２よりもｎＭＯＳのしきい値Ｖｔｈ＿ｎだけ高いレベル、Ｓ_１’ にあっては、ＶＤＤ１よりもＶｔｈ＿ｎだけ高いレベルである。
【００１５】
次に作用を説明する。Ｓ_１ をＬレベルにすると、Ｓ_１ＸはＨレベルになり、左側のｐＭＯＳ１０がオンし、右側のｐＭＯＳ１１はオフする。同時に、Ｓ_１Ｘ’（Ｈレベル）によって左側のｎＭＯＳ１２がオンし、Ｓ_１’ （Ｌレベル）によって右側のｎＭＯＳ１３がオフする。
したがって、この場合（Ｓ_１ ＝Ｌレベル）は、第１の端子１６と出力端子１２とが接続し、第２の端子１７と出力端子１８とが非接続になるので、ＶｏｕｔにはＶＤＤ１相当の電位が現れる。
【００１６】
但し、Ｖｏｕｔはオン側のｎＭＯＳ１２のソース電位であり、ｎＭＯＳのソース電位はゲート電位よりもＶｔｈ＿ｎだけ低くなるから、ゲート電位（すなわちＳ_１Ｘ’のＨレベル）を適正にしなればＶｏｕｔ＝ＶＤＤ１にならない。
第１のレベル変換部１４はＳ_１Ｘ’のＨレベルをＶＤＤ１＋Ｖｔｈ＿ｎにレベルアップするものである。同様な理由で、第２のレベル変換部１５はＳ_１’ のＨレベルをＶＤＤ２＋Ｖｔｈ＿ｎにレベルアップするものである。
【００１７】
以上のとおり、本実施例においては、制御信号Ｓ_１ 、Ｓ_１Ｘの論理を入れ替えるだけで、異なる電位の二つの電源電圧ＶＤＤ１、ＶＤＤ２をプログラマブルに選択して負荷Ｒ_Ｌ を駆動できるという電圧切換え回路を実現できるが、これに加えて、以下の格別な効果が得られる。
すなわち、図中に示す四つのダイオード記号１９〜２２は、各トランジスタの寄生ダイオードを表わしているが、ｐＭＯＳ１９、１７の寄生ダイオード１９、２０はそのアノードとカソードをソース−ドレイン間に接続しているのに対して、ｎＭＯＳ１２、１３の寄生ダイオード２１、２２はカソードだけをドレインに接続（アノードはグランドに接続）している。これは、ｎＭＯＳ１２、１３の基板電位をグランドにしたからであり、寄生ダイオードのアノードはｎＭＯＳの基板に接続されるからである。
【００１８】
したがって、このような寄生ダイオード１９〜２２の接続関係によれば、例えば、第１の端子１６と出力端子１８との間が接続された場合、出力端子１８と第２の端子１７の間に寄生ダイオードを含む無用な電流パスが生じないため、省電力性を損なうことがない。
なお、上記実施例は、ＶＤＤ１＞ＶＤＤ２やＶＤＤ１＜ＶＤＤ２のいずれの条件にも適用できる点で実用的であるが、一方の条件だけを考慮するのであれば、図２に示すように、高電位側だけにｎＭＯＳとレベル変換部を設けて構成を簡素化してもよい。
【００１９】
すなわち、図２（ａ）はＶＤＤ１＜ＶＤＤ２の条件に適用できるもの、図２（ｂ）はＶＤＤ１＞ＶＤＤ２の条件に適用できるものである。図２（ｂ）の動作は上記実施例と同様であるため省略するが、ＶＤＤ１＜ＶＤＤ２の条件でＶｏｕｔにＶＤＤ１を取り出す場合は、図２（ａ）において、Ｓ_１ をＬレベル（Ｓ_１ＸをＨレベル）にすればよい。ｐＭＯＳ１０がオン、ｐＭＯＳ１１がオフし、同時に第１のレベル変換部１４からのＳ_１Ｘ’（Ｈレベル）によりｎＭＯＳ１２がオンするため、ＶｏｕｔにＶＤＤ１を取り出すことができる。この場合、ＶｏｕｔとＶＤＤ２の間には右側のｐＭＯＳ１１の寄生ダイオード２０が介在するが、このときのＶｏｕｔはＶＤＤ１であり、ＶＤＤ１＜Ｖｄｄ２であるから、寄生ダイオード２０は逆バイアスとなって無用な電流パスを生じない。
【００２０】
また、上記各実施例では、ｎＭＯＳの基板電位をグランドとしているが、これに限らない。要は、第１の端子１６及び第２の端子１７の印加電位（ＶＤＤ１、ＶＤＤ２）のうちの低い方の電位以下の安定した電位であればよい。但し、基板電位はＭＯＳトランジスタの実効しきい値に影響を与えるいわゆるバックゲート効果をもつから、その基板電位に合わせてＳ_１’ やＳ_１Ｘ’のレベルアップ分を調整すべきである。
【００２１】
【発明の効果】
本発明によれば、電圧切換え回路の無用な電流パスを回避して省電力性を改善できるという従来技術にない格別な効果が得られる。
【図面の簡単な説明】
【図１】一実施例の構成図である。
【図２】一実施例の簡素化した構成図である。
【図３】従来の構成図である。
【符号の説明】
１０：第１のｐＭＯＳ
１１：第２のｐＭＯＳ
１２：第１のｎＭＯＳ
１３：第２のｎＭＯＳ
１６：第１の端子
１７：第２の端子
１８：出力端子

Claims (2)

1. 第１の端子にソース及び基板電位を接続した第１のｐＭＯＳと、
   第２の端子にソース及び基板電位を接続した第２のｐＭＯＳと、
   前記第１のｐＭＯＳのドレインにドレインを接続し出力端子にソースを接続した第１のｎＭＯＳと、
   前記第２のｐＭＯＳのドレインにドレインを接続し前記出力端子にソースを接続した第２のｎＭＯＳとを備え、
   前記第１及び第２のｎＭＯＳの基板電位を、前記第１の端子及び前記第２の端子の印加電位のうちの低い方の電位以下にしたことを特徴とする電圧切換え回路。
2. 第１の端子にソース及び基板電位を接続した第１のｐＭＯＳと、
   第２の端子にソース及び基板電位を接続しドレインを出力端子に接続した第２のｐＭＯＳと、
   前記第１のｐＭＯＳのドレインにドレインを接続し前記出力端子にソースを接続したｎＭＯＳとを備え、
   前記第２の端子の印加電位は、前記第１の端子の印加電位よりも大きく、
   前記ｎＭＯＳの基板電位を、前記第１の端子の印加電位以下にしたことを特徴とする電圧切換え回路。

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