JP2707956B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2707956B2 JP2707956B2 JP5294991A JP29499193A JP2707956B2 JP 2707956 B2 JP2707956 B2 JP 2707956B2 JP 5294991 A JP5294991 A JP 5294991A JP 29499193 A JP29499193 A JP 29499193A JP 2707956 B2 JP2707956 B2 JP 2707956B2
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- mos transistor
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に高速で動作するＣＭＯＳ ＩＣの出力回路に関す
る。
特に高速で動作するＣＭＯＳ ＩＣの出力回路に関す
る。
【０００２】
【従来の技術】従来この種のＣＭＯＳ ＩＣの出力回路
は、図７に示すようにＰチャンネルＭＯＳトランジスタ
２と、ＮチャンネルＭＯＳトランジスタ３とで構成され
ており、ハイレベル出力時はＰチャンネルＭＯＳトラン
ジスタ２がＯＮ状態，ＮチャンネルＭＯＳトランジスタ
３がＯＦＦ状態となり出力端子４には電源電圧に近い電
圧が出力される。
は、図７に示すようにＰチャンネルＭＯＳトランジスタ
２と、ＮチャンネルＭＯＳトランジスタ３とで構成され
ており、ハイレベル出力時はＰチャンネルＭＯＳトラン
ジスタ２がＯＮ状態，ＮチャンネルＭＯＳトランジスタ
３がＯＦＦ状態となり出力端子４には電源電圧に近い電
圧が出力される。
【０００３】
【発明が解決しようとする課題】この従来のＣＭＯＳ
ＩＣの出力回路では、出力信号の振幅レベルが大きい
為、クロックライン等の高速回路における高周波成分が
大きく、放射ノイズ，クロストークノイズの原因となっ
ている。
ＩＣの出力回路では、出力信号の振幅レベルが大きい
為、クロックライン等の高速回路における高周波成分が
大きく、放射ノイズ，クロストークノイズの原因となっ
ている。
【０００４】本来ＴＴＬレベルインターフェースの回路
においては、信号の振幅は３Ｖ以上である必要はなく、
ＴＴＬのスレッショルド電圧１．４Ｖに対し、ハイレベ
ル２Ｖ以上，ローレベル０．８Ｖ以下であれば十分動作
する。
においては、信号の振幅は３Ｖ以上である必要はなく、
ＴＴＬのスレッショルド電圧１．４Ｖに対し、ハイレベ
ル２Ｖ以上，ローレベル０．８Ｖ以下であれば十分動作
する。
【０００５】従って、ＣＭＯＳ ＩＣの出力レベルもハ
イレベルで３Ｖ以下に抑えることが放射ノイズ，クロス
トークノイズの低減という観点から見て望ましい。特に
クロックライン等のノイズ源として問題となるラインの
振幅は、できるだけ小さくする必要がある。
イレベルで３Ｖ以下に抑えることが放射ノイズ，クロス
トークノイズの低減という観点から見て望ましい。特に
クロックライン等のノイズ源として問題となるラインの
振幅は、できるだけ小さくする必要がある。
【０００６】また、特開昭６２−２８７６６０号に見ら
れるように、入力回路を構成するトランジスタの電源線
に電圧降下素子を直列に接続して、入力スレッショルド
レベルを下げる技術はすでに提案されているが、出力回
路に電圧降下素子をもちいて、出力波形の振幅を低く抑
える例はまだ提案されていない。
れるように、入力回路を構成するトランジスタの電源線
に電圧降下素子を直列に接続して、入力スレッショルド
レベルを下げる技術はすでに提案されているが、出力回
路に電圧降下素子をもちいて、出力波形の振幅を低く抑
える例はまだ提案されていない。
【０００７】それ故、本発明は、このような問題点を解
決するもので、ＣＭＯＳ ＩＣの出力回路のハイレベル
出力電圧を下げ、放射ノイズ，クロストークノイズの発
生を抑制する半導体集積回路を提供することを目的とす
るものである。
決するもので、ＣＭＯＳ ＩＣの出力回路のハイレベル
出力電圧を下げ、放射ノイズ，クロストークノイズの発
生を抑制する半導体集積回路を提供することを目的とす
るものである。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は上記目的を達成するために、半導体集積回路の出力回
路において、電源供給端子と接地端子間に内部ロジック
を挿入し、かつこの内部ロジックと並列にＰチャンネル
ＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジ
スタを接続し、内部ロジックの出力側にＰチャンネルＭ
ＯＳトランジスタおよびＮチャンネルＭＯＳトランジス
タの双方のゲート電極を接続し、ＰチャンネルＭＯＳト
ランジスタの電源供給ラインに降圧用の複数のダイオー
ドをそれぞれが順方向で且つ直列に接続している。
は上記目的を達成するために、半導体集積回路の出力回
路において、電源供給端子と接地端子間に内部ロジック
を挿入し、かつこの内部ロジックと並列にＰチャンネル
ＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジ
スタを接続し、内部ロジックの出力側にＰチャンネルＭ
ＯＳトランジスタおよびＮチャンネルＭＯＳトランジス
タの双方のゲート電極を接続し、ＰチャンネルＭＯＳト
ランジスタの電源供給ラインに降圧用の複数のダイオー
ドをそれぞれが順方向で且つ直列に接続している。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例である半導体集積回路の回
路図である。
る。図１は本発明の一実施例である半導体集積回路の回
路図である。
【００１０】この半導体集積回路は、図１において、電
源供給端子６と接地端子７間に内部ロジック１を挿入
し、さらにこの内部ロジック１と並列にＰチャンネルＭ
ＯＳトランジスタ２およびＮチャンネルＭＯＳトランジ
スタ３を接続し、内部ロジック１の出力側にＰチャンネ
ルＭＯＳトランジスタ２およびＮチャンネルＭＯＳトラ
ンジスタ３の双方のゲート電極を接続している。またＰ
チャンネルＭＯＳトランジスタ２の電源供給ラインには
降圧用ダイオード５が順方向で接続されている。この降
圧用ダイオード５は複数のダイオード５ａが順方向で直
列に接続されており、この実施例では４個直列に接続し
たものを使用している。 ここで、本発明の回路構成に
ついて具体的に説明する。
源供給端子６と接地端子７間に内部ロジック１を挿入
し、さらにこの内部ロジック１と並列にＰチャンネルＭ
ＯＳトランジスタ２およびＮチャンネルＭＯＳトランジ
スタ３を接続し、内部ロジック１の出力側にＰチャンネ
ルＭＯＳトランジスタ２およびＮチャンネルＭＯＳトラ
ンジスタ３の双方のゲート電極を接続している。またＰ
チャンネルＭＯＳトランジスタ２の電源供給ラインには
降圧用ダイオード５が順方向で接続されている。この降
圧用ダイオード５は複数のダイオード５ａが順方向で直
列に接続されており、この実施例では４個直列に接続し
たものを使用している。 ここで、本発明の回路構成に
ついて具体的に説明する。
【００１１】この回路は、電源供給端子６を内部ロジッ
ク１の一端に接続し、さらに降圧用ダイオード５のカソ
ード端子にも接続している。また、ＰチャンネルＭＯＳ
トランジスタ２のソース電極を上記降圧用ダイオード５
のアノード端子に接続し、ゲート電極を内部ロジック１
の出力側に接続している。
ク１の一端に接続し、さらに降圧用ダイオード５のカソ
ード端子にも接続している。また、ＰチャンネルＭＯＳ
トランジスタ２のソース電極を上記降圧用ダイオード５
のアノード端子に接続し、ゲート電極を内部ロジック１
の出力側に接続している。
【００１２】そして、接地端子７を内部ロジック１の接
地側の端子に接続し、さらにＮチャンネルＭＯＳトラン
ジスタ３のソース電極にも接続し、内部ロジック１の出
力側にＮチャンネルＭＯＳトランジスタ３のゲート電極
を接続している。
地側の端子に接続し、さらにＮチャンネルＭＯＳトラン
ジスタ３のソース電極にも接続し、内部ロジック１の出
力側にＮチャンネルＭＯＳトランジスタ３のゲート電極
を接続している。
【００１３】出力端子４は、ＰチャンネルＭＯＳトラン
ジスタ２のドレイン電極とＮチャンネルＭＯＳトランジ
スタ３のドレイン電極との双方に接続されている。
ジスタ２のドレイン電極とＮチャンネルＭＯＳトランジ
スタ３のドレイン電極との双方に接続されている。
【００１４】次に上記構成における本発明の半導体集積
回路の動作について説明する。
回路の動作について説明する。
【００１５】内部ロジック１から出力された出力信号
は、ＰチャンネルＭＯＳトランジスタ２とＮチャンネル
ＭＯＳトランジスタ３でスイッチングされて出力端子４
に出力される。
は、ＰチャンネルＭＯＳトランジスタ２とＮチャンネル
ＭＯＳトランジスタ３でスイッチングされて出力端子４
に出力される。
【００１６】本発明の回路の出力がハイレベルの時、Ｐ
チャンネルＭＯＳトランジスタ２はＯＮ状態となり、出
力端子４には電源供給端子６から電圧が印加されるが、
この時降圧用ダイオード５の順方向電圧降下のため、ダ
イオード１個あたり約０．６Ｖの電圧降下が生じる。降
圧用ダイオード５が４段であった場合、トータルでの電
圧降下は０．６×４＝２．４Ｖとなり、出力端子４に出
力される電圧は電源電圧−２．４Ｖとなる。
チャンネルＭＯＳトランジスタ２はＯＮ状態となり、出
力端子４には電源供給端子６から電圧が印加されるが、
この時降圧用ダイオード５の順方向電圧降下のため、ダ
イオード１個あたり約０．６Ｖの電圧降下が生じる。降
圧用ダイオード５が４段であった場合、トータルでの電
圧降下は０．６×４＝２．４Ｖとなり、出力端子４に出
力される電圧は電源電圧−２．４Ｖとなる。
【００１７】電源電圧は通常５Ｖを使用する場合が多
く、その場合はハイレベル出力電圧は５Ｖ−２．４Ｖ＝
２．６Ｖとなる。これは従来のＣＭＯＳ ＩＣの出力レ
ベル約５Ｖの時と比べ、約半分の出力レベルであり、問
題となる高周波ノイズも２．６／５倍つまり−５．６ｄ
Ｂ減少したこととなる。
く、その場合はハイレベル出力電圧は５Ｖ−２．４Ｖ＝
２．６Ｖとなる。これは従来のＣＭＯＳ ＩＣの出力レ
ベル約５Ｖの時と比べ、約半分の出力レベルであり、問
題となる高周波ノイズも２．６／５倍つまり−５．６ｄ
Ｂ減少したこととなる。
【００１８】次に、図２乃至図６を用いて、本発明の第
２の実施例について説明する。図２は本発明の第２の実
施例である半導体集積回路の回路図、図３は第２の実施
例の使用例を示す図、図４は図３の回路を使用した場合
の出力波形図、図５は第２の実施例の別の使用例を示す
図、図６は図５の回路を使用した場合の出力波形図であ
る。
２の実施例について説明する。図２は本発明の第２の実
施例である半導体集積回路の回路図、図３は第２の実施
例の使用例を示す図、図４は図３の回路を使用した場合
の出力波形図、図５は第２の実施例の別の使用例を示す
図、図６は図５の回路を使用した場合の出力波形図であ
る。
【００１９】図２に示す第２の実施例において、出力端
子４へ出力される電圧値を可変する出力電圧切替用トラ
ンジスタ８は降圧用ダイオード５の各素子の両端に並列
に接続され、さらに内部ロジック１にも接続されてい
る。つまり、出力電圧切替用トランジスタ８のソース電
極をダイオード５ａのカソード端子に接続し、ドレイン
電極をアノード端子に接続し、ゲート電極を内部ロジッ
ク１に接続している。この出力電圧切替用トランジスタ
８を各ダイオード５ａ間に接続する。この第２の実施例
の場合、出力電圧切替用トランジスタ８は、第１トラン
ジスタ８ａ，第２トランジスタ８ｂおよび第３トランジ
スタ８ｃから構成されている。但し、第３トランジスタ
８ｃはＰチャンネルＭＯＳトランジスタ２のソース電極
側の２つのダイオード間に接続されている。
子４へ出力される電圧値を可変する出力電圧切替用トラ
ンジスタ８は降圧用ダイオード５の各素子の両端に並列
に接続され、さらに内部ロジック１にも接続されてい
る。つまり、出力電圧切替用トランジスタ８のソース電
極をダイオード５ａのカソード端子に接続し、ドレイン
電極をアノード端子に接続し、ゲート電極を内部ロジッ
ク１に接続している。この出力電圧切替用トランジスタ
８を各ダイオード５ａ間に接続する。この第２の実施例
の場合、出力電圧切替用トランジスタ８は、第１トラン
ジスタ８ａ，第２トランジスタ８ｂおよび第３トランジ
スタ８ｃから構成されている。但し、第３トランジスタ
８ｃはＰチャンネルＭＯＳトランジスタ２のソース電極
側の２つのダイオード間に接続されている。
【００２０】このように構成された本回路は、内部ロジ
ック１からの制御信号により出力電圧切替用トランジス
タ８をＯＮ又はＯＦＦして、降圧用ダイオード５を必要
に応じてバイパスさせ、出力端子４に出力される電圧を
切り替える。図２に示す回路では、出力電圧を４段階に
切り替えることができる。
ック１からの制御信号により出力電圧切替用トランジス
タ８をＯＮ又はＯＦＦして、降圧用ダイオード５を必要
に応じてバイパスさせ、出力端子４に出力される電圧を
切り替える。図２に示す回路では、出力電圧を４段階に
切り替えることができる。
【００２１】ここで、上記第２の実施例を使用した例に
ついて図３を用いて説明する。出力は高速クロックライ
ン９を通り、入力側ＩＣ１０へ接続されている。この場
合高速クロックライン９は高周波成分を多く含んでお
り、ノイズ源となるので、出力の振幅はできるだけ小さ
くする必要がある。そこで、第１トランジスタ８ａ，第
２トランジスタ８ｂおよび第３トランジスタ８ｃをＯＦ
Ｆ状態とし、降圧用ダイオード５をすべて有効とし、図
４に示すような出力波形を得る。
ついて図３を用いて説明する。出力は高速クロックライ
ン９を通り、入力側ＩＣ１０へ接続されている。この場
合高速クロックライン９は高周波成分を多く含んでお
り、ノイズ源となるので、出力の振幅はできるだけ小さ
くする必要がある。そこで、第１トランジスタ８ａ，第
２トランジスタ８ｂおよび第３トランジスタ８ｃをＯＦ
Ｆ状態とし、降圧用ダイオード５をすべて有効とし、図
４に示すような出力波形を得る。
【００２２】図５は第２の発明のもう一つの使用例であ
る。出力端子４がアクティブローの信号を受信側ＩＣ１
２へ伝送する場合においては、途中の伝送線路にノイズ
１１が入った時の誤動作を防ぐため、ハイレベルを高く
しておいた方がよい。このような場合、図３の第１トラ
ンジスタ８ａをＯＮ，第２トランジスタ８ｂをＯＮ，第
３トランジスタ８ｃをＯＦＦにすることにより、降圧用
ダイオード４つの内２つのみを有効にすることができ、
出力端子４に出力されるハイレベル電圧は電源電圧−
（０．６×２）Ｖとなり、電源電圧が５Ｖであった場合
は３．８Ｖとなる。
る。出力端子４がアクティブローの信号を受信側ＩＣ１
２へ伝送する場合においては、途中の伝送線路にノイズ
１１が入った時の誤動作を防ぐため、ハイレベルを高く
しておいた方がよい。このような場合、図３の第１トラ
ンジスタ８ａをＯＮ，第２トランジスタ８ｂをＯＮ，第
３トランジスタ８ｃをＯＦＦにすることにより、降圧用
ダイオード４つの内２つのみを有効にすることができ、
出力端子４に出力されるハイレベル電圧は電源電圧−
（０．６×２）Ｖとなり、電源電圧が５Ｖであった場合
は３．８Ｖとなる。
【００２３】ここで図５の使用例での出力波形を図６に
示す。スレッショルドレベルに対しハイ側のマージンが
大きくなり、ノイズの影響を受けにくくなっている。
示す。スレッショルドレベルに対しハイ側のマージンが
大きくなり、ノイズの影響を受けにくくなっている。
【００２４】
【発明の効果】以上説明したように、本発明は、出力波
形の振幅を低く抑えることができる為、信号の高調波の
レベルも下がり、放射ノイズ，クロストークノイズを低
減できる。また、出力のレベルを任意に選択できるの
で、外来ノイズに対するノイズマージンと放射ノイズの
レベルを考慮した最適な出力振幅を得ることができる。
形の振幅を低く抑えることができる為、信号の高調波の
レベルも下がり、放射ノイズ，クロストークノイズを低
減できる。また、出力のレベルを任意に選択できるの
で、外来ノイズに対するノイズマージンと放射ノイズの
レベルを考慮した最適な出力振幅を得ることができる。
【図１】本発明の一実施例である半導体集積回路の回路
図である。
図である。
【図２】本発明の第２の実施例である半導体集積回路の
回路図である。
回路図である。
【図３】第２の実施例の使用例を示す図である。
【図４】図３の回路を使用した場合の出力波形図であ
る。
る。
【図５】第２の実施例の別の使用例を示す図である。
【図６】図５の回路を使用した場合の出力波形図であ
る。
る。
【図７】従来のＣＭＯＳ ＩＣの出力回路図である。
１ 内部ロジック ２ ＰチャンネルＭＯＳトランジスタ ３ ＮチャンネルＭＯＳトランジスタ ５ 降圧用ダイオード
Claims (1)
- 【請求項１】半導体集積回路の出力回路において、電源
供給端子と設置端子間に内部ロジックを挿入し、かつこ
の内部ロジックと並列にＰチャンネルＭＯＳトランジス
タおよびＮチャンネルＭＯＳトランジスタを接続し、前
記内部ロジックの出力側に前記ＰチャンネルＭＯＳトラ
ンジスタおよびＮチャンネルＭＯＳトランジスタの双方
のゲート電極を接続し、前記ＰチャンネルＭＯＳトラン
ジスタの電源供給ラインに降圧用の複数のダイオードを
それぞれが順方向で且つ直列に接続し、 且つ、出力電圧を切り替えるための切替素子を前記降圧
用の複数のダイオードの各素子の両端に並列に接続し、
前記切り替え素子のゲート電極を前記内部ロジックに接
続し たことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294991A JP2707956B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5294991A JP2707956B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154231A JPH07154231A (ja) | 1995-06-16 |
| JP2707956B2 true JP2707956B2 (ja) | 1998-02-04 |
Family
ID=17814937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5294991A Expired - Fee Related JP2707956B2 (ja) | 1993-11-25 | 1993-11-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2707956B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098638A (ja) * | 1995-06-21 | 1997-01-10 | Nec Corp | Ｃｍｏｓ入出力バッファ回路 |
| JP2002043842A (ja) * | 2000-07-26 | 2002-02-08 | Oki Electric Ind Co Ltd | Ｌｃ共振回路及び電圧制御型発振回路 |
| JP4501728B2 (ja) | 2005-03-08 | 2010-07-14 | 日本電気株式会社 | クロストークエラー制御装置、クロストークエラー制御方法およびクロストークエラー制御プログラム |
| JP7422083B2 (ja) * | 2018-10-24 | 2024-01-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体回路および半導体システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60237724A (ja) * | 1984-05-11 | 1985-11-26 | Hitachi Ltd | 相補形ｍｏｓ論理ゲ−ト |
| JPH02122724A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | レベル変換回路 |
| JPH0288317U (ja) * | 1988-12-26 | 1990-07-12 | ||
| JPH04130603A (ja) * | 1990-09-20 | 1992-05-01 | Fujitsu Ltd | 電子可変抵抗器及びタイマ信号発生装置 |
-
1993
- 1993-11-25 JP JP5294991A patent/JP2707956B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07154231A (ja) | 1995-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970916 |
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