KR890004958B1 - 반도체 집적회로 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로
제1도는 CMOS구성에 의한 종래 인버터의 회로도.
제2도는 제1도에 따른 회로의 동작 파형도.
제3도는 제 1도에 따른 회로의 특성도.
제4도는 본 발명의 일실시예를 나타낸 회로 구성도.
제5도는 제 4 도에 따른 회로의 동작 파형도.
제6도는 제 4 도에 따른 회로의 특성도.
제7도는 본 발명의 다른 실시예를 나타낸 회로구성도.
제8도는 본 발명의 또다른 실시예를 나타낸회로구성도.
제9도는 제 8도의 실시예 회로를 구체적으로 나타낸 회로도.
제10도는 제 9도의 본 발명의 효과를 나타낸 특성도.
제11도는 제 6도의 회로를 직적회로로 만들때의 패턴 평면도.
제12도∼제17도는 본 발명의 다른 실시예를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
11 : P챈널 MOS트랜지스터 12 : n챈널 MOS트랜지스터
13, 21 : 신호 출력단자 14 : n챈널 엔헨스멘트형 MOS트랜지스터
22 : 부하회로 23 : n챈널 트랜지스터회로
26 : p챈널 트랜지스터회로
본 발명은 고신뢰성을 갖는 반도체 집적회로에 관한 것으로서, 특히 실효챈널 길이가 1미크론 정도이거나 그 이하가 되는 짧은 챈널의 MOS트랜지스터를 사용한 반도체 집적회로에 관한 것이다.
일반적으로 MOS트랜지스터에서는 실효 챈널길이가 1미크론 정도이거나 그 이하가 되면 드레인부근에 발생하는 핫캐리어(hot carrier)의 영향을 받아 문턱전압(thre shold voltage)가 변동한다는 것이 알려져 있다. 그런데 여기서 정의하고 있는 1미크론정도의 실효챈널 길이라 함은 현재의 MOS기술로 형성시킬 수 있는 최소의 칫수인 1.2미크론이 되는 실효챈널길이를 말하는 것이다.
그런데 상기와 같은 핫채리어의 영향때문에 발생되는 문턱전압과 콘덕턴스의 변동을 핫캐리어 문제라 칭하는데 이러한 형상은 실효챈널 길이가 1미크론정도이거나 그 이하가 되는 짧은 챈널의 트랜지스터를 사용하게 되는 VLSI(초집적회로)이 신뢰성을 저하시키기 때문에 이것이 커다란 문제점으로 대두되어 종래부터 여러가지 대책이 시도되고 있는바, 그 예로서는 드레인의 불순물농도 분포를 제어함으로써 문턱전압의 변동이 적은 MOS트랜지스터를 구성하는 것이 시도되고 있으나, 이와같은 대책에 따른 개선효과는 높아야 한자리 숫자정도여서 아직 신뢰성이 충분하지가 못하다. 그런데 핫캐리어에 의한 MOS 트랜지스터가 열화되는 정도는 기판전류가 크면 클수록 심해진다는 것도 알려져 있다.
제 1도는 CMOS구성에 따른 종래의 인버터의 회로도로서 이 인버터는 주지되어져 있는 바와같이 p챈널 MOS트랜지스터(1)와 n채널 MOS트랜지스터(2)로 구성된 하나의 인버터는 p챈널 MOS트랜지스터(1)의 게이트와 n챈널 MOS트랜지스터(2)의 게이트, p채널 MOS트랜지스터(1)드레인과 n채널 MOS트랜지스터(2)의 드레인을 서로 접속시켜, 입력신호(N1)를 공통게이트로 공급되면 공통드레인으로 부터 출력신호(N2)를 얻을수 있도록 된 것이다.
제2(a)도는 제 1도에 도시된 종래의 인버터에서의 입출력신호(N1)(N2)의 변화를 나타낸 파형도이고, 제2(b)도는 그에 대응되는 기판전류(Isub)의 변화를 나타낸 파형도이다. 또한 제3도는 상기입출력신호(N1)(N2)를 게이트-소오스간 전압(Vag)및 드레인-소오스간전압(Vds)에 관해서 이를 평면적으로 나타낸 특성도로서, 여기에는 등기판전류 곡선(equivalent substrate current곡선)도 부가되어 도시되어져 있다. 한편 이 제 3 도의 특성도에서 곡선(Moff)은 트랜지스터(2)가 온상 태에서 오프상태로 변화할때의 Vgs-Vds궤적이고, 곡선(Mon)은 트랜지스터(2)가 오프상태에서 온상태로 변화할때의 Vgs-Vds궤적이며, 기타의 곡선들은 기판전류(Isub)의 등가기판 전류곡선들이다.
그런데 제 1 도에 도시되어져 있는 인버터에 있어서는 입력신호(N1)가 로우레벨에서 하이레벨로 변화하고, p챈널 MOS트랜지스터(1)가 온상태에서 오프상태로 변화하는 한편 n챈널 Mos트랜지스터(2)가 오프상태에서 온상태로 변화할때에는 제2(b)도에 도시된 바와 같이 큰 기판전류가 흐르게 되는바, 그 이유는 제 3도는 도시되어져 있는 바와같이 Vgs-Vds궤적(Mon)이 기판전류가 큰 영역을 통과하게 되기 때문이다. 이와같이 종래의 회로에서는 핫캐리어에 의해 큰 기판전류가 흐르게 되어 Mos트랜지스터의 특성이 크게 열화하게 되는 문제점이 발생하게되고, 이때문에 종래의 인버터는 특성의 열화가 심하게되어 신뢰성에 있어 문제가 있었다. 이러한 형상은 인버터뿐만아니라 일반적인 논리회로등에서도 마찬가지인바, 이에대한 대책으로서는 전원전압을 일반적으로 쓰여지고 있는 5V로부터 3V로 저하시켜 트랜지스터의 드레인부근에 발생하는 높은 전계를 감소킴으로서 상기 기판전류를 감소시키는 거싱 고려되고 있다. 그러나 이와같은 방법으로서는 회로의 동작속도가 5V전원인때와 비교하여 겨의 3/5으로 떨어져 버리기 때문에 의도적으로 짧은 챈널길이이 Mos트랜지스터를 사용하므로서 고속 및 대용량의 VLSI를 만들려고 해도 신뢰성의 문제때문에 당초의 목적을 달설할 수 가 없게된다.
본 발명은 상기와 같은 문제점을 해결하기 이해 발명한 것으로서, 실효챈널 길이가 1미크론정도이거나 그 이하가 되는 짧은 챈널의 Mos트랜지스터를 사용하여 구성시켜도 핫캐리어에 의한 특성의 열화가 일어나지 않아서 그때문에 신뢰성이 높은 반도체 집적회로를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 반도체 집적회로에 있어서는 적어도 1개의 n챈널 Mos트랜지스터로 구성된 트랜지스터 회로의 출력단과 신호출력단자와의 사이에 항상 온상태로 되는 n챈널엔헨스 메트형 Mos트랜지스터를 삽입함으로써 트랜지스터 회로를 구성하는 트랜지스터의 드레인 부근의 전계를 감소시키고, 이렇게하여 스위칭 동작시에 트랜지스터의 게이트-소오스 및 드레인-소오스 사이이 전압궤적이 큰 기판전류영역을 통과하지 않도록 제어하고, 이에따라 드레인부근의 핫캐리어 발생을 줄이므로써 특성열화가 적은 고신뢰성을 달성하고 있다.
이하 도면을 참조하여 본 발명의 일실시예를 설명하면 다음과 같다.
제 4 도는 본 발명의 반도체 집적회로를 종래와 마찬가지로 CMOS구성의 인버터에 실시한 경우의 회로도이다.
이 실시예의 회로에서는 p채널 및 n채널 Mos트랜지스터(11)(12)로 종래의 인버터 신호출력단자(13)와 상기 n챈널 Mos트랜지스터 (12)사이에 새로 n채널 Mos트랜지스터(4)의 소오스-드레인의 회로가 삽입되어 있다. 이 Mos트랜지스터(14)의 게이트에는 소정의 전압, 예컨대 정극성의 전원전압(Vcc)이 공급되고, 항상 온상태가 되도록 제어된다. 또한 상기한 트랜지스터(11)(12)(14)는 모두 드레인부근에 있어서 높은 전계가 문제가 되는 실효챈널길이가 1미크론 정도이거나 그 이하의 짧은 챈널 Mos트랜지스터로 구성되어 있다.
제5도는 상기한 인버터의 공통게이트에 공급되는 입력신호(N11), 신호출력단자(13)에서 출력되는 신호(N12) 및 트랜지스터(14)(12)의 접속노오드신호(N13)각각의 전압 변화를 나타내는 파형도이고, 제 6도는 상기 입출력신호(N11)(N12)를 게이트 -소오스간전압(Vgs) 및 드레인 -소오스간전압(Vds)의 평면에 나타낸 특성도이며, 여기서 부가하여 등가기판전류 곡선도 나타나 있다. 제 6도의 특성도에 있어서, 곡선(M12off)은 트랜지스터(12)가 온상태에서 오프상태로 변화할때의 Vgs-Vds궤적이고, 곡선(M12on)은 트랜지스터(12)가 오프상태에서 온상태로 변화할대의 Vgs-Vds궤적적이며, 곡선(M14)은 트랜지스터(14)가 온상태에서 오프상태로 또는 오프상태에서 온상태로 변화할때의 Vgs-Vds궤적이고, 다른 곡선들은 기판전류(Isub)의 등가기판 전류곡선이며, 제 3 도의 곡선(M off)(M on)도 참조용으로 도시되어 있다.
제 6 도에서 알수있는 바와같이 Vgs-Vds궤적은 최대이더라도 기판전류(Isub)의 0.1미크론 암페어 영역밖에 통과하지 못하므로 종래의 인버터에 비교해 볼때 102∼103배 정도 기판전류가 감소한다. 따라서 상기한 핫캐리어의 발생량이 감소하고, 신뢰성 즉 수명이 종래의 것에 비해 102∼103배 향상된다.
그런데 이실시예의 회로에서는 5V의 전원전압으로 동작하더라도 트랜지스터(14)(12)의 접속노오드에 있어서 신호(N13)의 전압진폭이 3V정도가 되는 특징이 있는바, 이것은 트랜지스터(14)의 문턱전압(이 경우에는 2V정도)만큼 출력신호(N12)보다도 상기 노오드의신호(N13)전압진폭이 떨어지기 때문이다.
또한 이 실시예의 인버터에서는 전원전압을 5V에서 3V로 저하시킬 경우에 비교해서 동작속도를 10%정도 빠르게 할수있다. 이 이유는 p챈널 Mos트랜지스터(11)의 드레인-소오스간 전압(Vds)및 게이트-소오스간 전압(Vgs)을 함께 5V로할 수 있고, n챈널 Mos트랜지스터(12)의 게이트-소오스간 전압(Vgs)도 5V로 할수 있기 때문이다.
본 발명은 상기 실시예와 같이 인버터에 실시가능할 뿐만 아닐 그밖의 일반적인 노리호로등에도 실시할 뿐만 아니라 그밖의 일반적인 논리회로등에도 실시할 수가 있다. 예컨대 제 7 도의 실시예 회로는 한 단자가 정극성의 전원전압(Vcc)의 인가점에 접속되고, 다른 단자가 신호출력단자(21)에 접속된 부하회로(22) 및 하단 자가 상기 신호출력단자(21)에, 다른 단자가 접지에 각각 접속되어 n챈널 Mos트랜지스터러 구성된 n챈널트랜지스터회로(23)로서 구성된 논리회로에 본 발명을 실시한 것이며, 상기 신호출력단자(21)와 n챈널트랜지스터회로(23)의 출력단자 사이에는 소정의 전압(Von)이 공급되며, 항상 온상태로 설정되어 있는 n챈널인 엔헨스멘트형 Mos트랜지스터(24)의 소오스-드레인간이 삽입되어 있다.
이와같은 구성의 논리회로에서도 상기한 실시예와 마찬가지로 항상 온상태로 되는 Mos트랜지스터(24)를 삽입함으로써 트랜지스터회로(23)을 구성하는 n챈널 Mos트랜지스터의 드레인 부분전계가 감소되고, 이에따라 스위칭 동작시에 있어서, 트랜지스터의 게이트-소오스간 전압및 드레인-소오스간전압 궤적이 높은값의 기판 전류영역을 통과하지 않도록 제어되며, 따라서 드레인 부근에 핫캐리어의 발생이 감소된다. 즉 이경우에도 특성열화가 적고, 고신뢰성을 가진 반도체 집적회로를 구성할 수 있다.
상기한 제 7 도의 실시예회로에 있어서 부하회로(22)로서는 저항이나 디플리선형(depletion type)의 Mos트랜지스터 또는 프리차아지형의 부하회로를 사용할 수 있으며, 전체의 회로구성을 CMOS형으로 하고, 제 8 도의 실시예회로에 나타낸 바와같이 부하회로로서 p챈널의 Mos트랜지스터로 구성된 p챈널 트랜지스터회로(26)를 사용해도 된다. 요컨대 n챈널 Mos 트랜지스터로 구성된 트랜지스터회로(23)에 전원전압(Vcc)이 그대로 인가되지 않도록 되어 있으면 된다.
제 9 도는 상기 제 8도의 실시예 회로를 구체적으로 도시한 회로도이며, 이 예에서는 2입력의 낸드논리회로가 도시되어있다. 즉 이낸드논리회로에 있어서, 상기 트랜지스터 회로(26)는 Vcc인가점과 신호 출력단자(21)사이에 소오소-드레인간이 병렬로 삽입된 2개의 p챈널 Mos트래지스턴(27)(28)로 구성되어 있으며, 상기 트랜지스터회로(23)는 신호출력단자(21)와 접지사이에 소오스-드레인간이 직렬로 삽입된 2개의 n채널 Mos트랜지스터(29)(30)로 구성되어 있다. 그리고 상기 트랜지스터(27)(29)의 게이트에는 동일한 입력신호(11)가 트랜지스터(28)(30)의 게이트에는 동일한 입력신호(12)가 각각 공급되어 있다.
제10도는 종축에 지연시간을 횡축에 직렬로 연결된 트랜지스터(23)의 수효를 나타낸 도면이며, 제8도, 제9도와 같은 구성의 낸드논리회로에서는 3V의 전원전압하에서 동작하는 경우에 비해 20%-30%정도의 동작속도 개선이 5V의 전원전압하에서 실현된다. 이것은 Vcc를 5V로 해도 신뢰성은 3V인때와 같은 정도로 되므로 일반적인 논리회로와 마찬가지로 5V동작이 행하여지는 것을 의미하고 있다.
제11도는 상기 제 9 도 회로를 실제로 집적회로 화할때의 n챈널 Mos트랜지스터의 패턴평면도를 나타낸것으로, 도면중 영역(41)이 트랜지스터의 소오스 및 드레인이 되응 n+형의 반도체 영역이며, 42가 이들 각영역(41)의 상호간에 설치되어 트랜지스터의 게이트가 되는 다결정 실리콘층인바, 이들 요소로 구성되는 상기 트랜지스터(29)(30)(24)가 도면에 도시되어 있다. 여기서 트랜지스터(24)에 대해 말하면 도면중의 부호(W)로 나타낸 게이트 폭은 다른 트랜지스터(29)(30)보다 크게하는 편이 동작속도를 높일수가 있다.
그런데 짧은 챈널Mos트랜지스터에 의해 구성된 집적 회로에 있어서, 모든 Mos트랜지스터에 대하여 직렬로 항상 온상태로 되는 n챈널 엔헨스멘트형 Mos트랜지스터를 삽입하면 전체의 동작속도가 느리게 될 가능성이 있다. 이때문에 전원전압(Vcc)보다도 높은 전압에 설정되는 노오드를 방전시키는 Mos트랜지스터에만 선택적으로 항상 온상태로 되도록 n챈널 Mos트랜지스터를 삽입하는 편이 좋은 경우가 있다. 그 이유는 Vcc보다도 높은전압으로 설정되는 노오드를 방전시키는 Mos트랜지스터에 서는 다른 트랜지스터에 비해 핫캐리어의 발생이 102∼103배 많기 때문이다.
제12도 및 제 13도는 각각 본 발명을 상기와 같이 Vcc보다도 높은 전압으로 설정된 노오드를 방전시키는 트랜지스터가 설치된 반도체 집적회로에 실시한 예를 나타내고 있다.
제12도의 회로는 서로 상보적인 레벨의펄스신호(
Figure kpo00001
)(
Figure kpo00002
)로부터 이들과는 타이밍이 어긋난 펄스신호를 발생하는 주지의 다이나믹램(RAM)용의 클럭발생회로에 본 발명을 실시한 것이다. 그런데 이회로는 모두 실효챈널 길이가 1미크론정도이거나 그 이하인 짧은 챈널의 Mos트랜지스터를 사용해서 구성되어 있다. 이클럭발생회로에서는 소오스-드레인간의 한 단자가 전원전압(Vcc)인가점에 접속된 출력단 트랜지스터(51)의 도통 저항을 충분히 낮게 하기 때문에 트랜지스터(52)(53) 및 콘덴서(54)로 구성된 부스트램회로(55)에 의해 전원전압(Vcc)보다도 높게된 전압을 노오드(56)에 발생시키며, 상기 출력단 트랜지스터(51)를 온상태로 만들 필요가 없을때에는 상기 노오드(56)가 Mos트랜지스터(57)를 통해 접지측으로 방전되도록 하고 있다.
여기서 상기 트랜지스터(57)의 드레인부근에는 다른트랜지스터에 비해 극히 높은 전계가 이가되므로 이트랜지스터(57)의 드레인부근에 발생하는 핫캐리어의 양이 극히 많아지고 있다. 즉, 다른 트랜지스터에 비해서 이 트랜지스터(57)가 가장 열화되기 쉽다. 이때문에 이실시예에서는 상기 노오드(56)와 트랜지스터(57)사이에 항상 온상태로 되는 Mos트랜지터(58)를 삽입함으로써 트랜지스터(57)의 드레인부근에 핫캐리어의 발생을 줄이고, 따라서 이트랜지스터(57)의 신뢰성을 높이도록 하고 있다.
상기한 바와같이 이 실시예는 특정한 Mos트랜지스터에 선택적으로 본 발명을 적용함으로써 속도를 저하시키지 않고 또한 면적의 증가도 최소로 억제한 채로 신뢰성, 즉 수명을 102∼103배 정도 향상시킬 수가 있다.
제13도의 회로는 주지의 다이나믹 램(RAM)의 워드라인 선택구동회로에 본 발명을 실시한 것이다. 그런데 이 회로의 경우도 모든 실효챈널 길이가 1미크론 정도이거나 그 이하의 짧은 챈널의 n챈널 Mos트랜지스터를 사용해서 구성되어 있다.
이회로는 로우디코더(row decoder)의 출력에 따라서 도시하지 않은 부스트랩회로로 전원잔압(Vcc) 이상으로 승압시킨 고전압(Vp)을 Mos트랜지스터(61)를 거쳐서 워드라인(62)에 공급하거나 또는 미리 고전압으로 충전된 사익 워드라인(62)을 Mos트랜지스터(63)을 거쳐서 접지로 방전시키으로써 워드라인(62)을 선택구동시키고 있다. 여기서 상기 트랜지스터(63)의 드레인 부근에 다른 트랜지스터에 비해서 극히 높은 전계가 인가되므로 이 트랜지스터(63)의 드레인 부근에서 발생하는 핫캐리어의 양이 극히 많아지고 있다. 즉,다른 트랜지스터에 비해 이 트랜지스터(63)가 가장 열화하기 쉽다. 이때문에 이 실시예에서는 상기 워드라인(62)과 트랜지스터(63)사이에 항상 온상태로 또는 Mos트랜지스터(64)를 삽입함으로써 트랜지스터(63)의 드레인부근에 있어서, 핫캐리어의 발생을 줄이고, 따라서 트랜지스터(63)의 신뢰성을 높이 도록 하고 있다.
제14도는 반도체 집적회로(IC)의 입력회로에 본 발명을 실시한 회로이다. 이 회로는 입력패드에 IC에 입력이 인가되고, 내부회로로 입력신호가 전달되는 회로이다. 입력신호는 칩인에이블신호(CE)에 따른 입력이고, 이 회로에 있어서 IC의 사용상태에 따라 통상의 입력신호의 중간전압을 적용시키는 경우가 있다. 이경우에 있어서 기판전류(Isub)가 크게되고, 핫캐리어의 발생량은 종래 소자에서 많이 증가하고 있었으나 항사 온상태로 되는 Mos트랜지스터(73)를 p챈널 Mos트랜지스터(71)와n챈널 Mos트랜지스터(72)사이에 삽입함으로써 기판전류(Isub)가 감소되고, 핫캐리어의 양이 감소되기 대문에 종래 소자에 배해 102∼103배 신뢰성이 향상된다.
제15도는 본 발명이 IC의 출력회로에 적용된 회로구성 도이다. 제15도에 나타낸 바와같이 항상 온상태인 n챈널 Mos트랜지스터(83)가 p채널 Mos트랜지스터(81)와 n챈널 Mos트랜지스터(82)사이에 삽입되어 있다.
따라서 종래 소자와 비교해 볼때 본 실시예에서는 기판전류(Isub)와 핫캐리어의 발생양이 감소하고, 제14도의 실시예와 마찬가지로 신뢰성이 향상된다.
제16도는 3V전원에 의해 구동되는 회로에서 5V전원에 의해 구동되는 회로로 신호전송이 이루어지는 회로에 본 발명이 적용된 회로도이다. 상기한 실시예와 마찬가지로 항상 온상태인 n챈널 Mos트랜지스터(93)가 p챈널 Mos트랜지스터(91)와 n채널 Mos트랜지스터(92)사이에 삽입되므로써 트랜지스터(92)의 드레인부분에 발생하는 핫캐리어의 양이 감소되고, 따라서 트랜지스터(92)의 신뢰성이 향상된다.
제17도는 IC에 3V전원으로 구동되는 회로와 5V전원으로 구동되는 회로에 대해서 본 발명이 실시된 회로도이다. 제17도에 나타낸 바와같이 본 발명은 5V시스템 회로와 전압강하 변환기(95)에 적용된다.
본 발명은 상기한 실시예에 한정되는 것이 아니고 여러가지 변형이 가능하다는 것은 말할나위 없다.
예컨데 상기 각 실시예에서는 n챈널 Mos트랜지스터에 의해 구성된 트랜지스터의 출력과 신호 출력단자 사이에 온상태로 되는 n챈널 Mos트랜지스터를 삽입하는 경우에 대하여 설명하였으나, 이것은 p챈널의 Mos트랜지스터측에 대해서 동일효과를 내는 트랜지스터를 설치하는 것도 가능하다. 그런데 p챈널의 Mos트랜지스터에서는 통상 핫캐리어의 생성이 n챈널 측보다 낮으므로 특히 항상 온상태로 되는 p챈널의 Mos드랜지스터를 삽입할 필요는 없다고 생각된다. 그러나 p챈널측에도 핫캐리어의 생성이 문제로 되는 짧은 챈널 Mos트랜지스터의 경우에는 n챈널측과 마찬가지로 삽입해도 된다.
또한 Mos트랜지스터의 문턱전압은 누설전류의 관계로 보아 너무작은 값으로는 안되고, 3V의 전원하에 있어서도 너무낮게할 수 없으므로 이것이 종래회로에 있어서 3V동작시에 동작속도를 느리게 하는 원인으로 된다.
상기 제 1 도, 제 7 도 및 제 8 도등의 실시예 회로에 있어서, 항상 온상태로 된 트랜지스터(14)(24)의 게이트에 공급하는 전압은 전원전압(Vcc)이 아니라도 되며 이들 트랜지스터(14)(24)의 기판 바이어스 영향을 받는 문턱전압을 VTH로 한 경우에 게이트 공급전암(Von)은 (Von-VTH)<Vcc의 관계를 만족시키는 값으로 되면 좋다.
상기한 바와같이 본 발명의 반도체 집적호로에서는 기판전류의 값이 종래에 비해 1/102∼1/103정도로 작게 되므로 실효챈널 길이가 1미크론 정도이거나 그 이하인 짧은 챈널 Mos트랜지스터에서 문제가 되는 실뢰성의 열화를 방지할 수 있는 장점이 있다.

Claims (8)

  1. 신호 출력단자(13)(21)와, 상기 신호 출력단자(13)(21)에 연결된 부하회로(11)(22)(26) 및 최소한 1개이상의 제 1챈널형 Mos트랜지스터(12)와 상기 신호출력단자(13)(21)에 연결된 출력단자(N13) 및 신호입력단자에 연결된 입력단자(N11)를 구비하고 있는 트랜지스터회로(12)(23)로 구성된 반도체집적회로에 있어서, 항상 온상태인 제 1 챈널 엔헨스멘트형 Mos트랜지스터(14)(24)가 상기 트랜지스터 회로의 출력단자(N13)와 상기 신호출력단자(13)사이에 삽입되어져 있는 것을 특징으로 하는 반도체 집접회로.
  2. 제1항에 있어서, 제 1 챈널형의 Mos트랜지스터(12)(14)(24)는 n챈널 Mos트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  3. 제1항 또는 2항에 있어서, 트랜지스터회로(12)(23)를 구성하는 Mos트랜지스터 및 제 1 챈널 엔헨스멘트형 Mos 트랜지스터(12)(24)의 실효챈널 길이가 1미크론 정도이거나 그이하로 되어 있는 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 부하회로(11)(22)(26)는 최소한 1개이상의 p챈널형의 Mos트랜지스터로 구성된 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 신호출력단자(56)(62)는 전원전압 보다도 높은 전압으로 설정된 것을 특징으로 하는 반도체 집적회로.
  6. 제1항에 있어서, 외부의 입력신호가 직접신호 입력단자로 입력되는 것을 특징으로 하는 반도체집적회로.
  7. 제1항에 있어서, 외부의 출력신호가 직접신호 출력단자로부터 출력되는 것을 특징으로 하는 반도체 집적회로.
  8. 제1항에 있어서, 반도체 집적회로는 최소한 2개이상의 전원전압시스템에 의해 구동되고, 상기 제1챈널 엔헨스멘트형 Mos트랜지스터는 상기 전원전압 시스템에 있는 최소한 더 높은 전원전압시스템에 사용되는 것을 특징으로 하는 반도체 집적회로.
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