JPH0738583B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0738583B2
JPH0738583B2 JP60013068A JP1306885A JPH0738583B2 JP H0738583 B2 JPH0738583 B2 JP H0738583B2 JP 60013068 A JP60013068 A JP 60013068A JP 1306885 A JP1306885 A JP 1306885A JP H0738583 B2 JPH0738583 B2 JP H0738583B2
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Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は高信頼性を有する半導体集積回路に係り、特
に実効チャネル長が１ミクロン程度もしくはそれ以下の
短チャネルMOSトランジスタを使用した半導体集積回路
に関する。
［発明の技術的背景とその問題点］ MOSトランジスタは実効チャネル長が１ミクロン程度も
しくはそれ以下になると、ドレイン近傍で発生するホッ
トキャリアの影響により、しきい値電圧やコンダクタン
スが変動することが知られている。なおここで定義して
いる１ミクロン程度の実効チャネル長とは、現在のMOS
技術で形成可能な最少の寸法である1.2ミクロンの実効
チャネル長をいう。上記のようなホットキャリアの影響
によるしきい値電圧やコンダクタンスが変動はホットキ
ャリア問題と呼ばれ、このような現象は実効チャネル長
が１ミクロン程度もしくはそれ以下の短チャネルMOSト
ランジスタを用いたVLSI（超集積回路）の信頼性を低下
させるので由々しき問題であり、従来の種々の対策が試
みられている。例えば、ドレインの不純物濃度分布を制
御することにより、しきい値電圧変動の少ないMOSトラ
ンジスタを構成することが試みられている。しかし、こ
のような対策による改善の効果は高々１桁程度であり、
信頼性はまだ十分ではない。
ところで、ホットキャリアによるMOSトランジスタの劣
化は、基板電流が大きければ大きいほど激しいことも知
られている。
第10図はCMOS構成による従来のインバータの回路図であ
る。このインバータは周知のように、ｐチャネルおよび
ｎチャネルのMOSトランジスタ11および12のゲートどお
しおよびドレインどおしをそれぞれ接続し、共通ゲート
に入力信号N1を供給し、共通ドレインから出力信号N2を
得るようにしたものである。
第11図（ａ）は上記従来のインバータにおける入出力信
号N1およびN2の変化を示す波形図、第11図（ｂ）はこれ
に対応する基板電流Isubの変化を示す波形図である。ま
た、第12図は上記入出力信号N1およびN2を、ゲート、ソ
ース間電圧ＶGSおよびドレイン、ソース間電圧ＶDSの平
面に書き直して示した特性図であり、これに等基板電流
線も加えたものである。なお、この第12図の特性図にお
いて、曲線Moffはトランジス12がオン状態からオフ状態
に変化する際のＶGS−ＶDS軌跡であり、曲線Monはトラ
ンジス12がオフ状態からオン状態に変化する際のＶGS−
ＶDS軌跡であり、他の曲線は基板電流subの等基板電流
線である。
第10図のインバータにおいて、入力信号N1が低レベルか
ら高レベルに変化し、ｐチャネルのMOSトランジスタ11
がオン状態からオフ状態に、他方、ｎチャネルのMOSト
ランジスタ12がオフ状態からオン状態にそれぞれ変化す
る際には、第11図（ｂ）に示すように大きな基板電流が
流れる。この理由は、第12図に示すように、ＶGS−ＶDS
軌跡が基板電流の大きな領域を通過するためである。
このように従来回路ではホットキャリアによる大きな基
板電流が流れ、MOSトランジスタの特性が大きく劣化す
るという問題がある。すなわち、ホットキャリアの発生
時にインパクト・イオン化が起こり、電子と正孔対が発
生する。そして、これらのホットキャリアが酸化膜中に
トラップされたり、表面準位を作ることでしきい値電圧
の変動やコンダクタンスの劣化を起こし、これによりMO
Sトランジスタ特性が劣化してしまう。このため、従来
のインバータは特性の劣化が激しく、信頼性に問題があ
る。これはインバータのみならず一般の論理回路等でも
同様である。この対策としては、電源電圧は一般的な5V
から3Vに低下させ、トランジスタのドレイン近傍の高電
界を減少させることにより上記基板電流を減少させるこ
とが考えられている。ところが、このような方法では、
回路の動作速度が5V電源のときに比較してほぼ3/5に低
減されてしまう。このため、わざわざ短チャネルのMOS
トランジスタを用いて高速および大容量のVLSIを構築し
ようとしても、信頼性上の問題から当初の目的が達成で
きなくなってしまう。
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、実効チャネル長が１ミクロン程度もし
くはそれ以上である短チャネルMOSトランジスタを用い
て構成しても、ホットキャリアによる特性の劣化が生じ
なく、もって高信頼性を有する半導体集積回路を提供す
ることにある。
［発明の概要］ 上記目的を達成するためこの発明の半導体集積回路にあ
っては、少なくとも１個のｎチャネルのMOSトランジス
タで構成されたトランジスタ回路と信号出力端子との間
に、常時オン状態にされたｎチャネルのMOSトランジス
タを挿入することにより、トランジスタ回路を構成する
トランジスタのドレイン近傍の電界を減少させ、これに
よりスイッチンング動作時におけるトランジスタのゲー
ト、ソース間電圧およびドレイン、ソース間電圧の軌跡
が大基板電流領域を通過しないように制御し、これによ
りドレイン近傍におけるホットキャリアの発生を減じ、
従って特性劣化の少ない、高信頼性を達成している。
［発明の実施例］ 第１図はこの発明の途中で考えられたCMOS構成のインバ
ータの構成を示す回路図である。この回路では、ｐチャ
ネルおよびｎチャネルMOSトランジスタ11および12から
なる従来のインバータに対して、信号出力端子13と上記
ｎチャネルMOSトランジスタ12との間に新たにｎチャネ
ルMOSトランジスタ14のソース、ドレイン間が挿入され
ている。このMOSトランジスタ14のゲートには所定の電
圧、例えば正極性の電源電圧Vccが供給されており、常
時オン状態になるように制御されている。また、上記ト
ランジスタ11、12、14はすべて、ドレイン近傍における
高電界が問題になる実効チャネル長が１ミクロン程度も
しくはそれ以下の短チャネルのMOSトランジスタで構成
されている。
第２図は上記インバータの共通ゲートに供給される入力
信号N11、上記信号出力端子13から出力される信号N12お
よびトランジスタ14と12の接続ノードの信号N13それぞ
れの電圧変化を示す波形図である。また第３図は上記入
出力信号N11およびN12を、ゲート、ソース間電圧ＶGSお
よびドレイン、ソース間電圧ＶDSの平面に書き直して示
した特性図であり、これに等基板電流線も加えたもので
ある。なお、この第３図の特性図において、曲線M12off
はトランジス12がオン状態からオフ状態に変化する際の
ＶGS−ＶDS軌跡であり、曲線M12onはトランジス12がオ
フ状態からオン状態に変化する際のＶGS−ＶDS軌跡であ
り、曲線M14はトランジス14がオン状態からオフ状態に
変化する際のＶGS−ＶDS軌跡であり、他の曲線は基板電
流subの等基板電流線である。
この第３図からわかるように、ＶGS−ＶDS軌跡は最大で
も基板電流Isubが0.1マイクロ アンペアの桁のところ
しか通過せず、従来のインバータに比較して２桁ないし
３桁程度基板電流が減少する。従って、前記のようなホ
ットキャリアの発生量が減少し、信頼性、すなわち寿命
が従来のものに比較して２ないし３桁程度向上する。
ところで、この回路では、5Vの電源電圧で動作しても、
トランジスタ14と12の接続ノードにおける信号N13の電
圧振幅が3V程度になるという特長がある。これは出力信
号N12よりもトランジスタ14のしきい値電圧分（この場
合には2V程度）だけ上記ノードの信号N13の電圧振幅が
低下するためである。
また、このインバータでは、電源電圧を5Vから3Vに低下
させる場合に比較して、動作速度的には10％程度以上速
くすることができる。この理由は、ｐチャネルのMOSト
ランジスタ11ではドレイン、ソース間電圧ＶDSおよびゲ
ート、ソース間電圧ＶGSを共に5Vにすることができるた
めと、ｎチャネルのMOSトランジスタ12でもゲート、ソ
ース間電圧ＶGSを5Vにすることができるためである。
第４図の回路もこの発明の途中で考えられたものであ
り、一端が正極性の電源電圧ＶCCの印加点に接続され、
他端が信号出力端子21に接続された負荷回路22および一
端が上記信号出力端子21に、他端がアースにそれぞれ接
続されたｎチャネルにMOSトランジスタで構成されたｎ
チャネルトランジスタ回路23から構成された論理回路で
あり、上記信号出力端子21とｎチャネルトランジスタ回
路23の出力端と間にはゲートに所定の電圧ＶONが供給さ
れ、常時オン状態に設定されているｎチャネルでエンハ
ンスメント型のMOSトランジスタ24のソース、ドレイン
間が挿入されている。
このような構成の論理回路でも、上記第１図回路と同様
に、常時オン状態にされたMOSトランジスタ24を挿入す
ることにより、トランジスタ回路23を構成するｎチャネ
ルMOSトランジスタのドレイン近傍におけるホットキャ
リアの発生が減少する。従ってこの場合にも特性劣化の
少ない、高信頼性を有する半導体集積回路を構成するこ
とができる。
ところで、上記第４図回路における負荷回路22として
は、抵抗やディプレッション型のMOSトランジスタある
いはプリチャージ型の負荷回路を用いることができる。
さらに、全体の回路構成をCMOS型にして、第５図回路に
示すように負荷回路22としてｐチャネルのMOSトランジ
スタで構成されたｐチャネルトランジスタ回路26を用い
るようにしてもよく、要はｎチャネルのMOSトランジス
タで構成されたトランジスタ回路23に対して電源電圧Ｖ
CCがそのまま印加されないような構成にされていればよ
い。
第６図は上記第５図回路の一具体例を示す回路図であ
り、この例では２入力のNAND理論回路が示されている。
すなわち、このNAND論理回路において、上記トランジス
タ回路26はＶCC印加点と信号出力端子21との間にソー
ス、ドレイン間が並列に挿入された２個のｐチャネルの
MOSトランジスタ27、28で構成されており、上記トラン
ジスタ回路23は信号出力端子21とアースとの間にソー
ス、ドレイン間が直列に挿入された２個のｎチャネルの
MOSトランジスタ29、30で構成されている。そして上記
トランジスタ27および29のゲートには同一の入力信号I1
が、トランジスタ28および30のゲートには同一の入力信
号I2がそれぞれ供給されている。
このような構成のNAND論理回路では、3Vの電源電圧下で
動作する場合に比較して20％ないし30％程度の動作速度
の改善が5V電源電圧下で実現される。このことは、Vcc
を5Vにしても信頼性は3Vのときと同程度にできるので、
一般の論理回路と同様に5V動作が行なえることを意味し
ている。
第７図は上記第６図回路を実際に集積回路化する際の、
ｎチャネルMOSトランジスタ側のパターン平面図を示
す。図中、領域41がトランジスタのソースおよびドレイ
ンとなるn+型の半導体領域であり、42がこれら各領域41
の相互間に設けられトランジスタのゲートとなる多結晶
シリコン層であり、前記トランジスタ29、30および24は
図示の位置に形成されている。ここで、トランジスタ24
についていえば、図中の符号Ｗで示されるゲート幅を他
のトランジスタ29、30よりも多少大きくした方が（図で
はすべて同じゲート幅で記載されている）動作速度を高
めることができる。
ところで、短チャネルMOSトランジスタにより構成され
た集積回路において、すべてのMOSトランジスタに対し
て直列に、常時オン状態にされたｎチャネルMOSトラン
ジスタを挿入すると、全体の動作速度が遅くなる可能性
がある。このため、電源電圧Vccよりも高い電圧に設定
されるノードを放電するMOSトランジスタのみに選択的
に、常時オン状態にされたｎチャネルMOSトランジスタ
を挿入する方がよい場合がある。その理由は、Vccより
も高い電圧に設定されるノードを放電するこれらのMOS
トランジスタでは他のトランジスタに比較してホットキ
ャリアの発生が２桁ないし３桁多いからである。
第８図はこの発明の実施例回路の構成を示すものであ
り、それそれこの発明を上記したようにVccよりも高い
電圧に設定されるノードを放電するトランジスタが設け
られた半導体集積回路に実施するようにしたものであ
る。
第８図の回路は互いに相補なレベルのパルス信号φおよ
び／φからこれらとはタイミングのずれたパルス信号を
発生する周知のダイナミックRAM用のクロック発生回路
に対してこの発明を実施したものである。なお、この回
路はすべて実効チャネル長が１ミクロン程度もしくはそ
れ以下の短チャネルのｎチャネルMOSトランジスタを用
いて構成されており、これら各MOSトランジスタの基板
であるバックゲートはアースに接続されている。このク
ロック発生回路では、ソース、ドレイン間の一端が電源
電圧Vcc印加点に接続された出力段トランジスタ51のオ
ン抵抗を十分に低くするために、トランジスタ52、53お
よびコンデンサ54からなるブートストラップ回路55によ
り電源電圧Vccよりも高くされた電圧をノード56に発生
させ、上記出力段トランジスタ51をオン状態にさせる必
要のないときには上記ノード56をMOSトランジスタ57で
アースに放電するようにしている。
すなわち、この実施例のクロック発生回路において、入
力クロック信号／φがまずＬレベルに、続いてφがＨレ
ベルになると、MOSトランジスタ59がオフ、MOSトランジ
スタ58がオンし、MOSトランジスタ61のゲートがMOSトラ
ンジスタ58を介してＨレベルにされる。従ってMOSトラ
ンジスタ60と61の直列接続点のノードＡはMOSトランジ
スタ61を介してＬレベルに落ちる。これにより、MOSト
ランジスタ63のゲートのノードＢもMOSトランジスタ62
を介して順次Ｌレベルに落ちるが、この間にMOSトラン
ジスタ63を介してノードＣ（ノード56）は中間レベルま
で上昇する。そして、ノードＣがMOSトランジスタ52の
しきい値電圧以上になると、MOSトランジスタ52と53の
直列接続点のノードＤがソースフォロワ動作で上昇を開
始する。このころ、ノードＢはＬレベルに落ち、MOSト
ランジスタ63はオフとなり（すなわち分離用トランジス
タの役割を果たしている）、ノードＣはフローティング
状態となる。この時点でノードＣ、Ｄ間の電位差をほぼ
保ちつつ、ノードＣ、Ｄの電圧が上昇し、ノードＤはVc
cまで上昇し、ノードＣは（Vcc＋ＶTH）まで上昇する。
従って、ノードＣの電圧を受けるMOSトランジスタ51は
十分にオンし、そのＨレベルはVccとなる。これによ
り、出力段からは入力クロック信号φと同相でφよりも
わずかに遅れ、ＨレベルがVccのクロック信号が出力さ
れる。
ここで上記MOSトランジスタ58が存在していない場合、
トランジスタ57のドレイン近傍には他のトランジスタに
比較して極めて高い電界が印加されるので、このトラン
ジスタ57のドレイン近傍で発生するホットキャリアの量
が極めて多くなっている。すなわち、他のトランジスタ
に比較してこのトランジスタ57が最も劣化し易い。この
ため、この実施例では上記ノード56とトランジスタ57と
の間に、常時オン状態にされているMOSトランジスタ58
を挿入することによってトランジスタ57のドレイン電圧
を（Von−ＶTH）に制限することができ、トランジスタ5
7にドレイン近傍におけるホットキャリアの発生を減
じ、従ってこのトランジスタ57の信頼性を高めるように
している。
このように、特定のMOSトランジスタに対して選択的に
この発明を実施することにより、速度を低下させること
なく、また面積の増加も最少に押さえたまま信頼性、す
なち寿命を２桁ないし３桁程度向上させることができ
る。
第９図の回路は、この発明の途中で考えられたダイナミ
ックRAM用のワードライン選択回路を示すものである。
なお、この回路の場合もすべて実効チャネル長が１ミク
ロン程度もしくはそれ以下の短チャネルのｎチャネルMO
Sトランジスタを用いて構成されている。この回路で
は、ロウデコーダの出力に応じて、図示しない昇圧回路
で電源電圧Vcc以上に昇圧された高電圧ＶPをMOSトラン
ジスタ71を介してワードライン72に供給するか、もしく
は予め高電圧に充電された上記ワードライン72をMOSト
ランジスタ73を介してアースに放電することにより、ワ
ードライン72を選択駆動している。
すなわち、ロウデコーダの出力がＨレベルからＬレベル
に落ち、インバータ74の出力がＬレベルからＨレベルに
上昇する際に、MOSトランジスタ71のゲートノードがそ
のしきい値電圧ＶTH以上になると、このMOSトランジス
タ71がオンし、ワードライン72の電圧が上昇を始める。
MOSトランジスタ71のドレイン、すなわちワードライン7
2に接続されている方の端子とゲートとの間には寄生的
にコンデンサ（図示せず）が接続されているため、この
コンデンサを介してMOSトランジスタ71のゲートノード
の電圧が上昇する、そして、このMOSトランジスタ71の
ゲートノードの電圧は（ＶP＋ＶTH）以上になり、このM
OSトランジスタ71は十分にオンして、ワードライン72に
は電圧ＶPが出力される。なお、MOSトランジスタ71のゲ
ートノードの電圧が（ＶP＋ＶTH）以上になっていると
きはMOSトランジスタ75はオフし、前記第８図中のMOSト
ランジスタ62と同様にこのMOSトランジスタ75は分離用
トランジスタの役割を果たしている。
ここで、上記MOSトランジスタ76が存在していない場
合、トランジスタ73のドレイン近傍には他のトランジス
タに比較して極めて高い電界が印加されるので、このト
ランジスタ73のドレイン近傍で発生するホットキャリア
の量が極めて多くなる。すなわち、他のトランジスタに
比較してこのトランジスタ73が最も劣化し易い。このた
め、この回路では上記ワードライン72とトランジスタ73
との間に、常時オン状態にされているMOSトランジスタ7
6を挿入することによってトランジスタ73のドレイン近
傍におけるホットキャリアの発生が減じ、従ってこのト
ランジスタ73の信頼性を高めるようにしている。
なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記各実施例ではｎチャネルのMOSトランジスタに
よって構成されたトランジスタ回路の出力端と信号出力
端子との間に、オン状態にされたｎチャネルMOSトラン
ジスタを挿入する場合について説明したが、これはｐチ
ャネルのMOSトランジスタ側に同様のトランジスタを設
けることも可能である。ところが、ｐチャネルのMOSト
ランジスタでは通常、ホットキャリアの発生がｍチャネ
ル側よりも低いので、特に常時オン状態にされたｐチャ
ネルMOSトランジスタを挿入する必要はないと思われ
る。しかし、ｐチャネル側でもホットキャリアの発生が
問題になるような短チャネルMOSトランジスタの場合に
は、ｎチャネル側と同様に挿入するようにしてもよい。
また、MOSトランジスタのしきい値電圧はリーク電流の
関係からあまり小さな値にはできず、3Vの電源下におい
てもあまり低くすることができないので、このことが3V
動作時における動作速度を遅くしている一因になってい
る。
また、前記第１図、第４図、第５図等の回路において、
常時オン状態にされるトランジスタ14または24のゲート
に供給する電圧は電源電圧Vccでなくともよく、これら
のトランジスタ14または24の基板バイアスの影響を受け
たしきい値電圧をＶTHとした場合に、ゲート供給電圧Vo
nは、（Von−ＶTH）＜Vccなる関係を満足するような値
にされていればよい。
［発明の効果］ 以上説明したようにこの発明の半導体集積回路では、基
板電流の値を従来よりも２ないし３桁程度小さくできる
ので、実効チャネル長が１ミクロン程度もしくはそれ以
下の短チャネルMOSトランジスタで問題となる信頼性の
劣化を防止することができる。
【図面の簡単な説明】
第１図はこの発明の途中で考えられた回路の回路図、第
２図は上記第１図回路の波形図、第３図は上記第１図回
路の特性図、第４図はこの発明の途中で考えられた回路
の回路図、第５図はこの発明の途中で考えられた回路の
回路図、第６図は上記第５図回路の一具体例の回路図、
第７図は上記第６図回路を集積回路化する際のパターン
平面図、第８図はこの発明の一実施例の回路図、第９図
はこの発明のこの発明の途中で考えられた回路の回路
図、第10図は従来回路の回路図、第11図は第10図の従来
回路の波形図、第12図は上記従来回路の特性図である。 11……ｐチャネルのMOSトランジスタ、12,63,58,57,71,
73,76……ｎチャネルのMOSトランジスタ、13,21……信
号出力端子、14……ｎチャネルでエンハンスメント型の
MOSトランジスタ、22……負荷回路、23……ｎチャネル
トランジスタ回路、26……ｐチャネルトランジスタ回
路。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687 9170−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｈ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】高電位の電源電圧および低電位の電源電圧
    と、 上記高電位の電源電圧よりも高い電圧に設定される信号
    出力端子と、 上記高電位の電源電圧と上記信号出力端子との間に接続
    され、バックゲートが上記低電位の電源電圧に接続され
    たｎチャネルのMOSトランジスタと、 一端が上記低電圧の電源電圧に接続され、少なくとも１
    個のｎチャネルのMOSトランジスタにより構成されたト
    ランジスタ回路と、 上記トランジスタ回路の他端と上記信号出力端子との間
    に接続され、ゲートにＨレベル信号が供給されて常時オ
    ン状態にされたｎチャネルでかつエンハンスメント型の
    MOSトランジスタと を具備したことを特徴とする半導体集積回路。
  2. 【請求項２】前記トランジスタ回路を構成するMOSトラ
    ンジスタおよび常時オン状態にされたMOSトランジスタ
    の実効チャネル長が１ミクロン程度もしくはそれ以下に
    されている特許請求の範囲第１項に記載の半導体集積回
    路。
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0738583B2 (ja) * 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路
US4709162A (en) * 1986-09-18 1987-11-24 International Business Machines Corporation Off-chip driver circuits
US4736117A (en) * 1986-11-14 1988-04-05 National Semiconductor Corporation VDS clamp for limiting impact ionization in high density CMOS devices
JP2585599B2 (ja) * 1987-06-05 1997-02-26 株式会社日立製作所 出力インタ−フエ−ス回路
US4806801A (en) * 1987-08-27 1989-02-21 American Telephone And Telegraph Company, At&T Bell Laboratories TTL compatible CMOS input buffer having a predetermined threshold voltage and method of designing same
US4782250A (en) * 1987-08-31 1988-11-01 International Business Machines Corporation CMOS off-chip driver circuits
NL8702630A (nl) * 1987-11-04 1989-06-01 Philips Nv Geintegreerde digitale schakeling.
JPH01233755A (ja) * 1988-03-14 1989-09-19 Nec Corp 半導体集積回路装置
JPH0716158B2 (ja) * 1988-05-13 1995-02-22 日本電気株式会社 出力回路およびそれを用いた論理回路
IT1225607B (it) * 1988-07-06 1990-11-22 Sgs Thomson Microelectronics Circuito logico cmos per alta tensione
JPH07109859B2 (ja) * 1988-09-03 1995-11-22 日本電気株式会社 Ｍｏｓ型半導体集積回路装置
US5057715A (en) * 1988-10-11 1991-10-15 Intel Corporation CMOS output circuit using a low threshold device
JPH02159818A (ja) * 1988-12-13 1990-06-20 Toshiba Corp 半導体集積回路
US5015889A (en) * 1989-02-23 1991-05-14 Reay Robert L Schottky enhanced CMOS output circuit
US5089728A (en) * 1989-09-06 1992-02-18 National Semiconductor Corporation Spike current reduction in cmos switch drivers
US4963771A (en) * 1989-09-12 1990-10-16 Samsung Semiconductor TTL/CMOS level translator
JPH03214659A (ja) * 1990-01-18 1991-09-19 Mitsubishi Electric Corp 電界効果形半導体装置の電源電圧設定部
US5187686A (en) * 1990-02-14 1993-02-16 Zilog, Inc. Control circuit having outputs with differing rise and fall times
US5239237A (en) * 1990-02-14 1993-08-24 Zilog, Inc. Control circuit having outputs with differing rise and fall times
GB9007790D0 (en) 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
US5751643A (en) * 1990-04-06 1998-05-12 Mosaid Technologies Incorporated Dynamic memory word line driver
US5214602A (en) * 1990-04-06 1993-05-25 Mosaid Inc. Dynamic memory word line driver scheme
GB9007791D0 (en) * 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
JP2894635B2 (ja) * 1990-11-30 1999-05-24 株式会社東芝 半導体記憶装置
DE4103309A1 (de) * 1991-02-04 1992-08-06 Mikroelektronik Und Technologi Schaltungsanordnung zur ansteuerung von wortleitungen in halbleiterspeichern
WO1992014301A1 (en) * 1991-02-12 1992-08-20 Analog Devices, Inc. Gain linearity correction circuit for mos circuits
JP3556679B2 (ja) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
JPH04341009A (ja) * 1991-05-17 1992-11-27 Nec Corp 半導体集積回路装置
KR940009696B1 (ko) * 1991-10-08 1994-10-15 현대전자산업주식회사 열 캐리어 방지 회로
US5274276A (en) * 1992-06-26 1993-12-28 Micron Technology, Inc. Output driver circuit comprising a programmable circuit for determining the potential at the output node and the method of implementing the circuit
US5389842A (en) * 1992-08-10 1995-02-14 Nippon Steel Semiconductor Corporation Latch-up immune CMOS output driver
US5486778A (en) * 1993-03-10 1996-01-23 Brooktree Corporation Input buffer for translating TTL levels to CMOS levels
US5378943A (en) * 1993-04-20 1995-01-03 International Business Machines Corporation Low power interface circuit
US5406140A (en) * 1993-06-07 1995-04-11 National Semiconductor Corporation Voltage translation and overvoltage protection
DE4334513C1 (de) * 1993-10-09 1994-10-20 Itt Ind Gmbh Deutsche CMOS-Schaltung mit erhöhter Spannungsfestigkeit
US5465054A (en) * 1994-04-08 1995-11-07 Vivid Semiconductor, Inc. High voltage CMOS logic using low voltage CMOS process
JP3407975B2 (ja) * 1994-05-20 2003-05-19 株式会社半導体エネルギー研究所 薄膜半導体集積回路
US5682116A (en) * 1994-06-07 1997-10-28 International Business Machines Corporation Off chip driver having slew rate control and differential voltage protection circuitry
US5418476A (en) * 1994-07-28 1995-05-23 At&T Corp. Low voltage output buffer with improved speed
KR0124141B1 (ko) * 1994-12-29 1998-10-01 김광호 반도체 메모리장치의 데이타 출력 버퍼회로
US5835970A (en) * 1995-12-21 1998-11-10 Cypress Semiconductor Corp. Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses
US6411140B1 (en) 1995-12-20 2002-06-25 Cypress Semiconductor Corporation Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit
US6043684A (en) * 1995-12-20 2000-03-28 Cypress Semiconductor Corp. Method and apparatus for reducing skew between input signals and clock signals within an integrated circuit
US5903174A (en) * 1995-12-20 1999-05-11 Cypress Semiconductor Corp. Method and apparatus for reducing skew among input signals within an integrated circuit
US5604449A (en) * 1996-01-29 1997-02-18 Vivid Semiconductor, Inc. Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes
KR100396831B1 (ko) * 1996-02-26 2003-11-17 주식회사 하이닉스반도체 절전형인버터회로
GB2349999B (en) * 1996-05-28 2001-01-31 Altera Corp Techniques of fabricating integrated circuits having interfaces compatible with different operating voltage conditions
US6147511A (en) 1996-05-28 2000-11-14 Altera Corporation Overvoltage-tolerant interface for integrated circuits
US5874836A (en) * 1996-09-06 1999-02-23 International Business Machines Corporation High reliability I/O stacked fets
JP4036923B2 (ja) 1997-07-17 2008-01-23 株式会社半導体エネルギー研究所 表示装置およびその駆動回路
US5925913A (en) * 1997-08-25 1999-07-20 Advanced Micro Devices, Inc. System for enhancing the performance of a circuit by reducing the channel length of one or more transistors
US5889416A (en) * 1997-10-27 1999-03-30 Cypress Semiconductor Corporation Symmetrical nand gates
US6097222A (en) * 1997-10-27 2000-08-01 Cypress Semiconductor Corp. Symmetrical NOR gates
US6278295B1 (en) 1998-02-10 2001-08-21 Cypress Semiconductor Corp. Buffer with stable trip point
US6023176A (en) * 1998-03-27 2000-02-08 Cypress Semiconductor Corp. Input buffer
KR100301809B1 (ko) * 1998-11-24 2001-09-06 김영환 데이터 입출력 버퍼 제어회로_
DE69938434T2 (de) * 1999-06-29 2008-09-18 Cochlear Ltd., Lane Cove Schutzschaltung gegen hochspannung für standard cmos prozess
US6329841B1 (en) * 2000-03-02 2001-12-11 Advanced Micro Devices, Inc. Level-shifter for extremely low power supply
JP3680122B2 (ja) 2001-08-10 2005-08-10 シャープ株式会社 基準電圧発生回路
JP2003281890A (ja) 2002-03-25 2003-10-03 Mitsubishi Electric Corp 同期型半導体記憶装置
US7002392B2 (en) * 2004-02-20 2006-02-21 Fujitsu Limited Converting signals from a low voltage domain to a high voltage domain
JP4706381B2 (ja) * 2004-10-22 2011-06-22 株式会社デンソー 半導体装置
JP4787554B2 (ja) * 2005-07-01 2011-10-05 パナソニック株式会社 入出力回路装置
US7248521B2 (en) 2005-07-12 2007-07-24 Micron Technology, Inc. Negative voltage discharge scheme to improve snapback in a non-volatile memory
US7705642B2 (en) * 2007-02-08 2010-04-27 Mosaid Technologies Incorporated Simplified bias circuitry for differential buffer stage with symmetric loads
US8000137B2 (en) 2008-03-27 2011-08-16 Genusion, Inc. Nonvolatile semiconductor memory device and usage method thereof
JP2010141496A (ja) * 2008-12-10 2010-06-24 Seiko Epson Corp 半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法
US8610470B2 (en) 2008-12-10 2013-12-17 Seiko Epson Corporation Inverter circuit
JP5331087B2 (ja) 2010-11-10 2013-10-30 シャープ株式会社 ドライバ回路、及び、インバータ回路
JP2013085272A (ja) * 2012-12-10 2013-05-09 Mitsubishi Heavy Ind Ltd 半導体回路
US9653131B1 (en) 2016-02-12 2017-05-16 Micron Technology, Inc. Apparatuses and methods for voltage level control
CN113835007B (zh) * 2020-06-08 2022-09-20 长鑫存储技术有限公司 热载流效应耐受度的测试方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3818245A (en) * 1973-01-05 1974-06-18 Tokyo Shibaura Electric Co Driving circuit for an indicating device using insulated-gate field effect transistors
JPS525254A (en) * 1975-07-02 1977-01-14 Hitachi Ltd High voltage resistance mis switching circuit
JPS54152845A (en) * 1978-05-24 1979-12-01 Hitachi Ltd High dielectric strength mosfet circuit
JPS566541A (en) * 1979-06-28 1981-01-23 Nec Corp Semiconductor logic circuit
JPS5687933A (en) * 1979-12-19 1981-07-17 Fujitsu Ltd Bootstrap circuit
US4513303A (en) * 1980-07-08 1985-04-23 International Business Machines Corporation Self-aligned metal field effect transistor integrated circuit
US4490629A (en) * 1982-05-10 1984-12-25 American Microsystems, Inc. High voltage circuits in low voltage CMOS process
JPS5936427A (ja) * 1982-08-24 1984-02-28 Mitsubishi Electric Corp 出力回路
US4508978A (en) * 1982-09-16 1985-04-02 Texas Instruments Incorporated Reduction of gate oxide breakdown for booted nodes in MOS integrated circuits
US4584491A (en) * 1984-01-12 1986-04-22 Motorola, Inc. TTL to CMOS input buffer circuit for minimizing power consumption
US4687954A (en) * 1984-03-06 1987-08-18 Kabushiki Kaisha Toshiba CMOS hysteresis circuit with enable switch or natural transistor
EP0204762B1 (en) * 1984-12-10 1991-02-27 AT&T Corp. Integrated logic circuit
US4704547A (en) * 1984-12-10 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories IGFET gating circuit having reduced electric field degradation
JPH0738583B2 (ja) * 1985-01-26 1995-04-26 株式会社東芝 半導体集積回路

Also Published As

Publication number Publication date
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JPS61172435A (ja) 1986-08-04

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